JP4480323B2 - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法 Download PDF

Info

Publication number
JP4480323B2
JP4480323B2 JP2002270815A JP2002270815A JP4480323B2 JP 4480323 B2 JP4480323 B2 JP 4480323B2 JP 2002270815 A JP2002270815 A JP 2002270815A JP 2002270815 A JP2002270815 A JP 2002270815A JP 4480323 B2 JP4480323 B2 JP 4480323B2
Authority
JP
Japan
Prior art keywords
dummy gate
layer
region
oxide layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002270815A
Other languages
English (en)
Other versions
JP2003158264A (ja
Inventor
テン スー シェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of JP2003158264A publication Critical patent/JP2003158264A/ja
Application granted granted Critical
Publication of JP4480323B2 publication Critical patent/JP4480323B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの製造方法に関し、より詳細には、シリコン活性領域とシャロートレンチ分離（ＳＴＩ）界面にシリコンファセットを有さない、安定した（ｒｏｂｕｓｔ）金属ゲートＣＭＯＳのようなデバイスの製造方法に関する。
【０００２】
【従来の技術】
従来の金属ゲート相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、例えば、窒化物堆積工程、窒化物エッチング工程、酸化物堆積工程、酸化物エッチング工程、および平坦化工程等の複数の製造工程を用いて処理される。このプロセスにさらに工程を加えるごとに、プロセスの全体的な歩留まりが潜在的に低減される。従って、製造プロセス全体の歩留まりを改善するために、プロセスの必要な工程数を低減する必要がある。
【０００３】
Ｍａらの米国特許第６，２００，８６６Ｂ１号は、シリコンゲルマニウムおよび他の合金を酸化金属半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）の製造用の代替ゲートとして用いるプロセスを開示している。この開示された方法は、ソース領域、ドレイン領域、およびゲート領域上にシリコンゲルマニウム層を堆積する工程を含む。次いで、ソース領域、ドレイン領域およびゲート領域上のシリコンゲルマニウムが、ゲート領域にシリコンゲルマニウムアイランドが残るようにエッチングされ、ソース領域およびドレイン領域が露出する。次いで、ソース領域およびドレイン領域が、ドーピング処理等により製造される。次いで、酸化物スペーサがゲートアイランドの周囲に形成され、ポリシリコン層が、ソース領域、ドレイン領域、およびゲート領域上に堆積され、次いで、デバイスを平坦化するために、化学的機械的研磨が行われる。次いで、ダミーゲート材料が除去され、ゲート絶縁体材料およびゲート電極材料が堆積される。
【０００４】
シャロートレンチ分離がプロセスの初期段階で形成されるため、後の酸化物／窒化物パッドエッチング処理工程の全体を通して、結果的に得られるデバイスは、通常、シリコン活性領域とシャロートレンチ分離界面にいくらかのシリコンファセット（ｓｉｌｉｃｏｎ ｆａｃｅｔｉｎｇ）を含む。詳細には、図１２に示すように、シリコンファセットは、デバイスの活性領域に直接隣接する、シャロートレンチ領域に楔型のギャップを含む。このシリコンファセットは、しばしば、デバイスを、信頼性を低下させるコーナー遷移効果（ｃｏｒｎｅｒ ｔｒａｎｓｉｔｉｏｎ ｅｆｆｅｃｔ）を引き起こす。
【０００５】
【特許文献１】
米国特許第６，２００，８６６号明細書
【０００６】
【発明が解決しようとする課題】
従って、シリコン活性領域とシャロートレンチ分離界面のシリコンファセットが低減され、コーナー遷移効果が低減されたデバイスが必要とされる。さらに、プロセスの全体の歩留まりを潜在的に改善するために、工程数を低減したデバイス製造プロセスが必要とされる。
【０００７】
【課題を解決するための手段】
本発明の方法は、半導体デバイスを製造する方法であって、基板上にシリコン層を堆積する工程と、該シリコン層上に第１の酸化物層を堆積する工程と、該第１の酸化物層上に、ダミーゲートを形成するための第１のダミーゲート層を堆積する工程と、該第１のダミーゲート層、第１の酸化物層、シリコン層、および該基板の表面領域を選択的にエッチングして、該基板表面の所定領域を活性領域として囲むよう、該活性領域の周囲にシャロートレンチを形成する工程と、第２の酸化物層を、該シャロートレンチに埋め込まれ、かつ該活性領域上の該第１のダミーゲート層を覆うとともに、該シャロートレンチ内に埋め込まれた該第２の酸化物層の一部分の最上面が該活性領域上の該第１のダミーゲート層の最上面よりも低くなるように全面に堆積する工程と、該第２の酸化物層の上に、該ダミーゲートを形成するための第２のダミーゲート層を、該シャロートレンチ内に埋め込まれた該第２の酸化物層の一部分の最上面が該活性領域上の該第１のダミーゲート層の最上面よりも低いことを利用して、該シャロートレンチ内に埋め込まれた該第２の酸化物層上に形成されている該第２のダミーゲート層の一部分の表面が該活性領域上の該第１のダミーゲート層の表面と一致するよう形成する工程と、該第１のダミーゲート層上の該第２のダミーゲート層およびその下の該第２の酸化物層を化学的機械的研磨によりエッチング除去して、該第１のダミーゲート層が露出した時点で、該第１のダミーゲート層およびその両側に位置する該第２のダミーゲート層の上記一部分をエッチングストッパとして用いてエッチングを停止して表面の平坦化を行う工程と、全面に、該ダミーゲートを形成するための第３のダミーゲート層を形成し、その後、該シャロートレンチに該第２の酸化物層が埋め込まれている素子分離領域上に該ダミーゲートが延在して形成されるように、該活性領域上の第１のダミーゲート層、該素子分離領域上の該第２のダミーゲート層および該活性領域上から該素子分離領域上に延在して形成された該第３のダミーゲート層を選択的に加工して、該第３、第２および第１のダミーゲート層からなる該ダミーゲートを形成する工程と、イオン注入により、該活性領域の、該ダミーゲートの両側にソース領域およびドレイン領域を形成する工程と、全面に第３の酸化物層を、該ダミーゲートが埋め込まれ、かつ該ダミーゲートの表面が露出するよう形成する工程と、該ダミーゲートおよびその下の該第１の酸化物層を除去してゲートトレンチを形成し、その後、該ゲートトレンチ内にゲート絶縁膜を介して金属ゲート材料を埋め込んで、該活性領域上からその周囲の素子分離領域に延在するよう金属ゲートを形成する工程とを包含する。
【０００８】
本発明の方法は、前記金属ゲートを形成した後、全面に第４の酸化物層を形成する工程と、金属配線を、該第４の酸化物層を介して前記金属ゲート、前記ソース領域、および前記ドレイン領域につながるよう形成して、ゲートコンタクト、ソースデバイスコンタクト、およびドレインデバイスコンタクトを形成する工程とをさらに包含してもよい。
【００１７】
本発明の方法は、前記第１のダミーゲート層および前記第２のダミーゲート層が同一材料よりなる薄膜であり、該薄膜が窒化物もしくはポリシリコンからなるものであってもよい。
【００２７】
本発明は、シリコン活性領域とシャロートレンチ分離（ＳＴＩ）界面にシリコンファセットを有さない、安定した金属ゲートＣＭＯＳを提供する。本発明は、公知の製造プロセスから、窒化物エッチング工程、酸化物エッチング工程、および酸化処理工程を削除するため、このデバイスは、従来技術の製造プロセスよりも単純なプロセスによって製造される。このプロセスはまた、デバイスのより良好な平坦化を提供するために、自己整合平坦化ストッパー（ｓｅｌｆ−ａｌｉｇｎｅｄ ｐｌａｎａｒｉｚａｔｉｏｎ ｓｔｏｐ）を提供する。製造されたデバイスは、シリコン活性領域とＳＴＩ界面にシリコンファセットを有しておらず、より信頼性の高いゲート酸化物を提供し、コーナー遷移効果をなくす。
【００２８】
従って、本発明の目的は、より単純かつ安定した金属ゲートＣＭＯＳデバイス、およびその製造方法を提供することである。
【００２９】
本発明の別の目的は、従来公知であるプロセスから、窒化物エッチング工程、酸化物エッチング工程、および酸化物処理工程をなくした方法を提供することである。
【００３０】
本発明のさらなる目的は、より良好な平坦化能力を有し、シリコン活性領域とＳＴＩ界面部分にシリコンファセットがないデバイスを提供することである。
【００３１】
本発明のまたさらなる目的は、コーナー遷移効果を低減またはなくす、より信頼性の高いゲート酸化物を含むデバイスを提供することである。
【００３２】
【発明の実施の形態】
図１は、第１の窒化物層の堆積後のデバイスの概略図である。以下のプロセスの例では、中間ギャップ金属が、一例として用いられる。従って、無ドープシリコンが、酸化物および第１の窒化物層の堆積前に成長する。詳細には、このプロセスは以下のとおりである。デバイスが、基板１２を設けることにより製造される。基板１２は、当業者に公知のシリコンウエハを含み得る。無ドープシリコン層１４が基板１２上に堆積される。次いで、酸化物層１６がシリコン層１４上に堆積される。酸化物層１６は、通常、約２ｎｍ〜２０ｎｍの厚さ１８を有する。次いで、第１の窒化物層２０が酸化物層１６上に堆積される。窒化物層２０は、通常、約１００ｎｍ〜２００ｎｍの厚さ２２を有する。これらの層は、当業者に周知の化学蒸着法等の任意の公知の手段により堆積され得る。
【００３３】
図２は、シャロートレンチのエッチング後のデバイスの概略図である。フォトレジストが図１のデバイスに塗布され、トレンチ領域のシリコン層、酸化物層および窒化物層のエッチングにより、シャロートレンチ分離領域２４および２６が形成される。好適な方法の工程では、基板１２のシリコンを、約４００ｎｍ〜１０００ｎｍの深さまでエッチングする。エッチングは、当業者に公知の任意のエッチング処理により行われ得る。次いで、活性領域とも呼ばれる、アイランド領域２８を残して、フォトレジストが取り除かれる。アイランド領域２８には、後に、ゲート領域、ソース領域、およびドレイン領域が形成される。従って、プロセスのこの段階では、ゲート領域は、ソース領域およびドレイン領域からは絶縁されていない。換言すれば、プロセスのこの段階では、ソース領域およびドレイン領域は、それぞれ、ドーピング等により、露出または形成されていない。
【００３４】
図３は、酸化物層の堆積後のデバイスの概略図である。詳細には、エッチングによる損傷が任意の周知のプロセスにより除かれ、次いで、２ｎｍ〜１０ｎｍの熱酸化物を含む酸化物層３０が堆積され、厚い堆積酸化物が図２のデバイス上に堆積される。この酸化物層は、シャロートレンチ分離（ＳＴＩ）領域２４および２６を埋め、アイランド領域２８を覆うほどの深さに堆積される。酸化物層３０の厚さ３２は、通常、４００ｎｍ〜１０００ｎｍであり、好ましくは、ＳＴＩ領域２４および２６の深さとほぼ同じサイズである。酸化物層は、当業者に公知の任意の方法により堆積され得る。酸化物層３０は、通常、ＳＴＩ領域２４に空洞領域３４を形成するように堆積される。空洞領域３４は、通常、基板１２のより近くに位置する（すなわち、第１の窒化物層２０の最上面３８よりも低い）、下面３６を有する。これにより、ＳＴＩ領域２４の空洞領域３４およびＳＴＩ領域２６内に、第１の窒化物層の最上面３８により規定される平面４０よりも下の深さまで第２の窒化物層を堆積することが可能になる。
【００３５】
図４は、第２の窒化物層の堆積後のデバイスの概略図である。第２の窒化物層４２は、図４のデバイス上に、好ましくは、第１の窒化物層２０の厚さ２２と同じか、またはわずかに薄い、厚さ４４を有するように堆積される。詳細には、第２の窒化物層４２は、通常、空洞領域３４およびＳＴＩ領域２６を平面４０よりも高くなる深さにまで埋める。
【００３６】
さらに図４を参照して、窒化物材料は、通常、酸化物材料よりもゆっくりと研磨され得るため、ＳＴＩ領域２４の空洞領域３４、およびＳＴＩ領域２６に堆積された窒化物材料は、それぞれ、平坦化ストッパー（ｐｌａｎａｒｉｚａｔｉｏｎ ｓｔｏｐ）４６および４８と呼ばれ得る。換言すれば、平坦化ストッパー４６および４８を活性領域２８の両側に配置することは、活性領域２８を正確かつ均一に平坦化するように、研磨工程にブレーキをかける働きがある。また、平坦化工程が、好ましくは、表面を研磨して平面４０を露出させると停止するように、平坦化ストッパー４６、活性領域２８、および平坦化ストッパー４８の上面は、平面４０を規定するように位置合わせされる。
【００３７】
図５は、平坦化後のデバイスの概略図であり、堆積された平坦化ストッパーを示す。詳細には、図４のデバイスに、化学的機械的研磨（ＣＭＰ）等の平坦化工程を行い、デバイスを平坦化する。平坦化工程は、通常、活性領域２８の表面ならびにＳＴＩ領域２４および２６の第２の窒化物層４２および酸化物層３０を研磨する。平坦化ストッパー４６および４８により、活性領域２８は、確実に、均一に研磨される。従って、図５に示すデバイスは、ＳＴＩ領域２４および２６ならびに活性領域２８に露出した窒化物材料を含む。上述のとおり、活性領域２８全体が、ゲート領域、ソース領域、およびドレイン領域を含む、窒化物２０でコーティングされる。さらに、プロセスのこの段階では、ドープソース領域およびドープドレイン領域はまだ形成されていない。
【００３８】
図６は、第３の窒化物層の堆積後のデバイス１０の概略図である。詳細には、第３の窒化物層５０が、図５のデバイス上に、約５０ｎｍ〜２００ｎｍの厚さ５２に堆積される。活性領域２８では、活性領域２８の窒化物層全体の高さがＳＴＩ領域２６および２８の酸化物材料の高さを越えるように、第３の窒化物層が、直接、第１の窒化物層２０上に堆積される。プロセスのこの段階では、ソース領域およびドレイン領域は、まだ露出も形成もされていない。
【００３９】
図７Ａおよび図７Ｂは、窒化物層をダミーゲートアイランドが残るようにエッチングした後のデバイスの概略図である。まず、フォトレジストが、活性領域２８のごく一部である、ゲート電極領域５４を保護するために用いられる。次いで、窒化物層が、独立したアイランドとして、ゲート電極領域５４を残すようにエッチングされる。ゲート電極領域５４は、その材料が最終的に除去され、最終的なゲート材料と置き換えられる点で、ダミーゲートまたは犠牲ゲートである。図７Ａは、新たに露出されたソース領域５６、ゲート領域５４、および新たに露出されたドレイン領域５８を示す断面図である。この図は、「Ｘ」断面図と呼ばれ得る。図７Ｂは、ゲート電極５４を通る断面図を示し、「Ｙ」断面図と呼ばれ得る。これらの図面では、シャロートレンチ分離（ＳＴＩ）領域の形状は、各方向において同じに見える。他の実施形態では、ＳＴＩ領域は、異なる視点からは異なる形状を有し得る。
【００４０】
図８は、ソース領域およびドレイン領域の形成後のデバイスの概略図である。ソース領域５６およびドレイン領域５８は、それぞれ、少量ドープされたドレイン注入（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ｉｍｐｌａｎｔａｔｉｏｎ）（ＬＤＤ）ならびにＮ＋またはＰ＋イオン注入等のイオン注入もしくは任意の公知のソース／ドレイン形成処理により形成される。プロセスのこの工程まで、デバイスのソース領域およびドレイン領域は形成されない。従って、それらの領域は、プロセスの初期工程中に汚染されることはない。図８は、「Ｘ」断面に沿った図である。図８には示さないが、ダミーゲートアイランド（ゲート電極領域）５４が、その周囲に酸化物スペーサを含み得る。
【００４１】
図９Ａおよび図９Ｂは、酸化物層の堆積後のデバイスの概略図である。詳細には、図６に示す第１の窒化物層２０および第３の窒化物層５０の厚さの和の約２倍の厚さを有する酸化物層６０が、図８のデバイス上に堆積される。次いで、酸化物層６０は、化学的機械的研磨（ＣＭＰ）等により、平坦化され、その結果、酸化物層６０は、ダミーゲート（ゲート電極領域）５４の高さ方向の厚さに等しい、厚さ６２を有する。ＣＭＰの後、窒化物代替ゲート電極（ゲート電極領域）５４の上面がウエハ表面上に露出する。図９Ａはデバイスの「Ｘ」断面図を示し、図９Ｂはデバイスの「Ｙ」断面図を示す。
【００４２】
図１０Ａおよび図１０Ｂは、ダミーゲートおよびダミーゲート酸化物の除去後、ならびにゲート絶縁体材料およびゲート電極材料の堆積後のデバイスの概略図である。詳細には、図９Ａに示す窒化物ダミーゲート（ゲート電極領域）５４は、好ましくは、熱リン酸を用いて除去される。活性領域の窒化物ダミーゲート５４の下の図９Ａに示す酸化物１６は、ＢＨＦエッチング処理により除去される。次いで、代替窒化物ゲート領域がゲートトレンチ６４になる。次いで、ｈｉｇｈ−Ｋ絶縁体材料６６の薄層が、スパッタリングまたはＣＶＤ処理等の任意の公知の方法により、トレンチ６４の下面および側面に堆積される。ｈｉｇｈ−Ｋ絶縁体材料層６６の厚さは、このデバイスを利用する技術ノードに依存する。ｈｉｇｈ−Ｋ絶縁体は、通常、酸化物６０の露出した上面、およびゲートトレンチの側壁および下面をコーティングする。ｈｉｇｈ−Ｋ絶縁体の堆積後、金属ゲート電極材料６８が、絶縁体材料上のトレンチ６４に堆積される。ゲート絶縁体材料は、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化イットリウム（Ｙ２Ｏ３）、それらのシリケート、および他のそのような材料を含み得る。ゲート電極材料は、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、銅（Ｃｕ）、およびアルミニウム（Ａｌ）等の当業者に公知の任意の適切な材料を含み得る。次いで、ウエハの表面上の金属が、ＣＭＰ処理により除去される。好適な実施形態では、図１０Ａおよび図１０Ｂに示すように、ゲートトレンチが、金属で完全に埋められる。しかしながら、他の実施形態では、ゲートトレンチは、金属で完全に埋められる必要はない。図１０Ａおよび図１０Ｂは、それぞれ、「Ｘ」断面図に沿った構造、および「Ｙ」断面図に沿った構造を示す。当業者は、層１６および層６０の両方が酸化物層であり、単に説明を容易にするために、相互に区別できるように示していることを理解する。
【００４３】
プロセスのこの時点まで、ゲート電極材料は堆積されていない。それゆえ、ゲート材料は、デバイス製造プロセスの先行して実施される工程により汚染されることはない。さらに、製造プロセスの終了前にゲートトレンチを形成すること、およびポリシリコンをゲートアイランドに隣接して堆積する工程がないことにより、酸化物スペースを必要としない。従って、本発明のプロセスは、従来の方法からいくつかの処理工程をなくす。これにより、進歩的なプロセスの全体の歩留まりが増加し、より安定したデバイスが作製される。
【００４４】
図１１Ａおよび図１１Ｂは、デバイスの金属化を含む、最終的なデバイスの概略図である。詳細には、ソース５６が金属コンタクト７０を含み、ゲート６８が金属コンタクト７２を含み、ドレイン５８が金属コンタクト７４を含む。コンタクト７０、７２、および７４を堆積するための酸化物パッシベーション処理工程および金属化処理工程は、当業者に理解されるように、任意の最新技術プロセスを用いて達成され得る。図１１Ａおよび図１１Ｂは、それぞれ、金属化処理の完了後のトランジスタの「Ｘ」断面図および「Ｙ」断面図を示す。
【００４５】
図３〜図６に示すように、ダミーゲートの一部がＳＴＩ形成の前に堆積されるため、進歩的なプロセスは、シャロートレンチに隣接する活性領域にファセットを生成しない。従って、本発明のプロセスにより作製されるデバイスは、コーナー遷移効果の影響を受けず、従来のデバイスよりも信頼性が高くなる。それゆえ、エッジトランジスタ効果（ｅｄｇｅ ｔｒａｎｓｉｓｔｏｒ ｅｆｆｅｃｔ）がなく、トランジスタ１０のリーク電流が最小化される。
【００４６】
本方法の別の実施形態では、上述のプロセスの第１の窒化物層、第２の窒化物層、および第３の窒化物層が、製造プロセスの他の細部を変更することなく、ポリシリコンに置き換えられ得る。
【００４７】
よって、金属ゲート相補型金属酸化物膜半導体（ＣＭＯＳ）、およびその製造方法が開示される。さらに詳細には、シリコン活性領域とシャロートレンチ分離（ＳＴＩ）界面にシリコンファセットを有さない、安定した金属ゲートＣＭＯＳ、およびその製造方法が開示される。好適な構造、およびデバイスの製造方法が開示されたが、特許請求の範囲に規定される本発明の範囲から逸脱することなく、さらなる変更および改変が成され得ることが理解される。
【００４８】
【発明の効果】
本発明の方法は、半導体デバイスを製造する方法であって、犠牲ゲートアイランド、ソース領域、およびドレイン領域をその内部に有する活性領域を含む、基板を提供する工程と、該犠牲ゲートアイランドを酸化物スペーサが存在しない状態に維持する一方で、該ソース領域にソースデバイスを製造する工程と、該犠牲ゲートアイランドを酸化物スペーサが存在しない状態に維持する一方で、該ドレイン領域にドレインデバイスを製造する工程とを包含し、これにより、シリコン活性領域とシャロートレンチ分離界面のシリコンファセットを低減し、金属ゲート形成後の汚染を軽減するデバイス製造プロセスを提供することができる。
【００４９】
また本発明は、公知の製造プロセスから、窒化物エッチング工程、酸化物エッチング工程、および酸化処理工程を削除するため、従来技術の製造プロセスよりも単純なプロセスによって製造することができる。
【００５０】
本発明によって製造されたデバイスは、シリコン活性領域とＳＴＩ界面にシリコンファセットを有しておらず、より信頼性の高いゲート酸化物を提供することができる。
【図面の簡単な説明】
【図１】図１は、第１の窒化物層の堆積後のデバイスの概略図である。
【図２】図２は、シャロートレンチのエッチング後のデバイスの概略図である。
【図３】図３は、酸化物層堆積後のデバイスの概略図である。
【図４】図４は、第２の窒化物層の堆積後のデバイスの概略図である。
【図５】図５は、デバイスの平坦化後のデバイスの概略図であり、堆積された平坦化ストッパーを示す。
【図６】図６は、第３の窒化物層の堆積後のデバイスの概略図である。
【図７Ａ】図７Ａは、ダミーゲートアイランドが残るように、窒化物層のエッチングを行った後のデバイスの概略図である。
【図７Ｂ】図７Ｂは、ダミーゲートアイランドが残るように、窒化物層のエッチングを行った後のデバイスの概略図である。
【図８】図８は、ソース領域およびドレイン領域の形成後のデバイスの概略図である。
【図９Ａ】図９Ａは、酸化物層の堆積後のデバイスの概略図である。
【図９Ｂ】図９Ｂは、酸化物層の堆積後のデバイスの概略図である。
【図１０Ａ】図１０Ａは、ダミーゲートの除去後、ならびにゲート絶縁体材料およびゲート電極材料の堆積後のデバイスの概略図である。
【図１０Ｂ】図１０Ｂは、ダミーゲートの除去後、ならびにゲート絶縁体材料およびゲート電極材料の堆積後のデバイスの概略図である。
【図１１Ａ】図１１Ａは、デバイスの金属化を含む、最終的なデバイスの概略図である。
【図１１Ｂ】図１１Ｂは、デバイスの金属化を含む、最終的なデバイスの概略図である。
【図１２】図１２は、活性領域とシャロートレンチ分離との界面のファセットを示す、従来技術によるデバイスの概略図である。
【符号の説明】
１０ デバイス
１２ 基板
１４ シリコン層
１６ 酸化物層
２０ 窒化物層

Claims (3)

  1. 半導体デバイスを製造する方法であって、
    基板上にシリコン層を堆積する工程と、
    該シリコン層上に第１の酸化物層を堆積する工程と、
    該第１の酸化物層上に、ダミーゲートを形成するための第１のダミーゲート層を堆積する工程と、
    該第１のダミーゲート層、第１の酸化物層、シリコン層、および該基板の表面領域を選択的にエッチングして、該基板表面の所定領域を活性領域として囲むよう、該活性領域の周囲にシャロートレンチを形成する工程と、
    第２の酸化物層を、該シャロートレンチに埋め込まれ、かつ該活性領域上の該第１のダミーゲート層を覆うとともに、該シャロートレンチ内に埋め込まれた該第２の酸化物層の一部分の最上面が該活性領域上の該第１のダミーゲート層の最上面よりも低くなるように全面に堆積する工程と、
    該第２の酸化物層の上に、該ダミーゲートを形成するための第２のダミーゲート層を、該シャロートレンチ内に埋め込まれた該第２の酸化物層の一部分の最上面が該活性領域上の該第１のダミーゲート層の最上面よりも低いことを利用して、該シャロートレンチ内に埋め込まれた該第２の酸化物層上に形成されている該第２のダミーゲート層の一部分の表面が該活性領域上の該第１のダミーゲート層の表面と一致するよう形成する工程と、
    該第１のダミーゲート層上の該第２のダミーゲート層およびその下の該第２の酸化物層を化学的機械的研磨によりエッチング除去して、該第１のダミーゲート層が露出した時点で、該第１のダミーゲート層およびその両側に位置する該第２のダミーゲート層の上記一部分をエッチングストッパとして用いてエッチングを停止して表面の平坦化を行う工程と、
    全面に、該ダミーゲートを形成するための第３のダミーゲート層を形成し、その後、該シャロートレンチに該第２の酸化物層が埋め込まれている素子分離領域上に該ダミーゲートが延在して形成されるように、該活性領域上の第１のダミーゲート層、該素子分離領域上の該第２のダミーゲート層および該活性領域上から該素子分離領域上に延在して形成された該第３のダミーゲート層を選択的に加工して、該第３、第２および第１のダミーゲート層からなる該ダミーゲートを形成する工程と、
    イオン注入により、該活性領域の、該ダミーゲートの両側にソース領域およびドレイン領域を形成する工程と、
    全面に第３の酸化物層を、該ダミーゲートが埋め込まれ、かつ該ダミーゲートの表面が露出するよう形成する工程と、
    該ダミーゲートおよびその下の該第１の酸化物層を除去してゲートトレンチを形成し、その後、該ゲートトレンチ内にゲート絶縁膜を介して金属ゲート材料を埋め込んで、該活性領域上からその周囲の素子分離領域に延在するよう金属ゲートを形成する工程と
    を包含する方法。
  2. 前記金属ゲートを形成した後、全面に第４の酸化物層を形成する工程と、
    金属配線を、該第４の酸化物層を介して前記金属ゲート、前記ソース領域、および前記ドレイン領域につながるよう形成して、ゲートコンタクト、ソースコンタクト、およびドレインコンタクトを形成する工程と
    をさらに包含する、請求項１に記載の方法。
  3. 前記第１のダミーゲート層および前記第２のダミーゲート層は同一材料よりなる薄膜であり、該薄膜は窒化物もしくはポリシリコンからなる、請求項１に記載の方法。
JP2002270815A 2001-09-24 2002-09-17 半導体デバイスの製造方法 Expired - Fee Related JP4480323B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/963,080 US6624043B2 (en) 2001-09-24 2001-09-24 Metal gate CMOS and method of manufacturing the same
US09/963,080 2001-09-24

Publications (2)

Publication Number Publication Date
JP2003158264A JP2003158264A (ja) 2003-05-30
JP4480323B2 true JP4480323B2 (ja) 2010-06-16

Family

ID=25506720

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002270815A Expired - Fee Related JP4480323B2 (ja) 2001-09-24 2002-09-17 半導体デバイスの製造方法

Country Status (6)

Country Link
US (1) US6624043B2 (ja)
EP (1) EP1296366B1 (ja)
JP (1) JP4480323B2 (ja)
KR (1) KR100521707B1 (ja)
DE (1) DE60226387D1 (ja)
TW (1) TW594878B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894338B2 (en) * 2002-01-11 2005-05-17 International Business Machines Corporation Rare earth metal oxide memory element based on charge storage and method for manufacturing same
US6949795B2 (en) * 2003-11-13 2005-09-27 Micron Technology, Inc. Structure and method of fabricating a transistor having a trench gate
US20050151166A1 (en) * 2004-01-09 2005-07-14 Chun-Chieh Lin Metal contact structure and method of manufacture
JP2006228950A (ja) * 2005-02-17 2006-08-31 Sony Corp 半導体装置およびその製造方法
KR100688555B1 (ko) * 2005-06-30 2007-03-02 삼성전자주식회사 Ｍｏｓ트랜지스터를 구비하는 반도체 소자 및 그 제조 방법
US7879663B2 (en) * 2007-03-08 2011-02-01 Freescale Semiconductor, Inc. Trench formation in a semiconductor material
US8450165B2 (en) * 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
US9269634B2 (en) 2011-05-16 2016-02-23 Globalfoundries Inc. Self-aligned metal gate CMOS with metal base layer and dummy gate structure
CN103578952B (zh) * 2012-08-09 2016-12-28 中国科学院微电子研究所 半导体器件制造方法
US9196522B2 (en) 2013-10-16 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with buried insulator layer and method for forming
US9954112B2 (en) * 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10580685B2 (en) * 2018-07-27 2020-03-03 Globalfoundries Inc. Integrated single diffusion break
US11972983B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11973120B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11855218B2 (en) 2020-09-09 2023-12-26 Etron Technology, Inc. Transistor structure with metal interconnection directly connecting gate and drain/source regions
EP4195291A1 (en) * 2021-12-13 2023-06-14 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60161631A (ja) * 1984-02-01 1985-08-23 Hitachi Ltd 半導体装置の製造方法
JPH05129592A (ja) * 1991-10-30 1993-05-25 Takehide Shirato 半導体装置
JPH1070098A (ja) * 1996-08-28 1998-03-10 Sony Corp 平坦化方法
JPH10144914A (ja) * 1996-11-13 1998-05-29 Sony Corp 半導体装置および半導体装置の製造方法
JPH1174527A (ja) * 1997-06-30 1999-03-16 Toshiba Corp 半導体装置およびその製造方法
JPH11243150A (ja) * 1998-02-24 1999-09-07 Toshiba Corp 半導体装置の製造方法
JP2000068367A (ja) * 1998-08-19 2000-03-03 Hitachi Ltd 半導体集積回路装置の製造方法
JP2001036083A (ja) * 1999-06-29 2001-02-09 Hyundai Electronics Ind Co Ltd ダマシン及び化学的機械的研磨工程を用いたｍｏｓトランジスタの形成方法
JP2002289848A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2003077936A (ja) * 2001-09-04 2003-03-14 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376578A (en) * 1993-12-17 1994-12-27 International Business Machines Corporation Method of fabricating a semiconductor device with raised diffusions and isolation
US5656519A (en) * 1995-02-14 1997-08-12 Nec Corporation Method for manufacturing salicide semiconductor device
US5858843A (en) * 1996-09-27 1999-01-12 Intel Corporation Low temperature method of forming gate electrode and gate dielectric
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
US5856225A (en) * 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation
US6200866B1 (en) 1998-02-23 2001-03-13 Sharp Laboratories Of America, Inc. Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET
US6133106A (en) * 1998-02-23 2000-10-17 Sharp Laboratories Of America, Inc. Fabrication of a planar MOSFET with raised source/drain by chemical mechanical polishing and nitride replacement
KR100286899B1 (ko) * 1998-04-14 2001-05-02 황인길 엘디디 구조의 반도체 소자 형성방법
US6461529B1 (en) * 1999-04-26 2002-10-08 International Business Machines Corporation Anisotropic nitride etch process with high selectivity to oxide and photoresist layers in a damascene etch scheme
US6258677B1 (en) * 1999-10-01 2001-07-10 Chartered Seminconductor Manufacturing Ltd. Method of fabricating wedge isolation transistors

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60161631A (ja) * 1984-02-01 1985-08-23 Hitachi Ltd 半導体装置の製造方法
JPH05129592A (ja) * 1991-10-30 1993-05-25 Takehide Shirato 半導体装置
JPH1070098A (ja) * 1996-08-28 1998-03-10 Sony Corp 平坦化方法
JPH10144914A (ja) * 1996-11-13 1998-05-29 Sony Corp 半導体装置および半導体装置の製造方法
JPH1174527A (ja) * 1997-06-30 1999-03-16 Toshiba Corp 半導体装置およびその製造方法
JPH11243150A (ja) * 1998-02-24 1999-09-07 Toshiba Corp 半導体装置の製造方法
JP2000068367A (ja) * 1998-08-19 2000-03-03 Hitachi Ltd 半導体集積回路装置の製造方法
JP2001036083A (ja) * 1999-06-29 2001-02-09 Hyundai Electronics Ind Co Ltd ダマシン及び化学的機械的研磨工程を用いたｍｏｓトランジスタの形成方法
JP2002289848A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2003077936A (ja) * 2001-09-04 2003-03-14 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置

Also Published As

Publication number Publication date
EP1296366A2 (en) 2003-03-26
US20030060018A1 (en) 2003-03-27
US6624043B2 (en) 2003-09-23
KR100521707B1 (ko) 2005-10-14
KR20030026235A (ko) 2003-03-31
TW594878B (en) 2004-06-21
EP1296366A3 (en) 2004-12-15
EP1296366B1 (en) 2008-05-07
JP2003158264A (ja) 2003-05-30
DE60226387D1 (de) 2008-06-19

Similar Documents

Publication Publication Date Title
JP4299791B2 (ja) Ｃｍｏｓデバイスのゲート構造を作製する方法
US6537862B2 (en) Method of forming semiconductor device having a GAA type transistor
US7871914B2 (en) Methods of fabricating semiconductor devices with enlarged recessed gate electrodes
JP4480323B2 (ja) 半導体デバイスの製造方法
US7166514B2 (en) Semiconductor device and method of manufacturing the same
JP5197122B2 (ja) トレンチ金属酸化物半導体
JPH0799313A (ja) 半導体デバイスを分離する方法およびメモリー集積回路アレイ
US20070069307A1 (en) Semiconductor device and method of manufacturing the same
US6069032A (en) Salicide process
KR20040059957A (ko) Ｍｏｓ트랜지스터 제조방법
JP2003513469A (ja) 集積デバイスにおける閾電圧ロールオフを防止するための絶縁スペーサの使用
EP0971415A1 (en) Process for the fabrication of a semiconductor non-volatile memory device with Shallow Trench Isolation (STI)
US7704838B2 (en) Method for forming an independent bottom gate connection for buried interconnection including bottom gate of a planar double gate MOSFET
US6306741B1 (en) Method of patterning gate electrodes with high K gate dielectrics
JP4122181B2 (ja) 二重ゲート酸化膜を有する半導体素子の製造方法
US8530972B2 (en) Double gate MOSFET with coplanar surfaces for contacting source, drain, and bottom gate
JP2023552930A (ja) Ｎ／ｐ境界構造を有するナノシート半導体デバイス
US20050142780A1 (en) Method of fabricating a fin transistor
US6773975B1 (en) Formation of a shallow trench isolation structure in integrated circuits
JP3001588B2 (ja) 半導体装置およびその製造方法
JPH11251318A (ja) 半導体装置及びその製造方法
KR100521511B1 (ko) 반도체 장치 및 그 제조 방법
US20080258145A1 (en) Semiconductor Devices Including an Amorphous Region in an Interface Between a Device Isolation Layer and a Source/Drain Diffusion Layer
JP3523244B1 (ja) 半導体装置の製造方法
JP2000188325A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050615

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081211

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090302

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090501

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090820

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100316

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100316

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130326

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130326

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140326

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees