KR100521707B1 - 금속 게이트 상보성 금속 산화물 반도체 및 그 제조 방법 - Google Patents

금속 게이트 상보성 금속 산화물 반도체 및 그 제조 방법 Download PDF

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Abstract

금속 게이트 상보성 금속 산화물 반도체 (CMOS) 및 그 제조 방법을 개시한다. 본 방법은, 디바이스의 금속 배선화 이전에 최종 단계로서 금속 게이트 전극 재료를 퇴적하는 단계를 포함한다. 따라서, 금속 게이트 재료는 제조 공정 동안 오염되지 않는다. 디바이스는 산화물 스페이서를 사용하지 않고 제조되므로, 최종 디바이스의 활성 영역과 얕은 트렌치 소자분리 계면에 실리콘 패시트가 형성되지 않는다. 또한, 더미 게이트 재료가 평탄화 정지막을 정의하는 데도 사용되어, 제조 동안 디바이스를 정확히 평탄화할 수 있게 한다.

Description

금속 게이트 상보성 금속 산화물 반도체 및 그 제조 방법 {METAL GATE CMOS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 금속 게이트 상보성 금속 산화물 반도체 (CMOS) 및 그 제조 방법에 관한 것으로, 좀더 구체적으로는 활성 실리콘과 얕은 트렌치 소자분리 (STI) 의 계면에서 실리콘 패시트 (facet) 를 갖지 않는 견고한 금속 게이트 CMOS 및 그러한 디바이스의 제조 방법에 관한 것이다.
종래의 금속 게이트 상보성 금속 산화물 반도체 (CMOS) 디바이스는, 예를 들어, 질화물 퇴적과 에칭 단계, 산화물 퇴적과 에칭 단계, 및 평탄화 단계 등과 같은 다수의 제조 단계들을 사용하여 처리된다. 공정 단계가 추가되면, 공정의 전체 수율은 잠재적으로 감소하게 된다. 따라서, 전체 제조 공정의 수율을 향상시키기 위해서는, 요구되는 처리 단계들의 수를 감소시킬 필요가 있다.
미국특허 제6,200,866B1호에는, 금속 산화물 반도체 전계 효과 트랜지스터 (MOSFET) 의 제조를 위해 대체 게이트로서 실리콘 게르마늄과 그 합금을 사용하는 공정이 개시되어 있다. 그 방법은, 소스, 드레인 및 게이트 영역 전면에 실리콘 게르마늄층을 퇴적하는 단계를 포함한다. 이후, 소스 및 드레인 영역의 실리콘 게르마늄을 에칭하여, 게이트 영역에는 실리콘 게르마늄 아일랜드를 남기고 소스 및 드레인 영역은 노출시킨다. 그리고, 도핑 공정 등에 의해 소스와 드레인 영역을 제조한다. 이후, 게이트 아일랜드 둘레에 산화물 스페이서를 형성하고, 소스, 드레인 및 게이트 영역 전면에 폴리실리콘층을 퇴적한 후, 화학적 기계적 연마를 수행하여 디바이스를 평탄화한다. 그리고, 더미 게이트 재료를 제거하고 게이트 절연막과 게이트 전극 재료들을 퇴적한다.
그 공정에서는 얕은 트렌치 소자분리를 초기에 형성하므로, 후속 산화물/질화물 패드 에칭 공정 단계들을 거치면서, 통상 최종 디바이스는 활성 실리콘과 얕은 트렌치 소자분리의 계면에서 약간의 실리콘 패시팅을 포함하게 된다. 특히, 도 12 에 도시된 바와 같이, 실리콘 패시팅은 디바이스의 활성 영역과 바로 인접하는 얕은 트렌치 영역 내의 쐐기 형상의 갭을 포함한다. 이러한 실리콘 패시팅은 종종 코너 전이 효과를 유발하여 디바이스를 신뢰할 수 없게 한다.
이에 따라, 활성 실리콘과 얕은 트렌치 소자분리의 계면에서 실리콘 패시팅을 감소시키고 코너 전이 효과를 감소시킨 디바이스가 요구되고 있다. 또한, 공정의 전체 수율을 잠재적으로 향상시키기 위해 단계들의 수를 감소시킨 디바이스 제조 공정이 요구되고 있다.
따라서, 본 발명의 목적은, 좀더 간단하고 견고한 금속 게이트 CMOS 디바이스 및 그의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 종래 공지된 공정의 질화물 에칭 단계, 산화물 에칭 단계 및 산화 공정 단계를 생략한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 평탄화 특성이 좀더 양호하고 활성 실리콘과 STI 계면 영역에 실리콘 패시트를 갖지 않는 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은, 코너 전이 효과를 감소시키거나 제거하여 좀더 신뢰성 있는 게이트 산화막을 포함하는 디바이스를 제공하는 것이다.
본 발명은 활성 실리콘과 얕은 트렌치 소자분리 (STI) 의 계면에서 실리콘 패시트를 갖지 않는 견고한 금속 게이트 CMOS 를 제공한다. 본 발명에 의하면 공지된 제조 공정의 질화물 에칭 단계, 산화물 에칭 단계 및 산화 공정 단계가 생략되므로, 그 디바이스는 종래의 제조 공정보다 좀더 간단한 공정으로 제조된다. 또한, 본 발명에 의한 공정은 좀더 양호한 디바이스의 평탄화를 제공하기 위해 자기-정렬된 평탄화 정지막을 제공한다. 이와 같이 제조되어 활성 실리콘과 STI 계면에서 실리콘 패시트를 갖지 않는 디바이스는 좀더 신뢰성 있는 게이트 산화막을 제공하고 코너 전이 효과를 제거한다.
도 1 은, 제 1 질화물층을 퇴적한 이후의 디바이스를 나타내는 개략도이다. 다음의 공정 예에서, 일례로서 중간갭 금속을 사용한다. 따라서, 산화물과 제 1 질화물층을 퇴적하기 이전에 도핑되지 않은 실리콘을 성장시킨다. 구체적으로, 그 공정은 다음과 같다. 디바이스 (10) 는 기판 (12) 을 구비하며, 기판은 당해 기술 분야에서 공지된 실리콘 웨이퍼를 포함할 수 있다. 기판 (12) 상에 도핑되지 않은 실리콘층 (14) 을 형성한다. 실리콘층 (14) 상에 산화물층 (16) 을 형성한다. 통상, 산화물층 (16) 의 두께 (18) 는 약 2 nm 내지 20 nm 이다. 산화물층 (16) 상에 제 1 질화물층 (20) 을 퇴적한다. 통상, 질화물층 (20) 의 두께 (22) 는 약 100 nm 내지 200 nm 이다. 당해 기술 분야에서 공지되어 있는 바와 같이, 그 층들은 화학 기상 퇴적 등의 공지된 방법에 의해 퇴적할 수 있다.
도 2 는 얕은 트렌치를 에칭한 이후의 디바이스를 나타내는 개략도이다. 도 1 의 디바이스에 포토레지스트를 도포한 후 트렌치 영역의 실리콘, 산화물층 및 질화물층을 에칭함으로써 얕은 트렌치 분리 영역 (24, 26) 을 형성한다. 바람직하게는, 기판 (12) 의 실리콘 내로 약 400 nm 내지 1000 nm 의 깊이가 되도록 에칭을 수행한다. 당해 기술 분야에서 공지되어 있는 임의의 에칭 공정에 의해 에칭을 수행할 수 있다. 이후, 포토레지스트를 제거하면, 활성 영역으로도 불리는 아일랜드 영역 (28) 이 남게 되며, 이 영역은 후에 게이트 영역, 소스 영역 및 드레인 영역으로 형성된다. 따라서, 이 공정 단계에서는, 게이트 영역이 소스 및 드레인 영역으로부터 분리되지 않는다. 즉, 이러한 공정 단계에서는, 소스 및 드레인 영역이 개별적으로 노출되거나 도핑 등에 의해 형성되지 않는다.
도 3 은 산화물층을 퇴적한 이후의 디바이스를 나타내는 개략도이다. 구체적으로, 통상의 공지된 방법으로 에칭 데미지를 제거하고, 다음으로, 도 2 의 디바이스 상에 2 nm 내지 10 nm 의 열산화물과 두꺼운 퇴적 산화물로 이루어진 산화물층 (30) 을 퇴적한다. 산화물층은 얕은 트렌치 소자분리 (STI) 영역 (24, 26) 을 채우고 아일랜드 영역 (28) 을 덮는 깊이로 퇴적한다. 통상 산화물층 (30) 의 두께 (32) 는 약 400 nm 내지 1000 nm 이고, 바람직하게는 트렌치 영역 (24, 26) 의 깊이와 대략 동일한 치수이다. 산화물층은 당해 기술 분야에서 공지된 방법에 의해 퇴적할 수 있다. 통상 얕은 트렌치 영역 (24) 에 공동 (cavity) 영역 (34) 이 형성되도록 산화물층 (30) 을 퇴적한다. 공동 영역 (34) 은 기판 (12) 에 좀더 인접하게 위치하는, 즉 제 1 질화물층 (20) 의 최상면 (38) 보다 하부에 위치하는 하부면 (36) 을 갖는다. 이는, 제 2 질화물층이 제 1 질화물층의 최상면 (38) 에 의해 정의되는 평면 (40) 의 하부인 깊이까지 소자분리 영역 (24) 의 공동 (34) 과 소자분리 영역 (26) 내부에 퇴적되도록 한다.
도 4 는 제 2 질화물층을 퇴적한 이후의 디바이스를 나타내는 개략도이다. 도 4 의 디바이스 상에, 바람직하게는 제 1 질화물층 (20) 의 두께 (22) 보다 다소 작거나 그와 같은 두께 (44) 로 제 2 질화물층 (42) 을 퇴적한다. 구체적으로, 통상 제 2 질화물층은 평면 (40) 보다 높은 깊이까지 공동 (34) 과 STI 영역 (26) 을 채운다.
도 4 를 참조하면, 통상 질화물 재료는 산화물 재료보다 좀더 천천히 연마될 수 있으므로, 소자분리 영역 (24) 내의 공동 (34) 과 소자분리 영역 (26) 내에 퇴적된 질화물 재료는, 각각 평탄화 정지막 (46, 48) 의 역할을 할 수 있다. 즉, 활성 영역 (28) 의 반대측에 위치하는 평탄화 정지막 (46, 48) 이 연마 단계의 브레이크로서 작용하여 활성 영역 (28) 을 정확하고 평평하게 평탄화하게 한다. 즉, 평탄화 단계가 바람직하게는 평면 (40) 을 노출시키는 표면 연마시에 중단되도록 하여, 정지막 (46), 활성 영역 (28) 및 정지막 (48) 의 상부 표면이 정렬되어 평면 (40) 을 정의하게 된다.
도 5 는 평탄화 이후의 디바이스를 나타내는 개략도로, 퇴적된 평탄화 정지막을 보여준다. 구체적으로, 도 4 의 디바이스는, 디바이스의 평탄화를 위한 화학적 기계적 연마 (CMP) 단계 등의 평탄화 단계를 거친다. 통상 평탄화 단계는 활성 영역 (28) 의 표면과 STI 영역들 (24, 26) 내의 제 2 질화물층 (42) 과 산화물층 (30) 을 연마하여 제거한다. 평탄화 정지막 (46, 48) 은 활성 영역 (28) 이 평평하게 연마되도록 한다. 따라서, 도 5 에 나타낸 디바이스는, 소자분리 영역 (24, 26) 내부와 활성 영역 (28) 에서 노출된 질화물 재료를 포함한다. 상술한 바와 같이, 게이트 영역, 소스 영역 및 드레인 영역을 포함하는 활성 영역 (28) 전체는 질화물 (20) 로 코팅되어 있다. 또한, 이 공정 단계에서도, 도핑된 소스 및 드레인 영역이 아직 형성되지 않는다.
도 6 은 제 3 질화물층을 퇴적한 이후의 디바이스 (10) 를 나타내는 개략도이다. 구체적으로, 도 5 의 디바이스 상에 약 50 nm 내지 200 nm 의 두께 (52) 로 제 3 질화물층 (50) 을 퇴적한다. 활성 영역 (28) 에서, 활성 영역 (28) 의 전체 질화물층의 높이가 얕은 트렌치 영역들 (24, 26) 내의 산화물 재료의 높이 이상으로 연장하도록, 제 1 질화물층 (20) 의 상부에 제 3 질화물층을 직접 퇴적한다. 이 공정 단계에서도, 소드 및 드레인 영역은 아직 노출되거나 형성되지 않는다.
도 7a 및 7b 는 더미 게이트 아일랜드를 남기기 위해 질화물층을 에칭한 이후의 디바이스를 나타내는 개략도이다. 우선, 포토레지스트를 사용하여 활성 영역 (28) 의 작은 부분인 게이트 전극 영역 (54) 을 보호한다. 이후, 질화물층을 에칭하여 독립해 서 있는 아일랜드로서 게이트 전극 영역 (54) 을 남긴다. 아일랜드 (54) 는 결국 제거되어 최종 게이트 재료로 대체되는 더미 게이트 또는 희생 게이트이다. 도 7a 는 새롭게 노출된 소스 영역 (56), 게이트 영역 (54) 및 새롭게 노출된 드레인 영역 (58) 을 나타내는 단면도이다. 이 도면은 "X" 단면도라 할 수 있다. 도 7b 는 게이트 전극 (54) 에 걸친 단면도를 나타내고, 이는 "Y" 단면도라 할 수 있다. 이들 도면에서, 얕은 트렌치 소자분리 (STI) 의 형태는 각 방향에서 동일하게 보인다. 다른 실시예에서는, STI 영역이 보는 방향에 따라 다른 형태를 가질 수도 있다.
도 8 은 소스 및 드레인 영역을 형성한 이후의 디바이스를 나타내는 개략도이다. 이온 주입 또는 LDD (lightly doped drain) 이온 주입과 N+ 또는 P+ 이온 주입 등의 공지된 소스 및 드레인 형성 방법에 의해 소스 및 드레인 영역 (56, 58) 을 각각 형성한다. 이 공정 단계까지, 디바이스의 소스 및 드레인 영역은 전혀 형성되지 않았다. 따라서, 이들 영역은 이전의 공정 단계들 동안 오염되지 않는다. 도 8 은 "X" 단면에 따른 도면이다. 도 8 에는 도시하지 않았지만, 더미 게이트 아일랜드 (54) 는 그 둘레의 산화물 스페이서를 포함할 수도 있다.
도 9a 및 9b 는 산화물층을 퇴적한 후의 디바이스를 나타내는 개략도이다. 구체적으로, 도 8 의 디바이스 상에, 제 1 질화물층 (20) 과 제 3 질화물층 (50, 도 6 참조) 두께의 합의 약 2 배 정도인 두께를 갖는 산화물층 (60) 을 퇴적한다. 화학적 기계적 연마 (CMP) 등에 의해 산화물층 (60) 을 평탄화하여, 산화물층이 더미 게이트 (54) 의 높이와 동일한 두께 (62) 를 갖도록 한다. CMP 이후에, 질화물 대체 게이트 전극 (54) 의 표면은 웨이퍼 표면 상에 노출된다. 도 9a 는 디바이스의 "X" 단면도를 나타내고, 도 9b 는 디바이스의 "Y" 단면도를 나타낸다.
도 10a 및 10b 는 더미 게이트와 더미 게이트 산화물을 제거하고 게이트 절연막과 게이트 전극 재료를 퇴적한 후의 디바이스를 나타내는 개략도이다. 구체적으로, 바람직하게는 고온 인산을 사용하여 질화물 더미 게이트 (54, 도 9a 참조) 를 제거한다. 활성 영역의 질화물 더미 게이트 (54) 하부의 산화물 (16, 도 9a 참조) 은 BHF 에칭 공정에 의해 제거한다. 그러면, 대체 질화물 게이트 영역이 게이트 트렌치 (64) 가 된다. 스퍼터링 또는 CVD 공정 등의 공지된 방법에 의해 트렌치 (64) 의 바닥과 측면 상에 고-K 절연재료 (66) 의 얇은 층을 퇴적한다. 고-K 절연 재료층 (66) 의 두께는 디바이스가 활용될 기술 분야에 의존한다. 통상 고-K 절연층은 게이트 트렌치의 측벽과 바닥면 뿐만 아니라 노출된 산화물 (60) 의 상부 표면에도 코팅된다. 고-K 절연층을 퇴적한 후, 트렌치 (64) 내의 절연 재료층 상에 금속 게이트 전극 재료 (68) 를 퇴적한다. 게이트 절연 재료는, 탄탈륨 산화물 (Ta2O5), 티타늄 산화물 (TiO2), 지르코늄 산화물 (ZrO2), 란타늄 산화물 (La2O3), 하프늄 산화물 (HfO2), 이트륨 산화물 (Y2O3), 및 그들의 실리케이트와 다른 재료들을 포함할 수 있다. 게이트 전극 재료는, 티타늄 질화물 (TiN), 텅스텐 질화물 (WN), 탄탈륨 질화물 (TaN), 구리 (Cu), 알루미늄 (Al) 등의 당해 기술 분야에서 공지된 적절한 재료들을 포함할 수 있다. 이후, 웨이퍼 표면 상의 금속을 CMP 공정에 의해 제거한다. 바람직한 실시예에서는, 도 10a 및 10b 에 나타낸 바와 같이, 게이트 트렌치를 금속으로 완전히 채운다. 그러나, 다른 실시예에서는, 게이트 트렌치를 금속으로 완전히 채울 필요는 없다. 도 10a 및 10b 는, 각각 "X" 단면도와 "Y" 단면도에 따른 구조를 나타낸다. 층 (16) 과 층 (60) 은, 용이하게 설명하기 위해 서로 구분하여 도시하였지만, 모두 산화물층이라는 것은 당업자들에게 자명하다.
이 공정 시점까지, 게이트 전극 재료는 퇴적되지 않았다. 따라서, 게이트 재료는 디바이스 제조 공정의 이전 수행 단계들에 의해 오염되지 않는다. 또한, 제조 공정의 거의 마지막에서 게이트 트렌치를 형성하고 게이트 아일랜드와 인접하게 폴리실리콘을 퇴적하는 단계가 없으므로, 산화물 스페이서도 불필요하게 된다. 따라서, 본 발명의 공정은 종래 기술의 방법에 비해 다수의 공정 단계들을 생략한다. 이는 본 발명에 의한 공정의 전체 수율을 증가시키고 좀더 견고한 디바이스를 생산하게 한다.
도 11a 및 11b 는 디바이스의 금속 배선화를 포함하는 최종 디바이스를 나타내는 개략도이다. 구체적으로, 소스 (56), 게이트 (68) 및 드레인 (58) 은 각각 금속 콘택 (70, 72, 74) 을 포함한다. 콘택 (70, 72, 74) 을 퇴적하기 위한 금속 배선화 공정 단계들과 산화물 패시베이션은, 당업자들에게는 자명한 공지된 공정을 사용하여 수행한다. 도 11a 및 11b 는, 각각 금속 배선화 공정을 완료한 이후의 트랜지스터를 나타내는, "X" 단면도와 "Y" 단면도이다.
도 3 내지 도 6 에 나타낸 바와 같이, STI 형성 이전에 더미 게이트의 부분을 퇴적하므로, 본 발명의 공정은 얕은 트렌치와 인접하는 활성 영역에 패시트를 형성하지 않는다. 이에 따라, 본 발명의 공정에 의해 제조된 디바이스는, 코너 전이 효과의 영향을 받지 않게 되며 종래의 디바이스보다 신뢰성이 향상된다. 따라서, 에지 트랜지스터 효과가 없어지고, 트랜지스터 (10) 의 누설 전류가 최소화된다.
본 발명의 다른 실시예에서는, 제조 공정의 다른 세부사항들은 변경시키지 않고, 상술한 공정의 제 1, 제 2 및 제 3 질화물층들을 폴리실리콘으로 대신할 수도 있다.
따라서, 금속 게이트 상보성 금속 산화물 반도체 (CMOS) 및 그 제조 방법이 개시된다. 좀더 구체적으로, 활성 실리콘과 얕은 트렌치 소자분리 (STI) 의 계면에서 실리콘 패시트를 갖지 않는 견고한 금속 게이트 CMOS 및 그러한 디바이스의 제조 방법이 개시된다. 바람직한 구조 및 디바이스의 제조 방법이 개시되어 있지만, 첨부된 특허청구범위에 한정된 본 발명의 범위를 벗어나지 않는 한 여러 변형 및 수정들이 행해질 수 있다.
본 발명에 의하면, STI 형성 이전에 더미 게이트의 부분을 퇴적하므로, 본 발명의 공정은 얕은 트렌치와 인접하는 활성 영역에 패시트를 형성하지 않는다. 이에 따라, 본 발명의 공정에 의해 제조된 디바이스는, 코너 전이 효과의 영향을 받지 않게 되며 종래의 디바이스보다 신뢰성이 향상된다. 따라서, 에지 트랜지스터 효과를 없애고, 트랜지스터의 누설 전류를 최소화할 수 있다.
도 1 은 제 1 질화물층을 퇴적한 이후의 디바이스를 나타내는 개략도.
도 2 는 얕은 트렌치를 에칭한 이후의 디바이스를 나타내는 개략도.
도 3 은 산화물층을 퇴적한 이후의 디바이스를 나타내는 개략도.
도 4 는 제 2 질화물층을 퇴적한 이후의 디바이스를 나타내는 개략도.
도 5 는 퇴적된 평탄화 정지막을 보여주는, 디바이스 평탄화 후의 디바이스를 나타내는 개략도.
도 6 은 제 3 질화물층을 퇴적한 후의 디바이스를 나타내는 개략도.
도 7a 및 7b 는 질화물층을 에칭하여 더미 게이트 아일랜드를 남긴 후의 디바이스를 나타내는 개략도.
도 8 은 소스 영역과 드레인 영역을 형성한 이후의 디바이스를 나타내는 개략도.
도 9a 및 9b 는 산화물층을 퇴적한 이후의 디바이스를 나타내는 개략도.
도 10a 및 10b 는 더미 게이트를 제거하고 게이트 절연막과 게이트 전극 재료를 퇴적한 이후의 디바이스를 나타내는 개략도.
도 11a 및 11b 는 디바이스의 금속 배선화를 포함하는 최종 디바이스를 나타내는 개략도.
도 12 는 활성 영역과 얕은 트렌치 소자분리 사이의 계면에서의 패시팅을 나타내는 종래 디바이스의 개략도.
*도면의 주요 부분에 대한 부호의 설명
10 : 디바이스 12 : 기판
14 : 실리콘층 16 : 산화물층
20 : 제 1 질화물층 24, 26 : 트렌치 소자분리
28 : 활성 영역 30 : 산화물층
42 : 제 2 질화물층 46, 48 : 평탄화 정지막
50 : 제 3 질화물층 54 : 게이트 전극 영역
56 : 소스 영역 58 : 드레인 영역
60 : 산화물층 64 : 게이트 트렌치
70, 72, 74 : 금속 콘택

Claims (20)

  1. 희생 게이트 아일랜드, 소스 영역 및 드레인 영역이 배치된 활성 영역을 포함하는 기판을 제공하는 단계;
    상기 희생 게이트 아일랜드를 산화물 스페이서가 없는 상태로 유지하면서 상기 소스 영역에 소스 디바이스를 제조하는 단계; 및
    상기 희생 게이트 아일랜드를 상기 산화물 스페이서가 없는 상태로 유지하면서 상기 드레인 영역에 드레인 디바이스를 제조하는 단계를 포함하며,
    상기 희생 게이트 아일랜드, 상기 소스 영역 및 상기 드레인 영역이 배치된 상기 활성 영역을 포함하는 상기 기판을 제공하는 단계는,
    활성 영역과 얕은 트렌치 영역을 포함하는 실리콘 기판을 제공하는 단계;
    상기 활성 영역과 상기 얕은 트렌치 영역에서의 상기 기판 상에 실리콘층을 퇴적하는 단계;
    상기 활성 영역과 상기 얕은 트렌치 영역에서의 상기 실리콘층 상에 제 1 산화물층을 퇴적하는 단계;
    상기 활성 영역과 상기 얕은 트렌치 영역에서의 상기 제 1 산화물층 상에 희생 게이트 재료층을 퇴적하는 단계;
    상기 얕은 트렌치 영역 내의 상기 실리콘층, 상기 제 1 산화물층 및 상기 희생 게이트 재료층을 에칭하여, 상기 활성 영역 둘레에 얕은 트렌치를 형성하는 단계;
    상기 얕은 트렌치 및 상기 활성 영역에 제 2 산화물층을 퇴적하는 단계; 및
    상기 제 2 산화물층을 평탄화하여, 상기 활성 영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 소스 디바이스 및 상기 드레인 디바이스 상에 산화물층을 퇴적하는 단계;
    상기 희생 게이트 아일랜드를 에칭하여, 상기 산화물층 내에 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치 내에 게이트 재료를 퇴적하여, 게이트를 형성하는 단계; 및
    상기 반도체 디바이스를 금속 배선화하여, 게이트 콘택, 소스 디바이스 콘택 및 드레인 디바이스 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항의 방법에 의해 제조된 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 반도체 디바이스는, 상기 게이트와 그 게이트에 인접하게 배치되는 얕은 트렌치 사이의 계면에 실리콘 패시팅이 존재하지 않도록 제조되는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 희생 게이트 아일랜드는 질화물 및 폴리실리콘으로 이루어지는 군으로부터 선택되는 재료로 제조되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 삭제
  7. 소스 영역, 게이트 영역 및 드레인 영역을 포함하는 활성 영역 및 상기 활성 영역을 둘러싸는 얕은 트렌치를 구비하는 실리콘 기판을 제공하는 단계;
    상기 활성 영역 전면의 상기 기판 상에 더미 게이트 재료를 퇴적하는 단계;
    상기 얕은 트렌치 내에 제 1 산화물층을 퇴적하는 단계;
    상기 소스 영역과 상기 드레인 영역의 상기 더미 게이트 재료를 에칭하여, 더미 게이트 아일랜드를 정의하는 단계;
    상기 더미 게이트 아일랜드를 산화물 스페이서가 없는 상태로 유지하면서 상기 소스 영역에 소스 디바이스를 제조하는 단계;
    상기 더미 게이트 아일랜드를 산화물 스페이서가 없는 상태로 유지하면서 상기 드레인 영역에 드레인 디바이스를 제조하는 단계;
    상기 소스 디바이스와 상기 드레인 디바이스 상에 제 2 산화물층을 퇴적하는 단계;
    상기 더미 게이트 아일랜드를 제거하여 게이트 트렌치를 형성하는 단계; 및
    상기 게이트 트렌치 내에 게이트 재료를 퇴적하여 게이트를 정의하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 7 항에 있어서,
    상기 얕은 트렌치 내에 상기 제 1 산화물층을 퇴적하는 단계는, 상기 활성 영역 전면과 상기 얕은 트렌치 내에 상기 제 1 산화물층을 퇴적하는 단계를 포함하고, 상기 활성 영역 전면과 상기 얕은 트렌치 내의 상기 제 1 산화물층을 평탄화하여 상기 활성 영역의 상기 더미 게이트 재료를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 7 항에 있어서,
    상기 활성 영역 전면에 최종 산화물층을 퇴적하는 단계;
    상기 소스 디바이스까지 상기 최종 산화물층을 관통하는 소스 콘택 패드를 제조하는 단계;
    상기 게이트까지 상기 최종 산화물층을 관통하는 게이트 콘택을 제조하는 단계; 및
    상기 드레인 디바이스까지 상기 최종 산화물층을 관통하는 드레인 콘택 패드를 제조하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 7 항에 있어서,
    상기 활성 영역 전면의 상기 기판 상에 더미 게이트 재료를 퇴적하는 단계 이전에, 상기 활성 영역 전면의 상기 기판 상에 산화물층을 퇴적하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 7 항에 있어서,
    상기 게이트 트렌치 내에 게이트 재료를 퇴적하여 게이트를 정의하기 단계 이전에, 상기 게이트 트렌치 내에 절연 재료를 퇴적하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 8 항에 있어서,
    상기 소스 영역과 상기 드레인 영역에서 상기 더미 게이트 재료를 에칭하여 더미 게이트 아일랜드를 정의하는 단계 이전에, 상기 제 1 더미 게이트 재료 정지막과 제 2 더미 게이트 재료 정지막을 퇴적하는 단계를 더 포함하고,
    상기 제 1 정지막과 상기 제 2 정지막은 상기 더미 게이트 아일랜드를 가로질러 서로 대향하도록 배치되고,
    상기 활성 영역 전면과 상기 얕은 트렌치 내의 상기 산화물층을 평탄화하여 상기 활성 영역의 상기 더미 게이트 재료를 노출시키는 단계는, 상기 더미 게이트와 상기 제 1 및 제 2 정지막이 각각 노출될 때까지 수행하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 7 항의 방법에 의해 제조된 반도체 디바이스.
  14. 희생 게이트 아일랜드, 소스 영역 및 드레인 영역이 배치된 활성 영역을 포함하는 기판을 제공하는 단계;
    상기 희생 게이트 아일랜드를 산화물 스페이서가 없는 상태로 유지하면서 상기 소스 영역에 소스 디바이스를 제조하는 단계; 및
    상기 희생 게이트 아일랜드를 산화물 스페이서가 없는 상태로 유지하면서 상기 드레인 영역에 드레인 디바이스를 제조하는 단계를 포함하고,
    상기 희생 게이트 아일랜드, 상기 소스 영역 및 상기 드레인 영역이 배치된 상기 활성 영역을 포함하는 기판을 제공하는 단계는,
    활성 영역과 얕은 트렌치 영역을 포함하는 실리콘 기판을 제공하는 단계;
    상기 활성 영역과 상기 얕은 트렌치 영역에서의 상기 기판 상에 실리콘층을 퇴적하는 단계;
    상기 활성 영역과 상기 얕은 트렌치 영역에서의 상기 실리콘층 상에 제 1 산화물층을 퇴적하는 단계;
    상기 활성 영역과 상기 얕은 트렌치 영역에서의 상기 제 1 산화물층 상에 희생 게이트 재료층을 퇴적하는 단계;
    상기 얕은 트렌치 영역 내의 상기 실리콘층, 상기 제 1 산화물층 및 상기 희생 게이트 재료층을 에칭하여, 상기 활성 영역 둘레에 얕은 트렌치를 형성하는 단계;
    상기 얕은 트렌치와 상기 활성 영역에 제 2 산화물층을 퇴적하는 단계; 및
    상기 제 2 산화물층을 평탄화하여, 상기 활성 영역을 노출시키는 단계를 포함하는 방법에 의해 제조된 것을 특징으로 하는 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 반도체 디바이스의 제조 방법은,
    상기 소스 디바이스 및 상기 드레인 디바이스 상에 산화물층을 퇴적하는 단계;
    상기 희생 게이트 아일랜드를 에칭하여, 상기 산화물층 내에 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치 내에 게이트 재료를 퇴적하여, 게이트를 형성하는 단계; 및
    상기 반도체 디바이스를 금속 배선화하여, 게이트 콘택, 소스 디바이스 콘택 및 드레인 디바이스 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  16. 제 14 항에 있어서,
    상기 반도체 디바이스는, 상기 게이트와 그 게이트에 인접하게 배치된 얕은 트렌치 사이의 계면에 실리콘 패시팅이 존재하지 않도록 제조되는 것을 특징으로 하는 반도체 디바이스.
  17. 제 14 항에 있어서,
    상기 희생 게이트 아일랜드는, 질화물 및 폴리실리콘으로 이루어지는 군으로부터 선택된 재료로 제조되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 삭제
  19. 제 15 항에 있어서,
    상기 게이트 재료는 티타늄 질화물 (TiN), 텅스텐 질화물 (WN), 탄탈륨 질화물 (TaN), 구리 (Cu) 및 알루미늄 (Al) 으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 디바이스.
  20. 제 15 항에 있어서,
    상기 게이트 트렌치 내에 배치된 절연 재료를 더 포함하고,
    상기 절연 재료는 탄탈륨 산화물 (Ta2O5), 티타늄 산화물 (TiO2), 지르코늄 산화물 (ZrO2), 란타늄 산화물 (La2O3), 하프늄 산화물 (HfO2), 이트륨 산화물 (Y2O3) 및 그들의 실리케이트로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 디바이스.
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