JP2023530506A - 基板内の埋め込み停止層を利用して三次元半導体デバイスを製作するための方法 - Google Patents

基板内の埋め込み停止層を利用して三次元半導体デバイスを製作するための方法 Download PDF

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Abstract

半導体デバイスを形成するための方法が開示される。一部の態様によれば、第１の注入は、第１の半導体構造の上で実行されて第１の基板内に埋め込み停止層を形成する。第２の半導体デバイスが形成される。第１の半導体構造および第２の半導体デバイスは接合される。第１の基板は薄くされ、埋め込み停止層が除去され、薄くなった第１の基板より上に相互接続層が形成される。

Description

本開示は、三次元（３Ｄ）半導体デバイスを形成するための方法に関し、より詳細には、３Ｄメモリデバイスのための方法に関する。
平面半導体デバイス、メモリセルなどは、プロセス技術、回路設計、プログラミングアルゴリズムおよび製作プロセスを改良することによって、より小さいサイズにスケーリングされている。しかしながら、半導体デバイスの機能サイズはより低い限界に近づいており、平面プロセス技術および製作技術は、困難でコストがかかるようになっている。３Ｄデバイスアーキテクチャは、例えばフラッシュメモリデバイスなどの一部の平面半導体デバイスにおいて密度限界に対処することができる。
３Ｄ半導体デバイスは、半導体ウェハまたはダイを積み重ね、それらを垂直方向に互いに接続することによって形成することができ、その結果、結果として生じる構造は、単一のデバイスとして作用して、従来の平面プロセスよりも少ない動力で、かつ小さいフットプリントで性能の改善を達成することができる。半導体基板を積み重ねるための種々の技術の中でも、ハイブリッド接合などの接合が、高密度相互接続を形成するその能力のために、見込みのある技術の１つとして認識されている。
３Ｄ半導体デバイスを形成するための方法が本明細書に開示される。
一態様において、３Ｄ半導体デバイスを形成するための方法が開示される。第１の注入が第１の半導体構造の第１の基板上で行われて、第１の基板内に埋め込み停止層を形成する。第２の半導体構造が形成される。第１の半導体構造および第２の半導体構造が接合される。第１の基板は薄くされ、埋め込み停止層は除去され、薄くなった第１の基板より上に相互接続層が形成される。
別の態様において、３Ｄ半導体デバイスを形成するための方法が開示される。第１の半導体構造が形成され、第１の半導体構造は、第１の基板と、第１の基板上に形成された第１の半導体構造とを含む。埋め込み停止層が第１の基板内に形成される。第２の半導体構造が形成され、第２の半導体構造は、第２の基板上に形成された第２の半導体構造を含む。第１の半導体構造および第２の半導体構造は向き合うやり方で接合される。第１の基板の一部は、埋め込み停止層によって止められるまで除去される。
さらに別の態様において、半導体デバイスを形成するための方法が開示される。半導体デバイスは、第１の基板と、第１の基板上に配設されたメモリスタックと、各々がメモリスタックを通って垂直方向に延びる複数のチャネル構造とを含む。第１の注入が第１の基板上で行われて第１の基板内に埋め込み材料を注入する。埋め込み停止層は、第１の基板内に埋め込み材料から形成される。第１の基板の一部は、埋め込み停止層によって止められるまで除去される。
添付の図面は、本明細書に組み込まれ明細書の一部を形成しており、本開示の態様を例示し、記載と共に、本開示を説明し、関連技術の当業者が本開示を作成し使用することを可能にするようにさらに役割を果たす。
本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄ半導体デバイスの断面図である。 本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄ半導体デバイスの断面図である。 本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄ半導体デバイスの断面図である。 本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄ半導体デバイスの断面図である。 本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄ半導体デバイスの断面図である。 本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄ半導体デバイスの断面図である。 本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄ半導体デバイスの断面図である。 本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄメモリデバイスの断面図である。 本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄメモリデバイスの断面図である。 本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄメモリデバイスの断面図である。 本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄメモリデバイスの断面図である。 本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄメモリデバイスの断面図である。 本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄメモリデバイスの断面図である。 本開示の一部の態様による、３Ｄ半導体デバイスを形成するための例示の方法のフローチャートである。 本開示の一部の態様による、３Ｄメモリデバイスを形成するための例示の方法のフローチャートである。 本開示の一部の態様による、半導体デバイスを形成するための例示の方法のフローチャートである。 本開示の一部の態様による、３Ｄメモリデバイスを有する例示のシステムのブロック図である。 本開示の一部の態様による、３Ｄメモリデバイスを有する例示のメモリカードの図である。 本開示の一部の態様による、３Ｄメモリデバイスを有する例示のソリッドステートドライブ（ＳＳＤ）の図である。
本開示は、添付の図面を参照して記載される。
特有の構成および配置が開示されているが、これは、単なる例示の目的であることを理解されたい。したがって、本開示の構成および配置を、本開示の範囲から逸脱することなく使用することができる。また、本開示は、種々の本開示の用途で利用することもできる。本開示に記載されるような機能的および構造的な機構は、互いに、および図面に特別に描かれていない方法で、組み合わせる、調整する、および修正することができ、したがってこれらの組み合わせ、調整および修正は、本開示の範囲内にある。
一般に、専門用語は、少なくとも部分的に文脈での慣用法から理解されてよい。例えば、本明細書で使用されるときの用語「１つまたは複数の」は、少なくとも部分的に文脈に応じて、単一の意味での任意の機構、構造または特徴を記載するのに使用されてよい、または複数の意味で任意の機構、構造または特徴の組み合わせを記載するのに使用されてもよい。同様に「１つの（ａ）」、「１つの（ａｎ）」または「その（ｔｈｅ）」などの用語もまた、少なくとも部分的に文脈に応じて単数の慣用法を伝えてよい、または複数の慣用法を伝えてもよい。加えて、用語「～に基づいて」は、要因の排他的セットを伝えることが必ずしも意図されないものとして理解されてよく、代わりに、これも同様に少なくとも部分的に文脈に応じて、必ずしも明白に記載されない追加の要因の存在を可能にしてもよい。
本開示における「～の上（ｏｎ）」「～より上（ａｂｏｖｅ）」および「を覆って（ｏｖｅｒ）」の意味は、最も広いやり方で解釈されるべきであり、「ｏｎ」は、何かの「直接上」のみを意味するのではなく、それらの間に中間機構または中間層を有して、何かの「上」の意味も含んでおり、「より上」または「を覆って」は、何か「より上」または「を覆って」の意味を意味するだけではなく、それは、それらの間に中間機構または中間層がない状態で（すなわち何かの直接上で）、何か「より上」または「を覆って」の意味も含むことができる。
さらに空間的な相対用語、「～の下」、「より下」、「下方」、「より上」、「上方」などは、ある要素または機構の図面に例示されるような別の要素または機構との関係性を記載するために、記載を容易にするために本明細書で使用されてよい。空間的な相対用語は、図面に描かれる配向に加えて使用中または動作中のデバイスの異なる配向を包含することが意図されている。装置はそれ以外で（９０度回転されて、または他の配向で）配向されてもよく、本明細書で使用される空間的な相対的な記述語は、それに従って同様に解釈されてよい。
本明細書で使用される際、用語「層」は、特定の厚さを有する領域を含む材料部分を指す。層は、下にあるまたは上にある構造の全体を覆って延在することができる、または下にあるまたは上にある構造の範囲を超えない範囲を有する場合もある。さらに、層は、連続構造の厚さより小さい厚さを有する同種のまたは異種の連続構造の特定の領域であり得る。例えば、層は、連続構造の頂部面と底部面との間、または頂部面および底部面で、水平平面の任意の対の間に配置することができる。層は、水平方向に、垂直方向に、および／または先細になった表面に沿って延在することができる。基板は、１つの層であってよく、その中に１つまたは複数の層を含むことができる、および／またはその上に、および／またはその下に、１つまたは複数の層を有することができる。層は、複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導体と、接点（その中に相互接続ラインおよび／またはビア接点が形成される）および１つまたは複数の誘電体層を含むことができる。
本明細書で使用される際、用語「基板」は、その後の材料層が加えられる材料を指す。基板自体は、パターン形成することができる。基板の頂部に加えられる材料は、パターン形成することができる、またはパターン形成されないままである場合もある。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの半導体材料の幅広のアレイを含むことができる。あるいは、基板は、ガラス、プラスチックまたはサファイアウエハなどの非導電材料から作成される場合もある。
３Ｄメモリ開発の１つの重要な態様は、メモリセルの数の増大であり、統合レベルの増大をとにかく必要とする。メモリ製造に対する用途は、ワード線またはビット線などの金属線の数の増倍であり、これは、より高い段の構造および厚さの増大をもたらす。したがって、金属線の層の数を増大する際に、メモリ構造全体の厚さを縮小することがとりわけ重要である。
メモリ構造全体の厚さを縮小するための製造プロセスの１つは、半導体デバイスまたは中に形成されたアレイ構造を有する基板を薄くすることである。基板を薄くした後、その後の相互接続部が、薄くなった基板の上に形成されてメモリ構造全体の厚さを縮小することができる。基板を薄くする別の理由は、例えば、シリコン接点（ＴＳＣ）構造を通して、基板内に埋め込まれた相互接続部を露出することであり、そして薄くなった基板より上で、パッド外の相互接続層と、特に向かい合わせで接合された３Ｄアーキテクチャ内の基板の下の相互接続部との間で相互接続部を作成し易くする。
しかしながら、半導体デバイスまたは中に形成されたアレイ構造を有する基板を薄くするためには、基板は一般に化学機械研磨（ＣＭＰ）プロセスによって処理されてよく、基板の厚さおよび薄くなった表面の均一性は、ＣＭＰプロセスにおいて制御するのは困難である。加えて、ＣＭＰプロセスを使用する基板を薄くする際、予測した厚さを達成するためには異なる研磨の粗さを有するいくつかの異なるＣＭＰステップが必要となり、高い製造コストにつながる。
上記に挙げた問題に対処するために、本開示は、基板の中に埋め込み停止層が形成され、薄化作業工程が埋め込み停止層によって停止され得る解決策を導入する。埋め込み材料が基板内に注入され、事前定義された深さまで拡散されてよい。埋め込み材料は、アレイ構造を形成するアニール作業工程中、事前定義された深さにおいて酸化物層に合成される。酸化物層は、埋め込み停止層として機能する。埋め込み停止層は、基板とドープ半導体層との間に形成され、埋め込み停止層は、耐食特性を有するため、埋め込み停止層は、基板を薄くする際にドープ半導体層を保護することができる。したがってドープ半導体層の頂部面の均一性が改善されてよく、ＣＭＰ作業工程が簡素化されてよく、製造コストがさらに減少されてよい。
図１Ａ～図１Ｇは、本開示の一部の態様による、製造プロセスの異なる段階での例示の３Ｄ半導体デバイス１００の断面図を示し、図３は、本開示の一部の態様による、３Ｄ半導体デバイスを形成するための例示の方法３００のフローチャートを示す。本開示をより最適に説明する目的で、図１Ａ～図１Ｇの３Ｄ半導体デバイス１００の断面図および図３の方法３００のフローチャートは併せて記載される。方法３００に示される作業工程は、排他的ではないこと、および他の作業工程が例示される作業工程の前、後、またはその間に行われる場合があることを理解されたい。さらに、作業工程の一部は、同時に、または図１Ａ～図１Ｇおよび図３に示されるものと異なる順序で行われてもよい。
基板を有する３Ｄ半導体デバイスにおける構成要素の空間関係をさらに例示するために、図１Ａ～図１Ｇにはｘ軸およびｙ軸が含まれることに留意されたい。基板は、ｘ方向（すなわち横方向）に横向きに延びる２つの側面（例えば頂部面および底部面）を含む。本明細書で使用される際、１つの構成要素（例えば層またはデバイス）が、半導体デバイスの別の構成要素（例えば層またはデバイス）の「上」、「より上」または「下」にあるかどうかは、基板がｙ方向で半導体デバイスの最も下の平面に位置決めされた場合、ｙ方向の半導体デバイスの基板に対して特定される。空間関係を記載するための同一の概念が、本開示全体を通して適用される。
図１Ａおよび図３の作業工程３０２に示されるように、埋め込み材料１０４が、第１の基板１０２内に形成される。一部の実装形態では、第１の基板１０２は、シリコン基板であってよい。一部の実装形態では、第１の基板１０２は、任意の好適な材料で作成されてよく、シリコン、ポリシリコン、ガラスまたはサファイアで作成されてよい。一部の実装形態では、埋め込み材料１０４は、酸素を含んでよく、埋め込み材料１０４は、酸素イオン注入を実行することによって第１の基板１０２内に注入されてよい。一部の実装形態では、埋め込み材料１０４は、炭素を含んでよく、埋め込み材料１０４は、炭素イオン注入を実行することによって第１の基板１０２に注入されてよい。一部の実装形態では、埋め込み材料１０４は、図１Ａに示されるように深さＤで第１の基板１０２に注入されてよい。埋め込み材料１０４は、その後の作業工程において埋め込み停止層に合成されてよく、３Ｄ半導体デバイス１００は、接合および薄化作業工程を実行するために反転される。第１の基板１０２を薄くする際、第１の基板１０２の一部は、埋め込み停止層によって保護される。第１の基板１０２を薄くし、埋め込み停止層を除去した後、第１の基板の残りは、注入深さＤと等しい厚さを有してよい。一部の実装形態では、深さＤは、０．１μｍから２μｍの間であってよい。一部の実施形態では、深さＤは、０．１μｍから１μｍの間であってよい。一部の実装形態では、深さＤは、０．１μｍから０．８μｍの間であってよい。
埋め込み材料１０４を第１の基板１０２内に形成した後、第２の注入が第１の基板１０２上で行われて、図１Ｂに示されるように、埋め込み材料１０４より上でドープ半導体層１０６を第１の基板１０２内に形成してよい。一部の実装形態では、ドープ半導体層１０６は、ｎ型ドープ半導体層であってよい。一部の実装形態では、ドープ半導体層１０６は、リン、ヒ素、アンチモン、ビスマスまたはリチウムなどのｎ型ドーパントでドープされたシリコンを含んでもよい。一部の実装形態では、ドープ半導体層１０６は、リン、ヒ素、アンチモン、ビスマスまたはリチウムなどのｎ型ドーパントでドープされたポリシリコンを含んでもよい。
図１Ｃおよび図３の作業工程３０４に示されるように、第１の半導体構造１０８が、第１の基板１０２上に形成される。一部の実装形態では、第１の半導体構造１０８は、各々が、ドープ半導体層１０６上に形成されたメモリスタック（図示せず）を垂直方向に通って延びる複数のチャネル構造（図示せず）を含むメモリアレイ半導体構造を含んでよい。メモリアレイ半導体構造の例は、単なる例示であり、限定するものではなく、当業者は、要件に従って他の好適な半導体デバイスに変更することができ、その全ては、本開示の範囲内にあることを理解されたい。例えば、第１の半導体構造１０８は、好適な論理デバイス（例えば中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）およびアプリケーションプロセッサ（ＡＰ））、揮発性メモリデバイス（例えば動的ランダムアクセスメモリ（ＤＲＡＭ）および静的ランダムアクセスメモリ（ＳＲＡＭ））、不揮発性メモリデバイス（例えばＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ）およびその任意の組み合わせを含んでもよい。
一部の実装形態では、第１の半導体構造１０８を形成する際、１つまたは複数の熱による作業工程が種々のプロセス段階で使用されてもよい。例えば、熱アニーリング作業工程を使用して接合面を準備し清浄してもよく、別の熱アニーリング作業工程を使用して単結晶層を形成してもよく、高速熱アニール（ＲＴＡ）またはレーザアニールがシリコン操作に使用されてもよく、熱ＣＶＤ作業工程を使用して金属層を堆積させてもよい、または堆積後アニーリングが堆積作業工程の後に使用されてもよい。第１の半導体構造１０８を形成するための１つまたは複数の熱による作業工程の間、埋め込み材料１０４は、図１Ｄに示されるように高温によって埋め込み停止層１１０に合成されてよい。
一部の実装形態では、熱による作業工程は、４００℃を超える温度で実行されてよい。一部の実装形態では、熱による作業工程は、６００℃を超える温度で実行されてよい。一部の実装形態では、熱による作業工程は、８００℃を超える温度で実行されてよい。一部の実装形態では、埋め込み停止層１１０は、シリコン酸化物層またはシリコン炭素層を含んでよい。埋め込み停止層１１０は、第１の半導体構造１０８を形成するための熱による作業工程中に同時に形成されてよいため、埋め込み停止層１１０を形成するのに追加のアニーリングプロセスは必要とされない。よって、プロセスステップを簡素化することができ、プロセスコストを低下させることができる。
図１Ｅおよび図３の作業工程３０６に示されるように、第２の半導体構造１１４が第２の基板１１２上に形成される。第２の基板１１２は、シリコン基板であってよい。一部の実装形態では、第２の基板１１２は、シリコン、ポリシリコン、ガラスまたはサファイアなどの任意の好適な材料で作成されてよい。第２の半導体構造１１４は、中に形成された複数のトランジスタ（図示せず）を含んでよい。一部の実装形態では、複数のトランジスタは、これに限定するものではないがフォトリソグラフィ、エッチング、薄膜蒸着、熱成長、注入、ＣＭＰおよび任意の他の好適なプロセスを含む複数のプロセスを使用することによって形成されてよい。一部の実装形態では、第２の半導体構造１１４は、第１の基板上での第１の半導体構造１０８におけるチャネル構造の動作を促進するために第２の基板１１２上に周辺回路を含んでもよい。トランジスタ層の例は、単なる例示であり、限定するものではなく、当業者は、要件に従って他の好適な半導体デバイスに変更することができ、その全ては、本開示の範囲内にあることを理解されたい。例えば、第２の半導体構造１１４は、任意の他の論理デバイス（例えばＣＰＵ、ＧＰＵおよびＡＰ）、揮発性メモリデバイス（例えばＤＲＡＭおよびＳＲＡＭ）、不揮発性メモリデバイス（例えばＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ）またはその任意の組み合わせを含んでよい。
第１の基板１０２および第１の半導体構造１０８は反転され、図１Ｅおよび作業工程３０８に示されるように第２の半導体構造１１４および第２の基板１１２と向き合うやり方で接合される。第１の基板１０２と第２の基板１１２の向き合うやり方の接合は、第１の半導体構造１０８が第２の半導体構造１１４に接合され、第１の基板１０２および第２の基板１１２は、接合後に外側に位置するものである。一部の実装形態では、第１の接合層（図示せず）は、第１の半導体構造１０８より上に形成されてよく、第２の接合層（図示せず）は、第２の半導体構造１１４より上に形成されてよい。第１の基板１０２および第１の半導体構造１０８が、第２の半導体構造１１４および第２の基板１１２に接合される際、第１の接合層および第２の接合層は、第１の半導体構造１０８と第２の半導体構造１１４との間に接合境界面１０９を形成するために一緒に接合される。一部の実装形態では、処理プロセス、例えばプラズマ処理、ウェット処理および／または熱処理が、接合の前に接合面に適用される。接合後、第１の接合層にある接合接点と第２の接合層にある接合接点が位置合わせされ、互いに接触しており、そのため、それらの間に形成されたメモリスタックおよびチャネル構造を周辺回路に対して電気的に接続することができる。一部の実装形態では、接合は、「金属／誘電体ハイブリッド接合」として知られるハイブリッド接合によって実行され、これは、直接接合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面の間に接合部を形成する）であり、金属と金属の接合と、誘電体と誘電体の接合を同時に実現することができる。一部の実装形態では、接合境界面１０９は、２つの接合層が接触し接合される場所である。実際には、接合境界面１０９は、接合後に底部接合層の頂部面と頂部接合層の底部面とを含む特定の厚さを有する層であり得る。
図１Ｆおよび図３の作業工程３１０に示されるように、薄化作業工程が第１の基板１０２上で実行されてよい。一部の実装形態では、薄化作業工程は、第１の基板１０２の一部を順番に除去するための１つまたは複数のステップを含んでもよい。一部の実装形態では、図１Ｆに示されるように第１の基板１０２の薄くなった層が埋め込み停止層１１０上に残るまで、第１の基板１０２の一部を粗く除去するために研削作業工程が実行されてもよい。一部の実装形態では、埋め込み停止層１１０を露出するまで埋め込み停止層１１０上の残りの第１の基板１０２を除去するためにウェットエッチング作業工程が実行されてもよい。一部の実装形態では、図１Ｇに示されるようにドープ半導体層１０６を露出するために埋め込み停止層１１０を除去するためにＣＭＰ作業工程が実行されてもよい。薄化作業工程および除去段階を実行するための種々の方法があり、上記に記載したプロセスは、単なる例示であり、限定するものではなく、当業者は、要件に従って他の好適な除去プロセスに変更することができ、その全てが本出願の範囲内にあることを理解されたい。例えば、第１の基板１０２の粗い除去作業工程は、研削、ウェットエッチング、ドライエッチングまたはＣＭＰ作業工程を使用して実行されてよい、あるいは残りの第１の基板１０２は、ウェットエッチング、ドライエッチングまたはＣＭＰ作業工程によって除去されてもよい。
ドープ半導体層１０６を露出した後、図３の作業工程３１２に示されるように、相互接続層がドープ半導体層１０６より上にさらに形成されてよい。一部の実装形態では、相互接続層は、メモリアレイへの信号およびメモリアレイからの信号を制御するためにメモリアレイと周辺デバイスとを接続してよい。一部の実装形態では、相互接続層は、接点または少なくとも１つの導電層を含んでよく、その中に１つまたは複数の誘電体層が形成される。一部の実装形態では、相互接続層は、複数の相互接続部を含んでよく、これには、側方相互接続ラインおよび垂直方向相互接続アクセス（ビア）接点が含まれる。一部の実装形態では、相互接続層は、ミドルエンド（ＭＥＯＬ）相互接続部およびバックエンド（ＢＥＯＬ）相互接続部などの任意の好適なタイプの相互接続部を広く含むことができる。一部の実装形態では、ドープ半導体層１０６は、第１の半導体構造１０８の中に形成されるチャネル構造のソースラインとして機能してもよい。トランジスタなどの論理デバイスが第１の半導体構造１０８内に形成されるケースでは、ドープ半導体層１０６は、同様にトランジスタのウェルとして機能してもよい。
埋め込み停止層１１０は、ドープ半導体層１０６より上で第１の基板１０２内に形成され、埋め込み停止層１１０は、耐食特性を有するため、埋め込み停止層１１０は、残りの第１の基板１０２を除去する際にドープ半導体層１０６を保護してよい。したがって、ドープ半導体層１０６の頂部面の均一性が改善されてよく、ＣＭＰ作業工程は簡素化されてよく、製造コストがさらに削減されてよい。
図２Ａ～図２Ｆは、本開示の一部の実装形態による、製造プロセスの異なる段階における例示の３Ｄメモリデバイス２００の断面図を示し、図４は、本開示の一部の実装形態による、３Ｄメモリデバイスを形成するための例示の方法４００のフローチャートを示す。本開示をより最適に説明する目的で、図２Ａ～図２Ｆの３Ｄメモリデバイス２００の断面図および図４の方法４００のフローチャートは、併せて記載される。図２Ａは、第１の基板２０２、埋め込み材料２０４およびドープ半導体層２０６を含む半導体構造を示す。埋め込み材料２０４およびドープ半導体層１０６を第１の基板１０２内に形成するためのプロセスは、図１Ａ～図１Ｃに示される作業工程と同様であってよい。
図２Ｂおよび作業工程４０２に示されるように、第１のデバイス層２０８および第１の基板２０２を含む第１の半導体構造が形成される。第１のデバイス層２０８は、ドープ半導体層２０６の上に形成され、ドープ半導体層２０６は、埋め込み停止層２１０の上に形成され、ドープ半導体層２０６および埋め込み停止層２１０は、第１の基板２０２内に形成される。ドープ半導体層２０６は、イオン注入および／または熱拡散を使用する、リン、ヒ素、アンチモン、ビスマスまたはリチウムなどのシリコンまたはポリシリコンドープｎ型ドーパントを含んでよい。
第１のデバイス層２０８を形成するための１つまたは複数の熱による作業工程の間、埋め込み材料２０４は、高温によって埋め込み停止層２１０に合成されてよい。一部の実装形態では、埋め込み停止層２１０は、シリコン酸化物層またはシリコン炭素層を含んでよい。一部の実装形態では、熱による作業工程は、４００℃より高い温度で実行されてよい。一部の実装形態では、埋め込み停止層２１０を合成するために熱による作業工程は、６００℃より高い温度で実行されてもよい。一部の実装形態では、熱による作業工程は、８００℃より高い温度で実行されてよい。埋め込み停止層２１０は、第１のデバイス層２０８を形成するための熱による作業工程中に同時に形成されてもよく、埋め込み停止層２１０を形成するために追加のアニーリングプロセスは必要とされない。よってプロセスステップを簡素化することができ、プロセスのコストを下げることができる。
図２Ｂに示されるように、導電層２２０および誘電体層２２２の複数の対を含むメモリスタックがドープ半導体層２０６の上に形成される。メモリスタックは、交互に配置された導電層２２０および誘電体層２２２を含む。一部の実装形態では、導電層２２０は、金属（例えばタングステン）の層を含んでよく、誘電体層２２２は、シリコン酸化物の層を含んでよい。メモリスタックは、１つまたは複数の薄膜堆積プロセスによって形成されてよく、これには、これに限定するものではないが、化学蒸着法（ＣＶＤ）、物理蒸着法（ＰＶＤ）、原子層堆積（ＡＬＤ）またはその任意の組み合わせを含んでおり、その後にゲート交換プロセスが続く。図２Ｂに例示されるように、階段構造をメモリスタックの縁部に形成することができ、各々がメモリスタック内を垂直方向に延び、ドープ半導体層２０６に入るチャネル構造２２４のアレイが、第１のデバイス層２０８内に形成される。
チャネル構造２２４のアレイは、ドープ半導体層２０６を露出するために複数のチャネル穴を第１のデバイス層２０８のチャネル領域に最初に形成することによって形成されてよい。次いで、複数のチャネル形成層が各チャネル穴の側壁上および底部上にコンフォーマルに形成されてよい。例えば、第１のシリコン酸化物層、シリコン窒化物層、第２のシリコン酸化物層およびポリシリコン層が連続して、かつコンフォーマルにチャネル穴の側壁上および底部上に形成してよい。エッチ作業工程がその後実行されて、ドープ半導体層２０６を露出するために、チャネル形成層の一部（例えばチャネル穴の底部に形成された部分）を取り除いてよい。その後、誘電体コア（例えばシリコン酸化物層）が、チャネル穴の中心で空間を満たし、ドープ半導体層２０６に電気的に接触してよい。一部の実装形態では、誘電体コアの形成より前の、チャネル穴の底部におけるシリコン酸化物層／シリコン窒化物層／シリコン酸化物（ＯＮＯ）層の除去の後、ポリシリコンがチャネル穴の側壁に沿っておよび底部上でＯＮＯ層を覆うように堆積されてよく、チャネル構造２２４の半導体チャネルを形成してよい。図２Ｂに示されるように、チャネル構造２２４の半導体チャネル（例えばポリシリコン層）の底部部分は、ドープ半導体層２０６と接触して、それらの間に電気接続を形成してよい。
本開示において、ドープ半導体層２０６は、ソースラインとして機能し得るため、シリコンエピタキシー層は、チャネル穴の底部に必要とされない。したがってエピタキシャル成長プロセス（例えば、選択的エピタキシャル成長（ＳＥＧ））は省略され製造コストを下げることができる。
図２Ｃおよび図４の作業工程４０４に示されるように、第２のデバイス層２１４および第２の基板２１２を含む第２の半導体構造が形成される。第２のデバイス層２１４は第２の基板２１２の上に形成される。第２の基板２１２はシリコン基板であってよい。一部の実装形態では、第２のデバイス層２１４は、複数のトランジスタを含み、複数のプロセスを使用して第２の基板２１２上に形成されてよく、これには、これに限定するものではないが、フォトリソグラフィ、エッチング、薄膜堆積、熱成長、注入、ＣＭＰおよび任意の他の好適なプロセスが含まれる。一部の実装形態では、ドープ領域（図示せず）が、イオン注入および／または熱拡散によって第２のデバイス層２１４内に形成され、これは、例えばトランジスタのソース領域および／またはドレイン領域として機能する。一部の実装形態では、隔離領域（例えばＳＴＩ）も、ウェットエッチングおよび／またはドライエッチングならびに薄膜堆積を使用して第２のデバイス層２１４内に形成される。一部の実装形態では、第２のデバイス層２１４は、トランジスタを含み、第２の基板２１２上の周辺経路として機能する。
図２Ｃおよび作業工程４０６に示されるように、接合層２１６が第２のデバイス層２１４より上に形成され、第１の半導体構造および第２の半導体構造が、向き合うやり方で接合層２１６によって接合される。接合層２１６は、第１のデバイス層２０８および第２のデバイス層２１４に電気的に接続された接合接点を含む。接合層２１６を形成するために、ＩＬＤ層が、ＣＶＤ、ＰＶＤ、ＡＬＤまたはその任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して堆積される。ＩＬＤ層を通る接合接点がウェットエッチングおよび／またはドライエッチングを使用して、例えば反応イオンエッチング（ＲＩＥ）を使用して形成され、その後に、ＡＬＤ、ＣＶＤ、ＰＶＤ任意の他の好適なプロセス、またはその任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスが続く。
作業工程４０８では、第１の基板２０２の一部が除去される。一部の実装形態では、薄化作業工程は、第１の基板２０２の一部を順番に除去するために１つまたは複数のステップを含んでよい。一部の実装形態では、図２Ｄに示されるように、第１の基板２０２の薄層が埋め込み停止層２１０上に残るまで第１の基板２０２の一部を粗く除去するために研削作業工程が実行されてもよい。一部の実装形態では、埋め込み停止層２１０を露出するまで埋め込み停止層２１０上の残りの第１の基板２０２を除去するためにウェットエッチング作業工程が実行されてよい。一部の実装形態では、図２Ｅに示されるように、ドープ半導体層２０６を露出するまで、埋め込み停止層２１０を除去するために、ＣＭＰ作業工程が実行されてよい。薄化作業工程および除去段階を実行するための種々の方法があり、上記に記載したプロセスは、単なる例示であり、限定するものではなく、当業者は、要件に従って他の好適な除去プロセスに変更することができ、その全てが本出願の範囲内にあることを理解されたい。例えば、第１の基板２０２の粗い除去作業工程は、研削、ウェットエッチング、ドライエッチングまたはＣＭＰ作業工程を使用して実行されてよい、あるいは残りの第１の基板２０２は、ウェットエッチング、ドライエッチングまたはＣＭＰ作業工程によって除去されてもよい。
ドープ半導体層２０６を露出した後、図２Ｆに示されるように、相互接続層２２６がドープ半導体層２０６より上にさらに形成されてよい。一部の実装形態では、相互接続層は、メモリアレイへの信号およびメモリアレイからの信号を制御するためにメモリアレイと周辺デバイスとを接続してよい。一部の実装形態では、ドープ半導体層２０６は、第１のデバイス層２０８内に形成されたトランジスタのソースラインとして機能してもよい。
埋め込み停止層２１０が、第１の基板２０２とドープ半導体層２０６との間に形成され、埋め込み停止層２１０は、耐食特性を有するために、埋め込み停止層２１０は、残りの第１の基板２０２を除去する際にドープ半導体層２０６を保護してよい。したがって、ドープ半導体層２０６の頂部面の均一性が改善されてよく、ＣＭＰ作業工程は簡素化されてよく、製造コストがさらに削減されてよい。さらに、ドープ半導体層２０６は、チャネル構造２２４のアレイの共通ソースラインとして機能してよく、これは、垂直方向にメモリスタックを通って延びるスリット構造２２５のソースライン機能に取って代わることができる。結果として、スリット構造２２５は、導体なしでシリコン酸化物などの誘電体材料で満たされて、スリット構造２２５と導電層２２０との間の寄生容量を削減してよい。
図６は、本開示の一部の態様による、メモリデバイスを有する例示のシステム６００のブロック図を示す。システム６００は、携帯電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車両コンピュータ、ゲーミングコンソール、プリンタ、位置決めデバイス、ウェアラブル電子デバイス、スマートセンサ、仮想現実（ＶＲ）デバイス、拡張現実（ＡＲ）デバイス、またはその中にストレージを有する任意の他の好適な電子デバイスであり得る。図６に示されるように、システム６００は、ホスト６０８と、１つまたは複数の３Ｄメモリデバイス６０４およびメモリコントローラ６０６を有するメモリシステム６０２とを含むことができる。ホスト６０８は、ＰＵなどの電子デバイスのプロセッサまたはＡＰなどのシステムオンチップ（ＳｏＣ）であり得る。ホスト６０８は、３Ｄメモリデバイス６０４にデータを送信する、または３Ｄメモリデバイス６０４からデータを受信するように構成することができる。
３Ｄメモリデバイス６０４は、任意の好適な３Ｄメモリデバイスであり得、これは、例えば図２Ａ～図２Ｆに従って、本明細書に開示されるように基板内で埋め込み停止層を使用して製作される。
メモリコントローラ６０６は、一部の実装形態に従って、３Ｄメモリデバイス６０４に結合され、ホスト６０８は、３Ｄメモリデバイス６０４を制御するように構成される。メモリコントローラ６０６は、３Ｄメモリデバイス６０４に記憶されたデータを管理し、ホスト６０８と通信することができる。一部の実装形態では、メモリコントローラ６０６は、セキュアデジタル（ＳＤ）カード、コンパクトフラッシュ（登録商標）（ＣＦ）カード、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、またはパーソナルコンピュータ、デジタルカメラ、携帯電話などの電子デバイスにおいて使用するための他の媒体などの低デューティサイクル環境で動作するように設計される。一部の実装形態では、メモリコントローラ６０６は、スマートフォン、タブレット、ラップトップコンピュータなどのモバイルデバイス用のデータストレージ、およびエンタープライズストレージアレイとして使用される高デューティサイクル環境ＳＳＤまたは組み込みマルチメディアカード（ｅＭＭＣ）において動作するように設計される。メモリコントローラ６０６は、読み取り、消去およびプログラム動作などの、３Ｄメモリデバイス６０４の動作を制御するように構成することができる。メモリコントローラ６０６はまた、３Ｄメモリデバイス６０４に記憶された、または記憶されるべきデータに関して種々の機能を管理するように構成することもでき、これには、これに限定するものではないが不良ブロック管理、ガーベジコレクション、論理物理アドレス変換、ウェアレベリングなどが含まれる。一部の実装形態では、メモリコントローラ６０６は、３Ｄメモリデバイス６０４から読み出した、または３Ｄメモリデバイス６０４に書き出したデータに関して誤り訂正符号（ＥＣＣ）を処理するようにさらに構成される。任意の他の好適な機能が、メモリコントローラ６０６によって同様に実行されてもよく、例えば３Ｄメモリデバイス６０４をフォーマット化するなどである。メモリコントローラ６０６は、特定の通信プロトコルに従って外部デバイス（例えばホスト６０８）と通信することができる。例えば、メモリコントローラ６０６は、ＵＳＢプロトコル、ＭＭＣプロトコル、ペリフェラルコンポーネントインターコネクション（ＰＣＩ）プロトコル、ＰＣＩエクスプレス（ＰＣＩ－Ｅ）プロトコル、アドバンスドテクノロジアタッチメント（ＡＴＡ）プロトコル、シリアルＡＴＡプロトコル、パラレルＡＴＡプロトコル、スモールコンピュータスモールインターフェース（ＳＣＳＩ）プロトコル、エンハンストスモールディスクインターフェース（ＥＳＤＩ）プロトコル、インテグレーティドドライブエレクトロニクス（ＩＤＥ）プロトコル、ファイアワイヤプロトコルなどなどの種々のインターフェースプロトコルのうちの少なくとも１つを通して外部デバイスと通信してよい。
メモリコントローラ６０６および１つまたは複数の３Ｄメモリデバイス６０４は、例えば、ユニバーサルフラッシュストレージ（ＵＦＳ）パッケージまたはｅＭＭＣパッケージなどの同じパッケージ内に含まれる種々のタイプのストレージデバイスに統合することができる。すなわち、メモリシステム６０２は、異なるタイプのエンド電子工学製品に実装され、パッケージすることができる。図７Ａに示されるような１つの例では、メモリコントローラ６０６および単一の３Ｄメモリデバイス６０４は、メモリカード７０２に統合されてよい。メモリカード７０２は、ＰＣカード（ＰＣＭＣＩＡ、パーソナルコンピュータメモリカード国際協会）、ＣＦカード、スマートメディア（ＳＭ）カード、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣマイクロ）、ＳＤカード（ＳＤ、ミニＳＤ、マイクロＳＤ、ＳＤＨＣ）、ＵＦＳなどを含むことができる。メモリカード７０２は、メモリカード７０２をホスト（例えば図６のホスト６０８）と結合するメモリカードコネクタ７０４をさらに含むことができる。図７Ｂに示されるような別の例では、メモリコントローラ６０６および複数の３Ｄメモリデバイス６０４は、ＳＳＤ７０６に統合されてよい。ＳＳＤ７０６は、ＳＳＤ７０６をホスト（例えば図６のホスト６０８）と結合するＳＳＤコネクタ７０８をさらに含むことができる。一部の実装形態では、ＳＳＤ７０６のストレージ容量および／または動作速度は、メモリカード７０２のものより大きい。
埋め込み停止層および上記に記載したその製作方法は、３Ｄメモリデバイス、メモリデバイスまたは３Ｄ半導体デバイスの用途を限定するものではなく、２Ｄまたは２．５Ｄアーキテクチャでの任意の好適な非メモリ半導体デバイスに適用されてもよいことを理解されたい。図５は、本開示の一部の態様による、半導体デバイスを形成するための例示の方法５００のフローチャートを示す。作業工程５０２では、第１の注入が第１の基板上に実行されて埋め込み材料を第１の基板内に注入する。一部の実装形態では、第１の基板は、シリコン、ポリシリコン、ガラスまたはサファイアなどの任意の好適な材料で作成されてよい。一部の実装形態では、埋め込み材料は、酸素または炭素を含んでもよく、埋め込み材料は、酸素イオン注入または炭素イオン注入を実行することによって第１の基板内に注入されてよい。一部の実装形態では、第１の基板内に埋め込み材料を形成した後、第２の注入が第１の基板上で実行されて、埋め込み材料より上で第１の基板内にドープ半導体層を形成することができる。一部の実装形態では、ドープ半導体層は、ｎ型ドープ半導体層であってよい。一部の実装形態では、ドープ半導体層は、リン、ヒ素、アンチモン、ビスマスまたはリチウムなどのシリコンドープｎ型ドーパントを含んでもよい。一部の実装形態では、ドープ半導体層は、リン、ヒ素、アンチモン、ビスマスまたはリチウムなどのポリシリコンドープｎ型ドーパントを含んでもよい。
作業工程５０４では、埋め込み停止層が第１の基板内で埋め込み材料から形成され、第１のデバイス層が第１の基板上に形成される。一部の実装形態では、第１の半導体構造は、各々がドープ半導体層上に形成されたメモリスタックを垂直方向に通って延びる複数のチャネル構造を含むメモリアレイ半導体構造を含んでよい。一部の実装形態では、第１の半導体構造を形成する際、種々のプロセス段階において１つまたは複数の熱による作業工程が使用されてもよい。例えば、熱アニーリング作業工程を使用して、接合面を準備し清浄してもよく、別の熱アニーリング作業工程を使用して単結晶層を形成してもよく、ＲＴＡまたはレーザアニールがケイ素化作業工程に使用されてもよく、熱ＣＶＤ作業工程を使用して金属層を堆積させてもよい、または堆積後アニーリングが堆積作業工程の後に使用されてもよい。第１の半導体構造を形成するための１つまたは複数の熱プロセスの間、埋め込み材料は、高温によって埋め込み停止層に合成されてよい。
一部の実装形態では、熱による作業工程は、４００℃より高い温度で実行されてよい。一部の実装形態では、熱による作業工程は、６００℃より高いで実行されてもよい。一部の実装形態では、熱による作業工程は、８００℃より高い温度で実行されてよい。一部の実装形態では、埋め込み停止層は、シリコン酸化物層またはシリコン炭素層を含んでよい。埋め込み停止層は、第１の半導体構造を形成するための熱による作業工程中に同時に形成されてよいため、埋め込み停止層を形成するのに追加のアニーリングプロセスは必要とされない。よって、プロセスステップを簡素化することができ、プロセスコストを低下させることができる。
作業工程５０６では、第１の基板の一部が、埋め込み停止層によって止められるまで除去される。一部の実装形態では、薄化作業工程は、第１の基板の一部を順番に除去するための１つまたは複数のステップを含んでよい。一部の実装形態では、第１の基板の薄くなった層が埋め込み停止層に残るまで第１の基板の一部を粗く除去するために研削作業工程が実行されてもよい。一部の実装形態では、埋め込み停止層を露出するまで埋め込み停止層上の残りの第１の基板を除去するためにウェットエッチング作業工程が実行されてもよい。一部の実装形態では、ドープ半導体層を露出するまで埋め込み停止層を除去するためにＣＭＰ作業工程が実行されてよい。薄化作業工程および除去段階を実行するための種々の方法があり、上記に記載したプロセスは、単なる例示であり、限定するものではなく、当業者は、要件に従って他の好適な除去プロセスに変更することができ、その全てが本出願の範囲内にあることを理解されたい。
本開示の一態様によれば、３Ｄ半導体デバイスを形成するための方法が開示される。第１の注入が第１の半導体構造の第１の基板上で行われて第１の基板内に埋め込み停止層を形成する。第２の半導体デバイスが形成される。第１の半導体構造および第２の半導体デバイスが接合される。第１の基板は薄くされ、埋め込み停止層が除去され、相互接続層が薄くなった第１の基板より上に形成される。
一部の実装形態では、第１の注入が第１の半導体構造の第１の基板上で実行されて第１の基板内に埋め込み材料を注入し、熱による作業工程が第１の半導体構造上で実行されて埋め込み材料から埋め込み停止層を合成する。
一部の実装形態では、第２の注入が埋め込み材料より上で第１の基板の一部の上で実行されて、埋め込み材料より上で第１の基板内にドープ半導体層を形成する。一部の実装形態では、酸素イオン注入が実行されて酸素イオンを事前定義された深さまで第１の基板内に注入する。一部の実装形態では、炭素イオン注入が実行されて炭素イオンを事前定義された深さまで第１の基板内に注入する。
一部の実装形態では、埋め込み停止層は、シリコン酸化物またはシリコン炭素を含む。一部の実装形態では、ｎ型ドーピング作業工程が埋め込み停止層より上で第１の基板内で実行される。一部の実装形態では、第１の基板は、リン、ヒ素、アンチモン、ビスマスまたはリチウムでドープされる。
一部の実装形態では、埋め込み停止層の深さより薄い第１の基板の第１の部分は除去され、埋め込み停止層を除去するために第１の基板の第２の部分が除去される。
一部の実装形態では、第１の半導体構造は、第１の基板と、複数の導電／誘電体層の対を含む第１の基板上に配設されたメモリスタックと、各々がメモリスタックを垂直方向に通って延びる複数のチャネル構造とを含む。一部の実装形態では、チャネル構造の各々は、複数の導電／誘電体層の対を垂直方向に通って延びる半導体チャネルと、導電／誘電体層の対と半導体チャネルとの間に横方向に配設されたメモリフィルムとを含む。
本開示の別の態様によれば、３Ｄ半導体デバイスを形成するための方法が開示される。第１の半導体構造が形成され、第１の半導体構造は、第１の基板と、第１の基板上に形成された第１のデバイス層とを含む。埋め込み停止層が第１の基板内に形成される。第２の半導体構造が形成され、第２の半導体構造は、第２の基板上に形成された第２のデバイス層を含む。第１の半導体構造および第２の半導体構造は向き合うやり方で接合される。第１の基板の一部は、埋め込み停止層によって止められるまで除去される。
一部の実装形態では、第１の注入が第１の基板上で実行されて第１の基板内に埋め込み材料を注入し、第２の注入が、埋め込み材料より上で第１の基板の一部の上で実行されて、埋め込み材料より上で第１の基板内にドープ層を形成し、熱による作業工程が第１の半導体構造上で実行されて埋め込み材料から埋め込み停止層を合成する。
一部の実装形態では、熱による作業工程は、第１のデバイス層が第１の基板上に形成される際に実行される。一部の実装形態では、埋め込み材料は、酸素イオンまたは炭素イオンを含む。一部の実装形態では、埋め込み停止層は、シリコン酸化物またはシリコン炭素を含む。
一部の実装形態では、第１の薄化作業工程が実行されて、埋め込み停止層の深さより薄い第１の基板の一部を除去し、第２の薄化作業工程が実行されて、埋め込み停止層を露出するまで第１の基板の一部を除去する。一部の実装形態では、埋め込み停止層を露出し埋め込み停止層を除去するまで第１の基板の一部は除去される。一部の実装形態では、第１の薄化作業工程は、ウェハ研削作業工程を含む。一部の実装形態では、第２の薄化作業工程は、ドライエッチング、ウェットエッチングまたはＣＭＰ作業工程を含む。
一部の実装形態では、第１のデバイス層および第２のデバイス層の少なくとも一方は、チャネル構造のアレイを含む。一部の実装形態では、除去の後の第１の基板の残りは、チャネル構造のアレイのソースラインとして機能する。
本開示のさらなる態様によれば、半導体デバイスを形成するための方法が開示される。半導体デバイスは、第１の基板と、第１の基板上に配設されたメモリスタックと、各々がメモリスタックを垂直方向に通って延びる複数のチャネル構造とを含む。第１の注入が第１の基板上で実行されて第１の基板内に埋め込み材料を注入する。埋め込み停止層が第１の基板内の埋め込み材料から形成され、第１の半導体構造が第１の基板上に形成される。第１の基板の一部は、埋め込み停止層によって止められるまで除去される。
一部の実装形態では、第１の薄化作業工程が実行されて埋め込み停止層の深さより薄い第１の基板の一部を除去し、第２の薄化作業工程が実行されて、埋め込み停止層を露出するまで第１の基板の一部を除去する。一部の実装形態では、埋め込み停止層を露出し埋め込み停止層を除去するまで第１の基板の一部は除去される。一部の実装形態では、第１の薄化作業工程は、ウェハ研削作業工程を含む。一部の実装形態では、第２の薄化作業工程は、ドライエッチング、ウェットエッチングまたはＣＭＰ作業工程を含む。
一部の実装形態では、熱による作業工程が半導体デバイス上で実行されて、埋め込み材料から埋め込み停止層を合成する。一部の実装形態では、埋め込み材料は、酸素イオンまたは炭素イオンを含む。一部の実装形態では、埋め込み停止層は、シリコン酸化物またはシリコン炭素を含む。
一部の実装形態では、熱による作業工程は、第１の半導体構造が第１の基板上に形成される際に実行される。一部の実装形態では、第２の注入は、埋め込み材料より上で第１の基板の一部の上で実行されて、埋め込み材料より上で第１の基板内にドープ層を形成する。
特有の実装形態の上述の記載は、種々の用途に対して容易に修正および／または適合することができる。したがってそのような適合および修正は、本明細書に提示される教示およびガイダンスに基づいて、開示される実装形態の等価物の意味および範囲内にあることが意図されている。
本開示の広さおよび範囲は、上記に記載した例示の実装形態のいずれによっても限定されるべきではないが、もっぱら添付の特許請求の範囲およびその等価物に従って定義されるべきである。
１００ ３Ｄ半導体デバイス
１０２、２０２ 第１の基板
１０４、２０４ 埋め込み材料
１０６、２０６ ドープ半導体層
１０８ 第１の半導体構造
１０９ 接合境界面
１１０、２１０ 埋め込み停止層
１１２、２１２ 第２の基板
１１４ 第２の半導体構造
２００ ３Ｄメモリデバイス
２０８ 第１のデバイス層
２１４ 第２のデバイス層
２１６ 接合層
２２０ 導電層
２２２ 誘電体層
２２４ チャネル構造
２２５ スリット構造
２２６ 相互接続層
６０２ メモリシステム
６０４ ３Ｄメモリデバイス
６０６ メモリコントローラ
６０８ ホスト
７０２ メモリカード
７０４ メモリカードコネクタ
７０６ ＳＳＤ
７０８ ＳＳＤコネクタ
Ｄ 注入深さ

Claims (32)

  1. 三次元（３Ｄ）半導体デバイスを形成するための方法であって、
    第１の半導体構造の第１の基板上で第１の注入を実行して前記第１の基板内に埋め込み停止層を形成するステップと、
    第２の半導体構造を形成するステップと、
    前記第１の半導体構造および前記第２の半導体構造を接合するステップと、
    前記第１の基板を薄くし、前記埋め込み停止層を除去するステップと、
    薄くなった第１の基板より上に相互接続層を形成するステップとを含む、方法。
  2. 前記第１の半導体構造の前記第１の基板上で前記第１の注入を実行して前記第１の基板内に前記埋め込み停止層を形成するステップは、
    前記第１の半導体構造の前記第１の基板上で前記第１の注入を実行して前記第１の基板内に埋め込み材料を注入するステップと、
    前記第１の半導体構造上で熱による作業工程を実行して前記埋め込み材料から前記埋め込み停止層を合成するステップとを含む、請求項１に記載の方法。
  3. 前記埋め込み材料より上で前記第１の基板の一部の上で第２の注入を実行して、前記埋め込み材料より上にドープ半導体層を形成するステップをさらに含む、請求項２に記載の方法。
  4. 前記第１の基板上で前記第１の注入を実行するステップは、
    酸素イオン注入を実行して、事前定義された深さまで前記第１の基板内に酸素イオンを注入するステップを含む、請求項１から３のいずれか一項に記載の方法。
  5. 前記第１の基板上で前記第１の注入を実行するステップは、
    炭素イオン注入を実行して、事前定義された深さまで前記第１の基板内に炭素イオンを注入するステップを含む、請求項１から３のいずれか一項に記載の方法。
  6. 前記埋め込み停止層は、シリコン酸化物またはシリコン炭素を含む、請求項１から５のいずれか一項に記載の方法。
  7. 前記埋め込み材料より上で前記第１の基板の前記一部の上で前記第２の注入を実行するステップは、
    前記埋め込み材料より上で前記第１の基板内でｎ型ドーピング作業工程を実行するステップを含む、請求項３に記載の方法。
  8. 前記第２の注入を実行するステップは、
    前記第１の基板をリン、ヒ素、アンチモン、ビスマスまたはリチウムでドープするステップを含む、請求項３または７に記載の方法。
  9. 前記第１の基板を薄くし、前記埋め込み停止層を除去するステップは、
    前記埋め込み停止層の深さより薄い前記第１の基板の第１の部分を除去するステップと、
    前記第１の基板の第２の部分を除去して前記埋め込み停止層を除去するステップとを含む、請求項１に記載の方法。
  10. 前記第１の半導体構造を形成するステップは、
    前記第１の基板の前記ドープ半導体層より上にメモリスタックを形成するステップであって、前記メモリスタックは、複数の導電／誘電体層の対を含む、ステップと、
    各々が前記メモリスタックを通って延びる複数のチャネル構造を形成するステップと、
    前記メモリスタックを通って延びる絶縁構造を形成するステップとを含む、請求項３から９のいずれか一項に記載の方法。
  11. 前記絶縁構造は、絶縁層を含む、請求項１０に記載の方法。
  12. 三次元（３Ｄ）半導体デバイスを形成するための方法であって、
    第１の基板と、前記第１の基板上に形成された第１のデバイス層とを備える第１の半導体構造を形成するステップであって、前記第１の基板内に埋め込み停止層を形成するステップを含む、ステップと、
    第２の基板上に形成された第２のデバイス層を備える第２の半導体構造を形成するステップと、
    前記第１の半導体構造および前記第２の半導体構造を向き合うやり方で接合するステップと、
    前記埋め込み停止層によって止められるまで前記第１の基板の一部を除去するステップとを含む、方法。
  13. 第１の基板内に前記埋め込み停止層を形成するステップは、
    前記第１の基板上で第１の注入を実行して前記第１の基板内に埋め込み材料を注入するステップと、
    前記埋め込み材料より上で前記第１の基板の一部の上で第２の注入を実行して、前記埋め込み材料より上で前記第１の基板内にドープ半導体層を形成するステップと、
    前記第１の半導体構造上で熱による作業工程を実行して、前記埋め込み材料から前記埋め込み停止層を合成するステップとを含む、請求項１２に記載の方法。
  14. 前記熱による作業工程は、前記第１の基板上に前記第１のデバイス層を形成する際に実行される、請求項１３に記載の方法。
  15. 前記埋め込み材料は、酸素イオンまたは炭素イオンを含む、請求項１３または１４に記載の方法。
  16. 前記埋め込み停止層は、シリコン酸化物またはシリコン炭素を含む、請求項１２から１４のいずれか一項に記載の方法。
  17. 前記埋め込み停止層によって止められるまで前記第１の基板の一部を除去するステップは、
    第１の薄化作業工程を実行して前記埋め込み停止層の深さより薄い前記第１の基板の一部を除去するステップと、
    第２の薄化作業工程を実行して、前記埋め込み停止層を露出するまで前記第１の基板の一部を除去するステップとを含む、請求項１２に記載の方法。
  18. 前記第２の薄化作業工程を実行して、前記埋め込み停止層を露出するまで前記第１の基板の前記一部を除去するステップは、
    前記埋め込み停止層を露出し前記埋め込み停止層を除去するまで、前記第１の基板の前記一部を除去するステップを含む、請求項１７に記載の方法。
  19. 前記第１の薄化作業工程は、ウェハ研削作業工程を含む、請求項１７または１８に記載の方法。
  20. 前記第２の薄化作業工程は、ドライエッチング、ウェットエッチングまたは化学機械研磨（ＣＭＰ）作業工程を含む、請求項１７から１９のいずれか一項に記載の方法。
  21. 前記第１のデバイス層および前記第２のデバイス層の少なくとも一方は、チャネル構造のアレイを含む、請求項１３から２０のいずれか一項に記載の方法。
  22. 前記ドープ半導体層は、チャネル構造の前記アレイのソースラインとして機能する、請求項２１に記載の方法。
  23. 半導体デバイスを形成するための方法であって、前記半導体デバイスは、第１の基板と、前記第１の基板上に配設されたメモリスタックと、各々が前記メモリスタックを通って延びる複数のチャネル構造とを備え、前記方法は、
    前記第１の基板上で第１の注入を実行して前記第１の基板内に埋め込み材料を注入するステップと、
    前記第１の基板内で前記埋め込み材料から埋め込み停止層を形成するステップと、
    前記埋め込み停止層によって止められるまで前記第１の基板の一部を除去するステップとを含む、方法。
  24. 前記埋め込み停止層によって止められるまで前記第１の基板の一部を除去するステップは、
    第１の薄化作業工程を実行して前記埋め込み停止層の深さより薄い前記第１の基板の一部を除去するステップと、
    第２の薄化作業工程を実行して、前記埋め込み停止層を露出するまで前記第１の基板の一部を除去するステップとを含む、請求項２３に記載の方法。
  25. 前記第２の薄化作業工程を実行して、前記埋め込み停止層を露出するまで前記第１の基板の前記一部を除去するステップは、
    前記埋め込み停止層を露出し、前記埋め込み停止層を除去するまで、前記第１の基板の前記一部を除去するステップを含む、請求項２４に記載の方法。
  26. 前記第１の薄化作業工程は、ウェハ研削作業工程を含む、請求項２４または２５に記載の方法。
  27. 前記第２の薄化作業工程は、ドライエッチング、ウェットエッチングまたは化学機械研磨（ＣＭＰ）作業工程を含む、請求項２４から２６のいずれか一項に記載の方法。
  28. 前記第１の基板内で前記埋め込み材料から前記埋め込み停止層を形成するステップは、
    前記半導体デバイス上で熱による作業工程を実行して、前記埋め込み材料から前記埋め込み停止層を合成するステップを含む、請求項２３に記載の方法。
  29. 前記埋め込み材料は、酸素イオンまたは炭素イオンを含む、請求項２３または２８に記載の方法。
  30. 前記埋め込み停止層は、シリコン酸化物またはシリコン炭素を含む、請求項２３、２８、および２９のいずれか一項に記載の方法。
  31. 前記熱による作業工程は、前記第１の基板上に第１の半導体構造を形成する際に実行される、請求項２８から３０のいずれか一項に記載の方法。
  32. 前記第１の基板上で前記第１の注入を実行して前記第１の基板内に前記埋め込み材料を注入した後、
    前記埋め込み材料より上で前記第１の基板の一部の上で第２の注入を実行して、前記埋め込み材料より上で前記第１の基板内にドープ層を形成するステップをさらに含む、請求項２３に記載の方法。
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