CN109155239B - 碳化硅外延基板及碳化硅半导体装置 - Google Patents

碳化硅外延基板及碳化硅半导体装置 Download PDF

Info

Publication number
CN109155239B
CN109155239B CN201780029769.8A CN201780029769A CN109155239B CN 109155239 B CN109155239 B CN 109155239B CN 201780029769 A CN201780029769 A CN 201780029769A CN 109155239 B CN109155239 B CN 109155239B
Authority
CN
China
Prior art keywords
epitaxial layer
basal plane
epitaxial
silicon carbide
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780029769.8A
Other languages
English (en)
Other versions
CN109155239A (zh
Inventor
田中贵规
山本茂久
中村勇
木村泰广
中田修平
三谷阳一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN109155239A publication Critical patent/CN109155239A/zh
Application granted granted Critical
Publication of CN109155239B publication Critical patent/CN109155239B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明涉及碳化硅外延基板及碳化硅半导体装置。外延基板(3)具备：由碳化硅形成的单晶基板(10)和在其上形成的由碳化硅形成的外延层(4)。外延层(4)具备：在单晶基板(10)上形成的第1外延层(41)、在第1外延层(41)上形成的第2外延层(42)、和在第2外延层(42)上形成的第3外延层(43)，第1外延层(41)中的基底面位错的转换率不到95％，第2外延层(42)中的基底面位错的转换率比98％大。

Description

碳化硅外延基板及碳化硅半导体装置
技术领域
本发明涉及碳化硅外延基板及碳化硅半导体装置。
背景技术
就碳化硅(SiC)等的宽带隙半导体材料而言，与硅(Si)材料相比，耐绝缘破坏量高。因此，在使用宽带隙半导体材料作为基板材料的情况下，与使用硅材料的情形相比，可提高基板的杂质浓度，降低基板的电阻。通过该基板的低电阻化，能够降低功率元件的开关动作中的损耗。另外，就宽带隙半导体材料而言，与硅材料相比，热导率高，机械强度也优异，因此作为实现小型、低损耗且高效率的功率器件的材料受到期待。
但是，在使用碳化硅作为半导体材料的碳化硅半导体装置中，存在以下问题：即如果在PIN二极管结构中持续流过顺向电流，则顺向电压(Vf)发生漂移这样的可靠性上的问题。就该顺向电压的漂移而言，如下发生。
如果将少数载流子注入到PIN二极管结构，则被注入的少数载流子与多数载流子复合。通过该复合时所产生的复合能，使在碳化硅结晶中所存在的线缺陷(例如基底面位错、在外延层与基板的界面所产生的失配位错等)扩张为以其为起点的面缺陷即层叠缺陷(以下也有时将层叠缺陷称为“扩张层叠缺陷”)。就层叠缺陷而言，由于作为阻碍电流的流动的电阻来发挥作用，因此如果层叠缺陷增加，则电流减少、顺向电压上升。由此，产生顺向电压的漂移、器件特性劣化。
就层叠缺陷而言，以基底面位错、失配位错等线缺陷为起点，扩张为三角形或带状(例如参照非专利文献1)。就这样的层叠缺陷的扩张而言，从外延层与基板的界面向外延层的表面、沿着基底面(即，向着相对于作为外延生长方向的台阶流方向而垂直的方向)产生。另外，就这样的层叠缺陷的扩张而言，也有时以活性层中的位错为起点而产生、或者以外延层表面附近的位错为起点而产生。
就由层叠缺陷所引起的顺向电压的漂移而言，有在使用碳化硅的MOSFET(以下有时称为“SiC-MOSFET”)中也同样地发生的报道(例如非专利文献2)。MOSFET结构在源极-漏极间具有被称为体二极管的寄生二极管，如果顺向电流流入到体二极管，则引起与PIN二极管同样的劣化。
作为使用SiC-MOSFET等的开关电路中的逆流二极管，多使用顺向电压比较低的肖特基势垒二极管，例如，也能够将SiC-MOSFET的体二极管作为逆流二极管来使用。特别是在该情况下，SiC-MOSFET的体二极管的顺向电压的漂移成为大问题。
通常，在碳化硅半导体基板中，包含103cm-2至104cm-2左右的贯通位错。这些贯通位错大致分为贯通螺旋位错、贯通刃型位错和基底面位错这3种。贯通螺旋位错和贯通刃型位错是在c轴([0001])方向上行进的位错，基底面位错是与基底面({0001}面)并行地存在的位错。这些位错中，已知基底面位错的一部分被外延生长转换为贯通刃型位错。
另外，在下述的专利文献1中,记载有如下技术：通过在碳化硅基板上形成高杂质浓度的层、在其上形成基底面位错的转换率高的低杂质浓度的层、进而在其上形成漂移层，使漂移层的基底面位错密度减小。另一方面，在下述的专利文献2中，记载有如下技术：通过在外延层的结晶生长中使温度上下变化，对外延层给予热应力、使从碳化硅基板转移到外延层中的基底面位错转换为刃型位错，使外延层中的基底面位错减少。
现有技术文献
专利文献
专利文献1：日本特开2009-088223号公报
专利文献2：日本特开2011-219299号公报
非专利文献
非专利文献1：Journal of ELECTRONIC MATERIALS,第39卷，第6期，“Electricaland Optical Properties of Stacking Faults in4H-SiC Devices”，2010
非专利文献2：IEEE ELECTRON DEVICE LETTERS，第28卷，第7期，“A NewDegradation Mechanism in High‐Voltage SiC Power MOSFETs”，2007年7月
非专利文献3：Applied Physics Letters，第89卷，第081910期，“Mechanism ofeliminating basal plane dislocations in SiC thin films by epitaxy on anetched substrate”，2006
发明内容
发明要解决的课题
就专利文献1的技术而言，是通过设置低杂质浓度的缓冲层来减少漂移层中的基底面位错。但是，如果基板与缓冲层的界面、缓冲层与漂移层的界面或者各缓冲层间的界面处的杂质浓度之差大，由于在该界面所产生的应力而产生界面位错，结果有可能引起器件的劣化。就专利文献2的技术而言，是通过在外延层的生长中给予热应力而将基底面位错转换。但是，由于该热应力的原因，在外延层产生界面位错，结果有可能引起器件的劣化。
本发明为了解决以上这样的课题而完成，目的在于：不仅使基底面位错减少，而且也使界面位错等其他恶性的位错减少，抑制双极型器件的劣化。
用于解决课题的手段
本发明的碳化硅外延基板(3)具备：碳化硅单晶基板(10)、在上述碳化硅单晶基板(10)上形成的第1外延层(41)、在上述第1外延层(41)上形成的第2外延层(42)、和在上述第2外延层(42)上形成的第3外延层(43)，上述第1外延层(41)中的基底面位错的转换率不到95％，上述第2外延层(42)中的基底面位错的转换率比98％大。
发明的效果
根据本发明的碳化硅外延基板，能够通过基底面位错的转换率不同的第1外延层和第2外延层来阶段性地将基底面位错转换为刃型位错，能够减少作为扩张层叠缺陷的起点的恶性的位错。因此，在第2外延层上的第3外延层，使作为扩张层叠缺陷的起点的位错减少，能够抑制层叠缺陷的扩张。因此，通过将第3外延层或者进一步在其上所设置的外延层作为半导体装置的漂移层来使用，能够得到具有稳定的特性的可靠性高的半导体装置。另外，由于不需要外延层内的极端的浓度变化、外延层的生长中的温度变化，因此也能够抑制由应力引起的界面位错的发生，能够抑制半导体装置的劣化。
附图说明
图1为表示本发明的实施方式涉及的碳化硅半导体装置即MOSFET的构成的平面图。
图2为表示本发明的实施方式涉及的MOSFET的构成的剖面图。
图3为表示本发明的实施方式涉及的外延基板的构成的图。
图4为表示第1外延层中的基底面位错的例子的剖面图。
图5为表示第2外延层中的基底面位错的例子的剖面图。
图6为表示本发明的实施方式涉及的外延基板的变形例的图。
具体实施方式
图1及图2为表示作为本发明的实施方式涉及的碳化硅半导体装置的MOSFET100的构成的图。图1为MOSFET100的平面图。另外，图2为MOSFET100的单元区域的一部分的剖面图，表示在单元区域所配置的MOSFET单元的剖面结构。
在本实施方式中，将第1导电型设为n型、将第2导电型设为p型来进行说明，也可将第1导电型设为p型，将第2导电型设为n型。予以说明，作为n型的杂质，能够使用氮(N)、磷(P)、砷(As)、锑(Sb)等，作为p型的杂质，能够使用铝(Al)、硼(B)、镓(Ga)、铟(In)等。
就本实施方式的MOSFET100而言，使用由单晶基板10和在其上形成的外延层4构成的外延基板3来形成。单晶基板10及外延层4由第1导电型(在此为n型)的碳化硅形成。
外延基板3具有六方晶的结晶结构、能够使用例如多型具有4H的外延基板。单晶基板10的杂质浓度为3×1018cm-3以上。另外，就单晶基板10的上表面(外延层4侧的面)的面方位而言，具有相对于c面({0001}面)超过0°的偏离角。c面可为碳面(C面)及硅面(Si面)中的任一者。偏离角的大小优选1°以上且8°以下。
外延层4设置在单晶基板10的上表面上，形成由第1外延层41、第2外延层42及第3外延层43构成的层叠结构。将它们从外延层4的下表面(单晶基板10侧的面)侧按第1外延层41、第2外延层42、第3外延层43的顺序来配设。外延层4的上表面(与单晶基板10相反侧的面)的面方位与单晶基板10的上表面的面方位相同。
外延层4的第1外延层41及第2外延层42成为MOSFET100的缓冲层，外延层4的第3外延层43成为MOSFET100的漂移层11。就缓冲层而言，在外延层4中，被定义为器件工作时空乏层不伸长的区域，漂移层11被定义为在器件工作时空乏层伸长的区域(活性层)。
如果MOSFET100成为关闭状态，则空乏层向作为漂移层11的第3外延层43扩展，由此在源电极2与漏电极19之间所施加的电压得到保持。就漂移层11的厚度(图2中的纵向的尺寸)而言，根据功率器件所要求的耐压及各种特性来确定，例如为3μm至200μm左右。另外，就漂移层11的杂质浓度而言，也根据功率器件所要求的耐压及各种特性来确定，例如为1×1017cm-3左右。予以说明，对于第1外延层41和第2外延层42的详细情况，将后述。
在第3外延层43即漂移层11的表层部，选择性地形成有作为第2导电型(在此为p型)的杂质区域的阱区域14。比漂移层11的厚度薄地形成阱区域14，通过p型的阱区域14和n型的漂移层11，形成pn二极管结构。
在阱区域14的表层部，选择性地形成有第1导电型的源极区域15、和杂质浓度比阱区域14高的第2导电型的阱接触区域16。被阱区域14的表层部中的源极区域15和漂移层11夹持的区域成为MOSFET100的沟道区域。就源极区域15而言，例如，在平面视时以将阱接触区域16的周围包围的方式形成。
在外延层4的上表面上，以覆盖沟道区域的方式配设有从源极区域15的上表面至漂移层11的上表面所形成的栅极绝缘膜12。另外，在栅极绝缘膜12上，形成有栅电极13。就栅电极13而言，以经由栅极绝缘膜12与沟道区域相对的方式配设。在图2的例子中，以横跨相邻的2个MOSFET单元的方式形成有栅极绝缘膜12。
在栅电极13上，形成有层间绝缘膜17，在层间绝缘膜17上形成有源电极2。在层间绝缘膜17及栅极绝缘膜12中，形成有到达源极区域15及阱接触区域16的接触孔，就源电极2而言，通过该接触孔连接至阱区域14及源极区域15。因此，就源电极2而言，与源极区域15电连接，且通过低电阻的阱接触区域16也与阱区域14电连接。
如图1中所示那样，源电极2具有在MOSFET100的上表面所露出的部分，作为源极焊盘来发挥功能。另外，在层间绝缘膜17上，也形成有通过接触孔连接至栅电极13的栅极焊盘1(图2中未图示)。另一方面，在单晶基板10的下表面(与外延层4相反侧的面)，形成有漏电极19。作为这些栅极焊盘1、源电极2及漏电极19的材料，例如能够使用铝等。
在MOSFET100的单元区域中，周期性地配置有多个具有图2的结构的MOSFET单元。将这些多个MOSFET单元彼此并联地连接，由此，形成晶体管阵列结构。
接着，对于外延层4的第1外延层41及第2外延层42的详细情况，使用图3～图5来进行说明。图3为表示MOSFET100的制造中所使用的外延基板3的构成的图。
如前面所述，外延基板3由由碳化硅形成的单晶基板10、和在其上形成的由碳化硅形成的外延层4所构成。外延层4形成具备以下的层叠结构：在单晶基板10上形成的第1外延层41、在第1外延层41上形成的第2外延层42、和在第2外延层42上形成的第3外延层43。
外延基板3具有六方晶的结晶结构、能够使用例如多型具有4H的外延基板。单晶基板10的杂质浓度为3×1018cm-3以上。另外，单晶基板10的上表面的面方位具有1°以上且8°以下的偏离角。
第1外延层41被定义为如下的层：将在该第1外延层41的下表面所存在的基底面位错设为a个时，在该第1外延层41的上表面所存在的基底面位错成为a×0.05个以上且a个以下，更优选a×0.1个以上且a个以下。另外，第2外延层42被定义为如下的层：将在该第2外延层42的下表面所存在的基底面位错设为b个时，在该第2外延层42的上表面存在的基底面位错成为b×0.02个以下，更优选b×0.01个以下。其中，在外延层4的各层中，“下表面”是指单晶基板10侧的界面，“上表面”是指其相反侧的界面。另外，在各层中，在下表面所存在的基底面位错是指从下表面侵入到该层的内部的基底面位错，在上表面所存在的基底面位错是指从该层的内部穿到上表面的基底面位错。
在图4中示出第1外延层41中的基底面位错的例子。许多的基底面位错从单晶基板10侵入在单晶基板10上所生长的第1外延层41。在图4中，在单晶基板10内存在的基底面位错30a～30e中，基底面位错30a在第1外延层41的下表面411(即，第1外延层41与单晶基板10的界面)变化为刃型位错而没有侵入到第1外延层41内，但基底面位错30b～30e从第1外延层41的下表面411侵入到第1外延层41内。在侵入到第1外延层41内的基底面位错30b～30e中，基底面位错30b～30d在第1外延层41内的下层部、中层部或上层部变化为刃型位错，穿到第1外延层41的上表面412。另外，基底面位错30e没有被转换为刃型位错而穿到第1外延层41的上表面412，将第1外延层41贯通。
在图4的情况下，基底面位错30b、30c、30d被第1外延层41转换为刃型位错，基底面位错30e没有被第1外延层41转换为刃型位错。应予说明，就在第1外延层41的下表面411转换为刃型位错的基底面位错30a而言，视为没有存在于第1外延层41的下表面411，规定为不包含在存在于该下表面411的基底面位错的个数中。
因此，所谓“将存在于第1外延层41的下表面的基底面位错设为a个时，存在于第1外延层41的上表面的基底面位错为a×0.05个以上且a个以下”，意味着将从下表面侵入到第1外延层41的基底面位错的个数设为a个时，没有被第1外延层41转换为刃型位错的基底面位错的个数为a×0.05个以上、a个以下。反过来说，意味着在第1外延层41中被转换为刃型位错的基底面位错的个数不到a×0.95个。即，第1外延层41中的基底面位错的转换率不到95％。
接着，将第2外延层42中的基底面位错的例子示于图5。基底面位错从第1外延层41侵入到在第1外延层41上所生长的第2外延层42。与上述同样地，如果将存在于第1外延层41的下表面411的基底面位错的个数设为a个，则a×0.05个以上的基底面位错到达第1外延层41的上表面412。因此，a×0.05个以上的基底面位错从第2外延层42的下表面421侵入到第2外延层42内。
如图5所示，存在于第1外延层41的上表面412的基底面位错31a～31e中，基底面位错31a在第2外延层42的下表面421(即，第1外延层41与第2外延层42的界面)变化为刃型位错，没有侵入到第2外延层42内，基底面位错31b～31e从第2外延层42的下表面421侵入到第2外延层42内。在侵入到第2外延层42内的基底面位错31b～31e中，基底面位错31b～31d在第2外延层42内的下层部、中层部或上层部变化为刃型位错，穿到第2外延层42的上表面422。另外，基底面位错31e没有被转换为刃型位错而穿到第2外延层42的上表面422，将第2外延层42贯通。
在图5的情况下，基底面位错31b、31c、31d被第2外延层42转换为刃型位错，基底面位错31e没有被第2外延层42转换为刃型位错。应予说明，第1外延层41的上表面412与第2外延层42的下表面421为同一平面，但就在第2外延层42的下表面421变化为刃型位错的基底面位错31a而言，视为存在于第2外延层42的上表面422而没有存在于第2外延层42的下表面421，规定为不包含在存在于该下表面421的基底面位错的个数中。
因此，所谓“将存在于第2外延层42的下表面的基底面位错设为b个时，存在于第2外延层42的上表面的基底面位错为b×0.02个以下”，意味着将从下表面侵入到第2外延层42的基底面位错的个数设为b个时，其中未被第2外延层42转换为刃型位错的基底面位错为b×0.02个以下。反过来说，意味着在第2外延层42中被转换为刃型位错的基底面位错的个数比b×0.98多。即，第2外延层42中的基底面位错的转换率比98％大。
另外，将第1外延层41的下表面411的基底面位错设为a个时，使第2外延层42的上表面422的基底面位错成为a×0.001个以下。即，意味着通过第1外延层41及第2外延层42将单晶基板10中的基底面位错的99.9％以上进行转换。即，侵入到第3外延层43的基底面位错成为在单晶基板10中所存在的基底面位错的0.1％以下。
这样，在本实施方式涉及的外延基板3中，在将单晶基板10中所存在的基底面位错转换为刃型位错的第1外延层41及第2外延层42上，形成第3外延层43。通过第1外延层41及第2外延层42以2个阶段将单晶基板10中所存在的基底面位错转换为刃型位错，在第3外延层43中，能够减少作为扩张层叠缺陷的起点的恶性的位错。因此，在使用本实施方式涉及的外延基板3来制造MOSFET100的情况下，能够得到作为扩张层叠缺陷的起点的恶性的位错少的漂移层11，能够抑制MOSFET100的体二极管进行通电所引起的特性劣化。
以下，对于基底面位错以2个阶段中被转换为刃型位错的机理及通过其来抑制通电劣化的机理进行说明。
如由以上的说明所理解的那样，本发明的本质在于使外延层4为由基底面位错的转换率不同的多个层构成的层叠结构。更具体地，在于在基底面位错的转换率低的第1外延层41上将基底面位错的转换率高的第2外延层42进行层叠。由此，能够将基底面位错分为2个阶段转换为刃型位错。其结果，不仅能够减少基底面位错，而且也能够减少其他的作为扩张层叠缺陷的起点的恶性的位错，抑制双极型器件的通电所引起的劣化成为可能。
一般地，已知：在各层的界面处发生多层的外延生长所引起的基底面位错的转换。这是由于：在各层的界面产生由杂质浓度之差所引起的应力、基底面位错被该应力转换为刃型位错。但是，如果由于该应力而形成界面位错，则因其而产生器件发生通电这样的另外的问题。
另一方面，即使在各层的内部，基底面位错也被转换为刃型位错。这是因为：基底面位错的转换也由于基底面位错的行进和外延生长的行进的相互作用而引起(例如非专利文献3)。基底面位错的行进方向与外延生长的行进方向所成的角越大，其相互作用越大，越容易被转换为刃型位错。
一般地，就在具有偏离角的碳化硅基板上的外延生长而言，通过碳化硅单晶上的台阶流生长和二维核生长(2次元核成長)这2个生长模式来进行。所谓台阶流生长模式，是通过将被供给的材料原子收进台阶端部而进行的生长模式，是相对于台阶流方向平行地进行的生长。所谓二维核生长模式，是在具有偏离角的碳化硅单晶基板上的阶地区域(テラス領域)中形成二维核、以其为核向周边进行的生长模式。就二维核生长模式而言，因为具有相对于台阶流方向垂直的生长成分，因此也有时称为“横向生长”。
在这2个生长模式中，二维核生长模式的出现率对基底面位错的转换率产生大的影响。具体地，在二维核生长模式的出现率低的情况下，基底面位错的转换率降低，在二维核生长模式的出现率高的情况下，基底面位错的转换率飞跃地提高。这是由于：因为侵入到外延层的基底面位错的行进方向与二维核生长模式的外延生长的行进方向不同，因此对于基底面位错，相互作用发挥作用。应予说明，这里所说的“二维核生长模式的出现率高”并不意味着与台阶流生长模式相比，二维核生长模式占优势，而是意味着与一般的生长条件相比，二维核生长模式的出现率相对地高。
另一方面，就将侵入到外延层的基底面位错而言，相对于台阶流方向，以各种角度行进。因此，其转换率也因基底面位错的行进方向而变化。例如，在基底面位错的行进方向相对于台阶流方向而平行的情况下，由于基底面位错的行进与台阶流生长的相互作用小，因此向刃型位错的转换率降低，在基底面位错的行进方向相对于台阶流方向具有大的角度的情况下，基底面位错的行进与台阶流生长的相互作用变大，转换率升高。
但是，在二维核生长模式的出现率高的生长条件下，如果在外延层的表面存在相对于台阶流具有大的角度的基底面位错，则由于基底面位错受到来自台阶流生长模式和二维核生长模式这两者的相互作用，少有地没有将基底面位错完全地转换为刃型位错，有时形成同时具有基底面位错和刃型位错的性质的恶性的位错。该位错难以被其后的外延生长所转换，就这样行进至上层的漂移层(第3外延层43)。如果这样的位错存在于漂移层，则成为扩张层叠缺陷的起点，引起器件劣化。此处的“相对于台阶流的大的角度”，具体而言，是指台阶流方向与基底面位错的行进方向所成的角为50°以上。另外，所谓“同时具有基底面位错和刃型位错的性质的位错”，具体而言，为相对于基底面以10°以上且80°以下的角度行进的位错，多数以15°以上且50°以下的角度行进。
就本实施方式的外延基板3而言，为了减少同时具有基底面位错和刃型位错的性质的位错，是有效的。在基底面位错的转换率低的生长条件下形成第1外延层41。其转换率为不到95％，更优选为不到90％。能欧认为在这样的条件下的生长中二维核生长模式的出现率低，生长成分几乎全部由台阶流生长模式构成。此时，对于相对于台阶流具有大角度的基底面位错，通过与台阶流生长的相互作用，能够使位错的行进方向向台阶流方向弯曲。此时，在第1外延层41与第2外延层42的界面和第2外延层42中所存在的基底面位错与台阶流方向所成的角度优选成为±45°以下。通过基底面位错与台阶流方向所成的角度为±45°以下，在第2外延层42的形成时基底面位错变得难以受到来自台阶流生长模式和二维核生长模式这两者的相互作用，因此能够抑制形成同时具有基底面位错和刃型位错的性质的恶性的位错。另一方面，在基底面位错与台阶流方向所成的角度比±45°大的情况下，在第2外延层42的形成时基底面位错变得容易受到来自台阶流生长模式和二维核生长模式这两者的相互作用，不能有效地抑制恶性的位错的形成。
在基底面位错的转换率高的生长条件下形成第2外延层42。其转换率比98％大，更优选比99％大。因此，在第1外延层41中，能够将没有被转换的基底面位错大体上全部转换。即，就第2外延层42而言，可将第1外延层41中使位错的行进方向弯曲的基底面位错转换为刃型位错。如果第2外延层42中的基底面位错的转换率为98％以下，则基底面位错不能完全地转换，有可能引起器件劣化。
如上所述，根据本实施方式，对于在单晶基板10上所存在的具有相对于台阶流方向大角度的基底面位错，能够在第1外延层41使该基底面位错的行进方向向与台阶流方向平行的方向弯曲、在第2外延层42转换为刃型位错。由此，能够抑制将相对于台阶流方向具有大角度的基底面位错转换为同时具有刃型位错和基底面位错的性质的恶性的位错。
予以说明，就第1外延层41的膜厚而言，不受唯一地限定，从生产率的观点考虑，优选为0.01μm以上、30μm以下。就第1外延层41的浓度而言，不受唯一地限定，优选为1×1016cm-3以上、1×1019cm-3以下。另外，就第2外延层42的膜厚而言，不受唯一地限定，从生产率的观点考虑，优选为0.01μm以上、30μm以下。就第2外延层42的浓度而言，不受唯一地限定，优选为1×1016cm-3以上、1×1019cm-3以下。第1外延层41与第2外延层42的膜厚及浓度可彼此相同，也可不同。
本发明的本质在于使在单晶基板10上形成的外延层4为由基底面位错的转换率不同的多个外延层所构成的层叠结构，基本上，其效果并非因各层的杂质浓度而变化。不过，由各层间的杂质浓度之差所引起的应力使界面位错产生，因此优选在第1外延层41与第2外延层42之间不存在极端的杂质浓度差。另外，优选第1外延层41的杂质浓度比第2外延层42的杂质浓度高、第2外延层42的杂质浓度比第3外延层43的杂质浓度高。具体地，将第1外延层41的杂质浓度设为Na、将上述第2外延层42的杂质浓度设为Nb时，优选以满足0.01≤Nb/Na≤1的方式设定第1外延层41和第2外延层42的杂质浓度。通过以满足上述的条件的方式设定杂质浓度，能够有效地抑制由杂质浓度差所引起的应力。如果在不满足上述的条件的条件下设定第1外延层41及第2外延层42的杂质浓度，则第1外延层41与第2外延层42之间的杂质浓度差极度地变大，有效地抑制与其相伴所产生的应力变得困难。
另外，在构成外延层4的各层内，杂质浓度不需要为恒定，根据需要可使其在厚度方向上变化。例如，可使第1外延层41的下表面的杂质浓度与单晶基板10的杂质浓度为相同程度、随着第1外延层41的生长而慢慢地降低杂质浓度、使第1外延层41的上表面与第2外延层42的下表面的杂质浓度为相同程度。进而，可随着第2外延层42的生长而慢慢地降低杂质浓度，在第2外延层42的上表面与第3外延层43的下表面使杂质浓度为相同程度。通过这样做，由杂质浓度之差所引起的应力变得极小，能够抑制界面位错的产生，因此能够有效地得到本发明的效果。
接着，对本实施方式涉及的外延基板3的制造方法、即在单晶基板10上形成外延层4的方法进行说明。
就外延层4而言，能够在单晶基板10上使用CVD(Chemical Vapor Deposition；化学气相沉积)法来形成。在该CVD法中，能够将氢(H2)用于载气，将以甲硅烷(SiH4)及乙硅烷(Si2H6)为代表的含硅气体和以丙烷(C3H8)及甲烷(CH4)为代表的含碳气体用于原料气。另外，作为杂质的掺杂剂气体，添加氮(N2)。通过将单晶基板10设置于反应炉内，从1400℃加热到1800℃后，将这些载气、原料气及掺杂剂气体导入到反应炉中，由此能够在单晶基板10上使外延层4生长。此时，为了提高生长速度，可使用含有卤化物的气体。
但是，为了使外延层4为由第1外延层41、第2外延层42及第3外延层43构成的层叠结构，需要在各层的生长工序中改变生长条件。即，需要在单晶基板10上使用第1生长条件来使第1外延层41生长后、使用第2生长条件来使第2外延层42生长、进而使用第3生长条件来使第3外延层43生长。
如上所述，在碳化硅的外延生长中，为了使基底面位错的转换率变化，重要的是使生长时的二维核生长的出现率增减。就二维核生成的出现率而言，能够通过调整外延生长时的条件、具体而言C/Si比、生长温度、生长压力、生长速度、载气流量来控制。例如，通过降低含硅气体与含碳气体的供给流量比即C/Si比，能够抑制二维核生成，相反通过提高C/Si比，能够增大二维核生长的出现率。另外，生长温度越高，二维核生长的出现率越降低。
因此，对于第1生长条件、第2生长条件和第3生长条件而言，C/Si比、生长温度、生长压力及生长速度中的1个以上的条件不同。在使生长温度及生长压力变化的情况下，优选：在各层的生长工序之间，暂时停止原料气的供给，使其完全变化为所期望的生长温度及生长压力后，通过再次开始生长，转移至下一生长工序。这是由于：如果一边继续生长一边切换温度条件等，则由于热应力而形成界面位错等新的位错。
例如，首先，使用第一C/Si比、第1生长温度、第1生长速度、第1生长压力来使第1外延层41生长到所期望的膜厚，将原料气的供给中断。然后，在使其完全变化为第2生长温度及第2生长压力后，通过再次开始以成为第二C/Si比和第2生长速度的方式调整过的原料气的供给，开始第2外延层42的生长。然后，在第2外延层42达到所期望的膜厚时，再次停止原料气的供给。接着，在使其完全变化为第3生长温度和第3生长压力后，通过再次开始以成为第三C/Si比和第3生长温度的方式调整过的原料气的供给，使第3外延层43生长。
例如，通过使第二C/Si比比第一C/Si比高，能够调整二维核生长的出现率，能够使第1外延层41的基底面位错的转换率成为不到95％、使第2外延层42的基底面位错的转换率比98％大。另外，例如，通过使第2生长温度比第1生长温度低，能够调整二维核生长的出现率，能够使第1外延层41的基底面位错的转换率成为不到95％、使第2外延层42的基底面位错的转换率比98％大。进而，可同时使这2个参数变化，也可进一步使其他参数变化。
予以说明，就基底面位错的转换率而言，除了外延生长时的C/Si比、生长温度、生长速度、生长压力以外，还由于生长炉的结构等各种主要因素而变化，因此不能一概地对各层的生长条件进行限定。能够通过上述的外延基板的构成和碳化硅半导体装置的结构而充分地得到本发明的效果。
根据本实施方式涉及的外延基板3的制造方法，由于能够在同一炉内使构成外延层4的第1外延层41、第2外延层42及第3外延层43生长，因此能够在不大幅地降低生产量的情况下得到本发明涉及的外延基板3。另外，通过使第3生长速度比第1生长速度和第2生长速度快，能够进一步提高生产率。另外，通过在外延层4的各层的生长工序之间暂时停止原料气的供给来停止生长，能够抑制热应力，能够抑制界面位错等的产生。
在图2中，示出如下构成：外延层4为由第1外延层41、第2外延层42和第3外延层43构成的3层结构、将第1外延层41及第2外延层42作为缓冲层来使用、将第3外延层43作为漂移层11来使用。即，示出将器件结构形成于第3外延层43的构成。但是，外延层4可包含4个以上的层。
例如，图6为使外延层4形成为4层结构的外延基板3的例子。即，在图6中，外延层4具备：在单晶基板10上形成的第1外延层41、在第1外延层41上形成的第2外延层42、在第2外延层42上形成的第3外延层43、和在第3外延层43上形成的第4外延层44。
该情况下，将第4外延层44作为漂移层11来使用，在其中形成器件结构。另外，第3外延层43作为缓冲层来发挥作用。此时，可使第3外延层43的杂质浓度比第4外延层44高。这样，通过在成为漂移层11的第4外延层44下设置杂质浓度高的第3外延层43，能够使发生载流子的复合的区域与存在恶性的位错的区域的物理距离进行分开，能够抑制层叠缺陷的扩张。
以上，详细地说明了对于本实施方式涉及的碳化硅半导体装置及碳化硅外延基板的实施方式，但该实施方式例示本申请发明可适用的一个方面，本发明的应用范围并不限定于此。
即，就本发明而言，在其发明的范围内，可对实施方式酌情地进行变形、省略。
附图标记的说明
3外延基板、4外延层、10单晶基板、11漂移层、12栅极绝缘膜、13栅电极、14阱区域、15源极区域、16阱接触区域、17层间绝缘膜、19漏电极、41第1外延层、42第2外延层、43第3外延层、44第4外延层、411第1外延层的下表面、412第1外延层的上表面、421第2外延层的下表面、422第2外延层的上表面、30a～30e，31～31e基底面位错。

Claims (8)

1.一种碳化硅外延基板(3)，其特征在于，具备：
碳化硅单晶基板(10)、
在所述碳化硅单晶基板(10)上形成的第1外延层(41)、
在所述第1外延层(41)上形成的第2外延层(42)、和
在所述第2外延层(42)上形成的第3外延层(43)，
将在所述第1外延层(41)的下表面所存在的基底面位错设为a个时，在所述第2外延层(42)的上表面存在的基底面位错为a×0.001个以下，
所述第1外延层(41)中的基底面位错的转换率比所述第2外延层(42)中的基底面位错的转换率低。
2.根据权利要求1所述的碳化硅外延基板(3),其中，
所述第1外延层(41)中的基底面位错的转换率不到95％，
所述第2外延层(42)中的基底面位错的转换率比98％大。
3.根据权利要求1或2所述的碳化硅外延基板(3)，其中，所述第1外延层(41)及所述第2外延层(42)的杂质浓度为1×1016cm-3以上且1×1019cm-3以下。
4.根据权利要求1或2所述的碳化硅外延基板(3)，其中，将所述第1外延层(41)的杂质浓度设为Na、将所述第2外延层(42)的杂质浓度设为Nb时，满足0.01≤Nb/Na≤1。
5.根据权利要求1或2所述的碳化硅外延基板(3)，其中，在所述第1外延层(41)与所述第2外延层(42)的界面及所述第2外延层(42)中所存在的基底面位错与台阶流方向所成的角度为±45°以下。
6.一种碳化硅半导体装置，其包含根据权利要求1-5中任一项所述的碳化硅外延基板(3)。
7.根据权利要求6所述的碳化硅半导体装置，其中，将所述第1外延层(41)及所述第2外延层(42)作为缓冲层，将所述第3外延层(43)作为漂移层。
8.根据权利要求6所述的碳化硅半导体装置，其中，还具备：在所述第3外延层(43)上形成、杂质浓度比所述第3外延层(43)低的第4外延层(44)，
将所述第1外延层(41)、所述第2外延层(42)及所述第3外延层(43)作为缓冲层，将所述第4外延层(44)作为漂移层。
CN201780029769.8A 2016-05-20 2017-05-09 碳化硅外延基板及碳化硅半导体装置 Active CN109155239B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016101045 2016-05-20
JP2016-101045 2016-05-20
PCT/JP2017/017528 WO2017199792A1 (ja) 2016-05-20 2017-05-09 炭化珪素エピタキシャル基板および炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
CN109155239A CN109155239A (zh) 2019-01-04
CN109155239B true CN109155239B (zh) 2023-04-21

Family

ID=60325812

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780029769.8A Active CN109155239B (zh) 2016-05-20 2017-05-09 碳化硅外延基板及碳化硅半导体装置

Country Status (5)

Country Link
US (1) US10858757B2 (zh)
JP (1) JP6482732B2 (zh)
CN (1) CN109155239B (zh)
DE (1) DE112017002586B4 (zh)
WO (1) WO2017199792A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7023882B2 (ja) * 2019-02-04 2022-02-22 株式会社東芝 半導体装置の製造方法、基板の製造方法、半導体装置、基板、及び、基板の製造装置
JP2020170816A (ja) * 2019-04-05 2020-10-15 三菱電機株式会社 炭化珪素エピタキシャルウエハ、炭化珪素エピタキシャルウエハの製造方法、電力変換装置
WO2024075432A1 (ja) * 2022-10-06 2024-04-11 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4844330B2 (ja) 2006-10-03 2011-12-28 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2010512301A (ja) * 2006-12-12 2010-04-22 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 様々な基板上の（Ａｌ，Ｉｎ，Ｇａ，Ｂ）ＮのＭ面および半極性面の結晶成長
CN101802273B (zh) * 2007-09-12 2013-04-17 昭和电工株式会社 外延SiC单晶衬底及外延SiC单晶衬底的制造方法
JP2009088223A (ja) 2007-09-28 2009-04-23 Hitachi Cable Ltd 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
JP5458509B2 (ja) 2008-06-04 2014-04-02 日立金属株式会社 炭化珪素半導体基板
JPWO2010131571A1 (ja) * 2009-05-11 2012-11-01 住友電気工業株式会社 半導体装置
JP2011003825A (ja) * 2009-06-22 2011-01-06 Panasonic Corp 炭化珪素半導体素子及びその製造方法
JP5327154B2 (ja) * 2009-12-25 2013-10-30 住友電気工業株式会社 Ｉｉｉ族窒化物半導体レーザ素子、及びｉｉｉ族窒化物半導体レーザ素子を作製する方法
JP5343889B2 (ja) * 2010-02-19 2013-11-13 株式会社デンソー 炭化珪素基板の製造方法
JP4850960B2 (ja) 2010-04-07 2012-01-11 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
JP5958949B2 (ja) * 2011-05-26 2016-08-02 一般財団法人電力中央研究所 炭化珪素基板、炭化珪素ウェハ、炭化珪素ウェハの製造方法及び炭化珪素半導体素子
JP5888774B2 (ja) * 2011-11-18 2016-03-22 一般財団法人電力中央研究所 炭化珪素ウェハの製造方法
US9793355B2 (en) * 2012-11-30 2017-10-17 Lg Innotek Co., Ltd. Epitaxial wafer and switch element and light-emitting element using same
JP6122704B2 (ja) * 2013-06-13 2017-04-26 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法

Also Published As

Publication number Publication date
DE112017002586T5 (de) 2019-04-25
US20190145021A1 (en) 2019-05-16
CN109155239A (zh) 2019-01-04
WO2017199792A1 (ja) 2017-11-23
JPWO2017199792A1 (ja) 2018-10-04
US10858757B2 (en) 2020-12-08
JP6482732B2 (ja) 2019-03-13
DE112017002586B4 (de) 2021-04-22

Similar Documents

Publication Publication Date Title
US8203150B2 (en) Silicon carbide semiconductor substrate and method of manufacturing the same
US9722017B2 (en) Silicon carbide semiconductor device
US8426893B2 (en) Epitaxial substrate for electronic device and method of producing the same
KR102039389B1 (ko) 갈륨 질화물 나노와이어 기반의 전자 장치
CN107430993B (zh) 外延晶片的制造方法、外延晶片、半导体装置的制造方法以及半导体装置
US9165766B2 (en) Buffer layer structures suited for III-nitride devices with foreign substrates
US10186421B2 (en) Composite semiconductor substrate
US12009207B2 (en) Gallium nitride device for high frequency and high power applications
KR20120011059A (ko) 절연 게이트형 바이폴러 트랜지스터
JP2019152868A (ja) 半導体装置
US8704207B2 (en) Semiconductor device having nitride semiconductor layer
US11031238B2 (en) Silicon carbide stacked substrate and manufacturing method thereof
CN109155239B (zh) 碳化硅外延基板及碳化硅半导体装置
WO2018103269A1 (zh) 一种肖特基势垒整流器
WO2016092887A1 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP2016213473A (ja) 炭化珪素半導体装置
JP6945858B2 (ja) 炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置
KR101373403B1 (ko) 실리콘 기판상에 ⅲ-질화계 에피층을 성장하는 방법 및 그 반도체 기판
JP2006216576A (ja) 化合物半導体デバイス
CN116325092A (zh) 半导体器件及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant