JP6945858B2 - 炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置 - Google Patents

炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置 Download PDF

Info

Publication number
JP6945858B2
JP6945858B2 JP2018085782A JP2018085782A JP6945858B2 JP 6945858 B2 JP6945858 B2 JP 6945858B2 JP 2018085782 A JP2018085782 A JP 2018085782A JP 2018085782 A JP2018085782 A JP 2018085782A JP 6945858 B2 JP6945858 B2 JP 6945858B2
Authority
JP
Japan
Prior art keywords
silicon carbide
type
carbide epitaxial
single crystal
epitaxial wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018085782A
Other languages
English (en)
Other versions
JP2019189496A (ja
Inventor
恵子 升本
恵子 升本
武志 三谷
武志 三谷
数馬 江藤
数馬 江藤
児島　一聡
一聡 児島
智久 加藤
智久 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority to JP2018085782A priority Critical patent/JP6945858B2/ja
Priority to US16/224,882 priority patent/US20190333998A1/en
Publication of JP2019189496A publication Critical patent/JP2019189496A/ja
Application granted granted Critical
Publication of JP6945858B2 publication Critical patent/JP6945858B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/025—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02027—Setting crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

本発明は、炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置に関する。
電力の変換（直流・交流変換や電圧変換）や制御を担うパワーエレクトロニクスは、省エネルギー化のためのキーテクノロジーであると期待されている。
パワーエレクトロニクスはこれまでシリコン（Ｓｉ）により性能向上が図られてきたが、理論的に限界が見えてきたため、次世代材料として炭化珪素（ＳｉＣ）が注目されている。
炭化珪素（ＳｉＣ）はシリコン（Ｓｉ）に比べて、絶縁破壊電界強度が１０倍、バンドギャップが３倍等、優れた性能を有することから、炭化珪素単結晶基板を使用したＳｉＣパワーデバイスの高耐電圧化、低電力損失化が期待される。
ＳｉＣパワーデバイスは、炭化珪素単結晶基板上に炭化珪素エピタキシャル層を形成した炭化珪素エピタキシャルウェハ（ＳｉＣエピタキシャルウェハ）を用いて作製される。炭化珪素単結晶基板は、溶液法や昇華法等で作製した炭化珪素のバルク単結晶（インゴット）から加工して得られ、炭化珪素エピタキシャル層は、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）によって形成される。
炭化珪素単結晶基板は通常、ステップフロー成長で炭化珪素エピタキシャル層を形成可能とするために（０００１）面から所定のオフ角を付けたものが用いられる。以下では、オフ角を有する炭化珪素単結晶基板を単にオフ基板ということがある。
＜１１−２０＞方向のオフ基板が市販されているため、通常は＜１１−２０＞方向のオフ基板が用いられている（例えば、特許文献１〜４参照）。以下では、かかる炭化珪素単結晶基板を「＜１１−２０＞方向のオフ基板」ということがある。
一方、＜０１−１０＞方向のオフ基板を用いた炭化珪素エピタキシャルウェハについても報告がある（例えば、特許文献５、特許文献６参照）。
特許文献５には、オフ角のオフ方向が＜１１−２０＞方向に対して±５°以下の範囲内か、または＜０１−１０＞方向に対して±５°以下の範囲内にある炭化珪素基板を用いた炭化珪素エピタキシャルウェハが記載されている（例えば、請求項１参照）。
また、特許文献６には、オフ角のオフ方向が＜１１−２０＞方向または＜０１−１０＞方向である炭化珪素基板を用い、貫通転位の転位線の方向が［０００１］ｃ軸から所定の角度内にあり、エピタキシャル膜の不純物濃度の方が炭化珪素単結晶基板の不純物濃度よりも低くされ、かつ、エピタキシャル膜の不純物濃度が１×１０17ｃｍ-3以下とされている炭化珪素エピタキシャルウェハが記載されている（例えば、請求項１、段落００１６、段落００４３、参照）。
特許文献５及び特許文献６に開示されている発明では、＜１１−２０＞方向のオフ基板あるいは＜０１−１０＞方向のオフ基板のいずれかがその発明を実現すために必須というものではなく、いずれの基板も用いることができるというものである。
特開２０１７−１２４９７４号公報 特開２０１７−１３５４２４号公報 特開２０１７−１６８５６１号公報 特開２０１８−１８９９８号公報 特開２０１６−１３８０４０号公報 特開２０１６−５２９９４号公報 特開２０１５−１３０５２８号公報 特開２０１７−６５９５９号公報 特開２０１６−１７２６７４号公報
Materials Science Forum Vols.821-823 (2015) pp47-50. Journal of Crystal Growth 470 (2017) 154-158. Phys. Status Solidi B246 (2009) 1553.
これまで、ｎ型炭化珪素単結晶基板へのＳｉＣエピタキシャル成長や、比較的高抵抗率のｐ型炭化珪素単結晶基板へのＳｉＣエピタキシャル成長では、＜１１−２０＞方向のオフ基板を用いてきたが、品質について特に大きな問題はなかった。
一方、ｐ型炭化珪素単結晶基板については低抵抗化が困難であったため、低抵抗率のｐ型炭化珪素単結晶基板上にＳｉＣエピタキシャル成長させた炭化珪素エピタキシャルウェハについては検討されてこなかった（例えば、特許文献７参照）。
近年、低抵抗率のｐ型炭化珪素単結晶基板が研究・実験レベルで作製されるようになってきた（例えば、昇華法を用いたものは特許文献８、非特許文献１、非特許文献２参照、溶液法を用いたものは特許文献９参照）。
ＳｉＣパワーデバイスは、耐電圧が１ｋＶ領域の中耐電圧領域、耐電圧が５ｋＶ領域の高耐電圧領域と進んできたが、上述の通り、低抵抗率のｐ型炭化珪素単結晶基板が入手可能になり、耐電圧が１０ｋＶ以上の超高耐電圧領域のｎチャンネルＳｉＣ−ＩＧＢＴの本格的な研究が始まりつつある。ｎチャンネルＳｉＣ−ＩＧＢＴの実現には、低抵抗率のｐ型炭化珪素バルク成長と低抵抗率のｐ型炭化珪素単結晶基板上のｎ型ＳｉＣエピタキシャル成長が重要な要素である。
なお、１０ｋＶ以上の超高耐電圧パワーデバイス（超高耐電圧領域）では、耐電圧１ｋＶ領域のパワーデバイスに比べれば、エピタキシャル層の膜厚が１桁以上厚い、いわゆる厚膜（１００μｍ以上）のエピタキシャル層が必要になる。
本発明者は、低抵抗率のｐ型炭化珪素単結晶基板を用いて、ｎ型ＳｉＣエピタキシャル成長を行い、ｎチャンネルＳｉＣ−ＩＧＢＴに用いることが可能な炭化珪素エピタキシャルウェハを作製し、その評価を行うことによって、かかる炭化珪素エピタキシャルウェハにおける課題を見出し、その課題を解決して本発明を完成させた。
本発明は、低抵抗率のｐ型炭化珪素単結晶基板を用いて高品質な炭化珪素エピタキシャルウェハ及びその製造方法、並びに炭化珪素半導体装置を提供することを目的とする。
本発明の代表的なものを例示すれば以下の通りである。
（１）本発明の第１の態様に係る炭化珪素エピタキシャルウェハは、（０００１）面に対してオフ角を持つ第１主面を有し、抵抗率が０．４Ωｃｍ未満のｐ型４Ｈ−ＳｉＣ単結晶基板と、前記ｐ型４Ｈ−ＳｉＣ単結晶基板の前記第１主面上に設けられた炭化珪素エピタキシャル層と、を備え、前記オフ角のオフ方向が＜０１−１０＞方向である。
（２）本発明の第２の態様に係る炭化珪素エピタキシャルウェハは、（０００１）面に対してオフ角を持つ第１主面を有し、Ａｌのドーピング濃度が３×１０１９ｃｍ−３より大きいｐ型４Ｈ−ＳｉＣ単結晶基板と、前記ｐ型４Ｈ−ＳｉＣ単結晶基板の前記第１主面上に設けられた炭化珪素エピタキシャル層と、を備え、前記オフ角のオフ方向が＜０１−１０＞方向である。
（３）上記態様において、前記炭化珪素エピタキシャル層の界面転位密度が１０ｃｍ−１以下であってもよい。
（４）上記態様において、前記第１主面は、（０００１）Ｓｉ面であってもよい。
（５）上記態様において、前記炭化珪素エピタキシャル層はｎ型であってもよい。
（６）本発明の第３の態様に係る炭化珪素半導体装置は、上記態様の炭化珪素エピタキシャルウェハを用いたものである。
本発明の炭化珪素エピタキシャルウェハによれば、低抵抗率のｐ型炭化珪素単結晶基板を用いて高品質な炭化珪素エピタキシャルウェハを提供できる。
本発明の第１実施形態にかかる炭化珪素エピタキシャルウェハ１０を模式的に示した断面図である。 本発明の第２実施形態にかかる炭化珪素エピタキシャルウェハ２０を模式的に示した断面図である。 ｐ型４Ｈ−ＳｉＣ単結晶基板の作製方法・条件が異なる炭化珪素エピタキシャルウェハについて、ｐ型４Ｈ−ＳｉＣ単結晶基板のＡｌのドーピング濃度と抵抗率との関係、及び、２５０ｃｍ−１以上の高密度の界面転位の存在の有無（ない場合には○、ある場合には×）を示すグラフである。 溶液法で得られた＜１１−２０＞方向に４°オフのｐ型４Ｈ−ＳｉＣ単結晶基板を用いて得られた炭化珪素エピタキシャルウェハについて、回折ベクトル［−１−１２８］における、２ｍｍ×２ｍｍの範囲の反射トポグラフ像である。 ＜０１−１０＞方向に４°オフのｐ型４Ｈ−ＳｉＣ単結晶基板を用いた以外は、図４に反射トポグラフ像を示した炭化珪素エピタキシャルウェハと同様の条件で作製した炭化珪素エピタキシャルウェハについての反射トポグラフ像である。 本発明の一実施形態にかかる炭化珪素半導体装置１００を模式的に示した断面図である。 本発明の炭化珪素半導体装置の製造方法を説明するための断面模式図である。 本発明の炭化珪素半導体装置の製造方法を説明するための断面模式図である。 本発明の炭化珪素半導体装置の製造方法を説明するための断面模式図である。
以下、本実施形態について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、本発明の効果を奏する範囲で適宜変更して実施することが可能である。
（炭化珪素エピタキシャルウェハ）
図１は、本発明の第１実施形態にかかる炭化珪素エピタキシャルウェハ１０を模式的に示した断面図である。
炭化珪素エピタキシャルウェハ１０は、（０００１）面に対してオフ角を持つ第１主面１ａを有し、抵抗率が０．４Ωｃｍ未満のｐ型４Ｈ−ＳｉＣ単結晶基板１と、ｐ型４Ｈ−ＳｉＣ単結晶基板１の第１主面１ａ上に設けられた炭化珪素エピタキシャル層２と、を備え、オフ角のオフ方向が＜０１−１０＞方向である。第２主面１ｂは炭化珪素エピタキシャル層２が設けられていない面である。
＜ｐ型４Ｈ−ＳｉＣ単結晶基板＞
炭化珪素（ＳｉＣ）は多くの結晶多形を有するが、本発明の基板は４Ｈ−ＳｉＣ基板である。
４Ｈ−ＳｉＣ単結晶基板としては、溶液法や昇華法等で作製した炭化珪素バルク結晶から切り出した４Ｈ−ＳｉＣ単結晶基板を用いることができる。
また、ｐ型４Ｈ−ＳｉＣ単結晶基板１としては、ｎ型４Ｈ−ＳｉＣ単結晶基板上にｐ型４Ｈ−ＳｉＣエピタキシャル膜が形成されたものでもよい。
ｐ型４Ｈ−ＳｉＣ単結晶基板１のオフ方向は＜０１−１０＞方向である。
＜０１−１０＞方向は本発明の効果を奏する限り、ずれが許容される。限定するものではないが、目安をいえば、＜０１−１０＞方向に対して±５°以下の範囲内であればよく、＜０１−１０＞方向に対して±３°以下の範囲内であれば、より好ましく、＜０１−１０＞方向に対して±１°以下の範囲内であれば、さらに好ましい。
ｐ型４Ｈ−ＳｉＣ単結晶基板１は、抵抗率が０．４Ωｃｍ未満であるが、好ましくは０．２Ωｃｍ以下であり、より好ましくは０．１Ωｃｍ以下であり、さらに好ましくは０．０５Ωｃｍ以下である。限定するものではないが、下限の目安を示すと、０．０２Ωｃｍである。
ｐ型４Ｈ−ＳｉＣ単結晶基板のオフ角としてはいずれのオフ角のものも用いることもできるが、コスト削減の観点からはオフ角が小さいもの例えば、０°超え８°以下のものが好ましい。
ｐ型を付与するためのアクセプタ不純物としては例えば、アルミニウム（Ａｌ）または硼素（Ｂ）を用いることができる。なお、ｐ型ＳｉＣ単結晶基板では結晶多形の制御等のためにアクセプタとドナーの両方の不純物を添加するコドープというテクニックが使用され、アクセプタ不純物アルミニウム（Ａｌ）とドナー不純物窒素（Ｎ）が同時に添加されることがある（非特許文献２）。この場合にはアクセプタ不純物をドナー不純物よりも高い濃度とすることで、ＳｉＣ単結晶基板はｐ型とされる。
不純物濃度は、ｐ型４Ｈ−ＳｉＣ単結晶基板の抵抗率を０．４Ωｃｍ未満にする濃度である。
ｐ型４Ｈ−ＳｉＣ単結晶基板の厚さとしては特に限定するものではないが、例えば、２００μｍ以上７００μｍ以下であり、好ましくは３００μｍ以上６００μｍ以下とすることができる。
４度オフ基板としては３５０μｍの厚みのものを用いることが多いが、５００μｍ厚のものも市販されている。
＜炭化珪素エピタキシャル層＞
炭化珪素エピタキシャル層の膜厚は特に限定するものではないが、目安を例示すれば、０．２μｍ以上５００μｍ以下とすることできる。また、本発明の炭化珪素エピタキシャルウェハをＩＧＢＴ等の耐圧が１０ｋＶ以上のＳｉＣデバイスに用いる場合、いわゆる厚膜（１００μｍ以上）であることが好ましい。高耐圧のパワーデバイスに適した炭化珪素エピタキシャルウェハとするためである。
このエピ膜の最適な膜厚はデバイスの耐電圧の設計仕様に応じて決まり、超高耐電圧のデバイスについては１５０μｍ、２００μｍ、２５０μｍ程度が必要となる。
上限を例示すれば、エピタキシャル成長の難しさの観点で５００μｍ程度が挙げられる。
炭化珪素エピタキシャル層は、ｐ型４Ｈ−ＳｉＣ単結晶基板のＳｉ面及びＣ面のいずれに形成することもできるが、Ｓｉ面に形成するのが好ましい。
本発明の炭化珪素エピタキシャルウェハをＩＧＢＴ等の耐圧が１０ｋＶ以上のＳｉＣデバイスに用いる場合、ｐ型４Ｈ−ＳｉＣ単結晶基板と炭化珪素エピタキシャル層の合計厚さ（すなわち、炭化珪素エピタキシャルウェハの厚さ）は４５０μｍ以上とすることができる。
例えば、ｐ型４Ｈ−ＳｉＣ単結晶基板の厚さが３５０μｍでかつ炭化珪素エピタキシャル層の厚さが１００μｍの場合が相当する。
本発明の炭化珪素エピタキシャルウェハをＩＧＢＴ等の耐圧が１０ｋＶ以上のＳｉＣデバイスに用いる場合、ｐ型４Ｈ−ＳｉＣ単結晶基板と炭化珪素エピタキシャル層の合計厚さ（すなわち、炭化珪素エピタキシャルウェハの厚さ）は６００μｍ以上とすることができる。
例えば、ｐ型４Ｈ−ＳｉＣ単結晶基板の厚さが３５０μｍでかつ炭化珪素エピタキシャル層の厚さが２５０μｍの場合が相当する。
ｐ型４Ｈ−ＳｉＣ単結晶基板の外径は特に限定するものではないが、目安を例示すれば７５ｍｍ以上とすることができる。
図２は、本発明の第２実施形態にかかる炭化珪素エピタキシャルウェハ２０を模式的に示した断面図である。
炭化珪素エピタキシャルウェハ２０は、（０００１）面に対してオフ角を持つ第１主面１１ａを有し、Ａｌのドーピング濃度が３×１０１９ｃｍ−３より大きいｐ型４Ｈ−ＳｉＣ単結晶基板１１と、ｐ型４Ｈ−ＳｉＣ単結晶基板１の第１主面１１ａ上に設けられた炭化珪素エピタキシャル層１２と、を備え、オフ角のオフ方向が＜０１−１０＞方向である。
第２主面１１ｂは炭化珪素エピタキシャル層２が設けられていない面である。
ｐ型４Ｈ−ＳｉＣ単結晶基板１１は、Ａｌのドーピング濃度が３×１０１９ｃｍ−３より大きいが、好ましくは６×１０１９ｃｍ−３以上であり、より好ましくは１×１０２０ｃｍ−３以上であり、さらに好ましくは２×１０２０ｃｍ−３以上である。限定するものではないが、上限の目安を示すと、６×１０２０ｃｍ−３である。
炭化珪素エピタキシャルウェハ２０において、第１実施形態にかかる炭化珪素エピタキシャルウェハ１０と同様な点は説明を省略する。
＜ｐ型４Ｈ−ＳｉＣ単結晶基板の作製方法による比較＞
（１）溶液法低抵抗率ｐ型基板、及びそれを用いた炭化珪素エピタキシャルウェハ
Ｓｉ−Ａｌ溶媒を用いた溶液法で成長させたＡｌのドーピング濃度が６×１０１９ｃｍ−３、抵抗率０．１８Ωｃｍ、＜１１−２０＞方向に４°オフのｐ型４Ｈ−ＳｉＣ単結晶基板（厚さ：３５０μｍ）を用いて、Ｓｉ面上にＣＶＤ法を用いてｎ型ＳｉＣエピタキシャル成長を行い、炭化珪素エピタキシャルウェハを作製した。エピタキシャル成長は成長温度１５７０℃〜１５８０℃、成長圧力２．７ｋＰａ、Ｃ／Ｓｉ比０．８、成長速度１５μｍ／ｈの条件で行い、炭化珪素エピタキシャル層の膜厚は２０μｍであり、炭化珪素エピタキシャル層のキャリア濃度は５×１０１４ｃｍ−３であった。炭化珪素エピタキシャル層はｎ型とされ、狙いのキャリア濃度となるように窒素（Ｎ）をドープした。以下では、この場合の基板を溶液法低抵抗率ｐ型基板ということがあり、また、炭化珪素エピタキシャルウェハを溶液法低抵抗率ｐ型基板使用の炭化珪素エピタキシャルウェハということがある。
（２）昇華法低抵抗率ｐ型基板、及びそれを用いた炭化珪素エピタキシャルウェハ
昇華法で成長させた、Ａｌのドーピング濃度が１×１０２０ｃｍ−３、抵抗率０．１３Ωｃｍ、＜１１−２０＞方向に４°オフのｐ型４Ｈ−ＳｉＣ単結晶基板（厚さ：３５０μｍ）を用いて、Ｓｉ面上にＣＶＤ法を用いてｎ型ＳｉＣエピタキシャル成長を行い、炭化珪素エピタキシャルウェハを作製した。エピタキシャル成長の条件、炭化珪素エピタキシャル層の膜厚、及び、炭化珪素エピタキシャル層のキャリア濃度は上記（１）の炭化珪素エピタキシャルウェハと同様にした。以下では、この場合の基板を昇華法低抵抗率ｐ型基板ということがあり、また、炭化珪素エピタキシャルウェハを昇華法低抵抗率ｐ型基板使用の炭化珪素エピタキシャルウェハということがある。
（３）昇華法高抵抗率ｐ型基板、及びそれを用いた炭化珪素エピタキシャルウェハ
昇華法で成長させた、Ａｌのドーピング濃度が３×１０１９ｃｍ−３、抵抗率０．４Ωｃｍ、＜１１−２０＞方向に４°オフのｐ型４Ｈ−ＳｉＣ単結晶基板（厚さ：３５０μｍ）を用いて、Ｓｉ面上にＣＶＤ法を用いてｎ型ＳｉＣエピタキシャル成長を行い、炭化珪素エピタキシャルウェハを作製した。エピタキシャル成長の条件、炭化珪素エピタキシャル層の膜厚、及び、炭化珪素エピタキシャル層のキャリア濃度は上記（１）の炭化珪素エピタキシャルウェハと同様にした。以下では、この場合の基板を昇華法高抵抗率ｐ型基板ということがあり、また、炭化珪素エピタキシャルウェハを昇華法高抵抗率ｐ型基板使用の炭化珪素エピタキシャルウェハということがある。
図３に、溶液法低抵抗率ｐ型基板使用の炭化珪素エピタキシャルウェハ（図３中のＢ）、昇華法低抵抗率ｐ型基板使用の炭化珪素エピタキシャルウェハ（図３中のＡ）、及び、昇華法高抵抗率ｐ型基板使用の炭化珪素エピタキシャルウェハ（図３中のＣ）について、ｐ型４Ｈ−ＳｉＣ単結晶基板のＡｌのドーピング濃度と抵抗率との関係、及び、２５０ｃｍ−１以上の高密度の界面転位の存在の有無（ない場合には○、ある場合には×）を示すグラフである。ＳｉＣエピタキシャル層中の界面転位の密度は７５０ｎｍロングパスフィルタを用いたフォトルミネッセンス（ＰＬ）像によって評価した。
Ａｌのドーピング濃度と抵抗率とは相関があり、Ａｌのドーピング濃度が高くなるとキャリアが増えて抵抗率が下がり、Ａｌのドーピング濃度が低くなるとキャリアが減って抵抗率が上がる。
溶液法低抵抗率ｐ型基板使用の炭化珪素エピタキシャルウェハ（図３中のＢ）、昇華法低抵抗率ｐ型基板使用の炭化珪素エピタキシャルウェハ（図３中のＡ）、及び、昇華法高抵抗率ｐ型基板使用の炭化珪素エピタキシャルウェハ（図３中のＣ）のそれぞれの界面転位密度はそれぞれ、２５０ｃｍ−１、２５０ｃｍ−１、０ｃｍ−１であった。
ここで、ＳｉＣ単結晶基板と炭化珪素エピタキシャル層の界面に界面転位が存在すると、エピタキシャル層中に基底面転位を伴う転位ハーフループが発生する。エピタキシャル層中に基底面転位を伴う転位ハーフループが発生し、デバイスの駆動領域に基底面転位が存在すると、通電によって基底面転位が積層欠陥に拡張し、ＳｉＣデバイスの信頼性に悪影響を与える。そのため、一般に界面転位を低減しつつエピタキシャル成長を行う技術が必要になる。
図３に基づくと、２５０ｃｍ−１以上の高密度の界面転位の発生の有無には、基板の作製方法によらず、Ａｌのドーピング濃度、及び、抵抗率の閾値が存在することがわかる。
図３に基づくと、Ａｌのドーピング濃度の閾値は３〜６×１０１９ｃｍ−３にあり、抵抗率の閾値は０．２〜０．４Ωｃｍにある。
本発明者は、従来用いられてきた、低濃度Ａｌドープ（例えば、３×１０１９ｃｍ−３以下）あるいは高抵抗率（例えば、０．４Ωｃｍ以上）のｐ型４Ｈ−ＳｉＣ単結晶基板を使用した炭化珪素エピタキシャルウェハでは高密度の界面転位の発生はなかったが、高濃度Ａｌドープ（例えば、３×１０１９ｃｍ−３より大）あるいは低抵抗率（例えば、０．４Ωｃｍ未満）のｐ型４Ｈ−ＳｉＣ単結晶基板を使用した炭化珪素エピタキシャルウェハでは、高密度の界面転位が発生することを初めて見出した。
このような新規な知見は、最近になって低抵抗率のｐ型炭化珪素単結晶基板が入手可能になったことで初めて得られたものである。
本発明者は、この新規な課題を解決するために鋭意検討を進めた結果、本発明の炭化珪素エピタキシャルウェハに想到したものである。
高密度の界面転位の存在の原因を検討する。
ｐ型４Ｈ−ＳｉＣ単結晶基板の成長方法によらず、Ａｌのドープ濃度に支配されることを考慮すると、従来の低濃度Ａｌドープの高抵抗率のｐ型４Ｈ−ＳｉＣ単結晶基板とｎ型エピタキシャル膜と比べて、高濃度にＡｌを添加された低抵抗率のｐ型４Ｈ−ＳｉＣ単結晶基板とｎ型エピタキシャル膜とは格子定数差や熱膨張係数差が増大したことによって、成長界面での応力が大きくなったことが一因であると推測される。
一方、ＳｉＣ単結晶基板内の基底面転位のバーガースベクトルとオフ方向とが平行なときに、ＳｉＣ単結晶基板内の基底面転位がＳｉＣエピタキシャル層に伝搬しやすい、すなわち、ＳｉＣエピタキシャル層中で貫通刃状転位に変換しにくいという報告がある（非特許文献３参照）。
ＳｉＣ単結晶基板内の基底面転位のバーガースベクトルは＜１１−２０＞方向であるから、本発明者は、＜０１−１０＞方向にオフ角を有する低抵抗率のｐ型４Ｈ−ＳｉＣ単結晶基板を用いて作製した炭化珪素エピタキシャルウェハを評価することとした。
＜ｐ型４Ｈ−ＳｉＣ単結晶基板のオフ方向による比較＞
図４に、上記（１）の炭化珪素エピタキシャルウェハについて、回折ベクトル［−１−１２８］における、２ｍｍ×２ｍｍの範囲の反射トポグラフ像を示す。
図４において、オフ方向と直交する方向に直線状に伸びているコントラストの明るい線が界面転位である。
像全面に高密度な界面転位が存在していることがわかる。界面転位の密度は２５０ｃｍ−１（視野内に５０本）であった。
図５に、＜０１−１０＞方向に４°オフのｐ型４Ｈ−ＳｉＣ単結晶基板を用いた以外は、図４に反射トポグラフ像を示した炭化珪素エピタキシャルウェハと同様の条件で作製した炭化珪素エピタキシャルウェハ（以下、＜０１−１０＞方向のオフ基板使用の炭化珪素エピタキシャルウェハということがある）について、回折ベクトル［−１−１２８］における、２ｍｍ×２ｍｍの範囲の反射トポグラフ像を示す。
オフ方向と直交する方向に直線状に伸びているコントラストの明るい線が界面転位である。
図４に比べると、界面転位の密度は激減していることがわかる。界面転位の密度は１０ｃｍ−１（視野内に２本）であった。
これは、基板内の基底面転位のバーガースベクトル＜１１−２０＞とオフ方向が平行にならない＜０１−１０＞方向のオフ基板を用いることにより、エピタキシャル成長界面において基底面転位から貫通刃状転位への変換が促進され、界面転位密度が激減したものと考えられる。
以上の通り、本発明者が見出した、高濃度Ａｌドープ（例えば、３×１０１９ｃｍ−３より大）あるいは低抵抗率（例えば、０．４Ωｃｍ未満）のｐ型４Ｈ−ＳｉＣ単結晶基板を使用した炭化珪素エピタキシャルウェハにおける、高密度の界面転位の発生の課題は、＜１１−２０＞方向のオフ基板に替えて、＜０１−１０＞方向のオフ基板を用いることによって、解決できることがわかった。
（炭化珪素半導体装置）
図６は、本発明の一実施形態にかかる炭化珪素半導体装置１００を模式的に示した断面図である。
炭化珪素半導体装置１００は、プレーナゲート構造を有するｎチャネルＳｉＣ−ＩＧＢＴであり、炭化珪素エピタキシャルウェハＳＷを用いて作製されている。
炭化珪素半導体装置１００は、ｐ型炭化珪素単結晶基板１０１と、ｎ型エピタキシャル層１０２と、ボディ領域１０３と、エミッタ領域１０４と、ｐ+領域１０５と、ゲート絶縁膜１０８と、ゲート電極１０９と、層間絶縁膜１１０と、エミッタコンタクト電極１１２と、エミッタ配線１１３と、コレクタ電極１１４とを有する。
ｐ型炭化珪素単結晶基板１０１、ボディ領域１０３およびｐ+領域１０５の各々はｐ型を有し、ｎ型エピタキシャル層１０２およびエミッタ領域１０４の各々はｎ型を有する。エミッタ領域１０４の不純物濃度はｎ型エピタキシャル層１０２の不純物濃度よりも高い。ｐ+領域１０５の不純物濃度はボディ領域１０３の不純物濃度よりも高い。ボディ領域１０３は、ｎ型エピタキシャル層１０２の上に設けられている。エミッタ領域１０４は、ボディ領域１０３によってｎ型エピタキシャル層１０２から隔てられるようにボディ領域１０３の上に設けられている。ｐ+領域１０５は、エミッタ領域１０４と接するようにボディ領域１０３の上に設けられている。
ゲート絶縁膜１０８は、ｎ型エピタキシャル層１０２とエミッタ領域１０４とをつなぐようにボディ領域１０３の上に設けられている。ゲート絶縁膜１０８は、好ましくは酸化膜であり、例えば酸化珪素膜である。ゲート電極１０９は、ゲート絶縁膜１０８の上に設けられている。ゲート電極１０９は、導電体から作られており、例えば、不純物が添加されたポリシリコン、またはＡｌから作られている。
エミッタコンタクト電極１１２はエミッタ領域１０４およびｐ+領域１０５の各々の上に設けられている。エミッタコンタクト電極１１２は、エミッタ領域１０４およびｐ+領域１０５の各々にオーミックに接続された電極であり、好ましくはシリサイドから作られており、たとえばニッケルシリサイドから作られている。エミッタ配線１１３は、エミッタコンタクト電極１１２および層間絶縁膜１１０の各々の上に設けられている。層間絶縁膜１１０は、ゲート電極１０９とエミッタ配線１１３との間を電気的に絶縁するように設けられている。層間絶縁膜１１０は、たとえば酸化珪素膜である。
コレクタ電極１１４はｐ型炭化珪素単結晶基板１０１の底面側に設けられている。コレクタ電極１１４は、ｐ型炭化珪素単結晶基板１０１にオーミックに接続された電極であり、好ましくはシリサイドから作られており、たとえばニッケルシリサイドから作られている。
（炭化珪素半導体装置の製造方法）
本発明の炭化珪素半導体装置は公知の成膜手段を用いて製造できる。
図６に示した炭化珪素半導体装置１００を例として、本発明の炭化珪素半導体装置の製造方法を図７〜図９を用いて説明する。
まず、図７に示すように、ｐ型４Ｈ−ＳｉＣ単結晶基板１０１とｐ型４Ｈ−ＳｉＣ単結晶基板１０１の第１主面上に設けられた炭化珪素エピタキシャル層１０２Aとを備え、オフ角のオフ方向が＜０１−１０＞方向である、本発明の炭化珪素エピタキシャルウェハＳＷを準備する。炭化珪素エピタキシャルウェハＳＷは例えば、図１に示した炭化珪素エピタキシャルウェハ１０あるいは図２に示した炭化珪素エピタキシャルウェハ２０である。
次に、図８に示すように、炭化珪素エピタキシャル層１０２Aにイオン注入によって、ｐ型を有するボディ領域１０３と、ボディ領域１０３によってドリフト層１０２から隔てられるようにボディ領域１０３の上に設けられｎ型を有するエミッタ領域１０４とを形成する。また、ボディ領域１０３の上にｐ+領域１０５が形成する。ドリフト層１０２は、炭化珪素エピタキシャル層１０２Aにおいて、ボディ領域１０３、エミッタ領域１０４およびｐ+領域１０５を除く領域である。
次に、図９に示すように、ゲート絶縁膜１０８を形成し、次いでゲート絶縁膜１０８上にゲート電極１０９を形成し、次いで、層間絶縁膜１１０を形成する。さらに、例えば、ＲＩＥによって、エミッタコンタクト電極１１２を形成すべき領域に対応する層間絶縁膜１１０およびゲート絶縁膜１０８を除去する。この層間絶縁膜１１０およびゲート絶縁膜１０８が除去された領域上にエミッタコンタクト電極１１２を形成する。さらに、エミッタ配線１１３を形成すると、炭化珪素半導体装置１００が得られる。
１、１１ ｐ型４Ｈ−ＳｉＣ単結晶基板
１ａ、１１ａ 第１主面
１ｂ、１１ｂ 第２主面
２、１２ 炭化珪素エピタキシャル層
１０、２０、ＳＷ 炭化珪素エピタキシャルウェハ
１００ 炭化珪素半導体装置

Claims (6)

  1. （０００１）面に対してオフ角を持つ第１主面を有し、抵抗率が０．４Ωｃｍ未満のｐ型４Ｈ−ＳｉＣ単結晶基板と、
    前記ｐ型４Ｈ−ＳｉＣ単結晶基板の前記第１主面上に設けられた炭化珪素エピタキシャル層と、を備え、
    前記オフ角のオフ方向が＜０１−１０＞方向である、炭化珪素エピタキシャルウェハ。
  2. （０００１）面に対してオフ角を持つ第１主面を有し、Ａｌのドーピング濃度が３×１０１９ｃｍ−３より大きいｐ型４Ｈ−ＳｉＣ単結晶基板と、
    前記ｐ型４Ｈ−ＳｉＣ単結晶基板の前記第１主面上に設けられた炭化珪素エピタキシャル層と、を備え、
    前記オフ角のオフ方向が＜０１−１０＞方向である、炭化珪素エピタキシャルウェハ。
  3. 前記炭化珪素エピタキシャル層の界面転位密度が１０ｃｍ−１以下である、請求項１又は２のいずれかに記載の炭化珪素エピタキシャルウェハ。
  4. 前記第１主面は、（０００１）Ｓｉ面である、請求項１〜３のいずれか一項に記載の炭化珪素エピタキシャルウェハ。
  5. 前記炭化珪素エピタキシャル層はｎ型である、請求項１〜４のいずれか一項に記載の炭化珪素エピタキシャルウェハ。
  6. 請求項１〜５のいずれか一項に記載の炭化珪素エピタキシャルウェハを用いた炭化珪素半導体装置。
JP2018085782A 2018-04-26 2018-04-26 炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置 Active JP6945858B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018085782A JP6945858B2 (ja) 2018-04-26 2018-04-26 炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置
US16/224,882 US20190333998A1 (en) 2018-04-26 2018-12-19 Silicon carbide epitaxial wafer and silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018085782A JP6945858B2 (ja) 2018-04-26 2018-04-26 炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
JP2019189496A JP2019189496A (ja) 2019-10-31
JP6945858B2 true JP6945858B2 (ja) 2021-10-06

Family

ID=68291630

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018085782A Active JP6945858B2 (ja) 2018-04-26 2018-04-26 炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置

Country Status (2)

Country Link
US (1) US20190333998A1 (ja)
JP (1) JP6945858B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7282214B2 (ja) * 2020-01-24 2023-05-26 日本碍子株式会社 希土類含有ＳｉＣ基板及びＳｉＣエピタキシャル層の製法
WO2024117953A1 (en) * 2022-11-28 2024-06-06 Kiselkarbid I Stockholm Ab Production of silicon carbide epitaxial wafers

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5285202B2 (ja) * 2004-03-26 2013-09-11 一般財団法人電力中央研究所 バイポーラ型半導体装置およびその製造方法
JP2013049609A (ja) * 2011-08-31 2013-03-14 Rohm Co Ltd ＳｉＣエピタキシャルウエハおよびそれを用いたＳｉＣ半導体素子
JP6189261B2 (ja) * 2014-07-07 2017-08-30 株式会社東芝 半導体装置およびその製造方法
JP5910801B1 (ja) * 2014-08-01 2016-04-27 住友電気工業株式会社 エピタキシャルウエハおよびその製造方法
JP2016157762A (ja) * 2015-02-24 2016-09-01 株式会社東芝 半導体装置及びその製造方法
JP6584857B2 (ja) * 2015-08-11 2019-10-02 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP2019189496A (ja) 2019-10-31
US20190333998A1 (en) 2019-10-31

Similar Documents

Publication Publication Date Title
US8203150B2 (en) Silicon carbide semiconductor substrate and method of manufacturing the same
US20200270766A1 (en) Silicon carbide epitaxial substrate and silicon carbide semiconductor device
JP6058170B2 (ja) 炭化珪素半導体装置
JP5344037B2 (ja) 炭化珪素基板および半導体装置
KR102039389B1 (ko) 갈륨 질화물 나노와이어 기반의 전자 장치
JP4185215B2 (ja) ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
JP4844330B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
WO2011046021A1 (ja) 炭化珪素基板の製造方法および炭化珪素基板
JP2007095858A (ja) 化合物半導体デバイス用基板およびそれを用いた化合物半導体デバイス
JP6264768B2 (ja) 半導体構造物、半導体装置及び該半導体構造物の製造方法
CN110301034A (zh) 碳化硅层叠基板及其制造方法
WO2016092887A1 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP6945858B2 (ja) 炭化珪素エピタキシャルウェハ及び炭化珪素半導体装置
EP3022772B1 (en) Enhanced gate dielectric for a field effect device with a trenched gate
JP6482732B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP2007250693A (ja) ＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置
JP2009081269A (ja) 縦型窒化物半導体デバイス及びその製造方法
KR20160044676A (ko) 탄화규소 기판의 제조방법
JP2006216576A (ja) 化合物半導体デバイス
JP2006237125A (ja) バイポーラ型半導体装置の運転方法およびバイポーラ型半導体装置
JP2020068241A (ja) 半導体装置、基板、及び、半導体装置の製造方法
JP2009070935A (ja) 窒化物半導体装置

Legal Events

Date Code Title Description
A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A80

Effective date: 20180521

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201028

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210817

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210908

R150 Certificate of patent or registration of utility model

Ref document number: 6945858

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150