CN107430993B - 外延晶片的制造方法、外延晶片、半导体装置的制造方法以及半导体装置 - Google Patents

外延晶片的制造方法、外延晶片、半导体装置的制造方法以及半导体装置 Download PDF

Info

Publication number
CN107430993B
CN107430993B CN201680019145.3A CN201680019145A CN107430993B CN 107430993 B CN107430993 B CN 107430993B CN 201680019145 A CN201680019145 A CN 201680019145A CN 107430993 B CN107430993 B CN 107430993B
Authority
CN
China
Prior art keywords
dopant
layer
buffer layer
epitaxial wafer
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680019145.3A
Other languages
English (en)
Other versions
CN107430993A (zh
Inventor
土田秀一
宮泽哲哉
米泽喜幸
加藤智久
児岛一聪
俵武志
大月章弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN107430993A publication Critical patent/CN107430993A/zh
Application granted granted Critical
Publication of CN107430993B publication Critical patent/CN107430993B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/32—Carbides
    • C23C16/325—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

提供一种抑制外延生长层的厚度、并且即使以大电流进行双极动作也有效地抑制从衬底上的外延生长层与衬底的界面扩展的带状堆垛层错的产生的外延晶片。外延晶片的制造方法包括以下步骤：在碳化硅的衬底之上，添加用于决定导电型的主掺杂物并且以比主掺杂物的掺杂浓度低的掺杂浓度来添加用于捕获少数载流子的副掺杂物，来外延生长以碳化硅为主成分的缓冲层，该缓冲层用于促进从耐压维持层向衬底的方向流动的少数载流子的捕获和消灭，该缓冲层的电阻比耐压维持层的电阻低(S1～S5)；以及在缓冲层之上外延生长耐压维持层。

Description

外延晶片的制造方法、外延晶片、半导体装置的制造方法以及 半导体装置
技术领域
本发明涉及一种外延晶片(epitaxial wafer)的制造方法、外延晶片、半导体装置的制造方法以及半导体装置，特别涉及一种制造使用碳化硅半导体的外延晶片的技术。
背景技术
在衬底上使碳化硅(SiC)外延生长而得到的外延晶片中，存在很多晶体缺陷、位错，认为它们对SiC半导体装置的特性造成了不良影响。特别是，在使半导体装置进行双极动作时，外延生长层中的基面位错(BPD)扩展为堆垛层错，使得电流难以流过，由此使半导体装置的导通电压上升，导致产生“双极劣化”。
BPD以数百～数千个/cm2的密度存在于衬底。其中很多BPD在外延生长中被变换为贯通刃型位错(TED)，但是剩余的BPD贯通至表面，扩展为三角形的堆垛层错而成为问题。关于该问题，通过对外延生长条件下工夫等，变换的效率上升，使得几乎全部BPD均被变换，由此该问题得以改善。然而，近年来，有报告指出堆垛层错扩展为带状，其成为面向进行双极动作的SiC半导体装置的实用化的新问题(参照非专利文献1。)。
在非专利文献1中，作为带状堆垛层错扩展的原因，列举了半导体衬底中的电子-空穴的复合，为了抑制该复合，公开了以下对策：使在半导体装置的半导体衬底之上外延生长而成的缓冲层变厚，由此防止向半导体衬底过剩地注入空穴。然而，厚的缓冲层的成膜会导致因外延生长的生产效率(throughput)下降引起的成本增大、因缺陷密度增加引起的成品率下降和外延晶片的电阻增大，因此并不理想。因此，需要一种以最小限度的缓冲层的厚度来防止带状堆垛层错的对策。
非专利文献1：J.J.Sumakeris及其他，“双极型SiC半导体装置的正向电压稳定化的方法(Approaches to Stabilizing the Forward Voltage of Bipolar SiCDevices)”，(美国)，Materials Science Forum，在线第457-460卷，2004年，p.1113-1116
发明内容
发明要解决的问题
本发明是着眼于上述问题而完成的，其目的在于提供如下一种外延晶片的制造方法、外延晶片、半导体装置的制造方法以及半导体装置：抑制外延生长层的厚度，并且，即使以大电流进行双极动作也有效地抑制从衬底上的外延生长层与衬底的界面扩展的带状堆垛层错的产生。
用于解决问题的方案
为了解决上述问题，本发明所涉及的外延晶片的制造方法的某个方式的要点在于，在具备碳化硅的衬底和耐压维持层的外延晶片的制造方法中，包括以下步骤：在衬底之上，添加用于决定导电型的主掺杂物并且以比主掺杂物的掺杂浓度低的掺杂浓度来添加用于捕获少数载流子的副掺杂物，来外延生长以碳化硅为主成分的缓冲层，该缓冲层用于促进从耐压维持层向衬底的方向流动的少数载流子的捕获和消灭，该缓冲层的电阻比耐压维持层的电阻低；以及在缓冲层之上外延生长耐压维持层。
另外，本发明所涉及的外延晶片的制造方法的其它方式的要点在于，在具备碳化硅的衬底和耐压维持层的外延晶片的制造方法中，包括以下步骤：在衬底之上，一边添加用于决定导电型的主掺杂物，一边外延生长以碳化硅为主成分的单晶层；以使得掺杂浓度低于主掺杂物的掺杂浓度的剂量来对单晶层注入用于捕获少数载流子的副掺杂物的离子；使离子活性化，来由单晶层形成缓冲层，该缓冲层用于促进从耐压维持层向衬底的方向流动的少数载流子的捕获和消灭，该缓冲层的电阻比耐压维持层的电阻低；以及在缓冲层之上外延生长耐压维持层。
另外，本发明所涉及的外延晶片的某个方式的要点在于，在具备碳化硅的衬底和耐压维持层的外延晶片中，具备以碳化硅为主成分的缓冲层，该缓冲层设置于衬底与耐压维持层之间，添加有用于决定导电型的主掺杂物以及用于捕获少数载流子且掺杂浓度比主掺杂物的掺杂浓度低的副掺杂物，该缓冲层用于促进从耐压维持层向衬底的方向流动的少数载流子的捕获和消灭，该缓冲层的电阻比耐压维持层的电阻低。
另外，本发明所涉及的半导体装置的制造方法的某个方式的要点在于，在使用采用上述的某个方式所涉及的外延晶片的制造方法来制造出的、具备碳化硅的衬底和耐压维持层的外延晶片的半导体装置的制造方法中，包括以下工序：在第一导电型的耐压维持层的上部的一部分形成第二导电型的半导体区。
另外，本发明所涉及的半导体装置的制造方法的其它方式的要点在于，在使用采用上述的其它方式所涉及的外延晶片的制造方法来制造出的、具备碳化硅的衬底和耐压维持层的外延晶片的半导体装置的制造方法中，包括以下工序：在第一导电型的耐压维持层的上部的一部分形成第二导电型的半导体区。
另外，本发明所涉及的半导体装置的某个方式的要点在于，在使用上述的某个方式所涉及的具备碳化硅的衬底和耐压维持层的外延晶片的半导体装置中，具备设置于第一导电型的耐压维持层的上部的一部分的第二导电型的半导体区。
发明的效果
因而，根据本发明所涉及的外延晶片的制造方法、外延晶片、半导体装置的制造方法以及半导体装置，能够抑制外延生长层的厚度，并且，即使以大电流进行双极动作也能够有效地抑制从衬底上的外延生长层与衬底的界面扩展的带状堆垛层错的产生。
附图说明
图1是说明第一实施方式所涉及的外延晶片的制造方法的流程图。
图2的(a)是在主掺杂物和副掺杂物的设定中使用的杂质元素的组合模式的一例，图2的(b)是在主掺杂物和副掺杂物的设定中使用的杂质元素的组合模式的其它例。
图3是表示主掺杂物的掺杂浓度与少数载流子寿命之间的关系的图表。
图4是表示缓冲层的厚度与带状堆垛层错的产生频度之间的关系的图表。
图5是表示少数载流子寿命与带状堆垛层错的产生频度之间的关系的图表。
图6是表示少数载流子寿命的温度依赖性的图表。
图7是说明第一实施方式所涉及的半导体装置的制造方法的工序截面图(其1)。
图8是说明第一实施方式所涉及的半导体装置的制造方法的工序截面图(其2)。
图9是说明第一实施方式所涉及的半导体装置的制造方法的工序截面图(其3)。
图10是拍摄比较例所涉及的外延晶片中产生的堆垛层错的光致发光而得到的俯视图。
图11是说明第二实施方式所涉及的外延晶片的制造方法的流程图。
具体实施方式
下面说明本发明的第一及第二实施方式。在下面的附图的记载中，对相同或类似的部分标注相同或类似的标记。其中，应该注意的是，附图是示意性的，厚度与平面尺寸的关系、各装置、各构件的厚度的比例等与实际的不同。因而，应该参酌下面的说明来判定具体的厚度、尺寸。另外，在附图相互之间也包括彼此的尺寸的关系、比例不同的部分，这是理所当然的。
另外，下面的说明中的“左右”、“上下”的方向只是为了便于说明的定义，并不对本发明的技术思想进行限定。因此，例如，如果将纸面旋转90度则“左右”与“上下”的叫法被互换，如果将纸面旋转180度则“左”变为“右”、“右”变为“左”，这是理所当然的。另外，在本说明书和附图中，标记有n或p的区、层分别表示在该区、层中电子或空穴为多数载流子。另外，附记于n或p的+和-分别表示是与未附记+和-的半导体区相比杂质浓度相对高或相对低的半导体区。
<第一实施方式>
(外延晶片的制造方法)
参照图1的流程图来说明第一实施方式所涉及的外延晶片的制造方法。
首先准备由SiC构成的衬底并输送到外延生长炉内(步骤S1)。接着，向炉内导入氢(H2)气体，调整为1300Pa～40000Pa左右的压力，之后使温度上升到1600℃～1700℃(步骤S2)。之后，进行SiC原料气体的导入(步骤S3)、包含用于决定导电型的主掺杂物的主掺杂物气体的导入(步骤S4)、包含用于捕获少数载流子的副掺杂物的副掺杂物气体的导入(步骤S5)。步骤S3～S5既可以是同时的，或者也可以将时刻错开，例如使步骤S5比S4略晚进行等。到此为止，在衬底之上形成以SiC为主成分的缓冲层，该缓冲层用于促进从耐压维持层向衬底的方向流动的少数载流子的捕获和消灭。
接着，停止副掺杂物气体的供给，对SiC原料气体、主掺杂物气体的流量进行调整使得形成耐压维持层(步骤S6)。由此，在缓冲层之上形成耐压维持层，该耐压维持层的电阻比缓冲层的电阻高。即，缓冲层和耐压维持层被构成为缓冲层的电阻比耐压维持层的电阻低。之后，在进行降温、惰性气体置换(步骤S7)之后，将晶片(衬底)输出到炉外(步骤S8)。上述内容是连续地形成缓冲层和耐压维持层的情况，但是也可能存在将缓冲层和耐压维持层分开形成的情况。此时进行以下处理：在步骤S1～S5之后进行步骤S7～S8来形成缓冲层，之后进行与步骤S1～S4、S7～S8分别等效的处理来形成耐压维持层。如以上那样制造出第一实施方式所涉及的外延晶片。
作为第一实施方式中的主掺杂物与副掺杂物的组合模式，例如如图2的(a)所示，在将形成施主能级的杂质元素氮(N)选作主掺杂物的情况下，作为成为副掺杂物的杂质元素，能够从铝(Al)、硼(B)、钒(V)、钛(Ti)、铁(Fe)以及铬(Cr)等中选择至少一种以上。
另外，如图2的(b)所示，在将形成受主能级的杂质元素Al选作主掺杂物的情况下，作为成为副掺杂物的杂质元素，能够从N、B、V、Ti、Fe以及Cr等中选择至少一种以上。
期望的是，副掺杂物的掺杂浓度比主掺杂物的掺杂浓度低、且为1×1014cm-3左右以上且小于5×1018cm-3左右。在副掺杂物的掺杂浓度小于1×1014cm-3左右的情况下，少数载流子的捕获不充分，无法有效地防止带状堆垛层错的产生。另一方面，在副掺杂物的掺杂浓度为主掺杂物的掺杂浓度以下但是为5×1018cm-3左右以上的情况下，掺杂浓度过高，外延层中的电阻增加、绝缘击穿电场下降等问题变大。
另外，如图3的图表所示可知，主掺杂物的掺杂浓度越高，则少数载流子的寿命越短。特别是，掺杂浓度为1×1017cm-3数量级水平的区中的少数载流子的寿命为700ns左右、1000ns左右，与此相对，在掺杂浓度为1×1018cm-3左右以上的高浓度区，少数载流子的寿命变为约300ns左右以下，非常短。推测这是由于俄歇复合机制(auger recombinationmechanism)所引起的。
另一方面，当主掺杂物的掺杂浓度为1×1019cm-3左右以上时，容易产生双肖克利(Double Shockley)型的堆垛层错。因此，期望的是，主掺杂物的掺杂浓度为1×1018cm-3左右以上且小于1×1019cm-3左右。
在图4中所采用的pin二极管的缓冲层中，以使得约250℃下的少数载流子寿命为120ns左右的方式，提高了主掺杂物的掺杂浓度，改变了n型的缓冲层的厚度。
另外，在pin二极管的缓冲层之上层叠了用于维持半导体装置的耐压的n-型的耐压维持层，作为高电阻的外延层而成膜。耐压维持层的厚度为约10μm，杂质元素的掺杂浓度为约1×1016cm-3左右。
另外，在耐压维持层的上部的一部分，将Al作为杂质元素来进行了离子注入，形成p型的阳极区。设定为阳极区的厚度为约0.3μm、Al的掺杂浓度为约1×1020cm-3左右的箱形分布(box profile)。另外，在阳极区的上表面以成膜的方式设置有阳极电极，并且，在衬底的下表面以成膜的方式设置有阴极电极，该衬底在背面侧形成n型的阴极区。另外，为了提高pin二极管的端部的耐压，向耐压维持层的上部的阳极区的周围进行了Al的离子注入，来进一步形成了浓度比阳极区的浓度低的p型的半导体区，使得具备结终端(JTE)结构。
如图4所示可知，外延晶片的缓冲层的厚度越厚，则带状堆垛层错的产生频度越低。根据图4的结果，在少数载流子寿命为120ns左右的情况下，为了使带状堆垛层错的产生为零(zero)，缓冲层的厚度至少为10μm以上，为了进一步提高可靠性，期望缓冲层的厚度为15μm以上。
但是，如果使缓冲层的厚度变厚，则外延生长时的成膜过程的成本增大。因此，本发明人们进行研究的结果是，尝试进一步缩短少数载流子寿命，来尝试使形成带状堆垛层错的产生频度为零的变化点的缓冲层的厚度小。然后得到了以下见解：在例如将厚度抑制为5μm左右以下来进行缓冲层的成膜的情况下，也能够使带状堆垛层错的产生频度显著下降。图5的图表中示出了基于该见解进行的实验结果的一例。
图5中示出了以下结果：在外延晶片设置将厚度设为约5μm、且以改变少数载流子寿命的方式成膜的缓冲层，向将该外延晶片用作半导体晶片而得到的pin二极管以600A/cm2进行1小时左右的通电，来调查了少数载流子寿命与带状堆垛层错的产生频度之间的相关性。
如图5所示可知，越缩短少数载流子寿命，则带状堆垛层错的产生频度越低。特别是，在少数载流子寿命为100ns以下的情况下，带状堆垛层错的产生频度为零。作为缩短少数载流子寿命的方法，能够列举出提高主掺杂物的浓度的方法，但是存在产生之前叙述的双肖克利(Double Shockley)型堆垛层错的担忧，因此难以充分地缩短少数载流子寿命。因此，笔者们通过提高形成深能级的副掺杂物的浓度来得到了100ns以下的短的少数载流子寿命。通过这样，笔者们实现了以5μm左右的实用性的膜厚的缓冲层来防止带状堆垛层错的产生。从原理上来说，少数载流子寿命越短，则能够使缓冲层膜厚越薄，但是当薄至0.1μm以下时，膜厚的控制变难。作为缓冲层膜厚，期望的是0.1μm以上且5μm以下左右。
在日本专利第4364945号公报中示出了：在外延生长时导入形成复合中心的杂质，以缩短少数载流子寿命。然而，经发明人们探讨的结果判明了以下情况：当设为150℃左右以上的高温时，以往的利用复合中心得到的少数载流子寿命的降低效果变弱，少数载流子寿命变长。例如如图6的图表中的○符号的数据点所例示的那样，在使作为主掺杂物的N的浓度为5×1017cm-3左右时的外延晶片的情况下，少数载流子寿命在温度为150℃时超过40ns，在温度为250℃时进一步达到170ns以上。
另一方面，判明了以下情况：在发明人们提出的将主掺杂物的浓度提高到1×1018cm-3左右以上的方法中，如图6中的菱形的数据点所示，即使在150℃左右以上的高温下也能够确保短的少数载流子寿命。菱形的数据点所示的外延晶片是使作为主掺杂物的N的浓度为5×1018cm-3左右而得到的。另外，即使温度为150℃，少数载流子寿命也停留在20ns左右，并且即使温度进一步上升到250℃，也能够将少数载流子寿命抑制为小于60ns。认为这是由于，利用复合中心的复合机制在高温下变得无法有效地起作用，另一方面，发明人们所提出的方法利用了俄歇复合机制，温度依赖性小。
(半导体装置的制造方法)
接着，以制造pin二极管的情况为例，参照图7～图9来说明第一实施方式所涉及的半导体装置的制造方法。
首先，准备如图7的截面图所示那样的外延晶片来作为半导体晶片。在图7中例示了具有3层结构的外延晶片，该3层结构是：作为阴极区的n+型的由SiC构成的衬底21；设置于该衬底21之上的高浓度的n+型的缓冲层22；以及设置于该缓冲层22之上的低浓度的n-型的耐压维持层23。耐压维持层23作为pin二极管的本征半导体层(i层)发挥功能。
接着，如图8的截面图所示那样，在耐压维持层23的与缓冲层22相反的一侧的表面，例如通过离子注入法来注入呈p型的Al离子，并且在注入后实施规定的活性化处理，来在耐压维持层23的上部的一部分形成高浓度的p+型的阳极区24。阳极区24相当于本发明的“第二导电型的半导体区”。此外，在图8中，例示了以下情况的pin二极管：为了在阳极区24的周围的耐压维持层23的上部形成JTE结构，进一步注入Al离子，来形成浓度比阳极区24的浓度低的p型的半导体区25、25。
接着，如图9的截面图所示那样，利用镍(Ni)等在阳极区24的上表面进行阳极电极27的成膜，并且将形成背面侧的衬底21作为阴极区，在阴极区的下表面进行阴极电极26的成膜。通过参照图7～图9来说明的一系列工序，能够制造出在阴极侧具有缓冲层22的pin二极管来作为半导体装置。
根据第一实施方式所涉及的半导体装置的制造方法，利用外延晶片的缓冲层22来积极地促进少数载流子的捕获，由此能够制作出以下的半导体装置：能够抑制缓冲层22的厚度，并且能够有效地抑制在以大电流进行双极动作时从缓冲层22与衬底21的界面扩展的带状堆垛层错的产生。
实施例1
接着，说明使用了第一实施方式所涉及的半导体装置的制造方法的实施例1。首先，将由直径
Figure GDA0001421224210000091
为3英寸的SiC衬底构成的衬底21装入外延生长装置之中，该SiC衬底是对由偏向<11-20>方向4°的n+型的4H-SiC构成的衬底21的Si面进行化学机械研磨(CMP)而得到的。然后，在温度为约1680℃且压力为10.3kPa左右的环境中，作为原料气体，以约1.69×102Pa·m3/s(约100slm)的流量导入H2，以约143.65×10-3Pa·m3/s(约85sccm)的流量导入甲硅烷(SiH4)，以约38.87×10-3Pa·m3/s(约23sccm)的流量导入丙烷(C3H8)，以约84.5×10-3Pa·m3/s(约50sccm)的流量导入氮(N2)，以约16.9×10-3Pa·m3/s(约10sccm)的流量导入三乙基硼(C6H15B)，来进行了30分钟左右的SiC的单晶层的外延生长。N是主掺杂物，B是副掺杂物。
然后，在衬底21的Si面侧使外延生长层以约5μm的厚度成膜，来形成了以掺杂浓度5×1018cm-3左右添加了N、以掺杂浓度1×1015cm-3左右添加了B的缓冲层22。即，在实施例1中，在外延生长装置的内侧，控制N和B各自的掺杂浓度且将N和B并行地同时添加到SiC的单晶层，来外延生长出缓冲层22。
接着，在将缓冲层22的外延生长条件中的SiH4变更为流量约312.65×10-3Pa·m3/s(约185sccm)、将C3H8变更为流量约116.61×10-3Pa·m3/s(约69sccm)、以及将N2变更为流量约8.45×10-3Pa·m3/s(约5sccm)并且其它原料气体的导入条件相同的条件下，进行了7小时左右的SiC的单晶层的外延生长。然后，在缓冲层22之上外延生长出厚度约120μm的、以掺杂浓度1×1014cm-3左右添加了N的耐压维持层23。
然后，在耐压维持层23的上部的一部分，以Al为杂质元素进行了离子注入，来形成了阳极区24，该阳极区24设定为厚度为约0.3μm、掺杂浓度为约1×1020cm-3左右的箱形分布。另外，在阳极区24的上表面进行了阳极电极27的成膜，并且在衬底21的下表面进行了阴极电极26的成膜。另外，为了提高半导体装置的端部的耐压，在耐压维持层23的上部的阳极区24的周围进行了Al的离子注入，进一步形成了浓度比阳极区24的浓度低的p型的半导体区25、25，制造出多个具备JTE结构的pin二极管。
此外，通过调节主掺杂物和副掺杂物的掺杂浓度，将缓冲层22的250℃下的少数载流子寿命控制并设定为50ns。然后，向各个pin二极管以600A/cm2进行了1小时左右的通电实验，来调查了带状堆垛层错的产生频度。
经通电实验的结果获知：在实施例1所涉及的pin二极管中，即使缓冲层22是5μm左右的厚度，也完全不产生带状堆垛层错，能够适当地兼顾缓冲层22的厚度的抑制以及作为产品的pin二极管的质量的提高。
(比较例)
另一方面，作为比较例，准备了未通过调节主掺杂物、副掺杂物的掺杂浓度来控制少数载流子寿命的pin二极管。然后，使比较例所涉及的pin二极管进行与实施例1的情况同样的通电实验来进行双极动作，之后剥离阳极电极，在室温下使用420nm附近的带通滤波器对外延晶片进行了光致发光的测定。其结果，在比较例所涉及的pin二极管中，如图10的俯视图中发白的大致梯形的区域所示那样，观察到从缓冲层22与衬底21的界面扩展的带状堆垛层错SFb。在图10中示出了以下状态：跨外延晶片的上下两端长长地延伸的带状堆垛层错SFb与三角形堆垛层错SFt1、SFt2一起发光。
<第二实施方式>
第二实施方式中的主掺杂物与副掺杂物的组合模式以及各自的浓度与第一实施方式的情况相同。
(外延晶片的制造方法)
接着，基于图11来说明第二实施方式所涉及的外延晶片的制造方法。
首先，进行图1的步骤S1～S4、S7～S8(步骤Sa)，来制作在衬底21上形成有仅掺杂了主掺杂物的缓冲层22的晶片(基底衬底)。之后，使用离子注入装置对该晶片实施副掺杂物的离子注入(步骤S9～S11)。接着，使用活性化热处理装置来进行该晶片的热处理，使所注入的离子活性化(步骤S12～S14)。之后进行图1的步骤S1～S4、S7～S8，形成耐压维持层23(步骤Sb)。上述内容是在离子注入之后接着实施活性化热处理的情况，但是也可以在形成耐压维持层23后实施活性化热处理。此时，在步骤Sb之后实施S12～S14。如以上那样制造第二实施方式所涉及的外延晶片。
(半导体装置的制造方法)
第二实施方式所涉及的半导体装置的制造方法与参照图7～图9说明的第一实施方式所涉及的半导体装置的制造方法相同，因此省略重复说明。根据第二实施方式所涉及的半导体装置的制造方法，与第一实施方式所涉及的半导体装置的制造方法同样地，能够制作出以下半导体装置：能够抑制缓冲层22的厚度，并且能够有效地抑制在以大电流进行双极动作时从缓冲层22与衬底21的界面扩展的带状堆垛层错的产生。
实施例2
接着，说明使用了第二实施方式所涉及的半导体装置的制造方法的实施例2。将由直径
Figure GDA0001421224210000111
为3英寸的SiC衬底构成的衬底21装入外延生长装置之中，该SiC衬底是对由偏向<11-20>方向4°的n+型的4H-SiC构成的衬底21的Si面进行化学机械研磨(CMP)而得到的。然后，在温度为约1680℃且压力为10.3kPa左右的环境中，作为原料气体，以约1.69×102Pa·m3/s(约100slm)的流量导入H2，以约143.65×10-3Pa·m3/s(85sccm)的流量导入SiH4，以约38.87×10-3Pa·m3/s(约23sccm)的流量导入C3H8，以约84.5×10-3Pa·m3/s(约50sccm)的流量导入N2，来进行了30分钟左右的SiC的单晶层的外延生长，使单晶层以约5μm的厚度成膜。N是主掺杂物。
接着，将进行了SiC的单晶层的成膜的衬底21输送到离子注入装置，固定在注入室的内部，以7×1011cm-2左右的剂量向单晶层注入V离子。V是副掺杂物。之后，对衬底21实施用于活性化的热处理来形成了缓冲层22，在该缓冲层22中，V的掺杂浓度比主掺杂物的掺杂浓度低，在1×1014cm-3左右以上且小于5×1018cm-3左右的范围内添加了V。
接着，与实施例1的情况同样地，在将缓冲层22的外延生长条件中的SiH4变更为流量约312.65×10-3Pa·m3/s(约185sccm)、将C3H8变更为流量约116.61×10-3Pa·m3/s(约69sccm)、以及将N2变更为流量约8.45×10-3Pa·m3/s(约5sccm)并且其它原料气体的导入条件相同的条件下，进行了7小时左右的SiC的单晶层的外延生长。然后，在缓冲层22之上外延生长出厚度约120μm的、以掺杂浓度1×1014cm-3左右添加了N的耐压维持层23。
然后，在耐压维持层23的上部的一部分，以Al为杂质元素进行了离子注入，来形成了p+型的阳极区24，该阳极区24设定为厚度为约0.3μm、掺杂浓度为约1×1020cm-3左右的箱形分布。另外，在阳极区24的上表面进行了阳极电极27的成膜，并且在衬底21的下表面进行了阴极电极26的成膜。另外，为了提高半导体装置的端部的耐压，在耐压维持层23的上部的阳极区24的周围进行了Al的离子注入，进一步形成了浓度比阳极区24的浓度低的p型的半导体区25，制造出多个具备JTE结构的pin二极管。
此外，通过调节主掺杂物和副掺杂物的掺杂浓度，将缓冲层22的250℃下的少数载流子寿命控制并设定为80ns。然后，向各个pin二极管以600A/cm2进行了1小时左右的通电实验，来调查了带状堆垛层错的产生频度。
经通电实验的结果获知：在使用离子注入来形成缓冲层22的实施例2所涉及的pin二极管中，即使缓冲层22是5μm左右的厚度，也完全不产生带状堆垛层错，与实施例1的情况同样地，能够适当地兼顾缓冲层22的厚度的抑制以及作为产品的pin二极管的质量的提高。
另外，在第一及第二实施方式所涉及的半导体装置的制造方法中，以pin二极管为例来进行了说明，但是作为半导体装置，并不限定于pin二极管。例如，也可以是在pn结之间不夹持i层或能够近似为i层的程度的低浓度的半导体层的“pn二极管”、或者如齐纳二极管、隧道二极管那样的“p+n+二极管”等。
并且，本发明能够应用于双极型晶体管、IGBT、晶闸管等各种进行双极动作的半导体装置或者将它们集成化为单片的半导体集成电路等。在图7～图9中，例示了在n+型的衬底21之上具备n+型的缓冲层22和n-型的耐压维持层23的半导体装置，但是不限定于此，例如也可以是在p+型的衬底之上设置有p+型的缓冲层和n-型的耐压维持层的结构。
另外，也能够应用于在发射极-基极之间等使用SiC与禁带宽度同SiC的禁带宽度不同的半导体材料的异质结的异质结双极型晶体管(HBT)等。并且，即使在应用于如MOSFET那样的单极型器件的情况下也是，由于在开关动作时MOSFET的体二极管中流过正向电流，因此如果应用本发明，则对抑制带状堆垛层错的产生是有效的。
另外，在图10中，作为带状堆垛层错，例示了俯视时上底和下底呈直线状的形态，但是本发明对于防止具有其它形态的带状堆垛层错的产生也是有效的。例如能够防止矩形的带状堆垛层错、或者矩形且矩形的长边为锯齿状那样的带状堆垛层错、或者与梯形的高度或矩形的短边相当的带的宽度不固定的带状堆垛层错等各种形态的带状堆垛层错的产生。
如以上那样，本发明包括上述中没有记载的各种实施方式等，并且本发明的技术范围仅由根据上述的说明而适当的权利要求书所涉及的发明技术特征来决定。
附图标记说明
21：衬底(阴极区)；22：缓冲层；23：耐压维持层；24：阳极区(半导体区)；25：p型的半导体区；26：阴极电极；27：阳极电极；SFb：带状堆垛层错；SFt1、SFt2：三角形堆垛层错。

Claims (10)

1.一种外延晶片的制造方法，所述外延晶片具备碳化硅的衬底和耐压维持层，所述外延晶片的制造方法的特征在于，包括以下步骤：
在所述衬底之上，添加用于决定导电型的主掺杂物并且以比所述主掺杂物的掺杂浓度低的掺杂浓度来添加用于捕获少数载流子的副掺杂物，来外延生长以碳化硅为主成分的缓冲层，该缓冲层用于促进从所述耐压维持层向所述衬底的方向流动的所述少数载流子的捕获和消灭，该缓冲层的电阻比所述耐压维持层的电阻低；以及
在所述缓冲层之上外延生长所述耐压维持层，
其中，所述主掺杂物为氮时，所述副掺杂物包括钒、钛、铁、铬中的至少一种，
所述主掺杂物为铝时，所述副掺杂物包括硼、钒、钛、铁、铬中的至少一种，
其中，以1.0×1018cm-3以上且小于1.0×1019cm-3的掺杂浓度来添加所述主掺杂物。
2.根据权利要求1所述的外延晶片的制造方法，其特征在于，
将所述缓冲层形成为0.1μm以上且5μm以下的厚度。
3.根据权利要求2所述的外延晶片的制造方法，其特征在于，
以作为比所述主掺杂物的掺杂浓度低的浓度的、1.0×1014cm-3以上且小于5.0×1018cm-3的范围内的掺杂浓度来添加所述副掺杂物。
4.根据权利要求3所述的外延晶片的制造方法，其特征在于，
将所述主掺杂物的添加和所述副掺杂物的添加同时进行。
5.根据权利要求3所述的外延晶片的制造方法，其特征在于，
在进行了所述主掺杂物的添加之后，添加所述副掺杂物。
6.一种外延晶片的制造方法，所述外延晶片具备碳化硅的衬底和耐压维持层，所述外延晶片的制造方法的特征在于，包括以下步骤：
在所述衬底之上，一边添加用于决定导电型的主掺杂物，一边外延生长以碳化硅为主成分的单晶层；
以使得掺杂浓度低于所述主掺杂物的掺杂浓度的剂量来对所述单晶层注入用于捕获少数载流子的副掺杂物的离子；
使所述离子活性化，来由所述单晶层形成缓冲层，该缓冲层用于促进从所述耐压维持层向所述衬底的方向流动的所述少数载流子的捕获和消灭，该缓冲层的电阻比所述耐压维持层的电阻低；以及
在所述缓冲层之上外延生长所述耐压维持层，
其中，所述主掺杂物为氮时，所述副掺杂物包括钒、钛、铁、铬中的至少一种，
所述主掺杂物为铝时，所述副掺杂物包括硼、钒、钛、铁、铬中的至少一种，
其中，以1.0×1018cm-3以上且小于1.0×1019cm-3的掺杂浓度来添加所述主掺杂物。
7.一种外延晶片，具备碳化硅的衬底和耐压维持层，该外延晶片的特征在于，
具备以碳化硅为主成分的缓冲层，该缓冲层设置于所述衬底与所述耐压维持层之间，添加有用于决定导电型的主掺杂物以及用于捕获少数载流子且掺杂浓度比所述主掺杂物的掺杂浓度低的副掺杂物，该缓冲层用于促进从所述耐压维持层向所述衬底的方向流动的所述少数载流子的捕获和消灭，该缓冲层的电阻比所述耐压维持层的电阻低，
其中，所述主掺杂物为氮时，所述副掺杂物包括钒、钛、铁、铬中的至少一种，
所述主掺杂物为铝时，所述副掺杂物包括硼、钒、钛、铁、铬中的至少一种，
其中，以1.0×1018cm-3以上且小于1.0×1019cm-3的掺杂浓度来添加所述主掺杂物。
8.一种使用外延晶片的半导体装置的制造方法，该外延晶片是采用根据权利要求1所述的外延晶片的制造方法来制造出的，该外延晶片具备碳化硅的衬底和耐压维持层，所述半导体装置的制造方法的特征在于，包括以下工序：
在第一导电型的所述耐压维持层的上部的一部分形成第二导电型的半导体区。
9.一种使用外延晶片的半导体装置的制造方法，该外延晶片是采用根据权利要求6所述的外延晶片的制造方法来制造出的，该外延晶片具备碳化硅的衬底和耐压维持层，所述半导体装置的制造方法的特征在于，包括以下工序：
在第一导电型的所述耐压维持层的上部的一部分形成第二导电型的半导体区。
10.一种半导体装置，使用根据权利要求7所述的具备碳化硅的衬底和耐压维持层的外延晶片，所述半导体装置的特征在于，
具备设置于第一导电型的所述耐压维持层的上部的一部分的第二导电型的半导体区。
CN201680019145.3A 2015-10-30 2016-10-28 外延晶片的制造方法、外延晶片、半导体装置的制造方法以及半导体装置 Active CN107430993B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015214758A JP6706786B2 (ja) 2015-10-30 2015-10-30 エピタキシャルウェハの製造方法、エピタキシャルウェハ、半導体装置の製造方法及び半導体装置
JP2015-214758 2015-10-30
PCT/JP2016/082115 WO2017073749A1 (ja) 2015-10-30 2016-10-28 エピタキシャルウェハの製造方法、エピタキシャルウェハ、半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
CN107430993A CN107430993A (zh) 2017-12-01
CN107430993B true CN107430993B (zh) 2021-02-05

Family

ID=58631569

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680019145.3A Active CN107430993B (zh) 2015-10-30 2016-10-28 外延晶片的制造方法、外延晶片、半导体装置的制造方法以及半导体装置

Country Status (5)

Country Link
US (1) US10354867B2 (zh)
JP (1) JP6706786B2 (zh)
CN (1) CN107430993B (zh)
DE (1) DE112016001052T5 (zh)
WO (1) WO2017073749A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6809208B2 (ja) * 2016-12-22 2021-01-06 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の評価方法
JP6762484B2 (ja) * 2017-01-10 2020-09-30 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP6904774B2 (ja) * 2017-04-28 2021-07-21 富士電機株式会社 炭化珪素エピタキシャルウェハ、炭化珪素絶縁ゲート型バイポーラトランジスタ及びこれらの製造方法
JP7004586B2 (ja) * 2018-01-30 2022-01-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7163587B2 (ja) 2018-02-07 2022-11-01 富士電機株式会社 炭化珪素エピタキシャル基板の製造方法及び半導体装置の製造方法
JP7106881B2 (ja) * 2018-02-09 2022-07-27 株式会社デンソー 炭化珪素基板および炭化珪素半導体装置
JP7024622B2 (ja) * 2018-06-19 2022-02-24 株式会社デンソー 炭化珪素単結晶およびその製造方法
JP6585799B1 (ja) * 2018-10-15 2019-10-02 昭和電工株式会社 ＳｉＣ基板の評価方法及びＳｉＣエピタキシャルウェハの製造方法
JP7263740B2 (ja) * 2018-11-06 2023-04-25 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7443669B2 (ja) * 2019-03-27 2024-03-06 富士電機株式会社 炭化珪素エピタキシャル基板、炭化珪素エピタキシャル基板の製造方法、炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN110164959A (zh) * 2019-05-15 2019-08-23 中国电子科技集团公司第十三研究所 一种衬底及外延片
CN112447498A (zh) * 2019-08-29 2021-03-05 中国科学院苏州纳米技术与纳米仿生研究所 降低双极型器件正向导通SFs拓展的SiC外延层生长方法、结构及生长方法供气管路
JP2021141146A (ja) 2020-03-03 2021-09-16 富士電機株式会社 半導体装置
JP7415831B2 (ja) 2020-07-08 2024-01-17 株式会社プロテリアル 炭化ケイ素半導体エピタキシャル基板の製造方法
JP7183358B1 (ja) * 2021-08-04 2022-12-05 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びＳｉＣエピタキシャルウェハの製造方法
GB2613871A (en) * 2021-12-17 2023-06-21 Anvil Semiconductors Ltd Reducing electrical activity of defects in silicon carbide grown on silicon
CN114783873B (zh) * 2022-06-22 2022-10-14 泰科天润半导体科技（北京）有限公司 具有两层外延的碳化硅凹槽mos栅控晶闸管的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101501859A (zh) * 2006-08-17 2009-08-05 克里公司 高功率绝缘栅双极晶体管
JP2012004318A (ja) * 2010-06-16 2012-01-05 Kansai Electric Power Co Inc:The バイポーラ半導体素子
CN104465392A (zh) * 2013-09-20 2015-03-25 株式会社东芝 半导体装置的制造方法
JP2015149346A (ja) * 2014-02-05 2015-08-20 三菱電機株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3579815A (en) * 1969-08-20 1971-05-25 Gen Electric Process for wafer fabrication of high blocking voltage silicon elements
FR2638892B1 (fr) * 1988-11-09 1992-12-24 Sgs Thomson Microelectronics Procede de modulation de la quantite d'or diffusee dans un substrat de silicium et diode rapide obtenue par ce procede
IT1247293B (it) * 1990-05-09 1994-12-12 Int Rectifier Corp Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione
US5455442A (en) * 1993-11-17 1995-10-03 Harris Corporation COMFET switch and method
US6008092A (en) * 1996-02-12 1999-12-28 International Rectifier Corporation Short channel IGBT with improved forward voltage drop and improved switching power loss
DE69739516D1 (de) 1996-10-14 2009-09-10 Cree Inc Verfahren zur herstellung von einer bipolaren siliziumkarbidbauelement und siliziumkarbidbauelement
SE9603738D0 (sv) 1996-10-14 1996-10-14 Abb Research Ltd A method for producing a bipolar semiconductor device and a bipolar semiconductor device
US6849874B2 (en) * 2001-10-26 2005-02-01 Cree, Inc. Minimizing degradation of SiC bipolar semiconductor devices
SE520968C2 (sv) * 2001-10-29 2003-09-16 Okmetic Oyj Högresistiv monokristallin kiselkarbid och metod för dess framställning
US20060006394A1 (en) * 2004-05-28 2006-01-12 Caracal, Inc. Silicon carbide Schottky diodes and fabrication method
EP1619276B1 (en) * 2004-07-19 2017-01-11 Norstel AB Homoepitaxial growth of SiC on low off-axis SiC wafers
US7391058B2 (en) * 2005-06-27 2008-06-24 General Electric Company Semiconductor devices and methods of making same
JP2009065082A (ja) * 2007-09-10 2009-03-26 Covalent Materials Corp 化合物半導体基板
JP2011109018A (ja) * 2009-11-20 2011-06-02 Kansai Electric Power Co Inc:The バイポーラ半導体素子
JP5839315B2 (ja) * 2010-07-30 2016-01-06 株式会社デンソー 炭化珪素単結晶およびその製造方法
JP2014187113A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 気相成長装置および気相成長方法
US9515211B2 (en) * 2013-07-26 2016-12-06 University Of South Carolina Schottky barrier detection devices having a 4H-SiC n-type epitaxial layer
JP6152981B2 (ja) * 2013-08-02 2017-06-28 株式会社デンソー 炭化珪素単結晶
DE102015208097B4 (de) * 2015-04-30 2022-03-31 Infineon Technologies Ag Herstellen einer Halbleitervorrichtung durch Epitaxie

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101501859A (zh) * 2006-08-17 2009-08-05 克里公司 高功率绝缘栅双极晶体管
JP2012004318A (ja) * 2010-06-16 2012-01-05 Kansai Electric Power Co Inc:The バイポーラ半導体素子
CN104465392A (zh) * 2013-09-20 2015-03-25 株式会社东芝 半导体装置的制造方法
JP2015149346A (ja) * 2014-02-05 2015-08-20 三菱電機株式会社 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
DE112016001052T5 (de) 2017-11-30
CN107430993A (zh) 2017-12-01
US10354867B2 (en) 2019-07-16
JP6706786B2 (ja) 2020-06-10
US20180012758A1 (en) 2018-01-11
WO2017073749A1 (ja) 2017-05-04
JP2017085047A (ja) 2017-05-18

Similar Documents

Publication Publication Date Title
CN107430993B (zh) 外延晶片的制造方法、外延晶片、半导体装置的制造方法以及半导体装置
US20210359087A1 (en) Method for Forming a Semiconductor Device and a Semiconductor Device
CN108807154B (zh) 碳化硅外延晶片、碳化硅绝缘栅双极型晶体管及制造方法
KR101339815B1 (ko) 탄화 규소 반도체장치의 제조방법
JP5328930B2 (ja) 電流シフト領域を有する半導体デバイスおよび関連方法
US20090302328A1 (en) Silicon carbide semiconductor substrate and method of manufacturing the same
US20170179236A1 (en) Method of producing silicon carbide epitaxial substrate, silicon carbide epitaxial substrate, and silicon carbide semiconductor device
JP5411422B2 (ja) バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法
US11031238B2 (en) Silicon carbide stacked substrate and manufacturing method thereof
WO2018021575A1 (ja) 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
EP3117463A1 (en) Igbt structure for wide band-gap semiconductor materials
US9590047B2 (en) SiC bipolar junction transistor with reduced carrier lifetime in collector and a defect termination layer
US20230100453A1 (en) Silicon carbide semiconductor device
JP2019067982A (ja) 炭化珪素半導体装置
CN109155239B (zh) 碳化硅外延基板及碳化硅半导体装置
JP5362187B2 (ja) 半導体素子
JP6589278B2 (ja) 半導体素子および半導体素子の製造方法
KR20160121719A (ko) 전계완화형 플로팅 메탈링을 가진 sic쇼트키 다이오드 및 그 제조방법
CN115004342A (zh) 碳化硅半导体装置以及碳化硅半导体装置的制造方法
JP7443735B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2023043833A (ja) 炭化ケイ素基板およびその製造方法
CN117242581A (zh) 碳化硅半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant