KR101339815B1 - 탄화 규소 반도체장치의 제조방법 - Google Patents

탄화 규소 반도체장치의 제조방법 Download PDF

Info

Publication number
KR101339815B1
KR101339815B1 KR1020120047891A KR20120047891A KR101339815B1 KR 101339815 B1 KR101339815 B1 KR 101339815B1 KR 1020120047891 A KR1020120047891 A KR 1020120047891A KR 20120047891 A KR20120047891 A KR 20120047891A KR 101339815 B1 KR101339815 B1 KR 101339815B1
Authority
KR
South Korea
Prior art keywords
silicon carbide
forming
region
epitaxial layer
manufacturing
Prior art date
Application number
KR1020120047891A
Other languages
English (en)
Other versions
KR20120132340A (ko
Inventor
요시노리 마쓰노
요이치로 타루이
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20120132340A publication Critical patent/KR20120132340A/ko
Application granted granted Critical
Publication of KR101339815B1 publication Critical patent/KR101339815B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

탄화 규소 쇼트키 다이오드의 제조에 있어서, 다이오드의 순방향 특성, 특히 장벽 높이 φB을 안정시켜, 리크 전류의 격차를 저감시키는 것이 가능한 반도체장치를 제공한다. 에피택셜층(2) 위에 건식 열산화에 의해 실리콘 산화막 OX1을 형성하고, SiC 기판(1)의 이면에 오믹 전극(3)을 형성하고, 그후, SiC 기판(1)을 어닐해서 오믹 전극(3)과 SiC 기판(1)의 이면 사이에 오믹 접합을 형성하고, 실리콘 산화막 OX1을 제거한 후, 에피택셜층(2) 위에 쇼트키 전극(4)을 형성한다. 그후, 소결을 행하여, 쇼트키 전극(4)과 에피택셜층 사이에 쇼트키 접합을 형성한다.

Description

탄화 규소 반도체장치의 제조방법{MANUFACTURING METHOD OF SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은 탄화 규소 반도체장치의 제조방법에 관한 것으로서, 특히, 탄화 규소 쇼트키 배리어 다이오드의 제조방법에 관한 것이다.
탄화 규소 쇼트키 배리어 다이오드(이하, SiC-SBD로 기재한다)의 제조에 있어서는, 쇼트키 메탈의 선택과, 순방향 특성의 안정화가 중요하다. 쇼트키 메탈로서, Ti(티타늄), Ni(니켈), Mo(몰리브덴) 및 W(텅스텐) 등이 일반적이지만, 예를 들면 Ti 쇼트키 배리어 다이오드를 제조하는 경우에, 이면의 전극으로서 Ni를 채용하여 Ni의 오믹 접합을 형성하는 경우에는 다음과 같은 프로세스 상의 특징 및 문제점을 안게 된다.
즉, kV급의 고내압의 SiC-SBD는, 탄화 규소 기판 위에 형성된 n형의 에피택셜층 위에 쇼트키 전극이 형성되는 구성을 갖고 있지만, 이 구조에서는, 에피택셜층과 쇼트키 전극의 접합면의 단부 가장자리부에 전계가 집중하기 쉬워지므로, 그 접합면(쇼트키 접합면)의 단부 가장자리부에 대응하는 에피택셜층의 상층부에 전계집중 완화를 위한 p형 종단구조를 형성하는 것이 일반적이다.
p형 종단구조는, SBD의 전극 영역을 둘러싸도록 형성된 p형 불순물 영역이며, 그것의 형성에는, 일반적으로 Al(알루미늄), B(붕소) 등의 p형 불순물을 n형의 에피택셜층에 이온주입하고, 1500℃ 이상의 고온 열처리에서 활성화 어닐하는 방법이 채용된다.
양호한 특성의 쇼트키 접합을 얻기 위해서는, 이 고온 열처리시에 생기는 SiC 표면의 변질층을 제거할 필요가 있는데, 이 변질층을 제거하는 기술로서는, 예를 들면 특허문헌 1∼4에 기재된 기술이 알려져 있다.
특허문헌 1에는, 이 변질층을 제거하는 방법으로서, 활성화 어닐후에 SiC 표층을 희생산화하여, 표층에 40nm 이상 140nm 미만의 희생 산화막을 형성하고, 그 희생 산화막과 함께 변질층을 제거하는 방법이 개시되어 있다.
특허문헌 2에는, 불산처리에 의한 자연 산화막의 제거에 이어서, 수소와 산소의 혼합 가스의 플라즈마나 불소 원자를 포함하는 가스의 플라즈마에 의한 플라스마에칭에 의해 SiC의 표면을 청정화하는 방법이 개시되어 있다.
특허문헌 3에는, 약 100nm의 두께의 변질층이 생기는 것, 및, 약 100nm의 두께의 변질층을 수소를 포함하는 분위기중의 에칭 또는 기계적인 연마에 의해 제거하는 방법이 개시되어 있다.
특허문헌 4에는, 활성화 어닐후에, 기판의 표리 양면에 1160℃의 산소 분위기중에서 열산화막을 형성하고, 그 직후에 해당 열산화막을 BHF 용액으로 제거하는 방법이 개시되어 있다.
또한, 종래로부터 SiC-SBD의 제조에 있어서는, 다이오드의 순방향 특성, 특히 장벽 높이 φB이나 n값(이상계수)을 안정시키기 위해서는, 쇼트키 메탈을 형성하기 직전까지 탄화 규소 기판 위를 프로세스 보호막으로 덮어두고, 해당 프로세스 보호막을 제거해서 쇼트키 메탈(여기에서는 Ti)을 성막하는 방법과, 쇼트키 메탈을 형성한 후에, 400∼600℃ 정도에서 Ti 소결을 하는 방법이 효과적인 것이 알려져 있다.
예를 들면 Ti 쇼트키 배리어 다이오드에 있어서 소결을 실시하지 않으면, 장벽 높이 φB은, 약 1.05∼1.25eV의 범위에 걸쳐 크게 변동한다. 이래서는 각각의 SiC-SBD 소자의 특성의 격차가 커져, 실리콘 IGBT나 SiC-MOSFET와 함께 스위칭소자, 파워 모듈 등을 구성할 때, 특성을 균일화할 수 없다고 하는 문제와, 우량품 선별 규격을 엄격하게 한 경우에는 양품율이 저하한다고 하는 문제가 발생할 수 있다. 이 때문에, 특성이 균일화된 반도체 디바이스를 제작하는 것이 양산 프로세스 및 사업화에 있어서 중요하다.
그렇지만, 이와 같이 프로세스 보호막으로서 전공정에서 희생 산화막을 형성하거나, 쇼트키 메탈로서 Ti를 형성한 후에, 400∼600℃ 정도의 소결을 실시해도, 다이오드의 순방향 특성, 특히 장벽 높이 φB의 안정성은, 실용화를 상정해서 요구되는 사양에 대해 만족할만한 결과를 얻을 수 없고, 역방향 리크 전류의 격차도 크다고 하는 문제가 있었다.
일본국 특개 2008-53418호 공보 일본국 특개 2001-35838호 공보 일본국 특개 2004-363326호 공보 일본국 특개 2007-141950호 공보
본 발명은 상기와 같은 문제점을 해소하기 위해 이루어진 것으로, 탄화 규소 쇼트키 다이오드의 제조에 있어서, 다이오드의 순방향 특성, 특히 장벽 높이 φB을 안정시켜, 리크 전류의 격차를 저감시키는 것이 가능한 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 탄화 규소 반도체장치의 제조방법의 태양은, 제1도전형의 탄화 규소 기판을 준비하는 공정(a)과, 상기 탄화 규소 기판의 한쪽 주면 위에 제1도전형의 에피택셜층<<2>>을 형성하는 공정(b)과, 상기 에피택셜층의 상층부에, 전극 영역<<17>>이 되는 부분을 둘러싸도록 제2도전형의 불순물을 이온주입하여, 종단 구조를 형성하는 공정(c)과, 상기 에피택셜층 위에 건식 열산화에 의해 실리콘 산화막을 형성하는 공정(d)과, 상기 탄화 규소 기판의 다른쪽 주면 위에 제1 금속층을 형성하는 공정(e)과, 상기 공정 (e)의 후, 상기 탄화 규소 기판을 제1 온도에서 열처리하여, 상기 제1 금속층과 상기 탄화 규소 기판의 상기 다른쪽 주면 사이에 오믹 접합을 형성하는 공정(f)과, 상기 공정(f)의 후, 상기 실리콘 산화막을 제거하는 공정(g)과, 상기 공정(g)의 후, 상기 에피택셜층 위에 제2 금속층<<4>>을 형성하는 공정(h)과, 상기 공정(h)의 후, 상기 탄화 규소 기판을 제2 온도에서 열처리하여, 상기 제2 금속층과 상기 에피택셜층 사이에 쇼트키 접합을 형성하는 공정(i)을 구비하고 있다.
본 발명에 따른 탄화 규소 반도체장치의 제조방법의 태양에 따르면, 다이오드의 순방향 특성, 특히 장벽 높이 φB을 안정시키는 동시에, 역방향 리크 전류의 격차를 저감시킨 탄화 규소 반도체장치를 얻을 수 있다.
도 1은 SiC 웨이퍼에 있어서의 반도체 칩의 레이아웃의 일례를 나타낸 평면도다.
도 2는 반도체 칩의 레이아웃의 부분 평면도다.
도 3은 칩 영역의 단면 구성을 나타낸 단면도다.
도 4는 본 발명에 따른 실시형태 1의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 5는 본 발명에 따른 실시형태 1의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 6은 본 발명에 따른 실시형태 1의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 7은 본 발명에 따른 실시형태 1의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 8은 본 발명에 따른 실시형태 1의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 9는 본 발명에 따른 실시형태 1의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 10은 본 발명에 따른 실시형태 1의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 11은 본 발명에 따른 실시형태 1의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 12는 본 발명에 따른 실시형태 1의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 13은 Ti 소결의 최적온도를 도시한 도면이다.
도 14는 본 발명에 따른 실시형태 2의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 15는 본 발명에 따른 실시형태 2의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 16은 본 발명에 따른 실시형태 2의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 17은 주입 스루(through) 막을 거치지 않고 GR 영역을 형성한 경우의 주입 불순물의 농도 프로파일을 모식적으로 도시한 도면이다.
도 18은 주입 스루 막을 통해 GR 영역을 형성한 경우의 주입 불순물의 농도 프로파일을 모식적으로 도시한 도면이다.
도 19는 FLR 영역을 갖는 SiC-SBD의 단면도다.
도 20은 FLR 영역의 제조 공정을 나타낸 단면도다.
도 21은 본 발명에 따른 실시형태 3의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 22는 본 발명에 따른 실시형태 3의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 23은 본 발명에 따른 실시형태 3의 SiC-SBD의 제조 공정을 나타낸 단면도다.
도 24는 본 발명에 따른 실시형태 3의 SiC-SBD의 제조 공정을 나타낸 단면도다.
SiC의 에피택셜 성장에 있어서는, 기판 결정의 폴리타입을 정확하게 계승시키기 위해, 스텝 제어 에피택시가 사용된다. 스텝 제어 에피택시에서는, 기판면 방위를 기본 결정면(basal plane)인 (0001)면보다 몇도 기울임으로써 스텝 형상의 표면 구조를 실현한 오프 각(오프 앵글) 기판을 사용한다.
폴리타입이 4H인 SiC 기판의 경우에는, <112_0> 방향 ("_"은 2의 위에 붙여지는 바 라인을 나타낸다)으로 8° 혹은 4° 경사지게 하여 얻어진 기판을 사용하는 것이 표준적이다.
이하에서 설명하는 본 발명에 따른 탄화 규소 반도체장치의 제조방법을 사용해서 제작한 SiC-SBD에서는, 오프 각이 8°인 기판을 사용한 경우, 웨이퍼 프로세스 완료후의 장벽 높이는 1.25≤φB≤1.29의 범위가 되고, 오프 각이 4°기판을 사용한 경우, 1.21≤φB≤1.25의 범위가 되어, 어떤 경우도 안정된 결과가 얻어졌다.
이하, 오프 각이 8°인 기판을 사용한 경우를 예로 들어, 본 발명에 따른 탄화 규소 반도체장치의 제조방법의 실시형태에 대해 설명한다.
<실시형태 1>
도 1은, SiC 웨이퍼 WF에 있어서의 반도체 칩의 레이아웃의 일례를 나타낸 평면도이며, SiC 웨이퍼 WF에 종횡으로 복수의 다이싱 라인 DL이 설정되어 있다. 다이싱 라인 DL에 의해 둘러싸인 사각 형상의 영역이 칩 영역 CH이며, 칩 영역 CH를 다이싱함으로써, 개별적으로 독립된 SiC-SBD의 칩이 얻어진다.
도 2는, 도 1에 나타낸 영역 X로 둘러싸인 부분을 나타낸 평면도이며, SiC-SBD 상면 구조를 나타내고 있다. 이때, 도 2에 있어서는, 나중에 쇼트키 전극이 형성되는 전극 영역(17)과, 그것을 둘러싸는 GR(Guard Ring) 영역(10) 및 JTE(Junction Termination Extension) 영역(11)을 나타내고 있고, 전극 영역(17) 위의 쇼트키 전극 등이 형성되기 전의 상태를 나타내고 있다.
이때, 도 2에는 2행 2열의 4개의 칩 영역 CH를 나타내고 있지만, 이것은, 포토리소그래피에 있어서 1쇼트(shot)에서 노광되는 칩 영역이 4개인 경우를 예시하고 있다. 그리고, 해당 4개의 칩 영역을 규정하는 다이싱 라인 DL 위에는, 포토리소그래피에 있어서 필요하게 되는 노광 마스크의 얼라인먼트를 위한 얼라인먼트 마크(9)가 복수 설치되어 있다.
얼라인먼트 마크(9)는, 평면에서 볼 때의 형상이 사각형을 이루고, 도면을 향해 최상부 좌측의 칩 영역 CH의 상변측의 다이싱 라인 DL 위와, 도면을 향해 최하부 우측의 칩 영역 CH의 하변측의 다이싱 라인 DL 위에 설치되지만, 얼라인먼트 마크(9)의 평면 형상 및 배치는 일례에 지나지 않는다.
도 3은, 도 2에 있어서의 칩 영역 CH의 A-A선에서의 단면 구성을 나타낸 단면도다. 도 3에 나타낸 것과 같이, n형의 SiC 기판(1) 위에 n형의 에피택셜층(2)이 형성되고, 에피택셜층(2)의 상층부의 전극 영역(17)의 외측에 깊이 0.6㎛ 정도, 폭 20㎛ 정도의 GR 영역(10) 및 깊이 0.8㎛ 정도, 폭 20㎛ 정도의 JTE 영역(11)이 형성되고, JTE 영역(11)의 더 외측에 얼라인먼트 마크(9)가 형성되어 있다.
GR 영역(10) 및 JTE 영역(11)은, SiC-SBD에 kV 초과급의 내압을 안정하게 확보하기 위해서, 쇼트키 전극 단부의 전계집중을 완화하기 위해 설치된다. GR 영역(10)만으로도 전계의 집중은 완화할 수 있지만, 더 그 외측에 연속해서 GR 영역(10)보다도 불순물 농도가 약간 얇은 JTE 영역(11)을 설치함으로써, 표면전계를 저감하는 구성으로 하고 있다.
다음에, 제조 공정을 순서대로 나타낸 단면도인 도 4∼도 12를 사용하여, 실시형태 1에 관한 SiC-SBD의 제조방법에 대해 설명한다.
우선, 도 4에 나타낸 공정에 있어서, 폴리타입이 4H인 (0001) 실리콘면을 갖는 오프 각 8°의 n형의 SiC 기판(1)을 준비한다. SiC 기판(1)의 n형 불순물 농도는 비교적 높고(n+), 그것의 저항율은, 0.02Ω·cm 정도이다.
다음에, SiC 기판(1)의 (0001) 실리콘면(이것을 한쪽 주면으로 호칭) 위에, SiC 기판(1)에 비해 비교적 저농도(5×1015/cm3 정도) n형 불순물을 포함하는 에피택셜층(2)을 에피택셜성장시킨다. 에피택셜층(2)의 두께는, 내압에 따라 결정되고, 600V∼1700V 정도의 내압의 경우에는, 5∼15㎛ 정도의 두께로 한다.
그후, 에피택셜층(2) 위에 레지스트 마스크 RM1을 형성하고, 거기에 얼라인먼트 마크(9)의 형성을 위한 개구부 OP1을 포토리소그래피에 의해 형성한다. 그리고, 개구부 OP1을 통해 에피택셜층(2)의 표면을 0.3㎛ 정도 에칭함으로써 얼라인먼트 마크(9)를 형성한다. 이후의 포토리소그래피에서는, 이 얼라인먼트 마크(9)를 표식으로서 사용해서 노광 마스크의 중첩을 행한다.
다음에, 레지스트 마스크 RM1을 제거한 후, 도 5에 나타낸 공정에 있어서 에피택셜층(2) 위에 레지스트 마스크 RM2을 형성하고, 거기에 GR 영역(10)을 형성하기 위한 개구부 OP2을 포토리소그래피에 의해 패터닝한다. 그리고, 레지스트 마스크 RM2의 윗쪽에서 p형 불순물로서, 예를 들면 Al의 이온주입을 행하여, 개구부 OP2를 통해 에피택셜층(2)의 상층부에 GR 영역(10)을 형성한다. 이때의 주입 조건은, 예를 들면 350keV의 에너지에서 피크 농도가 5×1017/cm3 정도가 되도록 주입을 행한다.
다음에, 레지스트 마스크 RM2을 제거한 후, 도 6에 나타낸 공정에 있어서 에피택셜층(2) 위에 레지스트 마스크 RM3을 형성하고, 거기에 JTE 영역(11)을 형성하기 위한 개구부 OP3를 포토리소그래피에 의해 패터닝한다. 그리고, 레지스트 마스크 RM3의 윗쪽에서 p형 불순물로서, 예를 들면 Al의 이온주입을 행하여, 개구부 OP3을 통해 에피택셜층(2)의 상층부에 JTE 영역(11)을 형성한다. 이때의 주입 조건은, 예를 들면 500keV의 에너지에서 피크 농도가 2×1017/cm3 정도가 되도록 주입을 행한다.
GR 영역(10) 및 JTE 영역(11)을 종단 구조로서 완성시키기 위해서는, 주입한 불순물을 어닐에 의해 활성화할 필요가 있다. 이것을 위해서는, 레지스트 마스크 RM3을 제거한 후, 예를 들면, RTA(Rapid Thermal Annealing) 타입의 어닐로를 사용하여, 상압 Ar 분위기에서 어닐을 행한다. 이 경우, 번칭 스텝(bunching step)으로 불리는 요철면의 발생을 억제하는 수법으로서, 어닐에 앞서, 그래파이트 캡(G-cap)으로 호칭되는 카본 보호막을 SiC 웨이퍼의 전체 표면에 형성하는 것이 일반적이다. 그래파이트 캡을 형성한 SiC 웨이퍼를, 예를 들면 매엽식 RTA 어닐로를 사용하여, 적어도 1500∼1700℃의 온도 범위에서 10분 정도 어닐하면, p형 불순물은 50∼90%의 비율로 활성화하여, 종단 구조로서 충분하게 기능한다.
종단 구조의 완성에 의해, 에피택셜층과 쇼트키 전극의 접합면의 단부 가장자리부에서의 전계집중을 완화할 수 있다.
또한, 그래파이트 캡을 형성함으로써, 1nm 이상의 번칭 스텝이 발생하는 일도 없다. 활성화율이 높은 것은 주입공정에서 무너진 결정의 재결정화 상태를 보다 완전한 상태로 하고 있는 지표가 되고, 반도체 디바이스로서의 고신뢰성의 실현에 기여한다.
이때, 그래파이트 캡을 설치하지 않고 어닐하면, 1nm 이상의 번칭 스텝이 발생하여, 뒤에 형성하는 열산화막의 두께의 격차가 증가하고, 해당 열산화막 제거후에도 국소적으로 산화막이 남는 원인이 되어, 리크 전류를 증대시킬 가능성이 있다.
그래파이트 캡의 형성에는, 예를 들면 액체 재료 C2H5OH를 사용하여 CVD(Chemical Vapor Deposition)에 의해 약 20nm 이상의 막두께를 형성하면 충분하다. 예를 들면 900℃, 60분에 40∼50nm 형성가능하다. 활성화 어닐후의 제거는 드라이애싱하면 된다.
또한, 그래파이트 캡을 형성하지 않고 번칭 스텝을 억제하는 방법으로서, 퍼니스 타입의 SiC-CVD장치를 사용하여, 예를 들면 감압된 H2 및 C3H8 분위기에서 1350℃, 15분 정도의 어닐을 실시하는 방법을 들 수 있다. 이 어닐조건은 Ar 분위기에서의 어닐과 비교하면서, 번칭 스텝을 1nm 미만으로 억제할 수 있도록 분위기 압력, 온도, 시간을 조정해서 얻어진 것이며, 이러한 어닐조건을 채용함으로써 번칭 스텝으로 대표되는 어닐후의 표면의 요철을 1nm 미만으로 억제하는 것이 가능해 진다.
전술한 활성화 어닐을 행한 후에는, 에피택셜층(2)의 최표면으로부터 100∼150nm의 깊이에 미치는 변질층(대미지층)을 제거하기 위해, 드라이에칭을 행한다.
에피택셜층(2)의 표면의 변질층은, 다음의 공정에서 형성하는 열산화막에서는 전부 제거할 수 없으므로, 미리 드라이에칭에 의해 제거해 둠으로써, 열산화막 제거후에, 양질의 에피택셜층(2)의 표면에 쇼트키 전극을 형성할 수 있다.
변질층을 제거한 후에는, SiC 웨이퍼의 (0001_) 카본면 ("_"은 1의 위에 붙여지는 바 라인을 나타낸다), 즉 SiC 기판(1)의 에피택셜층(2)이 형성된 한쪽 주면과는 반대측의 다른쪽 주면(이면)에 오믹 전극을 형성하지만, 그것에 앞서, 도 7에 나타낸 공정에 있어서, 에피택셜층(2) 위에, 15∼40nm의 두께의 실리콘 산화막 OX1을 형성한다.
이 실리콘 산화막 OX1은, SiC 웨이퍼의 이면에 오믹 전극을 형성한 후, 1000℃ 정도의 어닐을 행하는데, 그 때에, 오믹 전극의 재료인 Ni이나, 어닐장치 내부에 체류하는 금속 불순물 등으로 에피택셜층(2)의 표면이 오염되는 것을 방지하는 프로세스 보호막이며, 건조 산소 분위기중에서 행하는 건식 열산화에 의해 형성된다.
여기에서, 건식 열산화에 의해 실리콘 산화막 OX1을 형성하는 이유에 대해 설명한다. 예를 들면 1200V의 내압을 갖는 SiC-SBD를 제작하는 경우, 주입 불순물의 활성화 어닐후의 열산화막을 건식산화 및 습식산화에 의해 형성한 경우, 완성된 SBD의 역방향 리크 전류 특성에 현저한 유의차가 생긴다.
즉 건식산화에서 형성한 실리콘 산화막을 불산의 습식 에칭에 의해 제거한 후, 쇼트키 전극(Ti)을 형성해서 얻어진 SBD와, 습식산화에서 형성한 실리콘 산화막을 불산의 습식 에칭에 의해 제거한 후, 쇼트키 전극(Ti)을 형성해서 얻어진 SBD에서는, 1200V 인가시에 있어서의 역방향 리크 전류의 전형값은 각각, 10∼100μA/cm2, 1∼10mA/cm2이며, 약 1∼3자리나 다른 것으로 된다.
이 현저한 유의차를 일으키는 이유에 대해서는 다음과 같은 모델에서 설명된다. 즉, 건식산화에서는 천천히 등방적인 산화가 진행하고, 이 때문에 잉여 탄소도 열평형적으로 분산되는 경향이 있다고 생각된다.
한편, 습식산화에서는 화학적 작용이 현저해져 산화 속도의 면방위 의존성이나 결정 결함에서의 우선적 산화, 증식 산화가 진행하여, 잉여 탄소의 국소 석출의 가능성이 있다. 이 차이에 의해 산화막 제거후의 표면평탄성에 관해서는, 습식산화 에서 형성한 산화막을 제거하는 경우의 쪽이 국소적 요철이 발생하기 쉽게, 그것들이 역 리크 전류를 증대시키는 요인이 되는 것으로 생각된다. 이때 SiC의 열산화에 관한 일반적인 모델 설명은 예를 들면, 「SiC 소자의 기초와 응용」(옴사, 아라이카즈오·요시다사다시 공편)의 제82, 83쪽에 기재가 있다.
또한, 실리콘 산화막 OX1의 두께를 15∼40nm로 하는 이유는 아래와 같다. 즉, 프로세스 보호막으로서의 효과를 얻기 위해서는, 최저라도 수 원자층 이상에 해당하는 15nm 이상의 두께가 필요하며 그렇지 않으면 물리적(기계적)으로도 화학적으로도 보호막으로서 기능하지 않는다. 또한 상한에 대해서는, 건식 열산화는, 습식 열산화 등에 비해 긴 성막 시간이 필요하게 되기 때문에, 성막시간을 고려하면 최대라도 40nm 정도가 현실적인 막두께가 된다.
또한 앞서 설명한 습식산화와 건식산화의 모델에 근거하면, 건식산화라도, 지나치게 두꺼운 실리콘 산화막 OX1을 형성하는 것은 잉여 탄소의 국소 석출의 가능성이 증가하므로, 40nm 미만, 보다 바람직하게는 20nm 정도의 두께로 한다.
여기에서, SiC-SBD에 있어서, 가장 디바이스 특성에 큰 영향을 미치는 접합 개소는, 쇼트키 접합이 되는 쇼트키 전극(예를 들면 Ti)과 SiC의 접합 계면이므로, 먼저 쇼트키 전극을 형성하고, 뒤에 오믹 전극을 형성하는 것이 바람직하지만, Ni와 SiC의 양호한 오믹 접합을 얻기 위해서는 1000℃ 정도의 어닐(오믹어닐)이 필요하게 된다. 그러나, Ti와 SiC의 쇼트키 접합은, 이 고온 프로세스에서는 대미지를 받으므로, 먼저 오믹 전극을 형성하고 있다.
이와 같이, Ni에 의한 오믹 전극을 형성하기 전에, 건식 열산화에 의한 실리콘 산화막 OX1막으로 전극 영역을 보호함으로써, 후술하는 Ti 소결에 의한 특성의 격차를 저감하는 것이 가능해 진다.
또한, 실리콘 산화막 OX1은 SiC 웨이퍼의 이면에도 형성되므로, 오믹 전극의 형성 이전에는, 이면을 연마함으로써 이면의 실리콘 산화막 OX1을 제거한다. 도 7에는, 이면의 실리콘 산화막 OX1을 제거한 상태를 나타내고 있다.
다음에, 도 8에 나타낸 공정에 있어서, SiC 웨이퍼의 이면, 즉 SiC 기판(1)의 이면에, 예를 들면 스퍼터링법에 의해 두께 100nm 정도의 Ni막을 형성하고, SiC 기판(1)과의 사이에 오믹 접합을 형성해서 오믹 전극(3)을 얻는다.
그후, 먼저 설명한 것과 같이 1000℃ 정도의 어닐을 행하는데, 이 어닐조건은, SiC과 Ni의 계면에 잉여 카본이 편석하지 않고, 양질의 Ni 실리사이드가 형성되도록 설정한다.
다음에, 도 9에 나타낸 공정에 있어서, 에피택셜층(2) 위의 실리콘 산화막 OX1을 불산을 사용한 습식 에칭에 의해 제거한 후, 예를 들면 스퍼터링법에 의해 두께 200nm 정도의 Ti막을 형성한다. 그리고, 쇼트키 전극(4)을 형성할 부분 위에 포토리소그래피에 의해 레지스트 마스크를 형성하고, 해당 레지스트 마스크를 사용하여, Ti막을 예를 들면 웨트에칭에 의해 패터닝함으로써, 쇼트키 전극(4)을 얻는다. 이 패터닝은, 쇼트키 전극(4)이, GR 영역(10)으로 둘러싸인 에피택셜층(2) 위 및 GR 영역(10)의 일부 상부에 형성되도록 패터닝을 행한다.
그후, 450±50℃, 보다 바람직하게는 450±20℃의 온도 범위에서 15분 정도의 소결을 행한다. Ti와 n형의 SiC과의 쇼트키 접합에 있어서는 소결함으로써 장벽 높이 ΦB가 1.25eV 정도로 높아지고, 또한, 장벽 높이 ΦB의 격차를 저감할 수 있다. 예를 들면, 450℃의 Ti 소결에서는 장벽 높이 φb가 1.250∼1.290eV로 안정된다. 이 결과, 다이오드의 순방향 특성이 안정되고, 역 리크 전류의 격차도 저감하게 된다.
이때, 실제의 프로세스에서는, GR 영역(10) 및 JTE 영역(11)이 노출하는 에피택셜층(2)의 표면의 보호를 위해 폴리이미드 수지를 형성하는데, 그것의 큐어링(curing)을 위해 350℃ 정도의 열처리를 행하므로, 가령 Ti 소결을 실시하지 않는 경우도 350℃의 열이력이 생긴다.
Ti막에, 이 큐어링에 의한 350℃의 열이력마저도 주지 않는 경우의 장벽 높이 φb은 1.05eV 정도인 것을 실험에서 확인하고 있다.
또한, 실험에 의해, 장벽 높이 φb을 충분히 안정시키기 위해서는 400℃ 이상, 보다 바람직하게는 450℃에서 Ti 소결하는 것이 최적인 것을 확인하였다. 이 실험 결과를 도 13에 나타낸다. 도 13에 있어서는, 횡축에 Ti 소결의 온도를, 종축에 장벽 높이 φb의 값을 나타내고, 400℃, 450℃, 500℃ 및 550℃의 온도에서 Ti 소결을 행하고, 각각의 온도에서 얻어진 장벽 높이 φb의 최소값, 최대값 및 평균값을 나타내고 있다.
도 13에서, Ti 소결의 온도가 450℃인 경우에, 장벽 높이 φb가 최대가 되고, 변동 폭(최대값과 최소값의 차이)도 가장 작아지는 것을 알 수 있다. 그러나, 소결온도가 450℃를 초과하면, 쇼트키 접합의 부분적인 파괴가 시작되어, 오믹 접합이 변화되는 것으로 생각되고, 장벽 높이 φb의 저하나, 장벽 높이 φb의 격차가 커진다.
또한, Ti 소결의 타이밍에 관해서는, 쇼트키 전극(4)의 패터닝 직후이며, 쇼트키 전극(4) 위에 표면전극 패드(나중에 설명)을 형성하기 전이 바람직하다. 즉, 쇼트키 메탈과 SiC의 계면 근방에 표면 전극 패드를 구성하는 Al 등의 쇼트키 메탈 이외의 금속이 접근, 혼입, 접촉하는 일이 없어, 설계대로의 양호한 접합을 형성할 수 있기 때문이다.
또한, 쇼트키 전극(4)의 패터닝전에 Ti 소결을 행하면, Ti 소결에 의해 Ti와 SiC의 계면에 Ti 실리사이드층 등의 천이층이 형성되어, 예를 들면 웨트에칭으로 Ti막을 패터닝할 때에 문제가 되는 경우가 있기 때문이다.
쇼트키 전극(4)의 소결이 종료한 후, 도 10에 나타낸 공정에 있어서, 쇼트키 전극(4) 위, GR 영역(10), JTE 영역(11) 위 및 에피택셜층(2) 위에 3∼5㎛ 정도의 두께의 Al막을 증착법 또는 스퍼터링법으로 형성한다. 그후, 쇼트키 전극(4)의 윗쪽에 해당하는 Al막의 상부에 포토리소그래피에 의해 레지스트 마스크 RM4을 형성하고, 레지스트 개구부를 통해 열인산 등으로 웨트에칭함으로써, Al막을 패터닝해서 표면 전극 패드(5)를 얻는다.
또한, 쇼트키 전극(4)의 재료가 되는 Ti막을 형성하고, 그 위에 Pt(백금) 등의 버퍼층을 형성한 후, 3∼5㎛ 정도의 Al막을 형성하고, Al막과 Ti막을 패터닝함으로써, 표면 전극 패드(5) 및 쇼트키 전극(4)을 형성하고, 그후, Ti 소결해도 된다. 이때, Pt 등의 웨트에칭이 용이하지 않은 금속에 대해서는 드라이에칭을 사용해도 된다.
이 Pt 등의 버퍼층의 형성에 의해, 소결에 의해 쇼트키 메탈과 SiC의 계면 근방에 Al이 접근, 혼입, 접촉하는 것을 방지할 수 있어, 설계대로의 양호한 쇼트키 접합을 형성할 수 있는 동시에, Al과 Ti의 계면의 밀착성을 높이는데도 유효하다.
다음에, 도 11에 나타낸 공정에 있어서, 표면 전극 패드(5)의 상부에 포토리소그래피에 의해 레지스트 마스크 RM5을 형성하고, 레지스트 개구부에 폴리이미드 수지를 도포한 후, 예를 들면 질소 분위기 중에서, 60분간의 큐어링을 행한다. 여기에서, 큐어링 온도를 쇼트키 접합 형성후의 소결온도보다 50℃ 이상 저온, 예를 들면 350℃로 함으로써, Ti 소결에 의해 안정한 쇼트키 접합 계면의 상태를 안정하게 유지할 수 있다.
폴리이미드 수지의 큐어링후, 웨이퍼 공정의 최후에, 도 12에 나타낸 것과 같이 오믹 전극(3) 위에, 예를 들면 직류 스퍼터링법에 의해 Ni막 및 Au막을, 이 순서로 연속 성막함으로써, 이면 전극 패드(8)를 얻는다. Ni막 및 Au막의 각각의 두께는, 예를 들면 수백 nm이다.
이때, 하지인 오믹 전극(3)은 니켈 실리사이드로 되어 있고, 니켈 실리사이드와의 밀착성을 보다 양호하게 하기 위해, Ni막의 성막 직전에, 고주파(RF) 스퍼터링에 의해 니켈 실리사이드의 표면에 대미지를 주는 것이 가능하도록, 성막장치에는 직류 스퍼터링도 RF 스퍼터링도 실행할 수 있는 장치를 사용하는 것이 바람직하다.
오믹 전극(3) 위에 이면 전극 패드(8)를 형성함으로써, 반도체 칩의 이면을 다이본드할 때에, 땜납의 흡습성을 양호하게 할 수 있다.
또한, 폴리이미드 수지의 큐어링후에 이면 전극 패드(8)를 형성하므로, 큐어링 공정에서, Ni막이 Au막의 표면에 확산하여, 이면 전극 패드(8)의 표면에 Ni 산화물이 형성되는 것이 방지되므로, 땜납의 흡습성이 저하한다고 하는 일도 없다.
<실시형태 2>
이상 설명한 실시형태 1에 관한 SiC-SBD의 제조방법에서는, 도 5 및 도 6을 사용해서 각각 설명한 이온주입에 의한 GR 영역(10) 및 JTE 영역(11)의 형성에 있어서는, 에피택셜층(2)의 표면에 실리콘 산화막은 형성되어 있지 않다.
그러나, 디바이스 사양에 따른 이온 주입 영역의 불순물 농도 프로파일의 최적화를 위해, 이온주입전에 실리콘 산화막을 형성해 두고, 해당 실리콘 산화막을 주입 스루 막으로서 이용해도 된다.
이하, 실시형태 2에 관한 SiC-SBD의 제조방법으로서, 주입 스루 막을 통해 GR 영역(10) 및 JTE 영역(11)을 형성하는 방법에 대해, 도 14∼도 16을 사용하여 설명한다. 이때, 도 4∼도 12를 사용하여 설명한 실시형태 1과 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복하는 설명은 생략한다.
우선, 도 14에 나타낸 공정에 있어서, 에피택셜층(2) 위에 건식 열산화에 의해 예를 들면 100nm의 두께의 실리콘 산화막 OX11을 형성한다. 이때, 실리콘 산화막 OX11은, SiC 기판(1)의 이면에도 형성된다.
다음에, 도 4를 사용하여 설명한 공정을 거쳐, 에피택셜층(2)의 표면을 0.3㎛ 정도 에칭함으로써 얼라인먼트 마크(9)를 형성한다. 이 경우, 레지스트 마스크의 개구부를 통해 실리콘 산화막 OX11을 에칭한 후, 실리콘 산화막 OX11의 개구부를 통해 에피택셜층(2)의 표면을 에칭하게 된다.
그후, 도 15에 나타낸 공정에 있어서, 실리콘 산화막 OX11 위에 레지스트 마스크 RM11을 형성하고, 거기에 GR 영역(10)을 형성하기 위한 개구부 OP11을 포토리소그래피에 의해 패터닝한다. 그리고, 레지스트 마스크 RM11의 윗쪽에서 p형 불순물로서, 예를 들면 Al의 이온주입을 행하여, 개구부 OP11을 통해 에피택셜층(2)의 상층부에 GR 영역(10)을 형성한다. 이 때의 주입 조건은, 예를 들면 350keV의 에너지에서 피크 농도가 5×1017/cm3 정도가 되도록 주입을 행한다.
다음에, 레지스트 마스크 RM11을 제거한 후, 도 16에 나타낸 공정에 있어서 실리콘 산화막 OX11 위에 레지스트 마스크 RM12을 형성하고, 거기에 JTE 영역(11)을 형성하기 위한 개구부 OP12을 포토리소그래피에 의해 패터닝한다. 그리고, 레지스트 마스크 RM12의 윗쪽에서 p형 불순물로서, 예를 들면 Al의 이온주입을 행하여, 개구부 OP12을 통해 에피택셜층(2)의 상층부에 JTE 영역(11)을 형성한다. 이때의 주입 조건은, 예를 들면 500keV의 에너지에서 피크 농도가 2×1017/cm3 정도가 되도록 주입을 행한다.
이 후는, 레지스트 마스크 RM12을 제거하고, 실리콘 산화막 OX11도 더 제거한 후, GR 영역(10) 및 JTE 영역(11)을 종단 구조로서 완성시키기 위해, 주입한 불순물의 활성화 어닐을 행하는데, 활성화 어닐 이후의 공정은 실시형태 1과 같다.
이와 같이, 주입 스루 막을 통해 GR 영역(10) 및 JTE 영역(11)을 형성함으로써, GR 영역(10) 및 JTE 영역(11)의 표면 근방에서의 불순물 농도를 높게 하는 것이 가능해 진다.
이 효과에 대해, 도 17 및 도 18을 사용하여 설명한다. 도 17은, 실시형태 1에 있어서 설명된, 주입 스루 막을 통하지 않고 GR 영역(10)을 형성한 경우의 주입 불순물의 농도 프로파일을 모식적으로 나타낸 도면이고, 도 5에 있어서의 GR 영역(10) 내부의 영역 Y에 해당하는 부분을 나타내고 있다. 또한, 도 18은, 실시형태 2에 있어서 설명된, 주입 스루 막을 통해 GR 영역(10)을 형성한 경우의 주입 불순물의 농도 프로파일을 모식적으로 나타낸 도면이고, 도 15에 있어서의 GR 영역(10) 내부의 영역 Z에 해당하는 부분을 나타내고 있다.
도 17에 나타낸 것과 같이, 불순물 영역을 형성하는 경우에는, 그 영역의 깊이 방향의 중앙부에서 농도 피크가 얻어지도록 주입 조건을 설정하므로, GR 영역(10)의 얕은 부분, 즉 표면 근방에서는 불순물 농도는 비교적 낮다.
한편, 도 18에 나타낸 것과 같이, 주입 스루 막(실리콘 산화막 OX11)을 통해 GR 영역(10)을 형성한 경우, 도 17의 경우와 같은 주입 에너지로 주입하면, 실리콘 산화막 OX11의 두께 분만큼 불순물의 농도 프로파일이 얕은 쪽으로 시프트하게 된다. 이 때문에, GR 영역(10)의 얕은 부분, 즉 표면 근방에서는 불순물 농도가 비교적 높아지고, 실리콘 산화막 OX11을 제거함으로써, GR 영역(10)의 표면 근방에서의 불순물 농도를 높게 하는 것이 가능해 진다.
이 방법을 채용함으로써, 주입 스루 막의 두께를 바꿈으로써, GR 영역(10)의 표면 근방에서의 불순물 농도를 조정하는 것이 가능해 진다.
<실시형태 3>
실시형태 1에 관한 SiC-SBD의 제조방법에서는, 종단 구조로서 GR 영역(10) 및 JTE 영역(11)을 형성한 예를 설명했지만, 종단 구조는 이것에 한정되는 것은 아니고, 예를 들면 도 19에 나타낸 FLR(Field Limiting Ring) 영역(13)에 의해서도 종단 구조를 형성할 수 있다.
도 19에 나타낸 FLR 영역(13)은, 전극 영역(17)을 복수의 링 형상의 p형 불순물 영역(131)이 다중으로 둘러쌈으로써 구성되어 있다.
도 20은, FLR 영역(13)의 제조공정을 나타낸 단면도이며, 실시형태 1에 있어서 도 5 및 도 6을 사용해서 각각 설명한 GR 영역(10) 및 JTE 영역(11)의 형성공정에 해당하는 공정을 나타내고 있다.
도 4를 사용하여 설명한 공정을 거쳐, 얼라인먼트 마크(9)가 형성된 후의 에피택셜층(2) 위에 레지스트 마스크 RM10을 형성하고, 거기에 FLR 영역(13)을 형성하기 위한 개구부 OP101, OP102, OP103 및 OP104를 포토리소그래피에 의해 패터닝한다. 그리고, 레지스트 마스크 RM10의 윗쪽에서 p형 불순물로서, 예를 들면 Al의 이온주입을 행하여, 개구부 OP2를 통해 에피택셜층(2)의 상층부에 복수의 p형 불순물 영역(131)을 형성한다. 이 때의 주입 조건은, 예를 들면 350keV의 에너지에서 피크 농도가 3×1017/cm3 정도가 되도록 주입을 행한다.
여기에서, 개구부 OP101과 OP102의 간격을 a로 하고, 개구부 OP102와 OP103의 간격을 b로 하고, 개구부 OP103과 OP104의 간격을 c로 한 경우, c>b>a가 되도록 패터닝을 행한다.
이에 따라, 형성되는 링 형상의 p형 불순물 영역(131)은, 외측을 향할수록 설치 간격이 넓어지고, FLR 영역(13)의 불순물 농도가 외측을 향할수록 낮아지는 것과 등가인 상태가 된다.
이 결과, GR 영역(10) 및 JTE 영역(11)을 형성한 구성과 같은 기능을 갖게 되는데, GR 영역(10) 및 JTE 영역(11)의 형성에는 2회의 포토리소그래피가 필요한 것에 대해, FLR 영역(13)의 형성은 1회의 포토리소그래피로 된다고 하는 이점이 있다.
또한, 예를 들면 간격 a를 4㎛, 간격 b를 6㎛, 간격 c을 8㎛으로 하고, p형 불순물 영역(131)의 폭을 3㎛으로 한 경우, FLR 영역(13)의 전체의 폭은 30㎛이 되고, GR 영역(10) 및 JTE 영역(11)을 형성하는 경우보다도 짧아도 된다고 하는 효과도 있다.
<실시형태 4>
포토리소그래피의 회수를 줄이는 것은, 반도체장치의 제조 코스트를 저감한다고 하는 점에서 유리해지는데, 그 관점에서, 도 21∼도 24를 사용하여 설명하는 실시형태 3에 관한 SiC-SBD의 제조방법에 의해서도 포토리소그래피의 회수를 줄일 수 있다.
즉, 실시형태 1에 있어서는, 도 4∼도 5를 사용하여 설명한 것 같이, 얼라인먼트 마크(9)의 형성으로부터, GR 영역(10) 및 JTE 영역(11)의 형성을 위해, 3회의 포토리소그래피가 필요하다.
그러나, 도 21∼도 24를 사용하여 설명하는 실시형태 3에 관한 제조방법에 따르면 2회의 포토리소그래피로 된다.
즉, 얼라인먼트 마크(9)가 형성되기 전의 에피택셜층(2) 위에 레지스트 마스크 RM21을 형성하고, 거기에 얼라인먼트 마크(9)를 형성하기 위한 개구부 OP212와, GR 영역(10)을 형성하기 위한 개구부 OP211을 포토리소그래피에 의해 패터닝한다. 그리고, 개구부 OP212 및 개구부 OP211을 통해 에피택셜층(2)의 표면을 각각 0.3㎛ 정도 에칭함으로써 얼라인먼트 마크(9) 및 GR용 리세스부(91)를 형성한다.
다음에, 도 22에 나타낸 공정에 있어서, 레지스트 마스크 RM21의 윗쪽에서, p형 불순물로서, 예를 들면 Al의 이온주입을 행하여, 개구부 OP212 및 개구부 OP211을 통해 얼라인먼트 마크(9) 및 GR용 리세스부(91)의 저면 아래에 각각, p형 불순물 영역(15) 및 GR 영역(10)을 형성한다. 이 때의 주입 조건은, 예를 들면 350keV의 에너지에서 피크 농도가 5×1017/cm3 정도가 되도록 주입을 행한다.
다음에, 레지스트 마스크 RM21을 제거한 후, 도 23에 나타낸 공정에 있어서 에피택셜층(2) 위에 레지스트 마스크 RM22를 형성하고, 거기에 JTE 영역(11)을 형성하기 위한 개구부 OP22를 포토리소그래피에 의해 패터닝한다. 그리고, 개구부 OP22를 통해 에피택셜층(2)의 표면을 0.3㎛ 정도 에칭함으로써 JTE용 리세스부(92)를 형성한다.
다음에, 도 24에 나타낸 공정에 있어서, 레지스트 마스크 RM22의 윗쪽에서, p형 불순물로서, 예를 들면 Al의 이온주입을 행하고, 개구부 OP22를 통해 JTE용 리세스부(92)의 저면 아래에 JTE 영역(11)을 형성한다. 이 때의 주입 조건은, 예를 들면 500keV의 에너지에서 피크 농도가 2×1017/cm3 정도가 되도록 주입을 행한다. 이와 같이, 리세스부의 저면 아래에 불순물 영역을 설치하는 구성은 리세스 구조로 호칭된다.
또한, 실시형태 3에 있어서 설명한 FLR 영역(13)에 대해서도 리세스 구조를 채용해도 된다. 그 경우에는, 얼라인먼트 마크(9)의 에칭에 사용하는 레지스트 마스크와, FLR 영역(13)의 형성에 사용되는 레지스트 마스크를 겸용하게 되므로, 얼라인먼트 마크(9)의 형성과 FLR 영역(13)의 형성이, 1회의 포토리소그래피로 되게 되어, 제조 코스트의 한층 더의 저감이 가능해 진다.
또한, JTE 영역(11)을 설치하지 않고 GR 영역(10)만을 설치하는 경우에도, 리세스 구조를 채용해도 된다. 이 경우에는, 얼라인먼트 마크(9)의 형성과 GR 영역(10)의 형성이, 1회의 포토리소그래피로 되게 되어, 제조 코스트의 한층 더의 저감이 가능해 진다.
<쇼트키 메탈의 다른 예>
이상 설명한 실시형태 1∼3에 있어서는, 쇼트키 메탈로서 Ti를 사용하는 경우에 대해 설명했지만, 다른 쇼트키 메탈, 예를 들면 Ni, W, Mo 등을 사용해도 된다. 금속 재료에 의해, 일함수나, SiC과의 피닝(pinning) 효과가 다르기 때문에, 다이오드 특성으로서 얻어지는 순방향의 장벽 높이 φB을 바꿀 수 있어, 원하는 장벽 높이 φB 를 얻을 수 있도록 재질을 선택하면 된다.
1 SiC 기판, 2 에피택셜층, 3 오믹 전극, 4 쇼트키 전극, 5 표면 전극 패드, 10 GR 영역, 11 JTE 영역, 13 FLR 영역, OX1 실리콘 산화막, 17 전극 영역.

Claims (9)

  1. (a) 제1도전형의 탄화 규소 기판을 준비하는 공정과,
    (b) 상기 탄화 규소 기판의 한쪽 주면 위에 제1도전형의 에피택셜층을 형성하는 공정과,
    (c) 상기 에피택셜층의 상층부에, 전극 영역이 되는 부분을 둘러싸도록 제2도전형의 불순물을 이온주입하여, 종단 구조를 형성하는 공정과,
    (d) 상기 에피택셜층 위에 건식 열산화에 의해 실리콘 산화막을 형성하는 공정과,
    (e) 상기 탄화 규소 기판의 다른쪽 주면 위에 제1 금속막을 형성하는 공정과,
    (f) 상기 공정 (e)의 후, 상기 탄화 규소 기판을 제1 온도에서 열처리하여, 상기 제1 금속막과 상기 탄화 규소 기판의 상기 다른쪽 주면 사이에 오믹 접합을 형성하는 공정과,
    (g) 상기 공정 (f)의 후, 상기 실리콘 산화막을 제거하는 공정과,
    (h) 상기 공정 (g)의 후, 상기 에피택셜층 위에 제2 금속막을 형성하는 공정과,
    (i) 상기 공정 (h)의 후, 상기 탄화 규소 기판을 제2 온도에서 열처리하여, 상기 제2 금속막과 상기 에피택셜층 사이에 쇼트키 접합을 형성하는 공정을 구비하고,
    상기 공정 (c)과 상기 공정 (d) 사이에,
    (d1) 주입된 상기 제2도전형의 불순물을 활성화하는 어닐을 행하는 공정과,
    (d2) 상기 어닐의 후, 상기 에피택셜층을, 최표면으로부터 100∼150nm의 깊이까지 제거하는 공정을 더 구비한 탄화 규소 반도체장치의 제조방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 공정 (c)는,
    상기 전극 영역이 되는 부분을 둘러싸도록 상기 제2도전형의 불순물을 이온주입하여, 상기 종단 구조를 복수 형성하는 공정을 포함하는 탄화 규소 반도체장치의 제조방법.
  4. 제 3항에 있어서,
    상기 공정 (c)는,
    (c1) 상기 제2도전형의 불순물을 제1 농도에서 이온주입해서 가드링 영역을 형성하는 공정과,
    (c2) 상기 가드링 영역의 더 외측에 연속하여, 상기 제1 농도보다 낮은 제2 농도가 되도록 상기 제2도전형의 불순물을 이온주입해서 JTE(Junction Termination Extension) 영역을 형성하는 공정을 포함하는 탄화 규소 반도체장치의 제조방법.
  5. 제 3항에 있어서,
    상기 공정 (c)는,
    (c1) 제2도전형의 불순물 영역이 상기 에피택셜층의 평면 내에서 간격을 두어 복수 형성되도록 상기 제2도전형의 불순물을 다중으로 이온주입하는 공정을 포함하는 탄화 규소 반도체장치의 제조방법.
  6. 제 1항에 있어서,
    상기 공정 (h)은, 상기 제2 금속막을 Ti으로 형성하는 공정을 포함하고,
    상기 공정 (i)은, 상기 제2 온도로서, 450±50℃의 온도 범위 내의 온도에서 열처리하는 공정을 포함하는 탄화 규소 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 공정 (i)는, 상기 제2 온도로서, 450±20℃의 온도 범위 내의 온도에서 열처리하는 공정을 포함하는 탄화 규소 반도체장치의 제조방법.
  8. 제 1항에 있어서,
    상기 공정 (d)은, 상기 실리콘 산화막을 15∼40nm의 두께로 형성하는 공정을 포함하는 탄화 규소 반도체장치의 제조방법.
  9. 제 1항에 있어서,
    상기 공정 (i)의 후, 상기 제2 금속막 위에, 제3 금속막을 형성하는 공정을 더 구비한 탄화 규소 반도체장치의 제조방법.
KR1020120047891A 2011-05-27 2012-05-07 탄화 규소 반도체장치의 제조방법 KR101339815B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2011-118661 2011-05-27
JP2011118661A JP5455973B2 (ja) 2011-05-27 2011-05-27 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20120132340A KR20120132340A (ko) 2012-12-05
KR101339815B1 true KR101339815B1 (ko) 2013-12-11

Family

ID=47140578

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120047891A KR101339815B1 (ko) 2011-05-27 2012-05-07 탄화 규소 반도체장치의 제조방법

Country Status (5)

Country Link
US (2) US8685848B2 (ko)
JP (1) JP5455973B2 (ko)
KR (1) KR101339815B1 (ko)
CN (1) CN102800570B (ko)
DE (1) DE102012207309A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101595082B1 (ko) * 2014-08-27 2016-02-18 메이플세미컨덕터(주) 쇼트키 접합 타입 전력 반도체 제조방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5455973B2 (ja) * 2011-05-27 2014-03-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
CN104221151B (zh) * 2012-03-16 2017-02-22 三菱电机株式会社 半导体装置及其制造方法
JP6041292B2 (ja) * 2012-04-27 2016-12-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体素子の製造方法
JP6384944B2 (ja) * 2012-05-31 2018-09-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR101438620B1 (ko) 2012-12-27 2014-09-05 현대자동차 주식회사 쇼트키 배리어 다이오드 및 그 제조 방법
WO2014140046A2 (en) 2013-03-12 2014-09-18 Micronic Mydata AB Mechanically produced alignment fiducial method and device
WO2014140047A2 (en) 2013-03-12 2014-09-18 Micronic Mydata AB Method and device for writing photomasks with reduced mura errors
CN105027288B (zh) * 2013-03-25 2018-09-18 新电元工业株式会社 半导体元件
JP6178106B2 (ja) * 2013-04-25 2017-08-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6053645B2 (ja) 2013-09-10 2016-12-27 三菱電機株式会社 ＳｉＣ半導体装置の製造方法
CN104037075B (zh) * 2014-06-12 2017-01-04 中国电子科技集团公司第五十五研究所 耐高温处理的碳化硅背面金属加厚方法
WO2016071969A1 (ja) * 2014-11-05 2016-05-12 新電元工業株式会社 半導体素子
CN104392918A (zh) * 2014-12-10 2015-03-04 中国电子科技集团公司第四十七研究所 肖特基势垒制作方法及肖特基势垒
CN105047547A (zh) * 2015-07-08 2015-11-11 泰科天润半导体科技（北京）有限公司 一种用于碳化硅器件的对准标记及其制备方法
JP6640131B2 (ja) * 2017-01-31 2020-02-05 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
CN113517355B (zh) * 2021-05-21 2023-07-21 浙江芯科半导体有限公司 基于隐埋AlTiO3终端结构的4H-SiC肖特基二极管及制备方法
CN113410138B (zh) * 2021-06-15 2023-06-30 西安微电子技术研究所 一种低漏电SiC肖特基二极管及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053418A (ja) * 2006-08-24 2008-03-06 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置の製造方法
JP2010068008A (ja) * 2009-12-24 2010-03-25 Mitsubishi Electric Corp 炭化珪素ショットキバリアダイオードの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255156B1 (en) * 1997-02-07 2001-07-03 Micron Technology, Inc. Method for forming porous silicon dioxide insulators and related structures
JP3733792B2 (ja) 1999-07-22 2006-01-11 富士電機ホールディングス株式会社 炭化珪素半導体素子の製造方法
JP3856729B2 (ja) * 2001-06-04 2006-12-13 松下電器産業株式会社 半導体装置およびその製造方法
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
JP3963154B2 (ja) 2003-06-04 2007-08-22 富士電機ホールディングス株式会社 炭化珪素ショットキーバリアダイオードの製造方法
JP2006120761A (ja) * 2004-10-20 2006-05-11 Kansai Tlo Kk 半導体装置製造方法
JP4594113B2 (ja) * 2005-01-19 2010-12-08 新電元工業株式会社 半導体装置の製造方法
JP4835117B2 (ja) 2005-11-15 2011-12-14 日産自動車株式会社 炭化珪素半導体装置の製造方法
JP4921880B2 (ja) 2006-07-28 2012-04-25 株式会社東芝 高耐圧半導体装置
ATE531076T1 (de) 2006-09-01 2011-11-15 Nxp Bv Verfahren zur verbesserung der mobilität einer inversionsschicht in einem siliciumcarbid-mosfet
JP2008251772A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 半導体装置
JP2009094392A (ja) 2007-10-11 2009-04-30 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP5541842B2 (ja) 2008-03-18 2014-07-09 新電元工業株式会社 炭化珪素ショットキダイオード
JP5354009B2 (ja) 2009-04-16 2013-11-27 三菱電機株式会社 炭化珪素ショットキダイオードの製造方法
JP2010262952A (ja) * 2009-04-29 2010-11-18 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
US9117739B2 (en) * 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
JP5455973B2 (ja) * 2011-05-27 2014-03-26 三菱電機株式会社 炭化珪素半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053418A (ja) * 2006-08-24 2008-03-06 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置の製造方法
JP2010068008A (ja) * 2009-12-24 2010-03-25 Mitsubishi Electric Corp 炭化珪素ショットキバリアダイオードの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101595082B1 (ko) * 2014-08-27 2016-02-18 메이플세미컨덕터(주) 쇼트키 접합 타입 전력 반도체 제조방법

Also Published As

Publication number Publication date
CN102800570B (zh) 2015-11-18
US8685848B2 (en) 2014-04-01
US20140038397A1 (en) 2014-02-06
KR20120132340A (ko) 2012-12-05
JP2012248648A (ja) 2012-12-13
DE102012207309A1 (de) 2012-11-29
US9276068B2 (en) 2016-03-01
JP5455973B2 (ja) 2014-03-26
US20120302051A1 (en) 2012-11-29
CN102800570A (zh) 2012-11-28

Similar Documents

Publication Publication Date Title
KR101339815B1 (ko) 탄화 규소 반도체장치의 제조방법
CN107430993B (zh) 外延晶片的制造方法、外延晶片、半导体装置的制造方法以及半导体装置
US9722017B2 (en) Silicon carbide semiconductor device
KR100937276B1 (ko) 반도체 디바이스 및 그 제조 방법
JP5554042B2 (ja) ジャンクション・バリア・ショットキ・ダイオードに関する方法と、そのダイオードおよびその使用方法
JP5411422B2 (ja) バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法
US9184229B2 (en) Semiconductor device and method for manufacturing same
KR20120023710A (ko) 반도체 장치
US10600921B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP5439417B2 (ja) 半導体整流装置
KR20190072631A (ko) 게이트 트렌치들 및 매립된 종단 구조체들을 갖는 전력 반도체 디바이스들 및 관련 방법들
WO2013145545A1 (ja) 半導体装置
US20180248008A1 (en) Semiconductor device
WO2013146444A1 (ja) 炭化珪素半導体素子およびその製造方法
JP6168806B2 (ja) 半導体装置
JP2004528728A5 (ko)
WO2022025010A1 (ja) 炭化珪素半導体装置
JP5377548B2 (ja) 半導体整流装置
JP6253133B2 (ja) 炭化珪素半導体装置の製造方法
KR100619603B1 (ko) 이중산화막을 갖는 고내압 탄화규소 쇼트키 다이오드 소자및 그 제조방법
JP5872327B2 (ja) 半導体整流素子
JP2000188406A (ja) 炭化けい素ショットキーバリアダイオードおよびその製造方法
JP6758987B2 (ja) 半導体装置
JP3803611B2 (ja) 半導体基板、半導体素子、および半導体素子の製造方法
WO2023119485A1 (ja) 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161123

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171114

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181121

Year of fee payment: 6