CN105027288B - 半导体元件 - Google Patents

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Abstract

一种半导体元件，改善例如肖特基势垒二极管中的肖特基接合部的反向浪涌耐量。p型半导体部分14由杂质浓度互不相同的p+型半导体部(第一浓度部)14a和p‑型半导体部(第二浓度部)14b构成。并且，金属部分13的侧面13S的一部分和与其连结的底面13B的一部分与p+型半导体部14a的一部分相连接。另外，p‑型半导体部14b的侧面14bS的至少一部分与p+型半导体部14a的侧面14aS相连接。

Description

半导体元件
技术领域
本发明涉及一种半导体元件，更详细而言，是涉及一种改善二极管(Diode)的反向浪涌(Serge)耐量的技术。
背景技术
作为半导体元件的一个示例的二极管，例如肖特基势垒二极管(SchottkyBarrier Diode)(以下有时成为SBD)，是将半导体层与金属层通过肖特基接合、利用肖特基障壁的整流作用的半导体元件。SBD可以比一般的PN接合二极管更快速地工作，具有顺向电压下降较小的特性。
例如，具有这样的SBD的开关(Switching)电源，在紧急情况下进行紧急停止时，由n型半导体层向金属层施加的反向电压，可能会超过SBD的耐压上限(反向电压耐压特性)。如果反向电压超过耐压特性的上限，可能导致SBD的特性下降。
图8所示的是以往的肖特基势垒二极管的一个示例的截面图。在图8所示的肖特基势垒二极管1中，例如，具有是n型半导体的半导体基板2。半导体基板2由例如SiC(碳化硅)构成。在半导体基板2的一个主面2a侧的一部分中形成有由p型半导体构成的保护环(GuardRing)6。保护环6在半导体基板2的一个主面2a侧露出，且朝着半导体基板2的厚度方向被形成为指定的深度。而且，在半导体基板2的一个主面2a侧形成有金属层3且与该保护环6的一部分电气连接。金属层3通过其底面3a的一部分与保护环6相连接，且除此以外的部分与一个主面2a相连接，从而相对于半导体基板2被肖特基接合。
保护环6由掺杂浓度互不相同的p+型半导体部6a和p-型半导体部6b构成。p-型半导体部6b被形成为将p+型半导体部6a的侧面以及底面覆盖。而且，p+型半导体部6a在半导体基板2的一个主面2a侧露出部分中的一部分以及，p-型半导体部6b在半导体基板2的一个主面2a侧露出部分中的一部分分别与金属层3的底面3a的一部分相连接。
通过这样，能够改善金属层3和半导体基板2的接合部的反向耐压特性。
这里，作为与图8所示的二极管不同的结构，例如有非专利文献一所示的肖特基势垒二极管。在该非专利文献一中有涉及改善反向浪涌耐量的记载。
然而，也考虑通过与非专利文献一不同的结构改善反向浪涌耐量。
先行技术文献
非专利文献
【非专利文献一】Material Science Forum Vols.527-529(2006)，pp1155-1158
发明内容
本发明的目的是通过与上述技术不同的结构来改善半导体元件，例如肖特基势垒二极管中的肖特基接合部的反向浪涌耐量。
为了解决所述课题，本发明的第一形态的一种半导体元件，其特征在于，至少包括：
具有第一面，且为第一导电型的半导体基板；
具有在所述半导体基板内与所述第一面邻接的第一部分和在所述半导体基板上与所述第一面邻接的第二部分，且是与所述第一导电型为相反导电型的第二导电型的保护环；以及
在所述半导体基板上与所述第一面邻接，且与所述第二部分电气连接，且与所述半导体基板肖特基接合的金属层，
其中，所述金属层的垂直方向的截面为矩形形状，从所述半导体基板的底面到所述金属层的底面的厚度比从所述半导体基板的底面到所述保护环的最上面的厚度更小，
所述保护环的所述第一部分包含第一区域和与所述第一区域连结的第二区域，
所述第一区域与所述第二区域相比更靠近所述金属层，
所述第二区域与所述第一区域相比在所述半导体基板的垂直方向上的深度更深。
第二形态所记载的发明，在第一形态的半导体元件中，其特征在于：
所述第二区域的下端弯曲。
第四形态所记载的发明，在第一形态所记载的半导体元件中，其特征在于：
所述保护环由掺杂浓度互不相同的第一浓度部和第二浓度部构成，
所述第一浓度部包含所述第二部分，
所述金属层的侧面的一部分和与其连结的底面的一部分与所述第一浓度部相连接，
所述第二浓度部的侧面的至少一部分与所述第一浓度部的侧面相连接。
【发明效果】
通过本发明的半导体元件，由于与第二部分的侧面的一部分和与其连结的底面的一部分与第一部分的一部分相连接,因此,从半导体基板的另一个主面到第二部分的底面与半导体基板肖特基接合的肖特基接合面的厚度比从半导体基板的另一个主面到被形成为第一部分的半导体基板的一个主面的厚度更薄。通过这样，能够使被肖特基接合的部分的半导体基板的阻抗值比被形成为第一部分的半导体基板的阻抗值更小。因此，能够使浪涌电流切实地流向阻抗值更小的肖特基接合部分。因此，能够改善半导体元件的反向浪涌耐量。
【简单附图说明】
【图1】是本发明涉及的半导体元件一个示例的肖特基势垒二极管的第二实施方式中的主要部分扩大截面图，以及沿平面方向的平面图。
【图2】是显示本发明涉及的肖特基势垒二极管的第二实施方式中的结构的变化(Variation)的主要部分扩大截面图。
【图3】是显示本发明涉及的肖特基势垒二极管的第三实施方式中的主要部分扩大截面图。
【图4】是在以往的JBS(结型势垒肖特基(Junction Barrier Schottky))二极管中实施PRSM(额定浪涌逆电力)试验的情况下，基板的周缘区域中的电流的流动和温度的上升的分布图。
【图5】是在以往的JBS二极管中实施PRSM试验的情况下，基板的周缘区域中的电流的流动和温度的上升的分布图。
【图6】是在本发明涉及的肖特基势垒二极管的中实施PRSM试验的情况下，基板的周缘区域中的电流的流动和温度的上升的分布图。
【图7】是在本发明涉及的肖特基势垒二极管的中实施PRSM试验的情况下，基板的周缘区域中的电流的流动和温度的上升的分布图。
【图8】是以往的肖特基势垒二极管的一个示例的截面图。
【图9】是显示本发明涉及的肖特基势垒二极管的其他的实施方式的周缘区域的主要部分扩大截面图。
【图10】是显示本发明涉及的肖特基势垒二极管的其他的实施方式的周缘区域的主要部分扩大截面图。
【图11】是显示本发明涉及的肖特基势垒二极管的其他的实施方式的周缘区域的主要部分扩大截面图。
【图12】是显示本发明涉及的肖特基势垒二极管的其他的实施方式的周缘区域的主要部分扩大截面图。
【图13】是显示本发明涉及的肖特基势垒二极管的其他的实施方式的周缘区域的主要部分扩大截面图。
【图14】是本发明涉及的半导体元件一个示例的肖特基势垒二极管的第一实施方式中的主要部分扩大截面图。
发明实施方式
接着，参照附图将本发明的实施方式的具体示例作为实施例进行说明，但本发明不仅被限定于以下实施例。
另外，在使用以下附图的说明中，附图是模式化的，各个尺寸的比例等与实物不同，为了便于理解适当地省略了必要构件以外的图示。另外，为了之后的说明便于理解，在附图中，将二极管的截面厚度方向作为Z轴方向，将与Z轴方向互相垂直的平面方向作为X轴方向以及Y轴方向。
首先，关于例举在本实施方式中作为说明的半导体元件的一个示例的肖特基势垒二极管的整体结构作概要说明。肖特基势垒二极管在例如由n-型半导体层构成的半导体基板的一个主面被形成金属层(势垒金属(Barrier Metal))。该金属层对于半导体基板被肖特基接合。具有将该金属层的周缘部环绕成环状的保护环。
以下，将参照附图关于具有本发明特征的某保护环的内部结构进行详细说明。
以下作为说明的本申请发明的半导体元件的一个示例的肖特基势垒二极管，是例举了在上述肖特基势垒二极管的整体结构中包含保护环(P型RESURF层)的肖特基势垒二极管的周缘区域中的一个结构示例并进行说明。因此，相比于该周缘区域，中心侧的结构没有被特别限定。
(1)肖特基接合部的第一实施方式
图14是显示本发明涉及的半导体元件一个示例的肖特基势垒二极管的周缘区域中的一个实施方式的沿Z轴方向的主要部分截面图。
本实施方式涉及的肖特基势垒二极管(半导体元件)10至少包括：n型(第一导电型)半导体基板11(第一半导体区域12)；被形成在该半导体基板11的一个主面11a侧的一部分中与n型为相反导电型的p型(第二导电型)的p型半导体部分(第一部分)14；与p型半导体部分14电气连接，且被形成在半导体基板11的一个主面11a侧的导电性金属部分(第二部分)13。并且，金属部分13的侧面13S的一部分和与其连结的底面13B的一部分与p型半导体部14的一部分相连接。
更具体而言，p型半导体部14在半导体基板11的一个主面11a侧中，从半导体基板11的一个主面11a侧朝着厚度方向被形成为指定的深度。另外，金属部分13的底面13B在半导体基板11的厚度方向(Z轴方向)上被形成在比半导体基板11的一个主面11a更深位置，且侧面13S的一部分和底面13B的一部分与p型半导体部14相连接。在金属部分13的底面13B被形成在比半导体基板11的一个主面11a更深位置的情况下，例如，将从半导体基板11的一个主面11a朝厚度方向被掘入的凹部T经过p型半导体部14的一部分和与该一部分邻接的半导体基板11的一部分从而被形成亦可。然后，形成金属部分13从而将该凹部T填埋亦可。
半导体基板11由例如SiC(碳化硅)构成。采用SiC基板构成的肖特基势垒二极管与采用Si基板11构成的肖特基势垒二极管相比较，能够以极短的反向恢复时间进行高速开关，另外，由于反向恢复时间少，因此能够减少开关损失。另外，相对于采用SiC基板构成的肖特基势垒二极管的反向恢复时间随着温度上升而变长，采用Si基板11构成的肖特基势垒二极管的反向恢复时间由于不依赖于温度而基本恒定，因此即便在高温工作时也不会增加开关损失。
另外，半导体基板11不仅被限定于SiC，由Si构成亦可。本发明能够应用于Si基板，SiC基板，但应用于SiC基板比Si基板更有效。
另外，在本实施方式中，将关于为n型半导体的半导体基板11与金属部分13被肖特基接合的情况进行说明。然而，在半导体基板11的一个主面11a侧，例如通过将含有低浓度掺杂的n-型半导体外延(Epitaxial)生长等进行层积，该n-型半导体与金属部分13肖特基接合的结构亦可。
金属部分13例如由含有Al(铝(Aluminium))，Mo(钼)，Ti(钛)等的金属材料形成的。
根据如图14所示的肖特基势垒二极管10，由于金属部分13的侧面13S的一部分和与其连结的底面13B的一部分与p型半导体部14的一部分相连接，因此，在金属部分13的底面13B与半导体基板11被肖特基接合的第一区域E1中从半导体基板11的另一个主面11b到金属部分13的底面13B的半导体基板11的厚度t1比在形成有p型半导体部分14的第二区域E2中从半导体基板11的另一个主面11b到一个主面11a的半导体基板11的厚度t2要薄。通过这样，能够使第一区域E1的阻抗值比第二区域E2的阻抗值更小。
在以往的肖特基势垒二极管中，一旦空乏层从半导体基板与金属层的肖特基接合部开始扩展，肖特基势垒二极管的周缘区域的电场集中无法缓和，反向浪涌耐量下降。
然而，根据上述结构的本发明的肖特基势垒二极管10，由于能够将金属部分13与半导体基板11被肖特基接合的第一区域E1的阻抗值设为比形成有p型半导体部分14的第二区域E2的阻抗值更小，因此浪涌电流流向阻抗值更小的肖特基接合部。因此，能够改善肖特基势垒二极管10的反向浪涌耐量。将这样的本发明的肖特基势垒二极管10例如应用于开关电源的话，即便由于在紧急时刻的紧急停止会产生过大的反向电压，也能够防止肖特基势垒二极管10的性能下降。
(2)肖特基接合部的第二实施方式
图1(a)是显示本发明涉及的半导体元件一个示例的肖特基势垒二极管的周缘区域中的一个实施方式的沿Z轴方向的主要部分截面图。另外，对于与如图14所示的第一实施方式同样的结构以相同的符号标示。
本实施方式涉及的肖特基势垒二极管10至少包括：n型半导体基板11；被形成在该半导体基板11的一个主面11a侧的一部分中与n型为相反导电型的p型(第二导电型)的p型半导体部分14；与p型半导体部分14电气连接，且被形成在半导体基板11的一个主面11a侧的导电性金属部分13。
p型半导体部分14由掺杂浓度互不相同的p+型半导体部(第一浓度部)14a和p-型半导体部(第二浓度部)14b构成。并且，金属部分13的侧面13S的一部分和与其连结的底面13B的一部分相对于p+型半导体部14a的一部分相连接。另外，p-型半导体部14b的侧面14bS的至少一部分与p+型半导体部14a的侧面14aS相连接。在本实施方式中，p-型半导体部14b从侧面14bs的下部进一步将p+型半导体部14a的底面14aB覆盖，且延伸直到与金属部分13相连接的部分。
另外，p型半导体部14在半导体基板11的一个主面11a侧中，从半导体基板11的一个主面11a侧朝着厚度方向被形成为指定的深度。另外，金属部分13的底面13B在半导体基板11的厚度方向上被形成在比半导体基板11的一个主面11a更深位置，且侧面13S的一部分和底面13B的一部分与p+型半导体部14a相连接。在金属部分13的底面13B被形成在比半导体基板11的一个主面11a更深位置的情况下，例如，将从半导体基板11的一个主面11a朝厚度方向被掘入的凹部T经过p型半导体部14的一部分和与该一部分邻接的半导体基板11的一部分从而被形成亦可。然后，形成金属部分13从而将该凹部T填埋亦可。
根据如图1(a)所示的肖特基势垒二极管10，由于金属部分13的侧面13S的一部分和与其连结的底面13B的一部分与p+型半导体部14a的一部分相连接，因此，在金属部分13的底面13B与半导体基板11被肖特基接合的第一区域E1中从半导体基板11的另一个主面11b到金属部分13的底面13B的半导体基板11的厚度t1比在形成有p型半导体部分14的第二区域E2中从半导体基板11的另一个主面11b到一个主面11a的半导体基板11的厚度t2要薄。
通过这样，能够使第一区域E1的阻抗值比第二区域E2的阻抗值更小，浪涌电流流向阻抗值更小的肖特基接合部。因此，能够改善肖特基势垒二极管10的反向浪涌耐量。另外，通过将p型半导体部分14由掺杂浓度互不相同的p+型半导体部14a和p-型半导体部14b构成，能够进一步缓和电场集中。
图1(b)，(c)是沿肖特基势垒二极管10的平面方向(X轴方向以及Y轴方向)的平面图。另外，该图1(b)，(c)选择性地显示肖特基势垒二极管10的周缘区域的一部分。
在p型半导体部分14中，例如在制造工序中产生污染(Contamination)时，产生没有被掺杂离子注入的区域，可能会对肖特基势垒二极管10的性能造成影响，由于在反向偏压(Bias)时空乏层扩展，因此该影响被缓和，能够使浪涌电流切实地流向阻抗值更小的肖特基接合部分这一效果可期。
另外，与此相对，为了减少结晶结构的紊乱，可以有意识地不注入掺杂离子。即，例如，如图1(b)所示的肖特基势垒二极管10A，通过在半导体基板11(参照图1(a))中设置不形成p+型半导体部14A(与图1(a)的p+型半导体部14a，p-型半导体部14b相对应)的非形成部d1，能够使对于半导体基板11的掺杂离子注入量变少，且能够抑制由于掺杂离子注入而造成的半导体基板11的结晶结构的紊乱。这样的非形成部d1可以是任意的形状，例如，从半导体基板11的一个主面11a侧来看为矩形，圆形，椭圆形等的形状亦可。
另外，如图1(c)所示的肖特基势垒二极管10B，在沿着半导体基板11的一个主面11a侧中的周缘区域被形成的p型半导体部分14B(与图1(a)的p+型半导体部14a，p-型半导体部14b相对应)中，将在不形成p型半导体部14B的非形成部d2(在图1(c)中仅在一处做图示)不形成一个而是形成多个亦可。
另外，在图1(c)中例如在平面看时形状大致呈矩形的半导体11的各边中央每一处设定非形成部d2的情况下，环状的p型半导体部14B被分割成四个。非形成部d2被设定在半导体基板11各边中的任意处亦可。而且，通过非形成部d2被分割的p型半导体部位14B的形成个数不被限定。另外，非形成部d2还可以被设定为将p型半导体部位14B被分割(图1(c))，也可以设定p型半导体部分14A没有被分割，且被p型半导体部分14A包围的非形成部d1(图1(b))。
(3)肖特基接合部的第二实施方式的变形例
在图2(a)～(d)中显示上述第二实施方式的肖特基势垒二极管的变形例。另外，对于与如图1所示的第二实施方式同样的结构以相同的符号标示，且省略其说明。
在图2(a)所示的肖特基势垒二极管10中，金属部分13的侧面13S的一部分和与其连结的底面13B的一部分相对于p+型半导体部14a的一部分相连接。而且，p-型半导体部14b被构成为从其侧面14bS的下部开始覆盖直到p+型半导体部14a的底面14aB的一部分，且不与金属部分13相连接。
在图2(b)所示的肖特基势垒二极管10中，金属部分13的侧面13S的一部分和与其连结的底面13B的一部分相对于p+型半导体部14a的一部分相连接。而且，p-型半导体部14b在半导体基板11的一个主面11a侧中，被形成为直到p-型半导体部14b的侧面14bS与p+型半导体部14a的侧面14aS的一部分相连接的深度处，同时金属部分13的底面13B以及p+型半导体部14a的底面14aB被构成为不连接。而且，p-型半导体部14b被形成为比p+型半导体部14a的厚度更薄。
在图2(c)所示的肖特基势垒二极管10中，金属部分13的侧面13S的一部分和与其连结的底面13B的一部分相对于p+型半导体部14a的一部分相连接。而且，p-型半导体部14b在半导体基板11的一个主面11a侧的周缘部分中，被形成为直到p-型半导体部14b的侧面14bS的一部分与p+型半导体部14a的侧面14aS的一部分相连接的深度处，同时金属部分13的底面13B以及p+型半导体部14a的底面14aB被构成为不连接。而且，p-型半导体部14b被形成为比p+型半导体部14a的厚度更厚。
在如图2(d)所示的肖特基势垒二极管10中，在半导体基板11的一个主面11a侧的一部分中形成有p型半导体部位14。该p型半导体部14被形成为与半导体基板11的周缘不连接。并且，金属部分13的侧面13S的一部分和与其连结的底面13B的一部分相对于p型半导体部14的一部分相连接。
(3)肖特基接合部的第三实施方式
接着，参照图3(a)对第三实施方式涉及的肖特基势垒二极管进行说明。另外，对于与涉及上述第二实施方式的肖特基势垒二极管相同的构成要素以相同的符号标示，且省略对其的详细说明。
如图3(a)所示的肖特基势垒二极管20和如图1(a)所示的肖特基势垒二极管20的结构的一部分相同，但p+型半导体部14a的结构不同。p型半导体部14的一部分，即，p型半导体沉积部14c被形成为从形成有p型半导体部14的半导体基板11的一个主面11a进一步朝上方(以一个主面11a为标准在Z轴方向上与另一个主面11b相反的方向)直到金属部分13的侧面13S的一部分。另外，该金属部分13的侧面13S的一部分被构成为在比半导体基板11的一个主面11a更上方处与p型半导体沉积部14c相连接。
例如在半导体基板11的一个主面11a侧中的p+型半导体部14a中，p型半导体沉积部14c与不连接金属部分13的区域重叠，例如通过外延生长使p+型半导体沉积。金属部分13的侧面13S与p型半导体沉积部14c相连接。
根据这样的第三实施方式的结构的肖特基势垒二极管20，将金属部分14的侧面13S的一部分以及底面13B的一部分相对于作为p型半导体部14的一部分的p型半导体沉积部14c相连接。另外，与金属部分13的侧面13S连结的底面13B的一部分相对于p+型半导体部14a的一部分相连接。通过这样，在金属部分13的底面13B与半导体基板11被肖特基接合的第一区域E1中从半导体基板11的另一个主面11b到金属部分13的底面13B的半导体基板11的厚度t1比在形成有p型半导体部分14的第二区域E2中从半导体基板11的另一个主面11b到p型半导体沉积部14c的上表面14cT的p型半导体沉积部14c与半导体基板11的总厚度t2更薄。通过这样，能够使第一区域E1的阻抗值比第二区域E2的阻抗值更小。
通过使第一区域E1的阻抗值比第二区域E2的阻抗值更小，浪涌电流流向阻抗值更小的肖特基接合部。因此，能够改善肖特基势垒二极管20的反向浪涌耐量。
(4)肖特基接合部的第三实施方式的变形例
在图3(b)～(e)中显示上述第三实施方式的肖特基势垒二极管的变形例。另外，对于与如图3(a)所示的第三实施方式同样的结构以相同的符号标示，且省略其说明。
在图3(b)所示的肖特基势垒二极管20中，金属部分13的侧面13S的一部分相对于p+型半导体部14c的一部分相连接，另外，与金属部分13的侧面13S连结的底面13B的一部分相对于p+型半导体部14a的一部分相连接。而且，p-型半导体部14b被构成为从其侧面14bS的下部开始覆盖直到p+型半导体部14a的底面14aB的一部分，且不与金属部分13相连接。
在图3(c)所示的肖特基势垒二极管20中，金属部分13的侧面13S的一部分相对于p型半导体沉积部14c的一部分相连接，另外，与金属部分13的侧面13S连结的底面13B的一部分相对于p+型半导体部14a的一部分相连接。而且，p-型半导体部14b在半导体基板11的一个主面11a侧中，被形成为直到p-型半导体部14b的侧面14bS与p+型半导体部14a的侧面14aS的一部分相连接的深度处，同时金属部分13的底面13B以及p+型半导体部14a的底部14aB被构成为不连接。而且，p-型半导体部14b被形成为比p+型半导体部14a的厚度更薄。
在图3(d)所示的肖特基势垒二极管20中，金属部分13的侧面13S的一部分相对于p型半导体沉积部14c的一部分相连接，另外，与金属部分13的侧面13S连结的底面13B的一部分相对于p+型半导体部14a的一部分相连接。而且，p-型半导体部14b在半导体基板11的一个主面11a侧中，被形成为直到p-型半导体部14b的侧面14bS与p+型半导体部14a的侧面14aS相连接的深度处，同时金属部分13的底面13B以及p+型半导体部14a的底部14aB被构成为不连接。而且，p-型半导体部14b被形成为比p+型半导体部14a的厚度更厚。
在如图3(e)所示的肖特基势垒二极管20中，在半导体基板11的一个主面11a侧的一部分中形成有p型半导体部分14。该p型半导体部14被形成为与半导体基板11的周缘不连接。而且，形成与p型半导体部份14叠加，使p型半导体沉积的p型半导体沉积部14c。
(5)肖特基接合部的其他实施方式
以下，关于作为本发明涉及的半导体元件一个示例的肖特基势垒二极管的肖特基接合部例举了几个变形例，但本发明不仅被限定于这些形态。另外，对于与涉及上述第一实施方式，第二实施方式以及第三实施方式的肖特基势垒二极管相同的构成要素以相同的符号标示，且省略对其的详细说明。
如图9(a)所示的肖特基势垒二极管30和如图1(a)所示的肖特基势垒二极管10的结构有一部分是相同的。在该肖特基势垒二极管30中，沿着构成p型半导体部分14的p-型半导体部14b的X轴方向的半导体基板11的周缘侧的端部(边缘(Edge)部分)被构成为朝着半导体11的周缘侧带有圆滑部分地使厚度逐渐减少。
如图9(b)所示的肖特基势垒二极管30和如图9(a)所示的肖特基势垒二极管30的结构有一部分是相同的。在该肖特基势垒二极管30中，p+型半导体部14a没有被p-型半导体部14b覆盖，而是p+型半导体部14a通过与金属部分13的重叠部分被构成为与第一半导体区域12相连接。
如图9(c)所示的肖特基势垒二极管30和如图9(a)所示的肖特基势垒二极管30的结构有一部分是相同的。在该肖特基势垒二极管30中，p+型半导体部14a的底面全部与第一半导体区域12相连接，并且，p-型半导体部14b比p+型半导体部14a的厚度更薄。
如图9(d)所示的肖特基势垒二极管30和如图9(a)所示的肖特基势垒二极管30的结构有一部分是相同的。在该肖特基势垒二极管30中，p+型半导体部14a的底面全部与第一半导体区域12相连接，并且，p-型半导体部14b比p+型半导体部14a的厚度更厚。
如图10(a)所示的肖特基势垒二极管40和如图3(a)的肖特基势垒二极管20的结构有一部分是相同的。其不同点如下。在该肖特基势垒二极管40中，沿着构成p型半导体部分14的p-型半导体部14b的X轴方向的半导体基板11的周缘侧的端部(边缘部分)被构成为从半导体基板11的周缘朝着仅以指定距离远离的位置带有圆滑部分地膨胀使得厚度逐渐增加。
如图10(b)所示的肖特基势垒二极管40和如图10(a)所示的肖特基势垒二极管40的结构有一部分是相同的。在该肖特基势垒二极管40中，p+型半导体部14a没有被p-型半导体部14b覆盖，而是p+型半导体部14a通过与金属部分13的重叠部分被构成为与第一半导体区域12相连接。
如图10(c)所示的肖特基势垒二极管40和如图10(a)所示的肖特基势垒二极管40的结构有一部分是相同的。在该肖特基势垒二极管40中，p+型半导体部14a的底面全部与第一半导体区域12相连接，并且，p-型半导体部14b比p+型半导体部14a的厚度更薄。
如图10(d)所示的肖特基势垒二极管40和如图10(a)所示的肖特基势垒二极管40的结构有一部分是相同的。在该肖特基势垒二极管40中，p+型半导体部14a的底面全部与第一半导体区域12相连接，并且，p-型半导体部14b比p+型半导体部14a的厚度更厚。
如图11所示的肖特基势垒二极管50相对于如图2(d)的肖特基势垒二极管10的结构可以进一步增加p型半导体部14。即，被添加的p型半导体部分14是与其他的p型半导体部分14不连接的位置，且，相比于与金属部分13相连接的p型半导体部分14，被构成为在半导体基板11的周缘侧的外侧中将金属部分13的周缘部包围成环状地多个排列。
在如图12所示的肖特基势垒二极管60中，在图11中的多个p型半导体部分14中，离半导体基板11的周缘越近的p型半导体部分14，越是沿着Z轴方向增加厚度。
在如图13所示的肖特基势垒二极管70中，在图12中的多个p型半导体部分14中，离半导体基板11的周缘越近的p型半导体部分14，越是沿着Z轴方向增加厚度。进一步，在Y轴方向不同的位置上，不存在p型半导体部分14非形成部被形成在的各个p型半导体部分14中，该非形成部被设定为将形成为环状的p型半导体部分14中圆周方向一部分分割。而且，邻接的p型半导体部分14之间沿着Y轴方向被配置为互相重叠。
【实施例】
以下，将显示验证本发明效果的实施例和以往示例的对比。
在本验证中，在实施PRSM试验的情况下，模拟(Simulation)基板的周缘区域中的电流的流动和温度的上升作为反向浪涌耐量的指标。
图4，图5是在对作为以往示例的图8所示的以往的JBS结构的肖特基势垒二极管进行PRSM试验的情况下，显示基板的周缘区域中的电流的流动(图4)和温度上升的分布(图5)随着时间经过(5μsec，8μec，20μse)的分布图。
在图4，图5所示的分布图中，在上部中央显示金属层3，在其两侧显示保护环(Guard Ring)6。在该图4，图5中的肖特基势垒二极管与图8所示的以往的肖特基势垒二极管相对应。
根据图4，图5所示的模拟结果，即便从试验开始时间经过5μsec，8μec，11μse，电流的流动也不会在X轴以及Y轴方向的整个肖特基接合面上扩展，形成有保护环6的部分集中(图4)。而且，由于电流的流动不会在X轴以及Y轴方向的整个肖特基接合面上扩展，因此随着从试验开始时间经过5μsec，8μec，11μse，半导体基板的保护环6附近的温度由于电流集中而大幅上升(图5)。在半导体基板的保护环6附近的温度在最高达到600～700℃。
另外，作为额定浪涌逆电力不是0.1kw而是0.2kw。
作为本发明的实施例，图6，图7是如图1所示的以往的肖特基势垒二极管(半导体元件)同样地在进行额定浪涌逆电力(PRSM)试验的情况下，显示模拟基板的周缘区域中的电流的流动(图6)和温度上升的分布(图7)随着时间经过(5μsec，8μec，20μse)的分布图。另外，在本实施例的肖特基势垒二极管中，设定在半导体基板11的一个面侧形成0.15μm的凹部T，且形成金属部分13从而将该凹部T的内部埋设的情况。在图6，图7所示的分布图中，在上部中央显示金属部分13，在其两侧显示作为保护环的p型半导体部分14。在该图6，图7中的肖特基势垒二极管与图14所示的以往的肖特基势垒二极管相对应。
根据图6所示的结果，随着时间经过5μsec，8μec，20μse，电流的流动扩展到形成有金属部分13的整个肖特基接合面，p型半导体部分14的电流集中被缓和。随着该电流的流动向整个肖特基接合面的扩展，整个肖特基接合面的温度分布被均一化。通过这样，p型半导体部分14的近旁的温度上升相对于图4，图5所示的以往示例被缓和(图7)。在半导体基板的保护环6附近的温度与图5所示的以往示例的相比低了50～100℃。
根据以上结果，在以往示例的肖特基势垒二极管中存在由于在保护环附近的温度上升发生特性下降的可能，但在本发明的肖特基势垒二极管中，由于整个肖特基接合面的温度分布的均一化，从而得到不会发生特性下降的情况的模拟结果。另外，作为额定浪涌逆电力不是0.1kw而是0.2kw，对于以往示例来说是被大大地改善。
符号说明
10……肖特基势垒二极管(半导体元件)，11……半导体基板，12……第一半导体区域，13……金属部分(第二部分)，14……p型半导体部分(第一部分)，14a……p+型半导体部(第一浓度部)，14b……p-型半导体部(第二浓度部)，14c……p型半导体沉积部。

Claims (3)

1.一种半导体元件，其特征在于，至少包括：
具有第一面，且为第一导电型的半导体基板；
具有在所述半导体基板内与所述第一面邻接的第一部分和在所述半导体基板上与所述第一面邻接的第二部分，且是与所述第一导电型为相反导电型的第二导电型的保护环；以及
在所述半导体基板上与所述第一面邻接，且与所述第二部分电气连接，且与所述半导体基板肖特基接合的金属层，
其中，所述金属层的垂直方向的截面为矩形形状，所述金属层的最外侧面的一部分在所述半导体基板的所述第一面的上方处与所述保护环的所述第二部分的侧面相连接，从所述半导体基板的底面到所述金属层的底面的厚度比从所述半导体基板的底面到所述保护环的最上面的厚度更小，
在所述保护环中设置至少一个非第二导电型的非形成部，
所述保护环的所述第一部分包含第一区域和与所述第一区域连结的第二区域，
所述第一区域与所述第二区域相比更靠近所述金属层，
所述第二区域与所述第一区域相比在所述半导体基板的垂直方向上的深度更深。
2.根据权利要求1所述的半导体元件，其特征在于：
其中，所述第二区域的下端弯曲，
所述非形成部是非第二导电型的半导体部。
3.根据权利要求1或2所述的半导体元件，其特征在于：
所述保护环由掺杂浓度互不相同的第一浓度部和第二浓度部构成，
所述第一浓度部包含所述第二部分，
所述金属层的侧面的一部分和与其连结的底面的一部分与所述第一浓度部相连接，
所述第二浓度部的侧面的至少一部分与所述第一浓度部的侧面相连接，
所述非形成部的截面形状为矩形、圆形以及椭圆形中的任意一种。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3046149B1 (en) * 2013-09-09 2019-08-21 Hitachi, Ltd. Semiconductor device, method for manufacturing same, power conversion apparatus, three-phase motor system, automobile, and rail vehicle
JP6072349B2 (ja) * 2014-11-05 2017-02-08 新電元工業株式会社 半導体素子
JP6523886B2 (ja) * 2015-09-11 2019-06-05 株式会社東芝 半導体装置
CN105552119A (zh) * 2015-12-17 2016-05-04 扬州国宇电子有限公司 平面肖特基势垒二极管

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101262015A (zh) * 2007-03-08 2008-09-10 半导体元件工业有限责任公司 具有多划分的保护环的肖特基二极管结构及制备方法
CN102800570A (zh) * 2011-05-27 2012-11-28 三菱电机株式会社 碳化硅半导体装置的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5858774A (ja) 1981-10-05 1983-04-07 Hitachi Ltd シヨツトキ−バリア・ダイオ−ド
JP2585331B2 (ja) * 1986-12-26 1997-02-26 株式会社東芝 高耐圧プレーナ素子
DE19653457C2 (de) 1996-12-20 1999-03-25 Gen Semiconductor Ireland Macr Schottky-Diode sowie Verfahren zu ihrer Herstellung
JPH1117197A (ja) 1997-06-24 1999-01-22 Hitachi Ltd ショットキーダイオードおよびその製造方法
JP4942255B2 (ja) * 2001-05-08 2012-05-30 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US7541660B2 (en) * 2006-04-20 2009-06-02 Infineon Technologies Austria Ag Power semiconductor device
KR100888290B1 (ko) 2007-08-10 2009-03-11 주식회사 케이이씨 쇼트키 배리어 다이오드 및 그 제조 방법
JP2009094392A (ja) * 2007-10-11 2009-04-30 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP4803211B2 (ja) 2008-05-27 2011-10-26 トヨタ自動車株式会社 半導体装置
KR101097984B1 (ko) * 2010-03-26 2011-12-23 매그나칩 반도체 유한회사 샤키 다이오드 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101262015A (zh) * 2007-03-08 2008-09-10 半导体元件工业有限责任公司 具有多划分的保护环的肖特基二极管结构及制备方法
CN102800570A (zh) * 2011-05-27 2012-11-28 三菱电机株式会社 碳化硅半导体装置的制造方法

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