CN104752522B - 肖特基势垒二极管及其制造方法 - Google Patents

肖特基势垒二极管及其制造方法 Download PDF

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Abstract

本发明涉及一种肖特基势垒二极管及其制造方法，该肖特基势垒二极管包括：n‑型外延层，布置在n+型碳化硅基板的第一表面上；第一p+区，布置在n‑型外延层上；n型外延层，布置在n‑型外延层和第一p+区上；第二p+区，布置在n型外延层上，并且与第一p+区相接触；肖特基电极，布置在n型外延层和第二p+区上；以及欧姆电极，布置在n+碳化硅基板的第二表面上，其中第一p+区具有栅格形状，其包括多个垂直部以及将各个垂直部的两端彼此连接的水平部，垂直部包括多个具有类六边形的第一部、多个连接各个第一部的第二部、以及多个连接第一部和水平部的第三部，并且第二部和第三部被定形为类杆状。

Description

肖特基势垒二极管及其制造方法
技术领域
本发明涉及一种包括碳化硅(SiC)的肖特基势垒二极管及其制造方法。
背景技术
肖特基势垒二极管(SBD)采用将金属和半导体连接起来的肖特基结。与普通的PN二极管不同，SBD呈现出快速开关特性，并且具有比PN二极管更低的导通电压特性。
通常，在肖特基势垒二极管中，应用结势垒肖特基(JBS)结构，其中p+区在肖特基结部的较低端形成，以提高降低泄漏电流的特性，通过重叠在施加反向电压时扩散的PN二极管耗尽层，从而获得阻塞泄漏电流并改善击穿电压的效果。
然而，由于肖特基部中存在p+区，用作向前方向的电流路径的肖特基电极与n-漂移层之间的接触面积减小，因此存在电阻值增大的问题，并且肖特基势垒二极管的导通电阻增大。此外，由于p+区浮动，阻塞泄漏电流的耗尽层的宽度不大，因此减少p+区之间间隔的工艺存在一定困难。
在背景技术部分公开的上述信息仅用于加强对本发明背景的理解，因此可能包含不构成本领域普通技术人员已知的现有技术的信息。
发明内容
本发明针对的是当施加正向电压时导通电阻下降的肖特基二极管。
本发明一个示例性实施例提供一种肖特基势垒二极管，包括：n-型外延层，布置在n+型碳化硅基板的第一表面上；第一p+区，布置在n-型外延层上；n型外延层，布置在n-型外延层和第一p+区上；第二p+区，布置在n型外延层上，并且与第一p+区相接触；肖特基电极，布置在n型外延层和第二p+区上；以及欧姆电极，布置在n+碳化硅基板的第二表面上，其中第一p+区具有栅格形状，其包括多个垂直部以及将各个垂直部的两端彼此连接的水平部，垂直部包括多个具有类六边形的第一部、多个连接各个第一部的第二部、以及多个连接第一部和水平部的第三部，并且每个第二部和每个第三部被定形为类杆状。
每个第一部可具有正六边形形状。
每个第一部的宽度大于每个第二部的宽度。
每个第二部的宽度与每个第三部的宽度可以相同。
穿过第一部的中心点的水平线可以与穿过相邻垂直部的第一部的中心点的水平线不相交。
第二p+区具有四边形形状。
第二p+区可以与水平部以及位于多个垂直部中的两端的垂直部相接触。
n型外延层的掺杂浓度可以高于n-型外延层的掺杂浓度。
本发明的另一个示例性实施例提供一种制造肖特基势垒二极管的方法，包括：在n+型碳化硅基板的第一表面上形成n-型外延层；将p+离子注入到n-型外延层的表面中，以形成第一p+区；在n-型外延层和第一p+区上形成n型外延层；将p+离子注入到n型外延层的表面中，以形成与第一p+区相接触的第二p+区；在n型外延层和第二p+区上形成肖特基电极；以及在n+型碳化硅基板的第二表面上形成欧姆电极，其中第一p+区具有栅格形状，其包括多个垂直部以及将各个垂直部的两端彼此连接的水平部，垂直部包括多个具有类六边形的第一部、多个连接各个第一部的第二部、以及多个连接第一部和水平部的第三部，并且每个第二部和每个第三部被定形为类杆状。
根据本发明的示例性实施例，位于双层p+区中的下层中的p+区被定形为类栅格，其包括垂直部和水平部，并且每个垂直部包括每个被定形为类六边形的第一部，以增大n-型外延层的面积，从而增大当施加正向电压时的电流量。
此外，与肖特基电极相接触的n型外延层的掺杂浓度被形成为高于位于n型外延层下面的n-型外延层的掺杂浓度，以减小肖特基势垒二极管的电阻，从而增加在施加正向电压时的电流量。
此外，肖特基结的面积达到最大值，从而减小施加正向电压时的导通电阻。
附图说明
图1示出根据本发明的示例性实施例的肖特基势垒二极管的横截面图；
图2示出图1的n-型外延层的平面图；
图3示出图1的n型外延层的平面图；
图4示出根据本发明的示例性实施例的肖特基势垒二极管的第一p+区的一部分的俯视图；
图5示出根据比较例的肖特基势垒二极管的第一p+区的一部分的俯视图；
图6至图9按顺序示出制造根据本发明示例性实施例的肖特基势垒二极管的方法的示意图。
具体实施方式
将通过参考附图更详细地描述本发明的示例性实施例。正如本领域的技术人员将会明白，在没有偏离本发明的精神或范围的情况下，可以对所描述的实施例以各种不同方式修改。设置本文公开的示例性实施例，使得所公开的内容变得透彻和完整，并且本发明的精神范围将被本领域的普通技术人员充分理解。
在所述附图中，为了清晰起见，层和区域的厚度被放大。此外，在提到层在其他层或基板“上”存在时的情况下，该层可以在其他层或基板上直接形成或第三层可以插在所述层与其它层或基板之间。相同的附图标记指代整个说明书中的相同构成元件。
应当理解本文使用的术语“车辆”或“车辆的”或类似术语包括一般的汽车，例如包括运动型多功能车(SUV)的轿车，公共汽车，卡车，各种商用车辆，包括各种乘船和船舰的水运工具，航空器及其类似物，以及包括混合动力汽车，电动汽车，插电式混合电动汽车，混合动力汽车以及其他可选燃料车辆(例如，从不是石油的资源获取燃料)。正如本文所参考的，混合动力汽车是具有两个或多个动力源的车辆，例如包括汽油动力和电动力的车辆。
本文所使用术语仅用于描述特定实施例的目的，并不是为了限制本发明。正如本文所使用的，单数形式“一”，“一个”，“该”也包括复数形式，除非上下文中明确指出不同。应当进一步理解，当用于本说明书时，术语“包括”指定陈述特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组合的存在和添加。正如本文所使用的，术语“和/或”包括关联列出项目中的一个或多个的任意一个和全部组合。
图1示出根据本发明示例性实施例的肖特基势垒二极管的横截面图，图2示出图1的n-型外延层的平面图，图3示出图1的n型外延层的平面图。
参照图1到图3，在根据本发明示例性实施例的肖特基势垒二极管中，n-型外延层200、n型外延层400和肖特基电极600按顺序布置在n+型碳化硅基板100的第一表面上，欧姆电极700布置在n+型碳化硅基板100的第二表面上。n型外延层400的掺杂浓度高于n-型外延层200的掺杂浓度。
将p+离子注入到其中第一p+区300布置在n-型外延层200中，将p+离子注入到其中第二p+区500布置在n型外延层400中。注入到第一p+区300和第二p+区500的p+离子可以是相同或不同的。特别地，肖特基电极600与n型外延层400和第二p+区500相接触。
第一p+区300以栅格形状布置在n-型外延层200的表面上。第一p+区300包括多个垂直部310，以及连接各垂直部310的两端的水平部320。
垂直部310包括多个具有六边形形状的第一部311，多个连接各个第一部311的第二部312，以及多个连接第一部311和水平部320的第三部313。每个第一部311可被定形为类六边形，优选地为正六边形，并且每个第一部311的宽度大于每个第二部312的宽度。第二部312和第三部313的每个形状类似于杆，并且其宽度可以彼此相同。
在彼此相邻的两个垂直部310中，第一部311以Z字形布置，使得穿过第一部311的中心点的水平线与穿过位于相邻垂直部310中的第一部311的中心点的水平线不相交。
第二p+区500以四边形形状布置在n型外延层400的表面上，并且与第一p+区300接触。第二p+区500与第一p+区300的水平部320和位于多个垂直部310中的两端的垂直部310相接触。当通过接触施加反向电压时，第一p+区300和第二p+区500接收负电压，使得作为第一p+区300和n-型外延层200的结区(junction region)的PN结耗尽层变得更宽，从而最大程度地抑制沿相反方向流过的泄漏电流。
此外，多个具有六边形形状的第一部311布置在第一p+区300中，以便与具有杆状的第一p+区300相比，可减小每单位面积的第一p+区300的面积。因此，可以增大n-型外延层200的面积，从而增大施加正向电压时的电流量。此外，将其中形成有包括多个被定形为类六边形的第一部311的第一p+区300的肖特基势垒二极管，与其中形成有类杆状的第一p+区300的肖特基势垒二极管进行比较，当在正向方向施加电压期间的电流量相同时，肖特基二极管的面积可以减小。
此外，被定形为类栅格的第一p+区300形成在n-型外延层200的表面上，与第一p+区300相接触的第二p+区500形成在n型外延层400的边缘，以增大肖特基结(Schottkyjunction)的面积，从而减小施加正向电压时的导通电阻。
此外，在本示例性实施例中，与肖特基电极600相接触的n型外延层400被形成具有比布置在n型外延层400下面的n-型外延层200的掺杂浓度更高的掺杂浓度，以减小肖特基势垒二极管的电阻，从而增加从肖特基二极管600流向欧姆电极700的电流量。
下面将参照图4和5以及表格1描述根据本发明示例性实施例的肖特基势垒二极管特性，根据比较例的肖特基势垒二极管。
根据本发明的示例性实施例的肖特基势垒二极管如图4所示进行制备，以及根据比较例的肖特基势垒二极管如图5所示进行制备。
图4示出根据本发明示例性实施例的肖特基势垒二极管的第一p+区的一部分的俯视图。
参照图4，第一部311被定形为类正六边形，并且面对面表面的长度为3μm。连接第一部311的第二部312的长度是2.598μm，第一部311的宽度是1μm。特别地，可以形成以连接第一部311的中心点与相邻第一部311的中心点的线作为对角线的矩形，并且该矩形被称为单元栅格(unit cell)。根据本示例性实施例的单元栅格是具有4.848μm×2.799μm大小的矩形。根据本示例性实施例的单元栅格，基于连接第一部311的中心点与相邻第一部311的中心点的对角线，而被划分成横截面1和横截面2。
图5示出根据比较例的肖特基势垒二极管的第一p+区的一部分的俯视图。
参照图5，p+区的形状是杆状，并且其宽度是3μm。相邻p+区之间的距离是3μm。特别地，单元栅格是具有6μm×3μm大小的矩形。
表格1是表示根据本发明示例性实施例的肖特基势垒二极管和根据对比例的肖特基势垒二极管模拟导通状态的结果的表格。
(表格1)
参照图1，在根据本发明示例性实施例的肖特基势垒二极管的情况下，单元栅格被划分成横截面1和横截面2，以进行模拟。
可以看出，与根据比较例的肖特基势垒二极管相比，由于增加每单元栅格的电流量，因此根据本发明示例性实施例的肖特基势垒二极管的每单元栅格的电流密度增加大约52％。根据每单元栅格电流量的增加，可以看出与根据比较例的肖特基势垒二极管相比，根据本发明示例性实施例的肖特基势垒二极管的导通电阻下降。
此外，可以看出，基于120A的相同电流量，与根据比较例的肖特基势垒二极管的面积相比，根据本发明的示例性实施例的肖特基势垒二极管的面积减小大约34％。因此，与根据比较例的肖特基势垒二极管相比，根据本发明的示例性实施例的每单位晶片的肖特基势垒二极管的数量可以增加，从而降低成本。
参照图6到图9以及图1详细描述用于制造根据本发明示例性实施例的肖特基势垒二极管的方法。
图6到9按顺序示出制造根据本发明的示例性实施例的肖特基势垒二极管的方法的示意图。
参照图6，准备n+型碳化硅基板100，通过外延生长将n-型外延层200形成在n+型碳化硅基板100的第一表面上。
参照图7，第一p+区300通过将p+离子注入到n-型外延层200的部分表面而形成。第一p+区300以栅格形状形成在n-型外延层200的表面上。如图2所示，第一p+区300包括多个垂直部310，以及连接各个垂直部310两端的水平部320。垂直部310包括多个具有六边形形状的第一部311、多个连接各个第一部311的第二部312、以及多个连接第一部311和水平部320的第三部313。第一部311可被定形为类六边形，优选地为正六边形，并且第一部311的宽度大于第二部312的宽度。第二部312和第三部313可被定形为类杆状，并且其宽度可以彼此相同。
参照图8，n型外延层400通过外延生长形成在n-型外延层200和第一p+区300上。特别地，n型外延层400的掺杂浓度高于n-型外延层200的掺杂浓度。
参照图9，第二p+区500通过将p+离子注入到n型外延层400的部分表面而形成。第二p+区500形成四边形的形状。第二p+区500接与第一p+区300的水平部320以及位于多个垂直部310中的两端的垂直部310相接触。
如图1所示，肖特基电极600形成在n型外延层400和第二p+区500上，并且欧姆电极700形成在n+型碳化硅基板100的第二表面上。
虽然已经结合目前被认为是实用的示例性实施例的实施例来描述本发明，但是应当理解，本发明并不局限于已经公开的实施例，相反地，本发明旨在覆盖包括在所附权利要求的精神和范围内的各种更改和等效布置。

Claims (14)

1.一种肖特基势垒二极管，包括：
n-型外延层，布置在n+型碳化硅基板的第一表面上；
第一p+区，布置在所述n-型外延层上；
n型外延层，布置在所述n-型外延层和所述第一p+区上；
第二p+区，布置在所述n型外延层上，并且与所述第一p+区相接触；
肖特基电极，布置在所述n型外延层和所述第二p+区上；以及
欧姆电极，布置在所述n+碳化硅基板的第二表面上，
其中所述第一p+区具有栅格形状，其包括多个垂直部以及将各个所述垂直部的两端彼此连接的水平部，
所述垂直部包括多个具有类六边形的第一部、多个连接各个所述第一部的第二部、以及多个连接所述第一部和所述水平部的第三部，并且
所述第二部和所述第三部被定形为类杆状，并且
穿过所述第一部的中心点的水平线与穿过相邻垂直部的所述第一部的中心点的水平线不相交。
2.如权利要求1所述的肖特基势垒二极管，其中每个第一部具有正六边形形状。
3.如权利要求2所述的肖特基势垒二极管，其中每个第一部的宽度大于每个第二部的宽度。
4.如权利要求3所述的肖特基势垒二极管，其中每个第二部的宽度与每个第三部的宽度相同。
5.如权利要求1所述的肖特基势垒二极管，其中所述第二p+区具有四边形形状。
6.如权利要求5所述的肖特基势垒二极管，其中所述第二p+区与所述水平部以及位于所述多个垂直部中的两端的垂直部相接触。
7.如权利要求1所述的肖特基势垒二极管，其中所述n型外延层的掺杂浓度高于所述n-型外延层的掺杂浓度。
8.一种制造肖特基势垒二极管的方法，包括：
在n+型碳化硅基板的第一表面上形成n-型外延层；
将p+离子注入到所述n-型外延层的表面中，以形成第一p+区；
在所述n-型外延层和第一p+区上形成n型外延层；
将p+离子注入到所述n型外延层的表面中，以形成与所述第一p+区相接触的第二p+区；
在所述n型外延层和所述第二p+区上形成肖特基电极；以及
在所述n+型碳化硅基板的第二表面上形成欧姆电极，
其中所述第一p+区具有栅格形状，其包括多个垂直部以及将各个所述垂直部的两端彼此连接的水平部，
所述垂直部包括多个具有类六边形的第一部、多个连接各个所述第一部的第二部、以及多个连接所述第一部和所述水平部的第三部，并且
每个第二部和每个第三部被定形为类杆状，并且
穿过每个第一部的中心点的水平线与穿过相邻垂直部的每个第一部的中心点的水平线不相交。
9.如权利要求8所述的方法，其中每个第一部具有正六边形形状。
10.如权利要求9所述的方法，其中每个第一部的宽度大于每个第二部的宽度。
11.如权利要求10所述的方法，其中每个第二部的宽度与每个第三部的宽度相同。
12.如权利要求8所述的方法，其中所述第二p+区具有四边形形状。
13.如权利要求12所述的方法，其中所述第二p+区与所述水平部以及位于所述多个垂直部中的两端的垂直部相接触。
14.如权利要求8所述的方法，其中所述n型外延层的掺杂浓度高于所述n-型外延层的掺杂浓度。
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