KR101518905B1 - 쇼트키 배리어 다이오드 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 한 실시예에 따른 쇼트키 배리어 다이오드는 n+ 형 탄화 규소 기판의 제1면에 위치하는 n- 형 에피층, n- 형 에피층 내에 위치하는 제1 p+ 영역, n- 형 에피층 및 제1 p+ 영역 위에 위치하는 n형 에피층, n형 에피층 내에 위치하는 제2 p+ 영역, n형 에피층 및 제2 p+ 영역 위에 위치하는 쇼트키 금속, 그리고 n+ 형 탄화 규소 기판의 제2면에 위치하는 오믹 금속을 포함하고, 제1 p+ 영역과 제2 p+ 영역은 서로 접촉되어 있다.

Description

쇼트키 배리어 다이오드 및 그 제조 방법{SHOTTKY BARRIER DIODE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것이다.
쇼트키 배리어 다이오드(shottky barrier diode, SBD)는 일반적인 PN 다이오드와 달리 PN 접합을 이용하지 않고, 금속과 반도체가 접합된 쇼트키 접합을 이용하는 것으로, 빠른 스위칭 특성을 나타내며, PN 다이오드 보다 낮은 턴 온 전압 특성을 갖는다.
일반적인 쇼트키 배리어 다이오드는 누설 전류의 저감 특성을 향상시키기 위하여 쇼트키 접합부의 하단에 p+ 영역이 형성된 접합 장벽 쇼트키(junction barrier shottky, JBS)의 구조를 적용하여 역전압 인가 시 확산된 PN 다이오드 공핍층의 중첩에 의해 누설 전류가 차단되고 항복 전압이 향상되는 효과를 얻고 있다.
하지만, 쇼트키 접합부에 p+ 영역이 존재함으로써, 순방향의 전류 경로가 되는 쇼트키 전극과 n- 드리프트 층과의 접촉 면적이 좁아져 저항치가 증가하고, 쇼트키 배리어 다이오드의 온(on) 저항이 증가되는 문제가 있다. 또한, p+ 영역이 플로팅 되어 있어 누설 전류를 차단시키는 공핍층의 너비가 넓지 않아 p+ 영역 사이의 간격을 작게 하는 공정 상의 어려움이 있다.
본 발명이 해결하고자 하는 과제는 쇼트키 배리어 다이오드에서, 순방향 전압 인가 시 온 저항을 낮추는 것이다.
본 발명의 한 실시예에 따른 쇼트키 배리어 다이오드는 n+ 형 탄화 규소 기판의 제1면에 배치되어 있는 n- 형 에피층, 상기 n- 형 에피층에 배치되어 있는 제1 p+ 영역, 상기 n- 형 에피층 및 상기 제1 p+ 영역 위에 배치되어 있는 n형 에피층, 상기 n형 에피층에 배치되어 있으며, 상기 제1 p+ 영역과 접촉되어 있는 제2 p+ 영역, 상기 n형 에피층 및 상기 제2 p+ 영역 위에 배치되어 있는 쇼트키 전극, 그리고 상기 n+ 형 탄화 규소 기판의 제2면에 배치되어 있는 오믹 전극을 포함하고, 상기 제1 p+ 영역은 복수 개의 세로부와 각 세로부의 양 끝단을 서로 연결하는 가로부를 포함하는 격자 형상이고, 상기 세로부는 육각형상의 복수 개의 제1 부분, 상기 각 제1 부분을 연결하는 제2 부분 및 상기 제1 부분과 상기 가로부를 연결하는 제3 부분을 포함하고, 상기 제2 부분 및 상기 제3 부분은 막대 형상이다.
상기 제1 부분은 정육각형 형상일 수 있다.
상기 제1 부분의 폭은 상기 제2 부분의 폭보다 더 넓을 수 있다.
상기 제2 부분의 폭과 상기 제3 부분의 폭은 동일할 수 있다.
상기 각 제1 부분의 중심점을 지나는 수평선은 인접한 상기 세로부의 상기 각 제1 부분의 중심점을 지나는 수평선과 만나지 않을 수 있다.
상기 제2 p+ 영역은 사각 형상일 수 있다.
상기 제2 p+ 영역은 상기 가로부 및 상기 복수 개의 세로부 중 양끝에 위치하는 상기 세로부와 접촉되어 있을 수 있다.
상기 n형 에피층의 도핑 농도는 상기 n- 형 에피층의 도핑 농도보다 더 높을 수 있다.
본 발명의 한 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법은 n+ 형 탄화 규소 기판의 제1면에 n- 형 에피층을 형성하는 단계, 상기 n- 형 에피층의 표면에 p+ 이온을 주입하여 제1 p+ 영역을 형성하는 단계, 상기 n- 형 에피층 및 상기 제1 p+ 영역 위에 n형 에피층을 형성하는 단계, 상기 n형 에피층의 표면에 n+ 이온을 주입하여 상기 제1 p+ 영역과 접촉하는 제2 p+ 영역을 형성하는 단계, 상기 n형 에피층 및 상기 제2 p+ 영역 위에 쇼트키 전극을 형성하는 단계, 그리고 상기 n+ 형 탄화 규소 기판의 제2면에 오믹 전극을 형성하는 단계를 포함하고, 상기 제1 p+ 영역은 복수 개의 세로부와 각 세로부의 양 끝단을 서로 연결하는 가로부를 포함하는 격자 형상이고, 상기 세로부는 육각형상의 복수 개의 제1 부분, 상기 각 제1 부분을 연결하는 제2 부분 및 상기 제1 부분과 상기 가로부를 연결하는 제3 부분을 포함하고, 상기 제2 부분 및 상기 제3 부분은 막대 형상이다.
이와 같이 본 발명의 한 실시예에 따르면, 이중층의 p+ 영역 중, 아래층에 위치한 p+ 영역이 세로부 및 가로부를 포함하는 격자 형상이고, 각 세로부에 육각형상의 제1 부분을 포함함으로써, n- 형 에피층의 면적을 증가시켜, 순 방항 전압 인가 시 전류량을 증가 시킬 수 있다.
또한, 쇼트키 전극에 접촉하는 n형 에피층의 도핑 농도를 n형 에피층 아래에 위치하는 n- 형 에피층의 도핑 농도보다 높게 형성함으로써, 쇼트키 배리어 다이오드의 저항을 낮춰 순방향 전압 인가 시, 전류량을 증가시킬 수 있다.
또한, 쇼트키 접합 면적이 극대화되어 순방향 전압 인가 시 온 저항을 낮출 수 있다.
도 1은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 단면도 이다.
도 2은 도 1의 n- 형 에피층의 평면도 이다.
도 3은 도 1의 n형 에피층의 평면도 이다.
도 4는 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 제1 p+ 영역의 일부를 나타낸 평면도이다.
도 5는 비교예에 따른 쇼트키 배리어 다이오드의 제1 p+ 영역의 일부를 나타낸 평면도이다.
도 6 내지 도 9는 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법을 순서대로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 단면도 이고, 도 2는 도 1의 n- 형 에피층의 평면도 이고, 도 3은 도 1의 n형 에피층의 평면도 이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 쇼트키 배리어 다이오드는 n+ 형 탄화 규소 기판(100)의 제1면에 n- 형 에피층(200), n형 에피층(400), 및 쇼트키 전극(600)이 순차적으로 배치되어 있고, n+ 형 탄화 규소 기판(100)의 제2면에 오믹 전극(700)이 배치되어 있다. n형 에피층(400)의 도핑 농도는 n- 형 에피층(200)의 도핑 농도보다 더 높다.
n- 형 에피층(200)에는 p+ 이온이 주입된 제1 p+ 영역(300)이 배치되어 있고, n형 에피층(400)에는 p+ 이온이 주입된 제2 p+ 영역(500)이 배치되어 있다. 제1 p+ 영역(300) 및 제2 p+ 영역(500)에 주입되는 p+ 이온은 동일하거나 다를 수 있다. 여기서, 쇼트키 전극(600)은 n형 에피층(400) 및 제2 p+ 영역(500)에 접촉한다.
제1 p+ 영역(300)은 n- 형 에피층(200)의 표면에 격자 형상으로 배치되어 있다. 제1 p+ 영역(300)은 복수 개의 세로부(310)와 각 세로부(310)의 양 끝단을 연결하는 가로부(320)을 포함한다.
각 세로부(310)는 육각형상의 복수 개의 제1 부분(311), 각 제1 부분(311)을 서로 연결하는 제2 부분(312) 및 제1 부분(311)과 가로부(320)를 연결하는 제3 부분을 포함한다. 제1 부분(311)은 육각형상, 바람직하게는 정육각형 형상이며, 제1 부분(311)의 폭은 제2 부분(312)의 폭보다 더 넓다. 제2 부분(312)과 제3 부분(313)은 막대 형상이며, 그 폭은 동일하다.
서로 인접한 두 개의 세로부(310)에서 제1 부분(311)은 제1 부분(311)의 중심점을 지나는 수평선과 인접한 세로부(310)에 위치한 제1 부분(311)의 중심점을 지나는 수평선이 만나지 않도록 지그재그 형태로 배치되어 있다.
제2 p+ 영역(500)은 n형 에피층(400)의 표면에 사각형 형상으로 배치되어 있으며, 제1 p+ 영역(300)과 접촉한다. 제2 p+ 영역(500)은 제1 p+ 영역(300)의 가로부(320) 및 복수 개의 세로부(310) 중 양쪽 끝에 위치한 세로부(310)와 접촉한다. 이러한 접촉으로 인하여, 역방향 전압 인가 시, 제1 p+ 영역(300) 및 제2 p+ 영역(500)이 마이너스 전압을 인가 받아 PN 접합 즉, 제1 p+ 영역(300)과 n- 형 에피층(200)의 접합 영역의 공핍층이 넓어져 역방향으로 흐르는 누설 전류를 최대한 억제할 수 있다.
또한, 육각형상의 복수 개의 제1 부분(311)을 제1 p+ 영역(300)에 배치함에 따라, 막대 형상의 제1 p+ 영역(300) 비해 단위 면적 당 제1 p+ 영역(300)의 면적을 줄일 수 있다. 이에, n- 형 에피층(200)의 면적을 증가시킬 수 있으므로, 순 방항 전압 인가 시 전류량을 증가 시킬 수 있다. 또한, 막대 형상의 제1 p+ 영역(300) 형성된 쇼트키 배리어 다이오드와 비교하여, 순 방향 전압 인가 시, 전류량이 동일하면, 쇼트키 배리어 다이오드의 면적을 감소시킬 수 있다.
또한, 격자 형상의 제1 p+ 영역(300)을 n- 형 에피층(200)의 표면에 형성하고, 제1 p+ 영역(300)과 접촉과 접촉하는 제2 p+ 영역(500)을 n형 에피층(400)의 가장자리에 형성함으로써, 쇼트키 접합 면적이 증가하여 순방향 전압 인가 시 온-저항을 낮출 수 있다.
또한, 본 실시예에서는 쇼트키 전극(600)에 접촉하는 n형 에피층(400)의 도핑 농도를 n형 에피층(400) 아래에 위치하는 n- 형 에피층(200)의 도핑 농도보다 높게 형성함으로써, 쇼트키 배리어 다이오드의 저항을 낮춰 순방향 전압 인가 시, 쇼트키 전극(600)에서 오믹 전극(700)으로 흐르는 전류량을 증가시킬 수 있다.
그러면, 도 4, 도 5 및 표 1을 참고하여, 본 발명의 실시예에 따른 쇼트키 배리어 다이오드와 비교예에 따른 쇼트키 배리어 다이오드의 특성에 대하여 설명한다.
도 4와 같이, 본 발명의 실시예에 따른 쇼트키 배리어 다이오드를 준비하고, 도 5와 같이, 비교예에 따른 쇼트키 배리어 다이오드를 준비한다.
도 4는 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 제1 p+ 영역의 일부를 나타낸 평면도이다.
도 4를 참고하면, 제1 부분(311)은 정육각형 형상이고, 서로 마주보는 면의 길이는 3㎛ 이다. 제1 부분(311)을 연결하는 제2 부분(312)의 길이는 2.598㎛ 이고, 제1 부분(311)의 폭은 1㎛ 이다. 여기서, 제1 부분(311)의 중심점과 인접한 제1 부분(311)의 중심점을 잇는 선을 대각선으로 한 직각 사각형을 형성할 수 있는데, 이러한 직각 사각형을 단위셀이라고 한다. 본 실시예에 따른 단위셀은 4.848㎛ × 2.799㎛ 크기의 직각 사각형이다. 본 실시예에 따른 단위셀은 제1 부분(311)의 중심점과 인접한 제1 부분(311)의 중심점을 잇는 선을 대각선을 기준으로 단면 1과 단면 2로 나누어진다.
도 5는 비교예에 따른 쇼트키 배리어 다이오드의 제1 p+ 영역의 일부를 나타낸 평면도이다.
도 5를 참고하면, p+ 영역의 형상은 막대 형상이고, 그 폭은 3㎛ 이다. 인접한 p+ 영역 사이의 거리는 3㎛ 이다. 여기서, 단위셀은 6㎛ × 3㎛ 크기의 직각 사각형이 된다.
표 1은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드와 비교예에 따른 쇼트키 배리어 다이오드에 대해 온 상태에서 시뮬레이션한 결과를 나타낸 표이다.

구분
단위셀
면적(㎛2)
단위셀당
전류량(A)
단위셀당
전류밀도
(A/cm2)
소자 면적
(cm2)
@120A

비교예
18(6×3)
1.005e-4
558
0.215

실시예
단면 1
-
5.339e-5
393
-

실시예
단면 2
-
6.161e-5
454
-

실시예
단면 1 + 단면 2
13.571
(4.848×2.799)
1.150e-4
847
0.142
표 1을 참고하면, 본 실시예에 따른 쇼트키 배리어 다이오드의 경우, 단위셀을 단면 1과 단면 2로 나누어 시뮬레이션 하였다.
본 실시예에 따른 쇼트키 배리어 다이오드는 비교예에 따른 쇼트키 배리어 다이오드에 비해 단위셀당 전류량의 증가로 인해 단위셀당 전류 밀도가 약 52% 증가함을 알 수 있다. 단위셀당 전류 밀도가 증가함에 따라 본 실시예에 따른 쇼트키 배리어 다이오드는 비교예에 따른 쇼트키 배리어 다이오드에 비해 온 저항이 감소함을 알 수 있다.
또한, 동일한 전류량 120A 를 기준으로 할 때, 본 실시예에 따른 쇼트키 배리어 다이오드의 면적이 비교예에 따른 쇼트키 배리어 다이오드의 면적에 비해 약 34% 감소함을 알 수 있다. 이에, 본 실시예에 따른 쇼트키 배리어 다이오드는 비교예에 따른 쇼트키 배리어 다이오드에 비해 단위 웨이퍼 당 쇼트키 배리어 다이오드의 개수를 증가시킬 수 있으므로, 원가를 절감할 수 있다.
그러면, 도 6 내지 도 9 및 도 1을 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 6 내지 도 9는 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법을 순서대로 도시한 도면이다.
도 6을 참고하면, n+ 형 탄화 규소 기판(100)을 준비하고, n+ 형 탄화 규소 기판(100)의 제1면에 에피택셜 성장으로 n- 형 에피층(200)을 형성한다.
도 7을 참고하면, n- 형 에피층(200)의 일부 표면에 p+ 이온을 주입하여 제1 p+ 영역(300)을 형성한다. 제1 p+ 영역(300)은 n- 형 에피층(200)의 표면 위에 격자 모양으로 형성된다. 도 2에 도시한 바와 같이, 제1 p+ 영역(300)은 복수 개의 세로부(310)와 각 세로부(310)의 양 끝단을 연결하는 가로부(320)을 포함한다. 각 세로부(310)는 육각형상의 복수 개의 제1 부분(311), 각 제1 부분(311)을 서로 연결하는 제2 부분(312) 및 제1 부분(311)과 가로부(320)를 연결하는 제3 부분을 포함한다. 제1 부분(311)은 육각형상, 바람직하게는 정육각형 형상이며, 제1 부분(311)의 폭은 제2 부분(312)의 폭보다 더 넓다. 제2 부분(312)과 제3 부분(313)은 막대 형상이며, 그 폭은 동일하다.
도 8을 참고하면, n- 형 에피층(200) 및 제1 p+ 영역(300) 위에 에피택셜 성장으로 n형 에피층(400)을 형성한다. 여기서, n형 에피층(400)의 도핑 농도는 n- 형 에피층(200)의 도핑 농도보다 더 높다.
도 9를 참고하면, n형 에피층(400)의 일부 표면에 p+ 이온을 주입하여 제2 p+ 영역(500)을 형성한다. 제2 p+ 영역(500)은 사각 형상으로 형성된다. 제2 p+ 영역(500)은 제1 p+ 영역(300)의 가로부(320) 및 복수 개의 세로부(310) 중 양쪽 끝에 위치한 세로부(310)와 접촉한다.
도 1을 도시한 바와 같이, n형 에피층(400) 및 제2 p+ 영역(500) 위에 쇼트키 전극(600)을 형성하고, n+ 형 탄화 규소 기판(100)의 제2면에 오믹 전극(700)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+ 형 탄화 규소 기판 200: n- 형 에피층
300: 제1 p+ 영역 310: 세로부
311, 312, 313: 제1, 제2, 제3 부분
320: 가로부 400: n형 에피층
500: 제2 p+ 영역 600: 쇼트키 전극
700: 오믹 전극

Claims (16)

  1. n+ 형 탄화 규소 기판의 제1면에 배치되어 있는 n- 형 에피층,
    상기 n- 형 에피층에 배치되어 있는 제1 p+ 영역,
    상기 n- 형 에피층 및 상기 제1 p+ 영역 위에 배치되어 있는 n형 에피층,
    상기 n형 에피층에 배치되어 있으며, 상기 제1 p+ 영역과 접촉되어 있는 제2 p+ 영역,
    상기 n형 에피층 및 상기 제2 p+ 영역 위에 배치되어 있는 쇼트키 전극, 그리고
    상기 n+ 형 탄화 규소 기판의 제2면에 배치되어 있는 오믹 전극을 포함하고,
    상기 제1 p+ 영역은 복수 개의 세로부와 각 세로부의 양 끝단을 서로 연결하는 가로부를 포함하는 격자 형상이고,
    상기 세로부는 육각형상의 복수 개의 제1 부분, 상기 각 제1 부분을 연결하는 제2 부분 및 상기 제1 부분과 상기 가로부를 연결하는 제3 부분을 포함하고,
    상기 제2 부분 및 상기 제3 부분은 막대 형상이고,
    상기 각 제1 부분의 중심점을 지나는 수평선은 인접한 상기 세로부의 상기 각 제1 부분의 중심점을 지나는 수평선과 만나지 않는 쇼트키 배리어 다이오드.
  2. 제1항에서,
    상기 제1 부분은 정육각형 형상인 쇼트키 배리어 다이오드.
  3. 제2항에서,
    상기 제1 부분의 폭은 상기 제2 부분의 폭보다 더 넓은 쇼트키 배리어 다이오드.
  4. 제3항에서,
    상기 제2 부분의 폭과 상기 제3 부분의 폭은 동일한 쇼트키 배리어 다이오드.
  5. 삭제
  6. 제1항에서,
    상기 제2 p+ 영역은 사각 형상인 쇼트키 배리어 다이오드.
  7. 제6항에서,
    상기 제2 p+ 영역은 상기 가로부 및 상기 복수 개의 세로부 중 양끝에 위치하는 상기 세로부와 접촉되어 있는 쇼트키 배리어 다이오드.
  8. 제1항에서,
    상기 n형 에피층의 도핑 농도는 상기 n- 형 에피층의 도핑 농도보다 더 높은 쇼트키 배리어 다이오드.
  9. n+ 형 탄화 규소 기판의 제1면에 n- 형 에피층을 형성하는 단계,
    상기 n- 형 에피층의 표면에 p+ 이온을 주입하여 제1 p+ 영역을 형성하는 단계,
    상기 n- 형 에피층 및 상기 제1 p+ 영역 위에 n형 에피층을 형성하는 단계,
    상기 n형 에피층의 표면에 n+ 이온을 주입하여 상기 제1 p+ 영역과 접촉하는 제2 p+ 영역을 형성하는 단계,
    상기 n형 에피층 및 상기 제2 p+ 영역 위에 쇼트키 전극을 형성하는 단계, 그리고
    상기 n+ 형 탄화 규소 기판의 제2면에 오믹 전극을 형성하는 단계를 포함하고,
    상기 제1 p+ 영역은 복수 개의 세로부와 각 세로부의 양 끝단을 서로 연결하는 가로부를 포함하는 격자 형상이고,
    상기 세로부는 육각형상의 복수 개의 제1 부분, 상기 각 제1 부분을 연결하는 제2 부분 및 상기 제1 부분과 상기 가로부를 연결하는 제3 부분을 포함하고,
    상기 제2 부분 및 상기 제3 부분은 막대 형상이고,
    상기 각 제1 부분의 중심점을 지나는 수평선은 인접한 상기 세로부의 상기 각 제1 부분의 중심점을 지나는 수평선과 만나지 않는 쇼트키 배리어 다이오드의 제조 방법.
  10. 제9항에서,
    상기 제1 부분은 정육각형 형상인 쇼트키 배리어 다이오드의 제조 방법.
  11. 제10항에서,
    상기 제1 부분의 폭은 상기 제2 부분의 폭보다 더 넓은 쇼트키 배리어 다이오드의 제조 방법.
  12. 제11항에서,
    상기 제2 부분의 폭과 상기 제3 부분의 폭은 동일한 쇼트키 배리어 다이오드의 제조 방법.
  13. 삭제
  14. 제9항에서,
    상기 제2 p+ 영역은 사각 형상인 쇼트키 배리어 다이오드의 제조 방법.
  15. 제14항에서,
    상기 제2 p+ 영역은 상기 가로부 및 상기 복수 개의 세로부 중 양끝에 위치하는 상기 세로부와 접촉되는 쇼트키 배리어 다이오드의 제조 방법.
  16. 제9항에서,
    상기 n형 에피층의 도핑 농도는 상기 n- 형 에피층의 도핑 농도보다 더 높은 쇼트키 배리어 다이오드의 제조 방법.
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