CN108074924B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN108074924B
CN108074924B CN201711058491.5A CN201711058491A CN108074924B CN 108074924 B CN108074924 B CN 108074924B CN 201711058491 A CN201711058491 A CN 201711058491A CN 108074924 B CN108074924 B CN 108074924B
Authority
CN
China
Prior art keywords
region
semiconductor substrate
semiconductor device
floating
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711058491.5A
Other languages
English (en)
Other versions
CN108074924A (zh
Inventor
内藤达也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2017176688A external-priority patent/JP6939300B2/ja
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN108074924A publication Critical patent/CN108074924A/zh
Application granted granted Critical
Publication of CN108074924B publication Critical patent/CN108074924B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664—Vertical bipolar transistor in combination with diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供一种半导体装置，其中，晶体管部以及二极管部这两者具有：第二导电型的基区，其在半导体基板的内部设置于漂移区的上方；多个沟槽部，其从半导体基板的上表面贯通基区地设置，并且在内部设置有导电部；以及台面部，其夹在沟槽部之间，晶体管部在各台面部具有设置于基区与漂移区之间的一个以上的第一导电型的积累区，二极管部在各台面部具有设置于基区与漂移区之间的一个以上的第一导电型的高浓度区，晶体管部的至少一部分的台面部中的一个以上的积累区的积分浓度比二极管部的台面部中的一个以上的高浓度区的积分浓度高。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知有绝缘栅双极型晶体管(IGBT)等半导体装置(例如，参照专利文献1)。
专利文献1：日本特开2007-311627号公报
发明内容
技术问题
在半导体装置中，优选改善导通损耗等特性。
技术方案
在本发明的一个方式中，提供一种半导体基板，其具备第一导电型的漂移区；晶体管部，其设置于半导体基板；以及二极管部，其设置于半导体基板。晶体管部以及二极管部这两者可以具有：第二导电型的基区，其在半导体基板的内部设置于漂移区的上方；多个沟槽部，其以从半导体基板的上表面贯通基区的方式设置，并在内部设置有导电部；以及台面部，其夹在沟槽部之间。晶体管部可以在各台面部具有设置于基区与漂移区之间且掺杂浓度比漂移区的掺杂浓度高的一个以上的第一导电型的积累区。二极管部可以在各台面部具有设置于基区与漂移区之间且掺杂浓度比漂移区的掺杂浓度高的一个以上的第一导电型的高浓度区。将晶体管部的至少一部分的台面部中的一个以上的积累区的掺杂浓度在半导体基板的深度方向上积分得到的积分浓度可以比二极管部的台面部中的一个以上的高浓度区的掺杂浓度在半导体基板的深度方向上积分得到的积分浓度高。
在晶体管部的至少一个台面部，沿着深度方向形成的积累区的数量可以比在二极管部的台面部沿着深度方向形成的高浓度区的数量多。二极管部的高浓度区可以被设置于与晶体管部的一个积累区相同的深度。二极管部的高浓度区的掺杂浓度可以与在晶体管部设置于与高浓度区深度相同的积累区的掺杂浓度相等。
在晶体管部设置于最深的位置的积累区的掺杂浓度可以比晶体管部的其他的积累区中的任一个积累区的掺杂浓度高。二极管部可以在与设置于晶体管部的最深的位置的积累区相同的深度，不具有高浓度区。
半导体装置可以进一步具备设置于半导体基板且配置于晶体管部与二极管部之间的交界部。在交界部的台面部，在基区与漂移区之间，可以不设置浓度比漂移区的浓度高的第一导电型的区域。
晶体管部的台面部之中设置于最靠近二极管部侧的台面部中的一个以上的积累区的积分浓度可以比晶体管部的其他的台面部中的一个以上的积累区的积分浓度低。
晶体管部的台面部之中，设置于最靠近二极管部侧的台面部中的一个以上的积累区的积分浓度可以比二极管部的台面部中的一个以上的高浓度区的积分浓度高。
在半导体基板的上表面侧可以不设置局部的寿命扼杀剂。二极管部可以在半导体基板的下表面侧，具有成为电浮置的第二导电型的浮置区。二极管部可以具有在半导体基板的下表面露出地设置的第一导电型的阴极区。浮置区可以在阴极区的上方覆盖阴极区的一部分。
在二极管部，可以设置有二个以上的上述高浓度区。晶体管部与二极管部可以沿着预先决定的排列方向排列。沟槽部可以在半导体基板的上表面沿着与排列方向正交的延伸方向延伸地设置。晶体管部可以具有设置于半导体基板的下表面与漂移区之间的第二导电型的集电区。二极管部可以具有设置于半导体基板的下表面与漂移区之间且掺杂浓度比漂移区的掺杂浓度高的阴极区。在与半导体基板的下表面平行的面内，从集电区与阴极区的排列方向的交界位置，到浮置区的与排列方向的交界位置最靠近的排列方向的端部位置为止的距离可以比浮置区的排列方向的连结排列方向的交界位置与排列方向的端部位置的直线方向上的宽度小。
晶体管部可以在排列方向的一侧以及另一侧这两侧，与二极管部相邻地设置。可以从排列方向的一侧的端部位置到排列方向的另一侧的端部位置为止沿着排列方向设置有多个浮置区。二极管部可以具有在与浮置区相同的深度位置不设置浮置区而成的开口区域。在与半导体基板的下表面平行的面内，从集电区与阴极区的交界位置到浮置区的最靠近交界位置的端部位置为止的距离可以比开口区域的连结交界位置与端部位置的直线方向上的宽度小。开口区域的排列方向的宽度可以比浮置区的排列方向的宽度小。
晶体管部可以在排列方向的一侧以及另一侧这两侧，与二极管部相邻地设置。浮置区可以从排列方向的一侧的端部位置到排列方向的另一侧的端部位置为止，沿着排列方向连续地设置。在与半导体基板的下表面平行的面内，从集电区与阴极区的延伸方向的交界位置，到浮置区的与延伸方向的交界位置最靠近的延伸方向的端部位置为止的距离可以比浮置区的延伸方向的宽度小。
可以从延伸方向的一侧的端部位置到延伸方向的另一侧的端部位置为止沿着延伸方向设置有多个浮置区。二极管部可以具有在与浮置区相同的深度位置不设置浮置区而成的开口区域。从集电区与阴极区的延伸方向的交界位置，到浮置区的与交界位置最靠近的延伸方向的端部位置为止的距离可以比开口区域的延伸方向的宽度小。开口区域的延伸方向的宽度可以比浮置区的延伸方向的宽度小。
半导体装置可以进一步具备设置于半导体基板的下表面侧的局部的寿命扼杀剂。在浮置区的上方的至少一部分的区域，可以设置寿命扼杀剂。在开口区域的上方的至少一部分的区域，可以不设置寿命扼杀剂。
配置于浮置区的上方的台面部之中的至少一个台面部中的高浓度区的积分浓度可以比配置于开口区域的上方的台面部之中的至少一个台面部中的高浓度区的积分浓度低。
二极管部可以具有在半导体基板的下表面交替且露出地设置的第一导电型的阴极区和第二导电型的虚设区。在半导体基板的下表面侧可以不设置局部的寿命扼杀剂。
半导体基板在二极管部的台面部，可以进一步具备接触区。在二极管部的台面部，在沟槽部的上表面的延伸方向，可以交替且相邻地设置有基区与接触区。
在发明的第二方式中，提供一种半导体装置，具备：半导体基板，其具有第一导电型的漂移区；晶体管部，其设置于半导体基板；二极管部，其设置于半导体基板。晶体管部可以具有设置于半导体基板的下表面与漂移区之间的第二导电型的集电区。二极管部可以具有设置于半导体基板的下表面与漂移区之间且掺杂浓度比漂移区的掺杂浓度高的阴极区。二极管部可以具有设置于漂移区与阴极区之间的第二导电型的浮置区。在与半导体基板的下表面平行的面内，从集电区与阴极区的交界位置，到浮置区的与交界位置最靠近的端部位置为止的距离可以比浮置区的连结交界位置与端部位置的直线方向上的宽度小。
沟槽部可以具有栅沟槽部以及虚设沟槽部。在晶体管部，在栅沟槽部的上方且半导体基板的上表面，可以具有层间绝缘膜。在晶体管部，在虚设沟槽部的上方且半导体基板的上表面，可以不具有层间绝缘膜。在二极管部，在虚设沟槽部的上方且半导体基板的上表面，可以不具有层间绝缘膜。
在半导体基板的上方，可以进一步具备接触孔。接触孔在虚设沟槽部的上方，可以从虚设沟槽部在排列方向上的一侧遍及到另一侧地设置。从晶体管部遍及到二极管部且沿着排列方向可以连续地设置有接触孔。
上述的发明内容没有列举本发明的所有特征。这些的特征组的再组合也可成为发明。
附图说明
图1是部分地表示本发明的实施方式的半导体装置100的上表面的图。
图2a是表示图1的d-d'截面的一个例子的图。
图2b是表示图1的d-d'截面的另一个例子的图。
图2c是表示图1的d-d'截面的另一个例子的图。
图2d是表示图1的d-d'截面的另一个例子的图。
图2e是表示图2d的N-n'截面的结晶缺陷层89的浓度分布的图。
图2f是表示本发明的实施方式的半导体装置150的截面的一个例子的图。
图2g是表示本发明的实施方式的半导体装置150的截面的另一个例子的图。
图3是表示图2a的e-e'截面以及f-f'截面的掺杂浓度分布的一个例子的图。
图4是表示导通时的集电极电流Ic的波形例的图。
图5是表示图2a的e-e'截面以及f-f'截面的掺杂浓度分布的另一个例子的图。
图6是表示具备第一积累区16-1、第二积累区16-2以及第三积累区16-3的半导体装置100的导通时的电子电流以及位移电流的图。
图7a是表示图1的d-d'截面的另一个例子的图。
图7b是表示图7a的e-e'截面、f-f'截面以及g-g'截面的掺杂浓度分布的一个例子的图。
图8是表示图1的d-d'截面的另一个例子的图。
图9是说明浮置区84的配置例的截面图。
图10是表示二极管部80的浮置区84的配置例的俯视图。
图11是表示二极管部80的浮置区84的配置例的俯视图。
图12是表示二极管部80的浮置区84的另一个配置例的俯视图。
图13是表示图1的d-d'截面的另一个例子的图。
图14是表示图1的d-d'截面的另一个例子的图。
图15是表示寿命扼杀剂88的另一个配置例的图。
图16是表示二极管部80的构成的一个例子的图。
图17是表示二极管部80的构成的另一个例子的图。
图18是表示半导体装置100的另一个例子的图。
图19是部分地表示本发明的另一个实施方式的半导体装置200的上表面的图。
图20是表示图19的d-d'截面的一个例子的图。
图21a是部分地表示本发明的另一个实施方式的半导体装置300的上表面的图。
图21b是表示图21a的s-s'截面的一个例子的图。
图21c是表示图21a的t-t'截面的一个例子的图。
图22是比较例的半导体装置350的截面图。
图23a是部分地表示本发明的另一个实施方式的半导体装置300的上表面的图。
图23b是表示图23a的u-u'截面的一个例子的图。
图23c是表示图23a的v-v'截面的一个例子的图。
图24是部分地表示本发明的另一个实施方式的半导体装置300的上表面的图。
图25是部分地表示本发明的另一个实施方式的半导体装置300的上表面的图。
图26是表示本发明的实施方式的半导体芯片120的一个例子的图。
图27a是图26的区域A的放大图。
图27b是图27a的区域B1的放大图。
图27c是图27b的区域B2的放大图。
图27d是表示图27b的h-h'截面的一个例子的图。
图27e是表示图27b的j-j'截面的一个例子的图。
图28a是图26的区域A的另一个放大图。
图28b是图28a的区域C1的放大图。
图28c是图28b的区域C2的放大图。
图28d是表示图28b的k-k'截面的一个例子的图。
图28e是表示图28b的m-m'截面的一个例子的图。
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式不限定权利要求书所涉及的发明。另外，在实施方式中所说明的特征的全部组合未必都是发明的解决方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或者其他的部件的两个主表面中的一个表面称为上表面，将另一个表面称为下表面。“上”、“下”的方向不限于重力方向。
在各实施例中，示出了将第一导电型设为n型，将第二导电型设为p型的例子，但也可以将第一导电型设为p型，将第二导电型设为n型。在该情况下，各实施例的基板、层、区域等的导电型分别具有相反的极性。
图1是部分地表示本发明的实施方式的半导体装置100的上表面的图。本例的半导体装置100是具备晶体管部70、二极管部80以及交界部90的半导体芯片。交界部90可以是晶体管部70的一部分。晶体管部70包括IGBT等晶体管。二极管部80在半导体基板的上表面与晶体管部70相邻地设置，并包括FWD(Free WheelDiode：续流二极管)等二极管。交界部90在半导体基板的上表面设置于晶体管部70与二极管部80之间。图1中示出了芯片端部周边的芯片上表面，省略了其他的区域。
另外，在图1中示出半导体装置100的半导体基板的有源区，而半导体装置100可以以包围有源区的方式具有边缘终端结构部。有源区是指在将半导体装置100控制成导通状态的情况下有电流流通的区域。边缘终端结构部缓和半导体基板的上表面侧的电场集中。边缘终端结构部具有例如保护环、场板、降低表面电场或者将它们组合而成的结构。
本例的半导体装置100具备形成于半导体基板的上表面侧的内部的栅沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15。栅沟槽部40以及虚设沟槽部30是沟槽部的一个例子。另外，本例的半导体装置100具备设置于半导体基板的上表面的上方的发射电极52以及栅金属层50。发射电极52以及栅金属层50相互分离地设置。
在发射电极52以及栅金属层50与半导体基板的上表面之间形成有层间绝缘膜，但图1中省略。在本例的层间绝缘膜，贯通该层间绝缘膜地形成有接触孔56、接触孔49以及接触孔54。
发射电极52通过接触孔54，与半导体基板的上表面的发射区12、接触区15以及基区14接触。另外，发射电极52通过接触孔56，与虚设沟槽部30内的虚设导电部连接。在发射电极52与虚设导电部之间，可以设置有由掺杂了杂质的多晶硅等具有导电性的材料形成的连接部25。连接部25形成于半导体基板的上表面。
栅金属层50通过接触孔49，与栅流道48接触。栅流道48由掺杂了杂质的多晶硅等形成。栅流道48在半导体基板的上表面，与栅沟槽部40内的栅导电部连接。栅流道48不与虚设沟槽部30内的虚设导电部连接。本例的栅流道48从接触孔49的下方形成到栅沟槽部40的前端部。在栅沟槽部40的前端部，栅导电部在半导体基板的上表面露出，并与栅流道48接触。
发射电极52以及栅金属层50由包括金属的材料形成。例如，各电极的至少一部分区域由铝或者铝-硅合金形成。各电极可以在由铝等形成的区域的下层具有由钛和/或钛化合物等形成的阻挡金属，在接触孔内也可以具有由钨等形成的插塞。
一个以上的栅沟槽部40以及一个以上的虚设沟槽部30在晶体管部70的区域沿着预定的排列方向以预定的间隔排列。在晶体管部70，可以沿着排列方向交替地形成一个以上的栅沟槽部40和一个以上的虚设沟槽部30。
本例的栅沟槽部40可以具有沿着与半导体基板的上表面平行且与排列方向垂直的延伸方向延伸的两个延伸部分、和连接两个延伸部分的连接部分。连接部分的至少一部分优选形成为曲线状。通过连接栅沟槽部40的两个延伸部分的端部，能够缓和延伸部分的端部处的电场集中。栅流道48可以在栅沟槽部40的连接部分，与栅导电部连接。
本例的虚设沟槽部30设置于栅沟槽部40的各个延伸部分之间。虚设沟槽部30可以与栅沟槽部40同样地在半导体基板的上表面具有U字形状。换言之，本例的虚设沟槽部30具有沿着延伸方向延伸的两个延伸部分和连结两个延伸部分的连接部分。在其他的例子中，虚设沟槽部30也可以具有沿着延伸方向延伸的直线形状。
应予说明，在交界部90以及二极管部80，多个虚设沟槽部30连续地排列。另外，即使在晶体管部70的与交界部90相邻的区域，也可以连续地排列多个虚设沟槽部30。应予说明，在本例中，将各沟槽部的直线状的延伸部分设为一个沟槽部。
发射电极52形成于栅沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15的上方。阱区11为第二导电型，从有源区的设置有栅金属层50的一侧的端部形成在预定的范围内。阱区11的扩散深度可以比栅沟槽部40以及虚设沟槽部30的深度深。栅沟槽部40以及虚设沟槽部30的栅金属层50侧的一部分区域形成于阱区11。虚设沟槽部30的延伸方向的端部的底部可以被阱区11覆盖。
在夹于各沟槽部之间的台面部，形成有基区14。基区14为掺杂浓度比阱区11低的第二导电型。本例的基区14为P-型。台面部可以是半导体基板的夹于相邻的两个沟槽部之间的部分，且是半导体基板的从上表面到各沟槽部的最深的底部的深度为止的部分。
在台面部的基区14的上表面，选择性地形成有掺杂浓度比基区14高的第二导电型的接触区15。本例的接触区15为P+型。另外，在晶体管部70，在接触区15的上表面的一部分，选择性地形成有掺杂浓度比半导体基板高的第一导电型的发射区12。本例的发射区12为N+型。
接触区15以及发射区12均从相邻的一个沟槽部形成到另一个沟槽部。晶体管部70的一个以上的接触区15以及一个以上的发射区12形成为沿着沟槽部的延伸方向交替地在台面部的上表面露出。接触区15以及发射区12均可以沿着各沟槽部的延伸方向遍及预定的长度并与相邻的一个沟槽部或者另一个沟槽部接触。
在另一个例子中，在晶体管部70的台面部，接触区15以及发射区12可以沿着沟槽部的延伸方向形成为条纹状。例如在与沟槽部相邻的区域形成有发射区12，在被夹于发射区12之间的区域形成有接触区15。
在本例的二极管部80以及交界部90的台面部，不形成发射区12。另外，在二极管部80的台面部，在晶体管部70的与至少一个接触区15对置的区域形成有接触区15。在交界部90的台面部，在晶体管部70的与接触区15以及发射区12对置的区域形成有接触区15。
交界部90可以具备多个台面部。在交界部90，与相邻于晶体管部70的台面部相比，在位于二极管部80侧的一个以上的台面部，接触区15的半导体基板上表面的面积可以更小。在交界部90，在位于二极管部80侧的一个以上的台面部，基区14可以在半导体基板的上表面露出。
在晶体管部70，接触孔54形成于接触区15以及发射区12的各区域的上方。接触孔54不形成在与基区14以及阱区11对应的区域。
在二极管部80，接触孔54形成于接触区15以及基区14的上方。本例的接触孔54不形成在二极管部80的台面部的多个基区14之中最靠近栅金属层50的基区14。
二极管部80在半导体基板的下表面侧具有第一导电型的阴极区82。本例的阴极区82为N+型。图1中以虚线部示出了俯视半导体基板时设置有阴极区82的区域。二极管部80可以是将阴极区82投影到半导体基板的上表面的区域。将阴极区82投影到半导体基板的上表面的区域可以从接触区15向+X轴方向分离。
二极管部80之中在半导体基板的下表面没有形成阴极区82的区域，可以形成P+型的集电区。在本例中，对于投影了下表面23的阴极区82的半导体基板的上表面的虚设沟槽部30或者台面部95，在将该台面部95的接触孔54的外周侧(-X轴方向的朝向)的端部投影到半导体基板的下表面的位置，形成有集电区。作为一个例子，对于在半导体基板的下表面的一部分形成有阴极区82的虚设沟槽部30或者台面部95，到虚设沟槽部30的延伸方向的端部(也包括与U字状连接的部分)为止的虚设沟槽部30或者台面部95即使在半导体基板的下表面形成有集电区，也可以方便作为二极管部80。晶体管部70可以为将集电区投影到半导体基板的上表面的区域之中形成有沟槽部或者台面部的区域。
在交界部90，接触孔54形成于接触区15的上方。本例的接触孔54不形成于交界部90的基区14。在交界部90，对于位于二极管部80侧的一个以上的台面部，接触孔54可以形成在基区14的上方。在本例中晶体管部70的接触孔54、二极管部80的接触孔54、以及交界部90的接触孔54在各沟槽部的延伸方向上具有相同的长度。
半导体装置100在半导体基板的内部具有选择性地形成于基区14的下方的第一导电型的积累区16和第一导电型的高浓度区17。图1中，以点划线表示形成有积累区16以及高浓度区17的范围。积累区16形成于晶体管部70，高浓度区17形成于二极管部80。
图2a是表示图1的d-d'截面的一个例子的图。本例的半导体装置100在该截面具有半导体基板10、层间绝缘膜38、发射电极52以及集电电极24。发射电极52形成于半导体基板10以及层间绝缘膜38的上表面21。
集电电极24形成于半导体基板10的下表面23。发射电极52以及集电电极24由金属等导电材料形成。在本说明书中，将连结发射电极52和集电电极24的方向称为深度方向。
半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等的氮化物半导体基板等。本例的半导体基板10为硅基板。在半导体基板10的上表面侧，形成有P-型的基区14。
在该截面，在晶体管部70的上表面21侧，从上表面21侧依次形成有N+型的发射区12、P-型的基区14以及N+型的一个以上的积累区16。在该截面，在二极管部80的上表面21侧，从上表面21侧依次形成有P-型的基区14以及N+型的一个以上的高浓度区17。在该截面，在交界部90的上表面21侧，从上表面21侧依次形成有P+型的接触区15以及P-型的基区14。
在晶体管部70，在积累区16的下表面形成有N-型的漂移区18。在漂移区18与基区14之间，设置浓度比漂移区18高的一个以上的积累区16，由此能够提高载流子注入的促进效果(IE效果)，降低导通电压。
在本例中，将在半导体基板10的内部夹在沟槽部之间的区域设为台面部95。具体而言，可以是半导体基板10的夹在相邻的两个沟槽部之间的部分，且是半导体基板10的从上表面21到相邻的两个沟槽部中的最深的底部的深度为止的部分。一个以上的积累区16形成于晶体管部70的各台面部95。在本例中，在晶体管部70的各台面部95，在半导体基板10的深度方向不同的位置，设置有第一积累区16-1、第二积累区16-2以及第三积累区16-3。积累区16可以设置成覆盖各台面部95的基区14的整个下表面。
一个以上的高浓度区17形成于二极管部80的各台面部95。在本例中，在二极管部80的台面部95，在半导体基板10的深度方向不同的位置设置有第一高浓度区17-1以及第二高浓度区17-2。高浓度区17可以设置成覆盖各台面部95的基区14的整个下表面。在交界部的各台面部95，不形成高浓度区17。
通过在二极管部80的各台面部95设置一个以上的N+型的高浓度区17，从而在成为二极管部80的P型的阳极层的基区14与N型的漂移区18之间，插入一个以上的浓度比漂移区18高的N+型高浓度区17。与漂移区18相比，在该一个以上的高浓度区17，由于电荷中性条件而使空穴的浓度减少。即，一个以上的高浓度区17抑制空穴从基区14向漂移区18的注入。由此，少数载流子的注入效率大幅度减少。高浓度区17的个数越多，越可以减少少数载流子的注入效率。由此，二极管部80的反向恢复特性、特别是恢复电流大幅减少。
应予说明，少数载流子的注入效率是指在本例中以比集电电极24更高的电压施加到发射电极52时，少数载流子的电流密度(本例中为空穴电流密度)在发射电极52流通的全电流密度中的占比。空穴电流密度与电子电流密度之和为全电流密度。
在晶体管部70、二极管部80以及交界部90的每一个中，在漂移区18的下表面形成有N+型的缓冲区20。缓冲区20形成于漂移区18的下表面侧。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩散的耗尽层到达P+型的集电区22以及N+型的阴极区82的场终止层发挥功能。
在晶体管部70，在缓冲区20的下方，形成有在下表面23露出的P+型的集电区22。在二极管部80，在缓冲区20的下方，形成有在下表面23露出的N+型的阴极区82。在交界部90，在缓冲区20的下方，形成有集电区22以及阴极区82中的一个。在本例的交界部90中，缓冲区20的下方形成有集电区22。应予说明，二极管部80设为在与下表面23垂直的方向上与阴极区82重叠的区域。另外，晶体管部70设为在与下表面23垂直的方向上与集电区22重叠的区域中规则地配置有包括发射区12以及接触区15的预定的单位结构的区域。
在上表面21侧，形成有一个以上的栅沟槽部40、以及一个以上的虚设沟槽部30。各沟槽部从上表面21贯通基区14地到达漂移区18。在设置有发射区12、接触区15、积累区16以及高浓度区17中的至少一个的区域，各沟槽部也贯通这些区域而到达漂移区18。沟槽部贯通杂质区不限于以形成杂质区之后形成沟槽部的顺序进行制造而成的区域。在形成沟槽部之后，在沟槽部之间形成有杂质区的区域也包括于沟槽部贯通杂质区的区域。
栅沟槽部40具有形成于上表面21侧的栅沟槽、栅绝缘膜42以及栅导电部44。栅绝缘膜42覆盖栅沟槽的内壁而形成。栅绝缘膜42可以使栅沟槽的内壁的半导体氧化或者氮化而形成。栅导电部44在栅沟槽的内部形成于比栅绝缘膜42更靠近内侧的位置。换言之，栅绝缘膜42使栅导电部44与半导体基板10绝缘。栅导电部44由多晶硅等导电材料形成。
栅导电部44在深度方向包括至少与相邻的基区14对置的区域。该截面的栅沟槽部40在上表面21被层间绝缘膜38覆盖。若在栅导电部44施加预定的电压，则在基区14中的与栅沟槽接触的界面的表层形成有沟道。
虚设沟槽部30可以在该截面具有与栅沟槽部40相同的结构。虚设沟槽部30具有形成于上表面21侧的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设绝缘膜32覆盖虚设沟槽的内壁而形成。虚设导电部34形成于虚设沟槽的内部，且形成于比虚设绝缘膜32更靠近内侧的位置。虚设绝缘膜32使虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34可以在深度方向上具有与栅导电部44相同的长度。该截面的虚设沟槽部30在上表面21被层间绝缘膜38覆盖。
在本例中，将在上表面21侧形成有发射区12，在下表面23侧形成有集电区22，且形成有一个以上的积累区16的区域设为晶体管部70。另外，将在上表面21侧形成有一个以上的高浓度区17，且在下表面23侧形成有阴极区82的区域设为二极管部80。另外，将在晶体管部70与二极管部80之间，在上表面21侧不形成发射区12，在二极管部80的下表面23不形成阴极区82的区域设为交界部90。
在本说明书中，将在半导体基板10的深度方向对掺杂浓度进行积分得到的值称为积分浓度。在晶体管部70的至少一个台面部95，一个以上的积累区16的积分浓度(即，在基区14与漂移区18之间，浓度比漂移区18高的N型区域的积分浓度)可以比在二极管部80的台面部95，一个以上的高浓度区17的积分浓度(即，在基区14与漂移区18之间，浓度比漂移区18高的N型区域的积分浓度)高。
或者，积累区16的积分浓度可以比交界部90的高浓度区17的积分浓度高。在该情况下，例如使关断时的少数载流子与晶体管部70相比更容易吸引，能够抑制晶体管部70的特别是二极管部80侧的台面部95的闩锁效应。
或者，交界部90的高浓度区17的积分浓度可以比二极管部80的高浓度区17的积分浓度高。在该情况下，采用在发射电极52施加比集电电极24高的电压而使二极管部80导通的动作模式时，能够使交界部90的少数载流子(本例中为空穴)的注入与二极管部80的少数载流子的注入相比受到更多的抑制。或者，交界部90的高浓度区17的积分浓度可以与二极管部80的高浓度区17的积分浓度大致相同，也可以比其低。
晶体管部70的积累区16的积分浓度可以与交界部90的高浓度区17的积分浓度大致相同。另外，晶体管部70的积累区16的积分浓度与二极管部80的高浓度区17的积分浓度可以大致相同。
本例中，二极管部80的各台面部95的该积分浓度相同。二极管部80的全部的台面部95可以具有相同的掺杂浓度分布。晶体管部70的全部的台面部95的积分浓度可以与二极管部80的各台面部95的积分浓度相同或比其低。另一方面，晶体管部70的全部的台面部95的积分浓度可以比二极管部80的各台面部95的积分浓度高。晶体管部70的全部的台面部95可以具有相同的积分浓度。另外，晶体管部70的全部的台面部95可以具有相同的掺杂浓度分布。
通过在晶体管部70以及二极管部80，设置积累区16或者高浓度区17，能够在使二极管部80动作的情况下，抑制空穴从上表面21侧向漂移区18注入。因此，能够改善半导体装置100的反向恢复特性。
在本例的交界部90，在基区14与漂移区18之间，可以形成浓度比漂移区18高的第一导电型的区域(高浓度区17)。或者，可以与晶体管部70的积累区16以及二极管部80的高浓度区17相比，交界部90的高浓度区17的个数少或者积分浓度小。由此，能够经由交界部90除去漂移区18的空穴。因此，在晶体管部70关断时等，能够抑制二极管部80的漂移区18的空穴流到晶体管部70。在图1以及图2a的例子中，交界部90具有一个台面部95，但交界部90也可以具有多个台面部95。
图2b是表示图1的d-d'截面的另一个例子的图。图2b所示的半导体装置100与图2a所示的半导体装置100的不同点在于，在图2a所示的半导体装置100中，在交界部90的台面部95设置有高浓度区17-1。图2b是设置一个高浓度区17-1的一个例子，但可以在交界部90的各台面部95形成有多个高浓度区17。
交界部90的高浓度区17的个数可以比晶体管部70的积累区16的个数少。在该情况下，例如使关断时的少数载流子与晶体管部70相比容易吸引，能够抑制晶体管部70的特别是二极管部80侧的台面部95的闩锁效应。或者，交界部90的高浓度区17的个数可以与晶体管部70的积累区16的个数相同，也可以比其多。
交界部90的高浓度区17的个数可以比二极管部80的高浓度区17的个数少，也可以相同。即，如果将晶体管部70的积累区16的个数设为Nt，将交界部90的高浓度区17的个数设为Nk，将二极管部80的高浓度区17的个数设为Nd，则可以是Nt≥Nd≥Nk。另外，Nt、Nk以及Nd的关系也可以是Nd≥Nt≥Nk。并且，可以是Nt＞Nd≥Nk，也可以是Nt≥Nd＞Nk，还可以是Nt＞Nd＞Nk。或者，可以是Nd＞Nt≥Nk，也可以是Nd≥Nt＞Nk，还可以是Nd＞Nt＞Nk。本例中，如图2b所示，高浓度区17-1形成为一个。
图2c是表示图1的d-d'截面的另一个例子的图。图2c所示的半导体装置100与图2a所示的半导体装置100的不同点在于，在图2a所示的半导体装置100中，在交界部90的台面部95设置有两个高浓度区17-1以及高浓度区17-2，在二极管部的台面部95设置有一个高浓度区17-1。应予说明，在本例中，晶体管部70的积累区16的个数为三个。
设置于交界部90的一个台面部95的高浓度区17的个数如图2c所示，可以比二极管部80的高浓度区17的个数多。在该情况下，采用在发射电极52施加比集电电极24高的电压而使二极管部80导通的动作模式时，能够使交界部90的少数载流子(本例中为空穴)的注入与二极管部80的少数载流子的注入相比受到更多的抑制。
晶体管部70的积累区16的个数与交界部90的高浓度区17的个数、以及二极管部80的高浓度区17的个数可以相同。即，如果将晶体管部70的积累区16的个数设为Nt、将交界部90的高浓度区17的个数设为Nk，将二极管部80的高浓度区17的个数设为Nd，则可以是Nt≥Nk≥Nd。另外，Nt、Nk以及Nd的关系也可以是Nk≥Nt≥Nd。并且，可以是Nt≥Nk＞Nd，也可以是Nt＞Nk≥Nd。或者，可以是Nk≥Nt＞Nd，也可以是Nk＞Nt≥Nd，还可以是Nk＞Nt＞Nd。
并且，在从半导体基板10的上表面21朝向下表面23的深度方向，晶体管部70的积累区16的掺杂浓度分布与交界部90的高浓度区17的掺杂浓度分布、以及二极管部80的高浓度区17的掺杂浓度分布可以大致相同。在该情况下，可以使晶体管部70的积累区16、交界部90的高浓度区17以及二极管部80的高浓度区17全部由相同的离子注入以及退火处理形成，也可以由其它的工序形成。
图2d是表示图1的d-d'截面的另一个例子的图。图2d所示的半导体装置100与图2a所示的半导体装置100的不同点在于，在图2a所示的半导体装置100中，在比半导体基板10的深度方向的中间位置更靠近上表面21侧的深度位置的漂移区18，从晶体管部70的与交界部90相邻的区域遍及到二极管部80并沿着Y轴方向设置有结晶缺陷层89。作为一个例子，结晶缺陷层89可以局部地注入氦等寿命扼杀剂而形成。
结晶缺陷层89是包括结晶缺陷的层。结晶缺陷只要是成为再结合中心的缺陷即可，例如可以是空穴、复合空穴、移位、间隙原子、氦原子、金属原子等。由此也能够改善反向恢复特性。结晶缺陷层89可以在沟槽部的排列方向(Y轴方向)，以形成于二极管部80和交界部90、且包括一个以上的晶体管部的规定的台面部95的方式延伸。另外，结晶缺陷层89可以配置成在沟槽部的延伸方向(X轴方向)，俯视时，以至少包括虚设沟槽部30的延伸方向的端部的方式覆盖整个虚设沟槽部30。
图2e是表示图2d的n-n'截面的结晶缺陷层89的浓度分布的图。如图2e所示，结晶缺陷层89可以位于结晶缺陷的峰值浓度Pe的位置比半导体基板10的深度方向的中间位置更靠近上表面21侧的深度位置的漂移区18。即，结晶缺陷层89之中从结晶缺陷的峰值浓度Pe的位置起算深度方向的下表面23侧的区域的一部分可以分布于比半导体基板10的深度方向的中间位置更靠近下表面23侧的位置。
另外，二极管部80的结晶缺陷层89的结晶缺陷浓度分布可以是从上表面21延伸到峰值浓度Pe的位置为止的分布。在该情况下，结晶缺陷浓度分布可以不到达下表面23。另外，如果是从上表面21延伸到峰值浓度Pe的位置的分布，则峰值浓度Pe的深度位置也可以位于比半导体基板10的深度方向的中间位置更靠近下表面23侧的位置。在本例中，峰值浓度Pe的深度位置位于结晶缺陷层89的内部。
图2f是表示本发明的实施方式的半导体装置150的截面的一个例子的图。图2f所示的半导体装置150与图2a所示的半导体装置100的不同点在于设置多个交界部90的台面部95。另外，半导体装置150与图2a所示的半导体装置100的不同点在于，在比半导体基板10的深度方向的中间位置更靠近上表面21侧的深度位置的漂移区18，从晶体管部70的与交界部90相邻的区域遍及到二极管部80且沿着Y轴方向设置有结晶缺陷层89。结晶缺陷层89可以与图2d的例子同样地为空穴、复合空穴、移位、间隙原子、氦原子等。
本例的半导体装置150在交界部90的台面部95之中与二极管部80相邻的台面部95，设置有个数比二极管部80的高浓度区17的个数多的高浓度区17。另外，本例的半导体装置150在交界部90的台面部95之中与晶体管部70相邻的台面部95，不设置高浓度区17。
应予说明，在夹于交界部90的台面部95之中与二极管部80相邻的台面部95和与晶体管部70相邻的台面部95之间的台面部95，可以设置个数比设置于与二极管部80相邻的台面部95的高浓度区17的个数多的高浓度区17，也可以设置个数比其少的高浓度区17，还可以不设置高浓度区17。
根据本例的半导体装置150，例如能够使关断时的少数载流子与晶体管部70相比更容易吸引。因此，能够抑制晶体管部70的特别是二极管部80侧的台面部95的闩锁效应。
另外，根据本例的半导体装置150，由于在交界部90的台面部95之中与二极管部80相邻的台面部95，设置有个数比二极管部80的高浓度区17的个数多的高浓度区17，所以与图2c所示的例子同样地，采用在发射电极52施加比集电电极24高的电压而使二极管部80导通的动作模式时，能够使交界部90的少数载流子(本例中为空穴)的注入与二极管部80的少数载流子的注入相比受到更多的抑制。
图2g是表示本发明的实施方式的半导体装置150的截面的另一个例子的图。图2g所示的半导体装置150与图2f所示的半导体装置150的不同点在于，在图2f所示的半导体装置150中，在交界部90的台面部95之中与晶体管部70相邻的台面部95，设置一个高浓度区17-1。由此，采用使二极管部80导通的动作模式时，能够使来自该台面部95的少数载流子(本例中为空穴)的注入与二极管部80的少数载流子的注入相比受到更多的抑制。
另外，如图2g所示，在交界部90的台面部95之中与晶体管部70相邻的台面部95，可以设置有个数比设置于晶体管部70的积累区16的个数少的高浓度区17。在该情况下，例如使关断时的少数载流子与晶体管部70相比容易吸引，能够抑制晶体管部70的特别是二极管部80侧的台面部95的闩锁效应。
如果将晶体管部70的积累区16的个数设为Nt，将设置于交界部90之中与晶体管部70相邻的台面部95的高浓度区17的个数设为Nkt，将设置于交界部90之中与二极管部80相邻的台面部95的高浓度区17的个数设为Nkd，将二极管部80的高浓度区17的个数设为Nd，则在图2f以及图2g的例子中，只要是Nkd≥Nd即可，只要是Nt≥Nkt即可。另外，Nkt与Nkd的关系可以是Nkt≥Nkd，也可以是Nkd≥Nkt。
另一方面，如果注入寿命扼杀剂，则存在晶体管部70中的导通电压-关断损耗的权衡恶化的情况。本例中，由于能够不使用寿命扼杀剂，或者减少使用寿命扼杀剂，所以能够在抑制导通电压-关断损耗特性的恶化的同时，改善反向恢复特性。另外，能够抑制由寿命扼杀剂导致的特性偏差、以及泄露电流。另外，通过使用单价比寿命扼杀剂注入用的金属掩模便宜的抗蚀掩模，能够减少制造成本。
应予说明，如果二极管部80的高浓度区17的积分浓度变得过高，则存在相对于二极管部80的正向电压的反向恢复时的开关损耗与导通损耗之间的权衡恶化的情况。与此相对，通过使二极管部80的高浓度区17的积分浓度比晶体管部70的积累区16的积分浓度低，能够抑制权衡的恶化。二极管部80的该积分浓度可以为晶体管部70的该积分浓度的70％以下，也可以为50％以下。
图3是表示图2a的e-e'截面以及f-f'截面的掺杂浓度分布的一个例子的图。e-e'截面是晶体管部70的台面部95的截面，f-f'截面是二极管部80的台面部95的截面。
在各蓄区域16以及高浓度区17，半导体基板10的深度方向上的掺杂浓度分布具有一个峰值。积累区16或者高浓度区17沿着半导体基板10的深度方向形成多个的情况下，积累区16以及高浓度区17在该深度方向的掺杂浓度分布中，具备多个峰值(极大值)，并且在深度方向上夹于该多个峰值之间的位置具备极小值。换言之，可以将多个极小值之间的区域设为一个积累区16或者一个高浓度区17。各积累区16以及高浓度区17可以从上表面21或者下表面23注入杂质而形成。
图3中示出了从发射区12到漂移区18的上端为止的掺杂浓度分布。如图3所示，表示杂质的浓度的图的纵轴为对数轴。纵轴上的一个刻度表示10倍。本说明书中掺杂浓度是指施主化或者受主化而成的杂质的浓度。图3所示的掺杂浓度对应于施主以及受主的浓度差。
本例的晶体管部70的各台面部95具有多个积累区16。图3的例子中，晶体管部70具有第一积累区16-1、第二积累区16-2、以及第三积累区16-3。将第一积累区16-1的掺杂浓度设为D1，将第二积累区16-2的掺杂浓度设为D2，将第三积累区16-3的掺杂浓度设为D3。掺杂浓度的值可以使用峰值。
另外，各积累区16的交界处的掺杂浓度Dv为积累区16的掺杂浓度分布的极小值。掺杂浓度Dv比漂移区18的掺杂浓度Dd大。掺杂浓度Dv可以为掺杂浓度D1的1/10以下，也可以为1/100以下。
在多个积累区16中，各积累区16的交界也可以为多个。各积累区16的交界处的掺杂浓度的极小值(Dv)也可以为多个。多个掺杂浓度的极小值(Dv)可以分别为不同的值。本例中，两个掺杂浓度Dv是大致相同的值。
本例的二极管部80的各台面部95具有多个高浓度区17。但是，在二极管部80的各台面部95，沿着深度方向形成的高浓度区17的数量可以比在晶体管部70的各台面部95沿着深度方向形成的积累区16的数量少。由此，能够容易使二极管部80的各台面部95的一个以上的高浓度区17的积分浓度比晶体管部70的各台面部95的一个以上的积累区16的积分浓度小。在图3的例子中，二极管部80具有第一高浓度区17-1以及第二高浓度区17-2。将第一高浓度区17-1的掺杂浓度设为D4，将第二高浓度区17-2的掺杂浓度设为D5。
二极管部80的各高浓度区17可以设置于与晶体管部70中的一个积累区16相同的深度位置。各区域的深度位置可以是该区域中掺杂浓度分布变成峰值的位置。本例中，第一高浓度区17-1形成于与第一积累区16-1相同的深度位置，第二高浓度区17-2形成于与第二积累区16-2相同的深度位置。应予说明，相同的深度位置可以具有预定的误差。例如，即使峰值的位置具有包括该峰值的山形的掺杂浓度分布的半值宽度的10％以内的误差，也可以认为是在相同的深度位置。通过使各区域形成于相同的深度位置，从而使简化制造工序变得容易。
另外，二极管部80的各高浓度区17的掺杂浓度可以等于在晶体管部70设置于与高浓度区深度相同的积累区16的掺杂浓度。这里掺杂浓度可以是该区域的掺杂浓度的峰值。本例中，第一高浓度区17-1的掺杂浓度D4与第一积累区16-1的掺杂浓度D1相等。另外，第二高浓度区17-2的掺杂浓度D5与第二积累区16-2的掺杂浓度D2相等。应予说明，掺杂浓度相等是指可以具有预定的误差。例如，即使掺杂浓度具有10％以内的误差，也可以视为相同的掺杂浓度。另外，两个高浓度区17的交界处的掺杂浓度Dv可以与两个积累区16的交界处的掺杂浓度Dv相等。
这样，通过使各高浓度区17的深度位置以及掺杂浓度与一个积累区16相同，能够由与积累区16相同的制造工序形成高浓度区17。因此，能够使制造工序简化。
晶体管部70的各台面部95的多个积累区16之中一个积累区16的掺杂浓度可以比形成于不同深度位置的其他的积累区16的掺杂浓度高。在本例的晶体管部70中，设置于最深的位置的第三积累区16-3的掺杂浓度D3比晶体管部70的其他的积累区16中的任一个掺杂浓度(D1、D2)高。掺杂浓度D3可以为掺杂浓度D1的3倍以上且7倍以下的程度。掺杂浓度D1与D2可以相同。
应予说明，在晶体管部70的各台面部95的多个积累区16，多个掺杂浓度Dv可以随着从上表面21起算变得越深而变得越低。掺杂浓度Dv相对于峰值浓度D1、D2、D3，相当于掺杂浓度分布的谷。通过使多个掺杂浓度的谷的浓度相对于深度方向变低，能够将栅极集电极之间的电容调节到预定的大小。
二极管部80可以不具有晶体管部70的积累区16之中与掺杂浓度最高的区域对应的高浓度区17。由此，能够使二极管部80的高浓度区17的积分浓度与晶体管部70的积累区16的积分浓度相比足够低。本例中，二极管部80在与晶体管部70中设置于最深的位置的第三积累区16-3相同的深度，不具有高浓度区17。
在形成3个以上二极管部80的高浓度区17的情况下，多个掺杂浓度Dv可以随着从上表面21起算变得越深而变得越低。在形成3个以上交界部90的高浓度区17的情况下，多个掺杂浓度Dv可以随着从上表面21起算变得越深而变得越低。
作为一个例子，各积累区16的掺杂浓度的峰值位置在深度方向上等间隔地配置。在另一个例子中，各积累区16的掺杂浓度的峰值位置可以在深度方向上非等间隔地配置。应予说明，通过在晶体管部70设置多个积累区16，能够增加栅导电部44与集电电极24之间的导通时的过渡电容。由此，能够在改善晶体管部70的导通电压与关断损耗的权衡的同时，减少导通损耗。
图4是表示导通时的集电极电流Ic的波形例的图。波形93表示不设置积累区16的情况下的集电极电流Ic。波形94表示设置有第一积累区16-1的情况下的集电极电流Ic。由于第一积累区16-1设置于基区14的附近，所以使栅极集电极之间的负电容增加。因此，导通时的集电极电流Ic的di/dt增加。通过设置第一积累区16-1，能够改善导通电压与关断损耗的权衡，但由于导通时的di/dt增大，所以如果增大栅极电阻而抑制di/dt增加，则导通损耗会增大。
波形91表示设置有第一积累区16-1以及第三积累区16-3的情况下的集电极电流Ic。由于第三积累区16-3设置于与基区14分离的位置，所以使栅极集电极之间的电容增加。因此，导通时的集电极电流Ic的di/dt减少。因此，能够在改善导通电压与关断损耗的权衡的同时，减少导通损耗。
波形92表示设置有第一积累区16-1、第二积累区16-2以及第三积累区16-3的情况下的集电极电流Ic。通过设置第二积累区16-2，使得栅极集电极之间的电容进一步增大。因此，能够在改善导通电压与关断损耗之间的权衡的同时，进一步减少导通损耗。
图5是表示图2a的e-e'截面以及f-f'截面的掺杂浓度分布的另一个例子的图。在本例中，晶体管部70的掺杂浓度分布与图3的例子相同。
本例的二极管部80在各台面部95具有一个高浓度区17。换言之，在基区14以及漂移区18之间，浓度比漂移区18高的N型的掺杂浓度分布具有一个峰值。本例的高浓度区17可以与任一个积累区16相比，在深度方向上形成为较长的范围。高浓度区17的掺杂浓度D6设定成高浓度区17的积分浓度比晶体管部70的一个以上的积累区16的积分浓度低。高浓度区17的掺杂浓度D6可以比第一积累区16的掺杂浓度D1低，也可以比其高。
通过这样的构成，也能够在抑制晶体管部70的导通电压-关断损耗特性的恶化的同时，改善反向恢复特性。另外，能够抑制相对于二极管部80的正向电压的反向恢复时的开关损耗与导通损耗之间的权衡的恶化。
图6是表示在晶体管部70的预定的台面部95以及与该台面部95接触的栅沟槽部40以及虚设沟槽部30，具备第一积累区16-1、第二积累区16-2以及第三积累区16-3的情况下的导通时的电子电流以及位移电流的图。穿过了沟道的电子在第一积累区16-1沿着排列方向(X轴方向)移动。其中，本例中，在第一积累区16-1的下方设置有第二积累区16-2以及第三积累区16-3。
在本例中，对于电子电流的阻抗而言，与从第一积累区16-1的中央附近返回到栅沟槽部40附近而流向第二积累区16-2的路径相比，从第一积累区16-1直接流向第二积累区16-2的路径的情况的阻抗更小。同样地，从第二积累区16-2的中央附近返回到栅沟槽部40附近而流向第三积累区16-3的路径相比，从第二积累区16-2直接流向第三积累区16-3的路径的阻抗更小。
在积累区16的各下方之中与栅沟槽部40相邻的空穴高浓度区87易于积累空穴。另外，通过使电子电流在台面部95中央附近流通而非栅沟槽部40的附近，从而促进了空穴向空穴高浓度区87的积累。因此，促进了电子电流流向台面部95中央附近。图6中示意性地表示了空穴积累得到的空穴高浓度区87，但空穴高浓度区87也可以仅存在于栅沟槽部40与半导体基板10的交界附近。
如上所述，本例的电子电流不返回到栅沟槽部40附近，而是向下方进入夹于栅沟槽部40与虚设沟槽部30之间的台面部95的中央附近。换言之，本例的电子电流在台面部95的中央附近流通而非栅沟槽部40附近。该电子电流在台面部95的中央附近流通的效果通过将多个积累区16-1～16-3沿深度方向排列而产生。
如果电子电流在台面部95的中央附近流通，则台面部95的底部附近的空穴分布在台面部95中央附近断开。因此，与电子电流的路径相比更靠近虚设沟槽部30侧的空穴不流向栅沟槽部40侧。该台面部95中央部的空穴分布的断开抑制栅沟槽部40的下端的空穴的积累。其结果是能够减少位移电流。由于能够减少位移电流，所以栅导电部44的充电也变小，栅电极Vge的瞬间的增加也受到抑制。由此，集电电极24与发射电极52之间的电压减少率(dV/dt)也受到抑制。
图6的例子的空穴分布被认为是由栅沟槽部40以及虚设沟槽部30之间的空穴分布被电子电流断开所导致的。另外，能够减少由该空穴分布导致的，导通时从虚设沟槽部30的下端附近向栅沟槽部40的下端附近流通的位移电流。
应予说明，第二积累区16-2以及第三积累区16-3可以不与虚设沟槽部30相接。在该情况下，空穴能够均存在于从虚设沟槽部30的下端到虚设沟槽部30的侧部的第一积累区16-1的正下方。由此，能够促进关断时的空穴向发射电极52的吸引。
图7a是表示图1的d-d'截面的另一个例子的图。在本例中，二极管部80以及交界部90的结构与图1～图5所示的任一个例子相同。
本例的晶体管部70的台面部95之中设置于最靠近二极管部80侧的台面部95-1的一个以上的积累区16的积分浓度比晶体管部70的其他的台面部95(例如，台面部95-2)的一个以上的积累区16的积分浓度低。由此，能够使相邻的台面部95之间的积分浓度的变化变缓慢，能够抑制电场或者电流等集中。在晶体管部70的台面部95之中二极管部80侧的多个台面部95，可以越靠近二极管部80而积分浓度越减少。
另外，台面部95-1的一个以上的积累区16的积分浓度可以比二极管部80的台面部95-3的一个以上的高浓度区17的积分浓度高。通过使晶体管部70的端部的台面部95-1的积分浓度比二极管部80的台面部95-3的积分浓度高，能够抑制空穴从晶体管部70向二极管部80注入。
图7b是表示图7a的e-e'截面、f-f'截面以及g-g'截面的掺杂浓度分布的一个例子的图。e-e'截面是台面部95-2的截面，f-f'截面是台面部95-3的截面，g-g'截面是台面部95-1的截面。
在本例中，晶体管部70的端部的台面部95-1的积累区16的个数比晶体管部70的其他的台面部95-2的积累区16的个数少。另外，二极管部80的高浓度区17的个数比台面部95-1的积累区16的个数少。通过这样的构成，能够容易地调整各台面部95的积分浓度。
本例中，台面部95-1的各积累区16设置于与台面部95-2中的一个积累区16相同的深度位置。形成为相同的深度的积累区16的掺杂浓度是相同的。在图7b的例子中的台面部95-1，不形成设置于台面部95-2的积累区16之中与掺杂浓度最高的第三积累区16-3对应的积累区16。在另一个例子中，在台面部95-1，可以形成与掺杂浓度最高的第三积累区16-3对应的积累区16。在该情况下，在台面部95-1，不形成与第一积累区16-1或者第二积累区16-2对应的积累区16。
台面部95-3的高浓度区17设置于与台面部95-1的一个积累区16相同的深度位置。本例中，设置为与第一积累区16-1相同的深度位置。
在台面部95-1、台面部95-2以及台面部95-3，形成为相同的深度位置的高浓度的N型区域可以具有相同的掺杂浓度。在图7b的例子中，是D1＝D6＝D8，D2＝D7。通过这样的构成，能够简化制造工序。
应予说明，各台面部95的高浓度N型区域的掺杂浓度分布不限于图7b所示的例子。例如，在台面部95-1和台面部95-3，可以分别形成一个高浓度N型区域。在该情况下，台面部95-1的高浓度N型区域的掺杂浓度比台面部95-3的高浓度N型区域的掺杂浓度高。
图8是表示图1的d-d'截面的另一个例子的图。本例的半导体装置100除了图2a～图7b中说明的任一个半导体装置100的构成之外，还具备浮置区84。浮置区84在二极管部80设置于下表面23侧。本例中下表面23侧是指半导体基板10的深度方向上的中央与阴极区82的上端之间的区域。本例的浮置区84与阴极区82的上端接触地形成。
浮置区84是电浮置状态的第二导电型(本例中为P+)的区域。电浮置状态是指与集电电极24以及发射电极52中的任一个均不电连接的状态。通过设置浮置区84，能够抑制来自阴极区82的电子的注入。由此，即使在半导体基板10的背面侧不形成寿命扼杀剂，也能够调整半导体基板10的深度方向上的载流子分布。因此，能够减少成本，另外，能够减少由寿命扼杀剂导致的泄漏电流。
应予说明，浮置区84以部分地覆盖阴极区82的方式形成。换言之，阴极区82的一部分不被浮置区84覆盖。由此即使设置浮置区84，二极管部80也能够进行二极管动作。为了抑制电子的注入，浮置区84可以覆盖比阴极区82的上表面的一半大的范围而形成。
图9是说明浮置区84的配置例的截面图。图9中放大示出了浮置区84的附近。应予说明，图9中省略了集电电极24。应予说明，图9中与二极管部80相邻地设置有交界部90，但在另一个例子中，可以与二极管部80相邻地设置有晶体管部70。
在本例中，在与下表面23平行的面内，将集电区22以及阴极区82的交界位置设为P1。在图9中，将与d-d'截面平行的截面的交界位置设为P1。作为一个例子，d-d'截面是与下表面23垂直，且与各沟槽部的排列方向平行的面。
另外，在与下表面23平行的面内，将浮置区84的端部位置称为P2。端部位置P2是浮置区84之中最靠近交界位置P1的端部位置。将在与下表面23平行的面内的从交界位置P1到端部位置P2为止的距离称为L1。距离L1可以为与d-d'截面平行的截面的距离L1。
另外，在与下表面23平行的面内，将浮置区84的宽度称为L2。浮置区84的宽度L2是连结交界位置P1以及端部位置P2的直线方向上的浮置区84的宽度。直线方向可以是与沟槽部的排列方向平行的方向。
在本例中，从交界位置P1到端部位置P2为止的距离L1比浮置区84的宽度L2小。距离L1可以是宽度L2的一半以下，也可以是1/4以下。距离L1可以比0大。换言之，浮置区84可以不与集电区22连接。在另一个例子中，浮置区84可以形成到集电区22的上方。
应予说明，在该截面设置有多个浮置区84的情况下，浮置区84的宽度L2可以使用多个浮置区84的宽度的平均值。通过减小距离L1，能够在二极管部80的端部，抑制来自阴极区82的电子的注入。
另外，二极管部80在与浮置区84相同的深度位置具有不设置浮置区84的开口区域85。开口区域85可以指夹于浮置区84之间的区域。作为一个例子，开口区域85为N型的区域。开口区域85的掺杂浓度可以与漂移区18或者缓冲区20的掺杂浓度相同。开口区域85可以是不形成浮置区84而残存的漂移区18或者缓冲区20。
本例中，将上述的直线方向上的开口区域85的宽度称为L3。从交界位置P1到端部位置P2为止的距离L1可以比开口区域85的宽度L3小。距离L1可以为宽度L3的一半以下，也可以为1/4以下。另外，宽度L2可以为宽度L3的2倍以上，也可以为3倍以上，还可以为5倍以上。
应予说明，在该截面设置有多个开口区域85的情况下，开口区域85的宽度L3可以使用多个开口区域85的宽度的平均值。通过减小距离L1，能够在二极管部80的端部，抑制来自阴极区82的电子的注入。
另外，将浮置区84的深度方向的长度设为L4。深度方向是指与下表面23垂直的方向。从交界位置P1到端部位置P2为止的距离L1可以比浮置区84的深度方向的长度L4大。距离L1可以为长度L4的2倍以上，也可以为3倍以上。L4可以为1μm以下，也可以为0.75μm以下。另外，半导体基板10的深度方向以及与下表面23平行的方向中的至少一个方向上的浮置区84的掺杂浓度分布可以为高斯分布或与其接近的分布。浮置区84的峰值浓度可以为5×1016/cm3以上且1×1018/cm3以下，本例中为3×1017/cm3。
图10是表示将二极管部80的浮置区84从半导体基板10的下表面23侧投影到半导体基板10的上表面21时的配置例的俯视图。浮置区84在半导体基板10的上表面21配置于设置有虚设沟槽部30的区域。本例的浮置区84在X轴方向上，配置到虚设沟槽部30的长边方向(延伸方向)的端部的位置、或者超过虚设沟槽部30与发射电极52电连接的连接部25的位置的位置为止。本例的浮置区84不到达与栅流道48或者栅金属层50重叠的位置。浮置区84在沟槽部的延伸方向上的端部可以设置于与阱区11重叠的位置。
本例的阴极区82位于比形成于接触孔54的端部的接触区15更靠近内侧(+X轴方向的朝向)的位置。浮置区84在虚设沟槽部30的延伸方向上的端部位于比接触孔54的X轴方向的端部更靠近外周侧(-X轴方向的朝向)的位置。
图11是表示二极管部80的浮置区84的配置例的俯视图。图10示出了二极管部80的一部分，但在图11中示出了在二极管部80设置有虚设沟槽部30的整个区域。二极管部80可以设为形成有阴极区82的区域。
本例中，在半导体基板10的上表面，多个浮置区84离散地配置。在各浮置区84之间，配置有开口区域85。各开口区域85可以相互连接。
在半导体基板10的上表面，浮置区84相对于浮置区84与开口区域85的总面积的面积比可以为80％以上，也可以为90％以上，还可以为95％以上。浮置区84的距离L2可以为5μm以上且1000μm以下，本例中为720μm。相邻的浮置区84之间的开口区域85的距离L3可以为1μm以上且200μm以下，本例中为180μm。
图12是表示二极管部80的浮置区84的另一个配置例的俯视图。本例中，在半导体基板10的上表面，多个开口区域85离散地配置。在各开口区域85之间，配置有浮置区84。各浮置区84可以相互连接。二极管部80可以设为形成有阴极区82的区域。
在半导体基板10的上表面，浮置区84相对于浮置区84与开口区域85的总面积的面积比可以为80％以上，也可以为90％以上，还可以为95％以上。浮置区84的距离L2可以为5μm以上且1000μm以下，本例中为720μm。相邻的浮置区84之间的开口区域85的距离L3可以为1μm以上且200μm以下，本例中为180μm。
图13是表示图1的d-d'截面的另一个例子的图。本例的半导体装置100相对于图2a～图7b中示出的任一个半导体装置100的构成，还具备第二导电型(本例中为P+)的虚设区86。在二极管部80的下表面23，设置成虚设区86与阴极区82交替露出。虚设区86可以与集电电极24电连接。
通过这样的构成，也能够抑制来自阴极区82的电子的注入。在下表面23形成虚设区86的面积可以比形成阴极区82的面积大。
图14是表示图1的d-d'截面的另一个例子的图。本例的半导体装置100相对于图2a～图7b中示出的任一个半导体装置100的构成，还具备寿命扼杀剂88。寿命扼杀剂88形成于下表面23侧。在本例中下表面23侧是指半导体基板10的深度方向上的中央与下表面23之间的区域。
另外，寿命扼杀剂88在半导体基板10的深度方向上局部地形成。换言之，形成有寿命扼杀剂88的区域与半导体基板10的其他区域相比缺陷密度变高。本例的寿命扼杀剂88是注入到预定的深度位置的氦。通过注入氦，能够在半导体基板10的内部形成结晶缺陷。寿命扼杀剂88可以形成在晶体管部70、二极管部80以及交界部90的整面。
应予说明，在上表面21侧，可以不设置局部的寿命扼杀剂。在本例中上表面21侧是指半导体基板10的深度方向上的中央与沟槽部的底部位置之间的区域。本例中，在上表面21侧，不局部地形成氦浓度(或者结晶缺陷密度)高的区域。
如上所述，半导体装置100由于在晶体管部70以及二极管部80的各台面部95设置有高浓度N型区域，在上表面21侧不形成由寿命扼杀剂导致的结晶缺陷层，或者能够减少结晶缺陷层的结晶缺陷密度，由此能够调整二极管部80的少数载流子的注入效率。因此，能够减少用于形成寿命扼杀剂的成本，另外，能够抑制由寿命扼杀剂导致的泄漏电流等。
应予说明，在下表面23侧，也可以不形成局部的寿命扼杀剂。在该情况下，下表面23侧优选具有图8或者图13所示的结构。由此，能够进一步减少用于形成寿命扼杀剂的成本，另外，能够进一步抑制由寿命扼杀剂导致的泄漏电流等。
图15是表示寿命扼杀剂88的另一个配置例的图。在本例的二极管部80，设置有浮置区84以及开口区域85。在本例中，在浮置区84的上方的至少一部分的区域，设置有寿命扼杀剂88，在开口区域85的上方的至少一部分的区域，不设置寿命扼杀剂88。由此，能够调整从浮置区84注入的载流子的寿命。另外，在开口区域85的上方，能够减少由寿命扼杀剂的注入导致的缺陷的密度。
遍及浮置区84的整个上方，可以设置寿命扼杀剂88。另外，遍及开口区域85的整个上方，可以不设置寿命扼杀剂88。
本例的半导体装置100具有深度方向上的位置不同的多个缓冲区20。多个缓冲区20可以通过变更射程地多次注入质子等杂质而形成。图15中示出了各缓冲区20的掺杂浓度的深度方向上的峰值位置。各缓冲区20之间的掺杂浓度可以比漂移区18的掺杂浓度高。
另外，在图15中，用十字标记表示寿命扼杀剂88的浓度的深度方向上的峰值位置。寿命扼杀剂88的峰值位置优选为与缓冲区20的峰值位置不同。由此，能够抑制寿命扼杀剂88中的缺陷因缓冲区20中的质子而终止。寿命扼杀剂88的浓度的峰值位置可以配置于两个缓冲区20的掺杂浓度的峰值位置之间。
图16是表示二极管部80的构成的一个例子的图。本例的二极管部80在各台面部95设置有两个以上的高浓度区17。作为一个例子，在各台面部95，可以设置有两个高浓度区17。
另外，下表面23侧的结构可以与图1～图15所示的任一个二极管部80相同。图16的例子的二极管部80与图8所示的例子同样地具有浮置区84以及开口区域85。
应予说明，在图1～图15中说明了具备晶体管部70、交界部90以及二极管部80的半导体装置100。在另一个例子中，半导体装置100可以仅具备二极管部80。
图17是表示二极管部80的构成的另一个例子的图。本例的二极管部80除了高浓度区17的配置之外，与图16所示的二极管部80相同。本例中，配置在浮置区84的上方的台面部95之中的至少一个台面部95的高浓度区17的积分浓度比配置于开口区域85的上方的台面部95之中的至少一个台面部95的高浓度区17的积分浓度低。作为一个例子，整个台面部95配置于浮置区84的上方的台面部95与整个台面部95配置于开口区域85的上方的台面部95相比，高浓度区17的积分浓度更低。
在图17的例子中，在配置于浮置区84的上方的台面部95沿着深度方向配置的高浓度区17的个数比在配置于开口区域85的上方的台面部95沿着深度方向配置的高浓度区的个数少。通过这样的结构，能够在设置有浮置区84的部分和设置有开口区域85的部分，减少二极管特性的差异。
图18是表示半导体装置100的另一个例子的图。本例的半导体装置100具备浮置区84，不具备积累区16以及高浓度区17。其他的结构与图1～图17所示的半导体装置100相同。应予说明，在上表面21侧以及下表面23侧的至少一方，可以设置有局部的寿命扼杀剂，也可以不设置。另外，可以不设置交界部90。
图19是局部地表示本发明的另一个实施方式的半导体装置200的上表面的图。本例的半导体装置200与图1所示的半导体装置100的不同点在于，二极管部80的上表面处的基区14和接触区15以沿着沟槽部的延伸方向在台面部95的上表面露出的方式交替相邻地设置。作为一个例子，基区14的沟槽部延伸方向的宽度可以设置成比接触区15的沟槽部延伸方向的宽度大。
在二极管部80，将接触区15的沿着沟槽部的延伸方向的长度设为LA，将沿着沟槽部的延伸方向的基区14设为LB时，可以为LA＞LB。例如为额定电流密度的2～3倍且dIAK/dVAK变大，能够强力地确保浪涌电流耐量。
或者，在二极管部80，将接触区15的沿着沟槽部的延伸方向的长度设为LA，将沿着沟槽部的延伸方向的基区14设为LB时，可以为LA＜LB。例如由于为额定电流密度的5～10倍且dIAK/dVAK变大，所以在额定电流密度程度的反向恢复中维持反向恢复电流减少的效果，相对于额定电流密度的5倍以上的浪涌电流能够强力地确保浪涌电流耐量。例如，长度LA除以长度LB的比率、LA/LB可以是10％以上且90％以下。
在将阴极区82的X轴方向的外周侧的端部的位置投影到上表面21所得的位置，可以是夹于在X轴方向上相邻的接触区15之间，不形成接触区15的区域。在比将阴极区82的X轴方向的外周侧的端部的位置投影到上表面21所得的位置更靠近外周侧(-X轴方向)的台面部95表面，可以露出基区14。
图20是表示图19的d-d'截面的一个例子的图。本例的半导体装置200与图2a所示的半导体装置100的不同点在于，在该截面，在基区14上具有接触区15。通过使二极管部80的上表面设为基区14以及接触区15相邻的交互配置，能够减少大电流时的正向电压Vf。
图21a是局部地表示本发明的另一个实施方式的半导体装置300的上表面的图。本例的半导体装置300与图1所示的半导体装置100的不同点在于，接触孔54在半导体基板10的上方从虚设沟槽部30的Y轴负方向侧遍及到Y轴正方向侧地设置。
从晶体管部70的与交界部90相邻的区域到二极管部80为止，不设置栅沟槽部40，而设置虚设沟槽部30。因此，从晶体管部70的与交界部90相邻的区域遍及到二极管部80，接触孔54的Y轴方向的宽度可以比设置于晶体管部70之中除去交界部90以外的区域的接触孔54宽。
应予说明，形成于二极管部80的X轴方向的端部的接触区15之中+X轴方向(半导体装置的内周侧)的端部的位置可以与图1所示的半导体装置100同样地，位于比将阴极区82投影到半导体基板10的正面所得的位置更靠近-X轴方向(外周侧)的位置。二极管部80的基区14的正面处的面积可以比将阴极区82投影到半导体基板10的正面所得的区域大。
二极管部80的接触孔54在虚设沟槽部30的排列方向上可以遍及多个台面部95以及虚设沟槽部30地形成。该接触孔54遍及二极管部80的多个台面部95以及虚设沟槽部30而形成，由此二极管部80的与发射电极52的接触面积变大。因此，由于在层间绝缘膜38的正下方难以积累载流子，所以能够降低少数载流子的注入效率。
二极管部80的接触孔54可以沿着交界部90延伸。并且，二极管部80的接触孔54可以包括交界部90，在晶体管部70的栅沟槽部40之中沿着Y轴方向位于最靠近二极管部80侧的栅沟槽部40，延伸到在二极管部80侧接触的台面部95。由此，能够容易从包括交界部90的晶体管部70与二极管部80的交界的区域，吸引被积累的载流子。
图21b是表示图21a的s-s'截面的一个例子的图。s-s'截面是在本例的半导体装置300的晶体管部70，从在栅沟槽部40的Y轴负方向侧相邻的虚设沟槽部30遍及到在Y轴正方向侧相邻的虚设沟槽部30，穿过发射区12的YZ面。
在s-s'截面，半导体装置300具有设置于下表面23的集电电极24以及设置于上表面21的发射电极52。另外，在上表面21侧，N+型的发射区12、P-型的基区14以及N+型的一个以上的积累区16从上表面21侧开始依次配置。在积累区16的下方，形成有N-型的漂移区18。在漂移区18的下方，形成有N+型的缓冲区20。在缓冲区20的下方，形成有在下表面23露出的P+型的集电区22。
在栅沟槽部40的上方，在上表面21设置有层间绝缘膜38。在Y轴方向，在虚设沟槽部30与栅沟槽部40上的层间绝缘膜38之间，在上表面21不设置有层间绝缘膜38。另外，在虚设沟槽部30的上方，在上表面21不设置有层间绝缘膜38。
在s-s'截面，宽度Wi是从栅沟槽部40的Y轴方向的端部P3到接触孔54的端部P4为止的Y轴方向的宽度。端部P3是在XZ面内，栅沟槽部40的沟槽侧壁与上表面21接触的位置。端部P4是层间绝缘膜38的XZ面内的端面的与YZ面平行的截面的位置。更具体而言，端部P4可以是层间绝缘膜38的XZ面内的端面与上表面21接触的位置。在层间绝缘膜38的上表面和/或侧面不是平面而是曲面的情况下，端部P4可以是层间绝缘膜38与上表面21接触的位置。
宽度Wm是从栅沟槽部40的端部P3到与该栅沟槽部40相邻的虚设沟槽部30中的该栅沟槽部40侧的端部P3'为止的宽度、即台面宽度。宽度Wm可以是宽度Wi的1.5倍以上且3.5倍以下。作为一个例子，宽度Wm可以是0.5μm。作为一个例子，宽度Wi可以是0.2μm。
从端部P4到与栅沟槽部40相邻的虚设沟槽部30的端部P3'为止的宽度可以比宽度Wi长。通过使从端部P4到端部P3'为止的宽度比宽度Wi长，能够使晶体管部70的特别是关断时的载流子容易吸引。另外，也能够抑制晶体管部70的闩锁效应。
或者，从端部P4到与栅沟槽部40相邻的虚设沟槽部30的端部P3'为止的宽度可以比宽度Wi短。通过从端部P4到端部P3'为止的宽度比宽度Wi短，从而在栅沟槽部40的周围易于使载流子浓度增加。因此，导致晶体管部70的导通电压减少。
本例的半导体装置300在虚设沟槽部30的上方、以及虚设沟槽部30的Y轴正方向侧以及负方向侧的半导体基板10的上方，不设置层间绝缘膜38。即，发射电极52遍及多个虚设沟槽部30以及台面部95上表面，沿着Y轴方向连续地接触。因此，在台面部95，接触孔54的端部P4的Y轴方向上的位置的设定方面，可以大量获取余裕度。即，即使相对于宽度Wm增大宽度Wi而增大宽度Wi在宽度Wm中所占的比例，也能够确保发射区12与设置于接触孔54的发射电极52之间的接触面积。另外，通过相对于宽度Wm增大宽度Wi，能够使栅金属层50与栅导电部44更可靠地绝缘。
另外，本例的半导体装置300在发射区12的上方，在从端部P4到端部P3'之间不设置层间绝缘膜38，所以即使相对于宽度Wi减小宽度Wm而增大宽度Wi在宽度Wm中所占的比例，也能够确保发射区12与设置于接触孔54的发射电极52之间的接触面积。即，能够减少台面宽度Wm。因此，能够改善晶体管部70的特性。另外，由于不需要接触孔54的精细加工，所以能够减少半导体装置300的制造成本。
图21c是表示图21a的t-t'截面的一个例子的图。t-t'截面是从本例的半导体装置300的晶体管部70遍及到二极管部80，穿过发射区12、接触区15以及基区14的YZ面。
在t-t'截面，晶体管部70具有设置于下表面23的集电电极24以及设置于上表面21的发射电极52。另外，在上表面21侧，N+型的发射区12、P-型的基区14以及N+型的一个以上的积累区16从上表面21侧依次形成。在积累区16的下方，形成有N-型的漂移区18。
在漂移区18的下方，形成有N+型的缓冲区20。在缓冲区20的下方，形成有在下表面23露出的P+型的集电区22。在栅沟槽部40的上方，在上表面21设置有层间绝缘膜38。
在晶体管部70的t-t'截面的Y轴方向，在虚设沟槽部30与栅沟槽部40上的层间绝缘膜38之间，在上表面21不设置层间绝缘膜38。另外，在虚设沟槽部30的上方，在上表面21不设置层间绝缘膜38。即，发射电极52遍及多个虚设沟槽部30以及台面部95上表面，沿着Y轴方向连续地接触。
在t-t'截面，交界部90具有设置于下表面23的集电电极24以及设置于上表面21的发射电极52。另外，在上表面21侧，P+型的接触区15以及P-型的基区14从上表面21侧依次形成。在基区14的下方，形成有N-型的漂移区18。
在漂移区18的下方，形成有N+型的缓冲区20。在缓冲区20的下方，形成有在下表面23露出的P+型的集电区22。集电区22可以是晶体管部70的集电区22沿着Y轴方向延伸的区域。在交界部90的t-t'截面的Y轴方向，在虚设沟槽部30的上方以及接触区15的上方，在上表面21不设置层间绝缘膜38。
发射电极52从设置于最靠近交界部90侧的栅沟槽部40到交界部90为止，不包含层间绝缘膜38，沿着Y轴方向与虚设沟槽部30以及台面部95上面连续地接触。
在t-t'截面，二极管部80具有设置于下表面23的集电电极24以及设置于上表面21的发射电极52。另外，在上表面21侧，P-型的基区14以及N+型的一个以上的积累区16从上表面21侧依次形成。在积累区16的下方，形成有N-型的漂移区18。在漂移区18的下方，形成有N+型的缓冲区20。在缓冲区20的下方，形成有在下表面23露出的N+型的阴极区82。
在t-t'截面，在二极管部80，在虚设沟槽部30的上方以及基区14的上方的上表面21不设置层间绝缘膜38。即，发射电极52与多个虚设沟槽部30以及台面部95上表面，沿着Y轴方向连续地接触。发射电极52在交界部90与二极管部80之间不包含层间绝缘膜38，连续地与虚设沟槽部30以及台面部95的上表面接触。
对于本例的半导体装置300而言，接触孔54从晶体管部70之中与交界部90相邻的区域遍及到二极管部80，沿着Y轴方向连续地设置。这里，接触孔54沿着Y轴方向连续地设置是指从晶体管部70之中与交界部90相邻的区域遍及到二极管部80，在Y轴方向上不存在不设置接触孔54的区域。
本例的半导体装置300由于在发射区12的上方，在从端部P4到端部P3'为止之间不设置层间绝缘膜38，所以即使相对于宽度Wm增大宽度Wi而增大宽度Wi在宽度Wm中所占的比例，也能够确保发射区12与设置于接触孔54的发射电极52之间的接触面积。即，能够大量获得端部P3和端部P4的余裕度。另外，通过相对于宽度Wm增大宽度Wi，能够将栅金属层50与栅导电部44更可靠地绝缘。
另外，本例的半导体装置300由于在发射区12的上方，在从端部P4到端部P3'为止之间不设置层间绝缘膜38，所以即使相对于宽度Wi减小宽度Wm而增大宽度Wi在宽度Wm中所占的比例，也能够确保发射区12与设置于接触孔54的发射电极52之间的接触面积。即，能够减少台面宽度Wm。因此，能够改善晶体管部70的特性。另外，由于不需要接触孔54的精细加工，所以能够减少半导体装置300的制造成本。
图22是比较例的半导体装置350的截面图。比较例的半导体装置350在栅沟槽部40的上方以及虚设沟槽部30的上方设置有层间绝缘膜38。因此，在端部P4的基础上，从虚设沟槽部30的端部P3'到栅沟槽部40的一侧，虚设沟槽部30上方的层间绝缘膜38的端部P4'隔开宽度Wi而配置。因此，比较例的半导体装置350中，如果相对于宽度Wm增大宽度Wi而增大在宽度Wm中所占的宽度Wi的比例，则端部P4与端部P4'接近。因此，比较例的半导体装置350与图21b的半导体装置300比较，则难以确保发射区12与设置于接触孔54的发射电极52之间的接触面积。即，难以大量获取端部P3和端部P4的余裕度。另外，难以大量获取端部P3'和端部P4'的余裕度。
另外，对于比较例的半导体装置350而言，由于在端部P4的基础上，在从虚设沟槽部30的端部P3'到栅沟槽部40的一侧，配置了虚设沟槽部30上方的层间绝缘膜38的端部P4'，所以如果相对于宽度Wi减少宽度Wm而增大宽度Wi在宽度Wm中所占的比例，则端部P4与端部P4'接近。因此，比较例的半导体装置350与图21b的半导体装置300比较，难以确保发射区12与设置于接触孔54的发射电极52之间的接触面积。即，难以减小台面宽度Wm。因此，难以改善晶体管部70的特性。另外，由于需要接触孔54的精细加工，所以难以减少半导体装置300的制造成本。
图23a是局部地表示本发明的另一个实施方式的半导体装置300的上表面的图。本例的半导体装置300与图21a的半导体装置300的不同点在于，虚设沟槽部30在俯视时具有U字形状，在发射区12以及接触区15的上方，沿着Y轴方向，在栅沟槽部40夹设多个虚设沟槽部30。本例的半导体装置300由于在发射区12以及接触区15的上方，沿着Y轴方向，在栅沟槽部40夹设多个虚设沟槽部30，所以在晶体管部70，与图21a所示的半导体装置300相比，接触孔54的Y轴方向的宽度设置得更大。
在将阴极区82的X轴方向的外周侧的端部的位置投影到上表面21所得的位置，可以具有夹于在X轴方向相邻的接触区15之间，不形成接触区15的区域。在与将阴极区82的X轴方向的外周侧的端部的位置投影到上表面21所得的位置相比更靠近外周侧(-X轴方向)的台面部95的表面，可以露出基区14。
图23b是表示图23a的u-u'截面的一个例子的图。u-u'截面是在本例的半导体装置300的晶体管部70，从配置于栅沟槽部40的Y轴正方向侧的两个虚设沟槽部30之中位于Y轴正方向侧的虚设沟槽部30，遍及到配置于栅沟槽部40的Y轴负方向侧的两个虚设沟槽部30之中位于Y轴负方向侧的虚设沟槽部30，并穿过发射区12的YZ面。
本例的半导体装置300由于在发射区12的上方，在从端部P4到端部P3'为止之间不设置层间绝缘膜38，所以与图21b所示的半导体装置300同样地，即使相对于宽度Wm增大宽度Wi而增大宽度Wi在宽度Wm中所占的比例，也能够确保发射区12与设置于接触孔54的发射电极52之间的接触面积。即，能够大量获取端部P3和端部P4的余裕度。另外，通过相对于宽度Wm增大宽度Wi，能够将栅金属层50和栅导电部44进一步可靠地绝缘。
另外，本例的半导体装置300由于在发射区12的上方，在从端部P4到端部P3'为止之间不设置层间绝缘膜38，所以与图21b所示的半导体装置300同样地，即使相对于宽度Wi减少宽度Wm而增大宽度Wi在宽度Wm中所占的比例，也能够确保发射区12与设置于接触孔54的发射电极52之间的接触面积。即，能够减少台面宽度Wm。因此，能够改善晶体管部70的特性。另外，由于不需要接触孔54的精细加工，所以能够减少半导体装置300的制造成本。
图23c是表示图21a的v-v'截面的一个例子的图。v-v'截面是从本例的半导体装置300的晶体管部70遍及到二极管部80，并穿过发射区12、接触区15以及基区14的YZ面。
本例的半导体装置300与图21c所示的半导体装置300同样地，接触孔54从晶体管部70遍及到二极管部80地设置。本例的半导体装置300由于在发射区12的上方，在从端部P4到端部P3'为止之间不设置于层间绝缘膜38，所以与图21c所示的半导体装置300同样地，即使相对于宽度Wm增大宽度Wi而增大宽度Wi在宽度Wm中所占的比例，也能够确保发射区12与设置于接触孔54的发射电极52之间的接触面积。即，能够大量获取端部P3和端部P4的余裕度。
另外，本例的半导体装置300由于在发射区12的上方，在从端部P4到端部P3'为止之间不设置层间绝缘膜38，所以与图21c所示的半导体装置300同样地，即使相对于宽度Wi减少宽度Wm而增大宽度Wi在宽度Wm中所占的比例，也能够确保发射区12与设置于接触孔54的发射电极52之间的接触面积。即，能够减少台面宽度Wm。因此，能够改善晶体管部70的特性。另外，由于不需要接触孔54的精细加工，所以能够减少半导体装置300的制造成本。
图24是局部地表示本发明的其他的实施方式的半导体装置300的上表面的图。本例的半导体装置300与图21a的半导体装置300的不同点在于，在图21a的半导体装置300中，不设置将栅沟槽部40和栅金属层50电连接的栅流道48，栅金属层50在栅沟槽部40的X轴方向最负方向侧，通过设置在栅沟槽部40上的接触孔49，与栅沟槽部40电连接。
本例的半导体装置300由于在虚设沟槽部30的上方不设置层间绝缘膜38，所以与图21a～图21c所示的半导体装置300同样地，与在虚设沟槽部30的上方设置层间绝缘膜38的情况比较，能够确保设置于接触孔54的发射电极52与发射区12之间的接触面积。因此，能够改善晶体管部70的特性。另外，由于不需要接触孔54的精细加工，所以能够减少半导体装置300的制造成本。
图25是局部地表示本发明的其他的实施方式的半导体装置300的上表面的图。本例的半导体装置300与图23a的半导体装置300的不同点在于，在图23a的半导体装置300，不设置将栅沟槽部40和栅金属层50电连接的栅流道48，栅金属层50在栅沟槽部40的Y轴方向最负方向侧，通过设置在栅沟槽部40上的接触孔49，与栅沟槽部40电连接。
本例的半导体装置300由于在虚设沟槽部30的上方不设置层间绝缘膜38，所以与图23a～图23c所示的半导体装置300同样地，与在虚设沟槽部30的上方设置层间绝缘膜38的情况比较，能够确保设置于接触孔54的发射电极52与发射区12之间的接触面积。因此，能够改善晶体管部70的特性。另外，由于不需要接触孔54的精细加工，所以能够减少半导体装置300的制造成本。
图26是表示本发明的实施方式的半导体芯片120的一个例子的图。如图26所示，对于本例的半导体芯片120而言，晶体管部70以及二极管部80在XY面内交替周期性地排列。图26示出了沿着X轴方向设置三个晶体管部70，沿着Y轴方向设置七个晶体管部70，并沿着X轴方向设置三个二极管部80，沿着Y轴方向设置六个二极管部80的一个例子。
宽度WI是晶体管部70的Y轴方向的宽度。宽度WF是二极管部80的Y轴方向的宽度。宽度Wh在图27a中如后所述，从X轴正方向侧的阱区11的端部到X轴负方向侧的阱区11的端部为止的、基区14形成于半导体基板10的上表面21侧且不形成阱区11的部分的宽度。
宽度Wh是在晶体管部70，从与X轴负方向侧的阱区11的端部接触且在半导体基板10的上表面21露出而形成的基区14的与阱区11接触的端部，经由在半导体基板10的上表面21露出而形成的接触区15以及发射区12，到与X轴正方向侧的阱区11的端部接触且在半导体基板10的上表面21露出而形成的基区14的与阱区11接触的端部为止的宽度。宽度Wh在二极管部80，从与X轴负方向侧的阱区11的端部接触且在半导体基板10的上表面21露出而形成的基区14的与阱区11接触的端部，经由在半导体基板10的上表面21露出而形成的接触区15以及基区14，到与X轴正方向侧的阱区11的端部接触且在半导体基板10的上表面21露出而形成的基区14的与阱区11接触的端部为止的宽度。
在半导体芯片120的外周边与晶体管部70以及二极管部80之间，可以具有边缘终端部。另外，在边缘终端部与晶体管部70以及二极管部80之间，可以具有栅金属层50和集合了栅金属层50的栅焊垫部(未图示)，或者其他的预定的焊垫部。在晶体管部70以及二极管部80的排列方向(Y轴方向)，晶体管部70可以配置于外周侧的端部，与边缘终端部对置。
图27a是图26的区域A的放大图。图27a是表示二极管部80的阴极区82以及浮置区84的构成的图。图27a中，省略地示出了设置于二极管部80以及晶体管部70的栅沟槽部40和虚设沟槽部30等除阴极区82以及浮置区84以外的构成。
本例的半导体装置300如图27a所示，在二极管部80，在阴极区82的XY平面内的内侧，作为一个例子，沿着X轴方向设置10个浮置区84，沿着Y轴方向设置2个浮置区84。另外，在二极管部80以及晶体管部70的X轴正方向侧，设置有P+型的阱区11的端部S。另外，在二极管部80以及晶体管部70的X轴负方向侧，设置有P+型的阱区11的端部S'。阱区11形成于晶体管部70和二极管部80交替配置的区域的外侧。换言之，在比端部S更靠近晶体管部70以及二极管部80的内部，不形成阱区11。
阴极区82与形成于接触孔54、虚设沟槽部30、接触孔54的X轴方向端部的接触区15以及高浓度区17等除阴极区82以外的构成之间的位置关系可以是图1、图19、图21a、图23a、图24以及图25的俯视图中所示的位置关系。
本例的半导体装置300如图27a所示，在作为二极管部80与晶体管部70的排列方向的一侧的Y轴正方向侧以及作为该排列方向的另一侧的Y轴负方向侧这两者，与二极管部80相邻地设置有晶体管部70。晶体管部70的Y轴方向的宽度WI可以比二极管部80的Y轴方向的宽度WF大。宽度WI可以为宽度WF的2倍以上且5倍以下。作为一个例子，宽度WI可以是1500μm。作为一个例子，宽度WF可以是500μm。即，本例的半导体装置300是与图1～图18中所示的半导体装置100以及图19～图20中所示的半导体装置200比较，宽度WF较小的一个例子。
另外，从X轴正方向侧的阱区11的端部S到X轴负方向侧的阱区11的端部S'为止的宽度Wh可以比宽度WI大。宽度Wh可以为宽度WI的1.5倍以上且3倍以下。作为一个例子，宽度Wh可以为3100μm。
宽度Wh可以比宽度WI和宽度WF之和大。在晶体管部70成为导通状态时，或者二极管部80成为导通状态时，能够抑制相对于在集电电极24与发射电极52之间流通的电流的增加，集电电极24与发射电极52之间的电压急剧减少的骤回(snapback)现象。
图27b是图27a的区域B1的放大图。图27b放大地示出了从图27a中的二极管部80的X轴正方向侧的阱区11的端部S到X轴负方向侧的阱区11的端部S'为止的区域。如图27b所示，本例的半导体装置300在二极管部80，在阴极区82的XY平面内的内侧，作为一个例子，沿着X轴方向设置10个浮置区84，沿着Y轴方向设置2个浮置区84。
从X轴正方向侧的阱区11的端部S到阴极区82的X轴正方向侧的端部为止的俯视时的X轴方向的宽度Wwc可以比二极管部80的宽度WF小。宽度Wwc可以为宽度WF的0.25倍以上且0.75倍以下。作为一个例子，宽度Wwc可以为250μm。
接触孔54的X轴正方向侧的端部T如图27b所示，从阱区11的X轴正方向侧的端部S向X轴负方向侧隔开宽度Wwca设置。另外，接触孔54的X轴负方向侧的端部T'从阱区11的X轴负方向侧的端部S'到X轴正方向侧隔开宽度Wwca设置。接触孔54从端部T到端部T'为止沿着X轴方向设置。
应予说明，在图27b中图示了一个接触孔54，但实际上根据图1、图19、图21a、图23a、图24以及图25的俯视图可知，该接触孔54的端部T的Y轴方向的位置以及端部T'的Y轴方向的位置分别相等的接触孔54沿着Y轴方向被设置为多个。
从阱区11的X轴正方向侧的端部S到形成于二极管部80的多个接触孔54的X轴正方向侧的端部T位置为止的宽度Wwca可以比从该端部T到阴极区82的X轴正方向侧的端部为止的俯视时的X轴方向的宽度Wwcb小。宽度Wwca可以为宽度Wwcb的0.1倍以上且0.9倍以下。作为一个例子，宽度Wwca可以为100μm，宽度Wwcb可以为150μm。宽度Wwca与宽度Wwcb之和为宽度Wwc。另外，从阱区11的X轴负方向侧的端部S'到形成于二极管部80的多个接触孔54的X轴负方向侧的端部T'为止的宽度也可以与宽度Wwca相等。从该端部T'到阴极区82的X轴负方向侧的端部为止的俯视时的X轴方向的宽度也可以与宽度Wwcb相等。
应予说明，从X轴负方向侧的阱区11的端部S'到阴极区82的X轴负方向侧的端部为止的俯视时的X轴方向的宽度也可以与宽度Wwc相等。图27b的接触孔54图示了多个接触孔中的一个。另外，接触孔54也可以是图21a～图25中所示的接触孔54。
在阴极区82的XY平面内的内侧，如图27b所示，设置有浮置区84。浮置区84是电浮置状态的第二导电型的区域。在本例中，浮置区84为P+型。电浮置状态是指与集电电极24以及发射电极52中的任一个均不连接的状态。
在本例的半导体装置300中，浮置区84在XY平面内设置成格子状。这里，格子状是指浮置区84在X轴方向以及Y轴方向这两个方向周期性地排列。图27b示出了沿着Y轴方向设置2个浮置区84，在X轴方向，从阴极区82的X轴负方向侧遍及到X轴正方向侧，隔着开口区域85，设置10个浮置区84的一个例子。
宽度Wff1是开口区域85的X轴方向的宽度。宽度Wff1比浮置区84的X轴方向的宽度Wf1小。宽度Wff1可以比二极管部80的宽度WF小。宽度Wff1可以为宽度WF的0.01倍以上且0.05倍以下。作为一个例子，宽度Wff1可以为10μm。
浮置区84的X轴方向的宽度Wf1可以比二极管部80的宽度WF小。宽度Wf1可以为宽度WF的0.25倍以上且0.75倍以下。作为一个例子，宽度Wf1可以为240μm。
浮置区84的Y轴方向的宽度Wf2可以比二极管部80的宽度WF小。宽度Wf2可以为宽度WF的0.25倍以上且0.75倍以下。宽度Wf2可以与宽度Wf1相等，也可以不同。作为一个例子，宽度Wf2可以为240μm。
从阴极区82的X轴正方向侧的端部到配置于X轴方向的最正方向侧的浮置区84的X轴正方向侧的端部为止的宽度Wcf1可以比宽度Wff1小。宽度Wcf1可以为宽度Wff1的0.1倍以上且0.9倍以下。宽度Wcf1不是零即可。作为一个例子，宽度Wcf1可以为5μm。应予说明，从阴极区82的X轴负方向侧的端部，到配置于X轴方向的最负方向侧的浮置区84的X轴负方向侧的端部为止的宽度也可以与宽度Wcf1相等。
在本例的半导体装置300中，沿着Y轴方向，隔着开口区域85而设置2个浮置区84。这里，宽度Wff2是开口区域85的Y轴方向的宽度。宽度Wff2可以比宽度Wf2小。宽度Wff2可以为二极管部80的宽度WF的0.01倍以上且0.05倍以下。宽度Wff2可以与宽度Wff1相等，也可以不同。作为一个例子，宽度Wff2可以为10μm。
浮置区84的XY平面内的面积在阴极区82的XY平面内的面积中所占的比例可以为50％以上且99％以下。即，浮置区84的XY平面内的面积可以比阴极区82的XY平面内的面积小。作为一个例子，在Wh为3100μm，Wwc为250μm，Wf1以及Wf2为240μm，Wcf1以及Wcf2为5μm，并且Wff1以及Wff2为10μm的情况下，在XY平面内，浮置区84的面积在阴极区82的面积中所占的总计为88.6％。
从阴极区82的Y轴正方向侧的端部到Y轴正方向侧的浮置区84的Y轴正方向侧的端部为止的宽度Wcf2可以比二极管部80的宽度WF小。宽度Wcf2可以为宽度WF的0.01倍以上且0.05倍以下。宽度Wcf2只要不为零即可。另外，宽度Wcf2可以与宽度Wcf1相等，也可以不同。应予说明，从阴极区82的Y轴负方向侧的端部，到Y轴负方向侧的浮置区84的Y轴负方向侧的端部为止的宽度也与宽度Wcf2相等。
应予说明，在本例中接触孔54的排列方向(Y轴方向)的宽度Wcnt可以比Wff1小。本例中，宽度Wcnt可以比Wff2小。在本例中，宽度Wcnt可以比Wcf1小。在本例中，宽度Wcnt可以比Wcf2小。作为一个例子，宽度Wcnt为0.5μm。
图27c是图27b中的区域B2的放大图。如图27c所示，在本例的半导体装置300中，宽度Wcf1是从阴极区82的X轴正方向侧的端部，到配置于X轴方向的最正方向侧的浮置区84的X轴正方向侧的端部为止的宽度。另外，宽度Wcf2是从阴极区82的Y轴正方向侧的端部，到Y轴正方向侧的浮置区84的Y轴正方向侧的端部为止的宽度。作为一个例子，宽度Wcf2可以为5μm。宽度Wff1是开口区域85的X轴方向的宽度。宽度Wf1是浮置区84的X轴方向的宽度。
图27d是表示图27b的h-h'截面的一个例子的图。本例的半导体装置300在二极管部80，在设置于阴极区82的上方的缓冲区20内，设置有浮置区84。在h-h'截面，沿着Y轴方向设置2个浮置区84。
在本例中，如图27d所示，在半导体基板10的与下表面23平行的面内，存在2个集电区22与阴极区82的交界位置。交界位置P1是该2个交界位置之中Y轴正方向侧的交界位置。另外，交界位置P1'是该2个交界位置之中Y轴负方向侧的交界位置。交界位置P1以及P1'是与h-h'截面平行的截面的交界位置。作为一个例子，h-h'截面是与下表面23垂直，且与虚设沟槽部30的排列方向平行的面。
在本例中，如图27d所示，在与下表面23平行的面内，存在2个浮置区84的端部位置。交界位置P2是在与下表面23平行的面内，沿着Y轴方向排列的2个浮置区84之中配置于Y轴正方向侧的浮置区84的最靠近交界位置P1的端部位置。另外，交界位置P2'是在与下表面23平行的面内，沿着Y轴方向排列的2个浮置区84之中配置于Y轴负方向侧的浮置区84的最靠近交界位置P1'的端部位置。
另外，在本例中，在Z轴方向，在与浮置区84大致相同的深度位置，存在不设置浮置区84的开口区域85。开口区域85可以指夹于浮置区84之间的区域。作为一个例子，开口区域85是N+型的区域。开口区域85的掺杂浓度可以与漂移区18或者缓冲区20的掺杂浓度大致相同。开口区域85可以是不形成浮置区84地残存的漂移区18或者缓冲区20。
宽度Wcf2是从端部位置P1到端部位置P2为止的距离。另外，宽度Wcf2是从端部位置P1'到端部位置P2'为止的距离。宽度Wcf2可以与图9的例子中的距离L1相同。
宽度Wff2是在Y轴方向上隔着开口区域85而相邻的浮置区84的间隔。宽度Wff2可以与图9的例子中的距离L3相同。
宽度Wd是浮置区84的Z轴方向的宽度。宽度Wd可以与图9的例子中的距离L4相同。浮置区84的Z轴方向的宽度Wd可以比宽度Wcf2小。宽度Wd可以为宽度Wcf2的0.05倍以上且0.5倍以下。作为一个例子，宽度Wd可以为0.5μm。
图27e是表示图27b的j-j'截面的一个例子的图。j-j'截面是穿过图27d的J”-J”'线的XZ平面。本例的半导体装置300在二极管部80中，在设置于阴极区82的上方的缓冲区20内，设置有浮置区84。
在本例中，如图27e所示，在半导体基板10的与下表面23平行的面内，存在2个集电区22与阴极区82的交界位置。交界位置P5是该2个交界位置之中X轴负方向侧的交界位置。另外，交界位置P5'是该2个交界位置之中X轴正方向侧的交界位置。交界位置P5以及P5'是与j-j'截面平行的截面的交界位置。作为一个例子，j-j'截面是与下表面23垂直且与虚设沟槽部30的延伸方向平行的面。
在本例中，如图27e所示，在与下表面23平行的面内，存在2个浮置区84的端部位置。交界位置P6是在与下表面23平行的面内，沿着X轴方向排列多个的浮置区84之中配置于X轴方向的最负方向侧的浮置区84的最靠近交界位置P5的端部位置。另外，交界位置P6'是在与下表面23平行的面内，沿着Y轴方向排列多个的浮置区84之中配置于X轴方向的最正方向侧的浮置区84的最靠近交界位置P5'的端部位置。
另外，在本例中，在Z轴方向，在与浮置区84大致相同深度位置，存在不设置浮置区84的开口区域85。开口区域85可以指夹在浮置区84之间的区域。作为一个例子，开口区域85是N+型的区域。开口区域85的掺杂浓度可以与漂移区18或者缓冲区20的掺杂浓度大致相同。开口区域85可以是不形成浮置区84地残存的漂移区18或者缓冲区20。
宽度Wf1是浮置区84的X轴方向上的宽度。宽度Wcf1是从端部位置P5到端部位置P6为止的X轴方向上的距离。另外，宽度Wcf1是从端部位置P5'到端部位置P6'为止的X轴方向上的距离。另外，宽度Wff1是在X轴方向上隔着开口区域85而相邻的浮置区84的间隔。宽度Wcf1可以比宽度Wff1小。本例的半导体装置300由于在二极管部80，将浮置区84在XY平面内设置成格子状，所以能够抑制二极管部80的反向恢复时的浪涌电压(过冲电压)。
图28a是图26的区域A的另一个放大图。本例的半导体装置300与图27a所示的半导体装置300同样地，在二极管部80的Y轴正方向侧以及负方向侧，与二极管部80相邻地设置晶体管部70。
本例的半导体装置300与图27a所示的半导体装置300的不同点在于，二极管部80的浮置区84的配置。如图28a所示，对于本例的半导体装置300而言，在二极管部80，在XY平面内的阴极区82的内侧，浮置区84从由虚线部表示的阴极区82的Y轴正方向侧的交界侧，到由虚线部表示的Y轴负方向侧的交界侧为止，连续地设置。这里，浮置区84沿着Y轴方向连续地设置是指，在从阴极区82的Y轴正方向侧的交界侧到Y轴负方向侧的交界侧为止的Y轴方向上的任意部位，沿着X轴方向均不存在不设置浮置区84的区域。
图28b是图28a的区域C1的放大图。图28b放大地示出了从图28a的二极管部80的X轴正方向侧的阱区11的端部S到X轴负方向侧的阱区11的端部S'为止的区域。
在本例中，浮置区84在XY平面内设置成条纹状。这里，条纹状是指，长方形的浮置区84在该长方形的短边方向隔开预定的间隔设置多个。图28b示出了将Y轴方向设为长边，将X轴方向设为短边的长方形的浮置区84沿着X轴方向隔开宽度Wff1'，从XY平面内的阴极区82的X轴方向的最负方向侧遍及到最正方向侧，设置为多个的一个例子。宽度Wff1'可以比二极管部80的宽度WF小。宽度Wff1'可以为宽度WF的0.01倍以上且0.05倍以下。宽度Wff1'作为一个例子可以为10μm。
浮置区84的X轴方向的宽度Wf1'可以比二极管部80的宽度WF小。宽度Wf1'可以为宽度WF的0.04倍以上且0.13倍以下。作为一个例子，宽度Wf1'可以为40μm。
浮置区84的Y轴方向的宽度Wf2'可以比二极管部80的宽度WF小。宽度Wf2'可以为宽度WF的0.5倍以上且0.99倍以下。作为一个例子，宽度Wf2'可以为490μm。
宽度Wcf1是从阴极区82的X轴正方向侧的端部，到配置于X轴方向的最正方向侧的浮置区84的X轴正方向侧的端部为止的宽度。宽度Wcf1可以比宽度Wff1'小。宽度Wcf1可以为宽度Wff1'的0.1倍以上且0.9倍以下。宽度Wcf1只要不为零即可。宽度Wcf1与图27b的例子同样地，作为一个例子，可以为5μm。应予说明，从阴极区82的X轴负方向侧的端部，到配置于X轴方向的最负方向侧的浮置区84的X轴负方向侧的端部为止的宽度也与宽度Wcf1相等。
浮置区84的XY平面内的面积在阴极区82的XY平面内的面积中所占的比例与图27b的例子同样地可以为50％以上且99％以下。即，浮置区84的XY平面内的面积可以比阴极区82的XY平面内的面积小。作为一个例子，Wh为3100μm，Wwc为250μm，Wf1'为40μm，Wf2'为490μm，Wcf1以及Wcf2为5μm，并且Wff1'为10μm的情况下，俯视时在阴极区82的内侧沿着X轴方向设置51个浮置区84，沿着Y轴方向设置1个浮置区84。在该情况下，浮置区84的XY平面内的面积在阴极区82的XY平面内的面积中所占的总计为76.8％。
从阴极区82的Y轴正方向侧的端部到浮置区84的Y轴正方向侧的端部为止的宽度Wcf2与图27b的例子同样地，可以比二极管部80的宽度WF小。宽度Wcf2可以为宽度WF的0.01倍以上且0.05倍以下。另外，宽度Wcf2可以与宽度Wcf1相等，也可以不同。宽度Wcf2只要不为零即可。应予说明，从阴极区82的Y轴负方向侧的端部，到浮置区84的Y轴负方向侧的端部为止的宽度也与宽度Wcf2相等。
图28c是图28b的区域C2的放大图。如图28c所示，在本例的半导体装置300中，宽度Wcf1是从阴极区82的X轴正方向侧的端部到配置于X轴方向的最正方向侧的浮置区84的X轴正方向侧的端部为止的宽度。另外，在本例的半导体装置300中，宽度Wcf2是从阴极区82的Y轴正方向侧的端部，到浮置区84的Y轴正方向侧的端部为止的宽度。作为一个例子，宽度Wcf2可以为5μm。宽度Wff1'是开口区域85的X轴方向的宽度。宽度Wf1'是浮置区84的X轴方向的宽度。
图28d是表示图28b的k-k'截面的一个例子的图。本例的半导体装置300在二极管部80，在设置于阴极区82的上方的缓冲区20内，设置有浮置区84。对浮置区84而言，在k-k'截面，浮置区84从Y轴正方向侧遍及到负方向侧连续地设置。
在本例中，如图28d所示，与图27d的例子同样地，存在交界位置P1以及交界位置P2、交界位置P1'以及交界位置P2'。在本例中，由于浮置区84从端部位置P2遍及到端部位置P2'连续地设置，所以不存在开口区域85。另外，宽度Wcf2是与图27d的例子同样地，从端部位置P1到端部位置P2为止的距离。另外，宽度Wcf2是从端部位置P1'到端部位置P2'为止的距离。浮置区84的Z轴方向的宽度Wd与图27c同样地，可以比宽度Wcf2小。宽度Wd可以为Wcf2的0.05倍以上且0.5倍以下。作为一个例子，宽度Wd可以为0.5μm。
图28e是表示图28b的m-m'截面的一个例子的图。m-m'截面是穿过图28d的m”-m”'线的XZ平面。本例的半导体装置300在二极管部80，在设置于阴极区82的上方的缓冲区20内，设置有浮置区84。
在本例中，如图28e所示，与图27e的例子同样地，存在交界位置P5以及交界位置P6、交界位置P5'以及交界位置P6'。作为一个例子，m-m'截面是与半导体基板10的下表面23垂直且与虚设沟槽部30的延伸方向平行的面。在本例中，也与图27e的例子同样地，在Z轴方向，在与浮置区84相同深度的位置，存在不设置浮置区84的开口区域85。
宽度Wf1'是浮置区84的X轴方向上的宽度。宽度Wcf1是与图27e的例子同样地，从端部位置P5到端部位置P6为止的距离。另外，宽度Wcf1是从端部位置P5'到端部位置P6'为止的距离。另外，宽度Wff1'是在X轴方向上隔着开口区域85而相邻的浮置区84的间隔。宽度Wcf1可以比宽度Wff1'小。
对本例的半导体装置300而言，在二极管部80，浮置区84从端部位置P6遍及到端部位置P6'，隔着开口区域85而被设置成多个。本例的半导体装置300由于将浮置区84在XY平面内设置成条纹状，所以能够抑制二极管部80的反向恢复时的浪涌。
以上，使用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式中记载的范围。对本领域技术人员来说显而易见的是，能够对上述实施方式进行多种变更或者改进。根据权利要求的记载进行了这样的变更或者改进得到的形态也可包含于本发明的技术的范围中是显而易见的。作为一个例子，在交界部90，也可以形成第一导电型的高浓度区。在该情况下，交界部90的高浓度区的积分浓度可以比晶体管部70的积累区16的积分浓度小，也可以比二极管部80的高浓度区17的积分浓度小。
应注意的是，权利要求书、说明书及附图中所示的装置、系统、程序及方法中动作、次序、步骤、以及工序等各处理的执行顺序只要没有特别明确表示为“之前”、“在…以前”等，或者，没有在后续处理中使用前处理的输出，就可以以任意的顺序实现。对于权利要求书、说明书及附图中的动作流程而言，即使为了便于说明而使用“首先”、“接着”等进行了说明，也并不意味着必须按照该顺序进行实施。

Claims (48)

1.一种半导体装置，其特征在于，具备：
半导体基板，其具有第一导电型的漂移区；
晶体管部，其设置于所述半导体基板；以及
二极管部，其设置于所述半导体基板，
所述晶体管部以及所述二极管部这两者具有：
第二导电型的基区，其在所述半导体基板的内部设置于所述漂移区的上方；
多个沟槽部，其以从所述半导体基板的上表面贯通所述基区的方式设置，且在内部设置有导电部；以及
台面部，其夹在沟槽部之间，
所述晶体管部在各所述台面部具有一个以上的第一导电型的积累区，所述一个以上的第一导电型的积累区设置于所述基区与所述漂移区之间，且掺杂浓度比所述漂移区的掺杂浓度高，
所述二极管部在各所述台面部具有一个以上的第一导电型的高浓度区，所述一个以上的第一导电型的高浓度区设置于所述基区与所述漂移区之间，且掺杂浓度比所述漂移区的掺杂浓度高，
将所述晶体管部的至少一部分的所述台面部中的一个以上的所述积累区的掺杂浓度在所述半导体基板的深度方向上积分得到的积分浓度比将所述二极管部的所述台面部中的一个以上的所述高浓度区的掺杂浓度在所述半导体基板的深度方向上积分得到的积分浓度高，
所述晶体管部中设置于最深位置的积累区设置在比所述二极管部中设置于最深位置的高浓度区深的位置。
2.一种半导体装置，其特征在于，具备：
半导体基板，其具有第一导电型的漂移区；
晶体管部，其设置于所述半导体基板；以及
二极管部，其设置于所述半导体基板，
所述晶体管部以及所述二极管部这两者具有：
第二导电型的基区，其在所述半导体基板的内部设置于所述漂移区的上方；
多个沟槽部，其以从所述半导体基板的上表面贯通所述基区的方式设置，且在内部设置有导电部；以及
台面部，其夹在沟槽部之间，
所述晶体管部在各所述台面部具有一个以上的第一导电型的积累区，所述一个以上的第一导电型的积累区设置于所述基区与所述漂移区之间，且掺杂浓度比所述漂移区的掺杂浓度高，
所述二极管部在各所述台面部具有一个以上的第一导电型的高浓度区，所述一个以上的第一导电型的高浓度区设置于所述基区与所述漂移区之间，且掺杂浓度比所述漂移区的掺杂浓度高，
将所述晶体管部的至少一部分的所述台面部中的一个以上的所述积累区的掺杂浓度在所述半导体基板的深度方向上积分得到的积分浓度比将所述二极管部的所述台面部中的一个以上的所述高浓度区的掺杂浓度在所述半导体基板的深度方向上积分得到的积分浓度高，
在所述晶体管部的至少一个所述台面部，沿着深度方向形成的所述积累区的数量比在所述二极管部的所述台面部，沿着深度方向形成的所述高浓度区的数量多。
3.根据权利要求2所述的半导体装置，其特征在于，所述二极管部的所述高浓度区被设置于与所述晶体管部的一个所述积累区相同的深度。
4.根据权利要求3所述的半导体装置，其特征在于，所述二极管部的所述高浓度区的掺杂浓度等于在所述晶体管部设置于与所述高浓度区深度相同的所述积累区的掺杂浓度。
5.根据权利要求4所述的半导体装置，其特征在于，在所述晶体管部设置于最深的位置的所述积累区的掺杂浓度比所述晶体管部的其他的所述积累区中的任一个积累区的掺杂浓度高。
6.根据权利要求5所述的半导体装置，其特征在于，所述二极管部在与所述晶体管部中设置于最深的位置的所述积累区相同的深度，不具有所述高浓度区。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述半导体装置还具备设置于所述半导体基板且配置于所述晶体管部与所述二极管部之间的交界部，
在所述交界部的所述台面部，在所述基区与所述漂移区之间，不设置浓度比所述漂移区的浓度高的第一导电型的区域。
8.一种半导体装置，其特征在于，具备：
半导体基板，其具有第一导电型的漂移区；
晶体管部，其设置于所述半导体基板；以及
二极管部，其设置于所述半导体基板，
所述晶体管部以及所述二极管部这两者具有：
第二导电型的基区，其在所述半导体基板的内部设置于所述漂移区的上方；
多个沟槽部，其以从所述半导体基板的上表面贯通所述基区的方式设置，且在内部设置有导电部；以及
台面部，其夹在沟槽部之间，
所述晶体管部在各所述台面部具有一个以上的第一导电型的积累区，所述一个以上的第一导电型的积累区设置于所述基区与所述漂移区之间，且掺杂浓度比所述漂移区的掺杂浓度高，
所述二极管部在各所述台面部具有一个以上的第一导电型的高浓度区，所述一个以上的第一导电型的高浓度区设置于所述基区与所述漂移区之间，且掺杂浓度比所述漂移区的掺杂浓度高，
将所述晶体管部的至少一部分的所述台面部中的一个以上的所述积累区的掺杂浓度在所述半导体基板的深度方向上积分得到的积分浓度比将所述二极管部的所述台面部中的一个以上的所述高浓度区的掺杂浓度在所述半导体基板的深度方向上积分得到的积分浓度高，
所述晶体管部的所述台面部之中，设置于最靠近所述二极管部侧的所述台面部中的一个以上的所述积累区的积分浓度比所述晶体管部的其他的所述台面部中的一个以上的所述积累区的积分浓度低。
9.根据权利要求8所述的半导体装置，其特征在于，所述晶体管部的所述台面部之中，设置于最靠近所述二极管部侧的所述台面部中的一个以上的所述积累区的积分浓度比所述二极管部的所述台面部中的一个以上的所述高浓度区的积分浓度高。
10.根据权利要求1～6、8～9中任一项所述的半导体装置，其特征在于，在所述半导体基板的上表面侧不设置局部的寿命扼杀剂。
11.根据权利要求1～6、8～9中任一项所述的半导体装置，其特征在于，所述二极管部在所述半导体基板的下表面侧具有成为电浮置的第二导电型的浮置区。
12.根据权利要求11所述的半导体装置，其特征在于，所述二极管部具有在所述半导体基板的下表面露出而设置的第一导电型的阴极区，
所述浮置区在所述阴极区的上方覆盖所述阴极区的一部分。
13.根据权利要求11所述的半导体装置，其特征在于，在所述二极管部，设置有二个以上的所述高浓度区。
14.根据权利要求12所述的半导体装置，其特征在于，在所述二极管部，设置有二个以上的所述高浓度区。
15.根据权利要求11所述的半导体装置，其特征在于，所述晶体管部和所述二极管部沿着预先决定的排列方向排列，
所述沟槽部在所述半导体基板的上表面沿着与所述排列方向正交的延伸方向延伸地设置，
所述晶体管部具有设置于所述半导体基板的下表面与所述漂移区之间的第二导电型的集电区，
所述二极管部具有设置于所述半导体基板的下表面与所述漂移区之间，且掺杂浓度比所述漂移区的掺杂浓度高的阴极区，
在与所述半导体基板的下表面平行的面内，从所述集电区与所述阴极区的所述排列方向的交界位置P1，到所述浮置区的与所述排列方向的交界位置P1最靠近的所述排列方向的端部位置P2为止的距离L1比所述浮置区的所述排列方向的直线方向上的宽度L2小，所述直线方向是连结所述排列方向的交界位置P1与所述排列方向的端部位置P2的方向。
16.根据权利要求12所述的半导体装置，其特征在于，所述晶体管部和所述二极管部沿着预先决定的排列方向排列，
所述沟槽部在所述半导体基板的上表面沿着与所述排列方向正交的延伸方向延伸地设置，
所述晶体管部具有设置于所述半导体基板的下表面与所述漂移区之间的第二导电型的集电区，
所述二极管部具有设置于所述半导体基板的下表面与所述漂移区之间，且掺杂浓度比所述漂移区的掺杂浓度高的阴极区，
在与所述半导体基板的下表面平行的面内，从所述集电区与所述阴极区的所述排列方向的交界位置P1，到所述浮置区的与所述排列方向的交界位置P1最靠近的所述排列方向的端部位置P2为止的距离L1比所述浮置区的所述排列方向的连结所述排列方向的交界位置与所述排列方向的端部位置的直线方向上的宽度L2小，所述直线方向是连结所述排列方向的交界位置P1以及所述排列方向的端部位置P2的方向。
17.根据权利要求13所述的半导体装置，其特征在于，所述晶体管部和所述二极管部沿着预先决定的排列方向排列，
所述沟槽部在所述半导体基板的上表面沿着与所述排列方向正交的延伸方向延伸地设置，
所述晶体管部具有设置于所述半导体基板的下表面与所述漂移区之间的第二导电型的集电区，
所述二极管部具有设置于所述半导体基板的下表面与所述漂移区之间，且掺杂浓度比所述漂移区的掺杂浓度高的阴极区，
在与所述半导体基板的下表面平行的面内，从所述集电区与所述阴极区的所述排列方向的交界位置P1，到所述浮置区的与所述排列方向的交界位置P1最靠近的所述排列方向的端部位置P2为止的距离L1比所述浮置区的所述排列方向的连结所述排列方向的交界位置与所述排列方向的端部位置的直线方向上的宽度L2小，所述直线方向是连结所述排列方向的交界位置P1以及所述排列方向的端部位置P2的方向。
18.根据权利要求14所述的半导体装置，其特征在于，所述晶体管部和所述二极管部沿着预先决定的排列方向排列，
所述沟槽部在所述半导体基板的上表面沿着与所述排列方向正交的延伸方向延伸地设置，
所述晶体管部具有设置于所述半导体基板的下表面与所述漂移区之间的第二导电型的集电区，
所述二极管部具有设置于所述半导体基板的下表面与所述漂移区之间，且掺杂浓度比所述漂移区的掺杂浓度高的阴极区，
在与所述半导体基板的下表面平行的面内，从所述集电区与所述阴极区的所述排列方向的交界位置P1，到所述浮置区的与所述排列方向的交界位置P1最靠近的所述排列方向的端部位置P2为止的距离L1比所述浮置区的所述排列方向的连结所述排列方向的交界位置与所述排列方向的端部位置的直线方向上的宽度L2小，所述直线方向是连结所述排列方向的交界位置P1以及所述排列方向的端部位置P2的方向。
19.根据权利要求15所述的半导体装置，其特征在于，所述晶体管部在所述排列方向的一侧以及另一侧这两侧，与所述二极管部相邻地设置，
从所述排列方向的所述一侧的端部位置到所述排列方向的所述另一侧的端部位置为止沿着所述排列方向设置有多个所述浮置区。
20.根据权利要求15所述的半导体装置，其特征在于，所述二极管部具有在与所述浮置区相同的深度位置不设置所述浮置区而成的开口区域，
从所述集电区与所述阴极区的所述排列方向的交界位置到所述浮置区的与所述交界位置最靠近的所述排列方向的端部位置为止的距离比所述开口区域的所述排列方向的宽度小。
21.根据权利要求19所述的半导体装置，其特征在于，所述二极管部具有在与所述浮置区相同的深度位置不设置所述浮置区而成的开口区域，
从所述集电区与所述阴极区的所述排列方向的交界位置到所述浮置区的与所述交界位置最靠近的所述排列方向的端部位置为止的距离比所述开口区域的所述排列方向的宽度小。
22.根据权利要求20所述的半导体装置，其特征在于，所述半导体装置还具备设置于所述半导体基板的下表面侧的局部的寿命扼杀剂，
在所述浮置区的上方的至少一部分的区域，设置有所述寿命扼杀剂，
在所述开口区域的上方的至少一部分的区域，不设置所述寿命扼杀剂。
23.根据权利要求21所述的半导体装置，其特征在于，所述半导体装置还具备设置于所述半导体基板的下表面侧的局部的寿命扼杀剂，
在所述浮置区的上方的至少一部分的区域，设置有所述寿命扼杀剂，
在所述开口区域的上方的至少一部分的区域，不设置所述寿命扼杀剂。
24.根据权利要求20所述的半导体装置，其特征在于，配置在所述浮置区的上方的所述台面部之中至少一个所述台面部中的所述高浓度区的积分浓度比配置在所述开口区域的上方的所述台面部之中至少一个所述台面部中的所述高浓度区的积分浓度低。
25.根据权利要求22所述的半导体装置，其特征在于，配置在所述浮置区的上方的所述台面部之中至少一个所述台面部中的所述高浓度区的积分浓度比配置在所述开口区域的上方的所述台面部之中至少一个所述台面部中的所述高浓度区的积分浓度低。
26.根据权利要求20所述的半导体装置，其特征在于，所述开口区域的所述排列方向的宽度比所述浮置区的所述排列方向的宽度小。
27.根据权利要求21所述的半导体装置，其特征在于，所述开口区域的所述排列方向的宽度比所述浮置区的所述排列方向的宽度小。
28.根据权利要求15所述的半导体装置，其特征在于，所述晶体管部在所述排列方向的一侧以及另一侧这两侧，与所述二极管部相邻地设置，
所述浮置区从所述排列方向的所述一侧的端部位置到所述排列方向的所述另一侧的端部位置为止沿着所述排列方向连续地设置。
29.根据权利要求16所述的半导体装置，其特征在于，所述晶体管部在所述排列方向的一侧以及另一侧这两侧，与所述二极管部相邻地设置，
所述浮置区从所述排列方向的所述一侧的端部位置到所述排列方向的所述另一侧的端部位置为止沿着所述排列方向连续地设置。
30.根据权利要求17所述的半导体装置，其特征在于，所述晶体管部在所述排列方向的一侧以及另一侧这两侧，与所述二极管部相邻地设置，
所述浮置区从所述排列方向的所述一侧的端部位置到所述排列方向的所述另一侧的端部位置为止沿着所述排列方向连续地设置。
31.根据权利要求18所述的半导体装置，其特征在于，所述晶体管部在所述排列方向的一侧以及另一侧这两侧，与所述二极管部相邻地设置，
所述浮置区从所述排列方向的所述一侧的端部位置到所述排列方向的所述另一侧的端部位置为止沿着所述排列方向连续地设置。
32.根据权利要求15所述的半导体装置，其特征在于，在与所述半导体基板的下表面平行的面内，从所述集电区与所述阴极区的所述延伸方向的交界位置到所述浮置区的与所述延伸方向的交界位置最靠近的所述延伸方向的端部位置为止的距离比所述浮置区的所述延伸方向的宽度小。
33.根据权利要求16所述的半导体装置，其特征在于，在与所述半导体基板的下表面平行的面内，从所述集电区与所述阴极区的所述延伸方向的交界位置到所述浮置区的与所述延伸方向的交界位置最靠近的所述延伸方向的端部位置为止的距离比所述浮置区的所述延伸方向的宽度小。
34.根据权利要求17所述的半导体装置，其特征在于，在与所述半导体基板的下表面平行的面内，从所述集电区与所述阴极区的所述延伸方向的交界位置到所述浮置区的与所述延伸方向的交界位置最靠近的所述延伸方向的端部位置为止的距离比所述浮置区的所述延伸方向的宽度小。
35.根据权利要求18所述的半导体装置，其特征在于，在与所述半导体基板的下表面平行的面内，从所述集电区与所述阴极区的所述延伸方向的交界位置到所述浮置区的与所述延伸方向的交界位置最靠近的所述延伸方向的端部位置为止的距离比所述浮置区的所述延伸方向的宽度小。
36.根据权利要求28所述的半导体装置，其特征在于，从所述延伸方向的一侧的端部位置到所述延伸方向的另一侧的端部位置为止沿着所述延伸方向设置有多个所述浮置区。
37.根据权利要求32所述的半导体装置，其特征在于，所述二极管部具有在与所述浮置区相同的深度位置不设置所述浮置区而成的开口区域，
从所述集电区与所述阴极区的所述延伸方向的交界位置，到所述浮置区的与所述交界位置最靠近的所述延伸方向的端部位置为止的距离比所述开口区域的所述延伸方向的宽度小。
38.根据权利要求36所述的半导体装置，其特征在于，所述二极管部具有在与所述浮置区相同的深度位置不设置所述浮置区而成的开口区域，
从所述集电区与所述阴极区的所述延伸方向的交界位置，到所述浮置区的与所述交界位置最靠近的所述延伸方向的端部位置为止的距离比所述开口区域的所述延伸方向的宽度小。
39.根据权利要求37所述的半导体装置，其特征在于，所述开口区域的所述延伸方向的宽度比所述浮置区的所述延伸方向的宽度小。
40.根据权利要求38所述的半导体装置，其特征在于，所述开口区域的所述延伸方向的宽度比所述浮置区的所述延伸方向的宽度小。
41.根据权利要求1～6、8～9中任一项所述的半导体装置，其特征在于，所述二极管部具有在所述半导体基板的下表面交替地露出而设置的第一导电型的阴极区和第二导电型的虚设区。
42.根据权利要求1～6、8～9中任一项所述的半导体装置，其特征在于，在所述半导体基板的下表面侧不设置局部的寿命扼杀剂。
43.根据权利要求41所述的半导体装置，其特征在于，在所述半导体基板的下表面侧不设置局部的寿命扼杀剂。
44.根据权利要求1～6、8～9中任一项所述的半导体装置，其特征在于，所述半导体基板在所述二极管部的所述台面部还具备接触区，
在所述二极管部的所述台面部，沿着所述沟槽部的所述上表面的延伸方向，交替且相邻地设置有所述基区和所述接触区。
45.根据权利要求1～6、8～9中任一项所述的半导体装置，其特征在于，所述沟槽部具有栅沟槽部以及虚设沟槽部，
在所述晶体管部，在所述半导体基板的上表面且所述栅沟槽部的上方，具有层间绝缘膜，在所述半导体基板的上表面且在所述虚设沟槽部与所述层间绝缘膜之间的上方，不具有层间绝缘膜，
在所述二极管部，在所述虚设沟槽部的上方以及所述基区的上方，不具有层间绝缘膜。
46.根据权利要求45所述的半导体装置，其特征在于，所述半导体装置在所述半导体基板的上方还具备接触孔，
所述接触孔在所述虚设沟槽部的上方，从所述虚设沟槽部在所述晶体管部和所述二极管部的排列方向上的一侧遍及到另一侧地设置。
47.根据权利要求46所述的半导体装置，其特征在于，从所述晶体管部遍及到所述二极管部且沿着所述排列方向连续地设置有所述接触孔。
48.一种半导体装置，其特征在于，具备：
半导体基板，其具有第一导电型的漂移区；
晶体管部，其设置于所述半导体基板；以及
二极管部，其设置于所述半导体基板，
所述晶体管部具有设置于所述半导体基板的下表面与所述漂移区之间的第二导电型的集电区，
所述二极管部具有：
阴极区，其设置于所述半导体基板的下表面与所述漂移区之间，且掺杂浓度比所述漂移区的掺杂浓度高；以及
第二导电型的浮置区，其设置于所述漂移区与所述阴极区之间，
在与所述半导体基板的下表面平行的面内，从所述集电区与所述阴极区的交界位置P1，到所述浮置区的与所述交界位置P1最靠近的端部位置P2为止的距离L1比所述浮置区的连结所述交界位置P1与所述端部位置P2的直线方向上的宽度L2小。
CN201711058491.5A 2016-11-17 2017-11-01 半导体装置 Active CN108074924B (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2016-224266 2016-11-17
JP2016224266 2016-11-17
JP2017-082418 2017-04-18
JP2017082418 2017-04-18
JP2017138605 2017-07-14
JP2017-138605 2017-07-14
JP2017-176688 2017-09-14
JP2017176688A JP6939300B2 (ja) 2016-11-17 2017-09-14 半導体装置

Publications (2)

Publication Number Publication Date
CN108074924A CN108074924A (zh) 2018-05-25
CN108074924B true CN108074924B (zh) 2023-07-18

Family

ID=60201447

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711058491.5A Active CN108074924B (zh) 2016-11-17 2017-11-01 半导体装置

Country Status (4)

Country Link
US (1) US10651299B2 (zh)
EP (1) EP3324443B1 (zh)
JP (1) JP2023160970A (zh)
CN (1) CN108074924B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051973A1 (ja) * 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6648838B2 (ja) * 2016-11-17 2020-02-14 富士電機株式会社 半導体装置
JP6777245B2 (ja) * 2017-11-16 2020-10-28 富士電機株式会社 半導体装置
WO2019159657A1 (ja) * 2018-02-14 2019-08-22 富士電機株式会社 半導体装置
DE102018103849B4 (de) * 2018-02-21 2022-09-01 Infineon Technologies Ag Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
JP2019160877A (ja) * 2018-03-08 2019-09-19 トヨタ自動車株式会社 半導体装置
JP6954449B2 (ja) 2018-03-15 2021-10-27 富士電機株式会社 半導体装置
IT201800007263A1 (it) * 2018-07-17 2020-01-17 Sensore ottico a bassa potenza per applicazioni di consumo, industriali e automobilistiche
JP7230434B2 (ja) 2018-10-30 2023-03-01 富士電機株式会社 半導体装置の製造方法
DE102018130095B4 (de) * 2018-11-28 2021-10-28 Infineon Technologies Dresden GmbH & Co. KG Halbleiterleistungsschalter mit verbesserter Steuerbarkeit
GB2589057B (en) * 2019-08-27 2023-07-19 Mqsemi Ag Bipolar semiconductor device and method for manufacturing such a semiconductor device
CN113809147A (zh) * 2020-06-17 2021-12-17 富士电机株式会社 半导体装置以及半导体装置的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201624704A (zh) * 2014-09-29 2016-07-01 Toyota Motor Co Ltd 半導體裝置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4799829B2 (ja) 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP2007266134A (ja) 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
JP5034315B2 (ja) 2006-05-19 2012-09-26 三菱電機株式会社 半導体装置及びその製造方法
JP5089191B2 (ja) 2007-02-16 2012-12-05 三菱電機株式会社 半導体装置およびその製造方法
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
CN102414817B (zh) * 2009-09-14 2014-01-08 丰田自动车株式会社 具备具有二极管区和igbt区的半导体基板的半导体装置
CA2806651A1 (en) * 2010-07-28 2012-02-02 Cggveritas Services Sa 3-d harmonic-source reverse time migration systems and methods for seismic data analysis
US8716746B2 (en) * 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
JP5321669B2 (ja) 2010-11-25 2013-10-23 株式会社デンソー 半導体装置
JP5821320B2 (ja) * 2011-06-23 2015-11-24 トヨタ自動車株式会社 ダイオード
JP5348276B2 (ja) * 2011-07-04 2013-11-20 株式会社デンソー 半導体装置
JP5886548B2 (ja) * 2011-07-11 2016-03-16 株式会社豊田中央研究所 半導体装置
CN104969360B (zh) * 2013-03-25 2018-04-20 富士电机株式会社 半导体装置
JP6158058B2 (ja) * 2013-12-04 2017-07-05 株式会社東芝 半導体装置
JP6421570B2 (ja) 2013-12-20 2018-11-14 株式会社デンソー 半導体装置
JP6277814B2 (ja) * 2014-03-25 2018-02-14 株式会社デンソー 半導体装置
JP6274318B2 (ja) * 2014-08-26 2018-02-07 三菱電機株式会社 半導体素子
JP6261494B2 (ja) * 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
JP6065035B2 (ja) 2015-02-24 2017-01-25 三菱電機株式会社 半導体装置
JP6293688B2 (ja) * 2015-03-02 2018-03-14 株式会社豊田中央研究所 ダイオード及びそのダイオードを内蔵する逆導通ｉｇｂｔ
KR200482521Y1 (ko) * 2015-07-14 2017-02-03 엘에스산전 주식회사 링 메인 유닛의 인터락 장치
JP6531589B2 (ja) 2015-09-17 2019-06-19 株式会社デンソー 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201624704A (zh) * 2014-09-29 2016-07-01 Toyota Motor Co Ltd 半導體裝置

Also Published As

Publication number Publication date
EP3324443A1 (en) 2018-05-23
EP3324443B1 (en) 2019-09-11
CN108074924A (zh) 2018-05-25
JP2023160970A (ja) 2023-11-02
US10651299B2 (en) 2020-05-12
US20180138299A1 (en) 2018-05-17

Similar Documents

Publication Publication Date Title
CN108074924B (zh) 半导体装置
US11735584B2 (en) Semiconductor device
US10991801B2 (en) Semiconductor device with improved current flow distribution
US10418441B2 (en) Semiconductor device and method for manufacturing the semiconductor device
CN110140199B (zh) 半导体装置
KR102204272B1 (ko) 게이트 트렌치들 및 매립된 종단 구조체들을 갖는 전력 반도체 디바이스들 및 관련 방법들
JP5787853B2 (ja) 電力用半導体装置
CN108695380B (zh) 半导体装置
US11444192B2 (en) MOSFET in sic with self-aligned lateral MOS channel
CN111164762B (zh) 肖特基二极管与mosfet的集成
WO2019116748A1 (ja) 半導体装置およびその製造方法
JP7414047B2 (ja) 半導体装置
US10083956B2 (en) Semiconductor device
CN111129135A (zh) 半导体装置
WO2019098270A1 (ja) 半導体装置
CN111247639B (zh) 半导体装置
KR102406116B1 (ko) 반도체 소자 및 그 제조 방법
WO2018154963A1 (ja) 半導体装置
CN111095565B (zh) 半导体装置
CN114097079A (zh) 半导体装置
KR102463180B1 (ko) 반도체 소자 및 그 제조 방법
WO2022264697A1 (ja) 半導体装置
JP2024013911A (ja) 半導体装置
CN117397042A (zh) 半导体装置
JP2024084070A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant