CN108695380B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，具备：半导体基板；第一导电型的漂移区，其设置于半导体基板的内部；多个栅沟槽部，其从半导体基板的上表面设置到漂移区；虚拟沟槽部，其设置于两个栅沟槽部之间，且从半导体基板的上表面设置到漂移区；第二导电型的基区，其在与任意的栅沟槽部邻接的半导体基板的区域中设置于半导体基板的上表面与漂移区之间；第二导电型的第一阱区，其在与虚拟沟槽部邻接的半导体基板的区域设置到比虚拟沟槽部的下端深的位置，且掺杂浓度比基区高。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知绝缘栅双极型晶体管(IGBT)等功率半导体元件(例如，参照专利文献1)。在IGBT等半导体元件中，通过在漂移区积累空穴等载流子，能够使导通电压降低。
专利文献1：日本特开2015-72950号公报
发明内容
技术问题
如果相对于积累于漂移区的载流子的浓度，半导体装置关断时等的载流子的吸引不充分，则半导体装置的耐量降低。
技术方案
在本发明的第一方式中，提供具备半导体基板的半导体装置。半导体装置可以具备设置于半导体基板的内部的第一导电型的漂移区。半导体装置可以具备从半导体基板的上表面设置到漂移区的多个栅沟槽部。半导体装置可以具备设置于两个栅沟槽部之间，且从半导体基板的上表面设置到漂移区的虚拟沟槽部。半导体装置可以具备在与任意的栅沟槽部邻接的半导体基板的区域中设置于半导体基板的上表面与漂移区之间的第二导电型的基区。半导体装置可以具备在与虚拟沟槽部邻接的半导体基板的区域中设置到比虚拟沟槽部的下端更深的位置，且掺杂浓度比基区高的第二导电型的第一阱区。
在两个栅沟槽部之间可以设置有两个以上的虚拟沟槽部。在半导体基板的内部，在两个虚拟沟槽部之间可以形成有虚拟台面部。在虚拟台面部可以设置有第一阱区。第一阱区可以被设置为与两个虚拟沟槽部这两方接触。
第一阱区可以覆盖虚拟沟槽部的底部的至少一部分。虚拟沟槽部可以具有第一阱区所邻接的第一虚拟侧壁。在虚拟沟槽部的底部，第一阱区可以覆盖虚拟沟槽部的底部的在宽度方向上的中央与第一虚拟侧壁之间的区域的至少一部分。虚拟沟槽部可以具有与第一虚拟侧壁相反侧的第二虚拟侧壁。第一阱区可以覆盖虚拟沟槽部的底部直到比虚拟沟槽部的底部的在宽度方向上的中央更靠近第二虚拟侧壁侧的位置。
虚拟沟槽部和栅沟槽部可以形成到相同的深度。虚拟沟槽部可以形成得比栅沟槽部深。
半导体装置可以具备设置于半导体基板的下表面与漂移区之间的第二导电型的集电区。半导体装置可以具备在虚拟台面部的下方的至少一部分区域中设置于与集电区相同的深度位置的第一导电型的下表面侧区域。
虚拟沟槽部在半导体基板的上表面可以具有长边和短边。在虚拟台面部的下方，可以沿着虚拟沟槽部的长边方向交替地配置有集电区和下表面侧区域。
在半导体基板的内部，在与栅沟槽部邻接的区域可以设置有掺杂浓度比漂移区高的积累区。在半导体基板的内部，与虚拟沟槽部邻接且与积累区处于相同的深度位置的区域的第一导电型的掺杂浓度可以比积累区低。
在被至少一方为栅沟槽部的两个沟槽部夹在中间的台面部中，可以从与一个沟槽部接触的位置直到与另一个沟槽部接触的位置连续地设置积累区。在虚拟台面部可以不设置积累区。
积累区在被邻接的栅沟槽部以及虚拟沟槽部夹在中间的台面部中，可以被设置为与栅沟槽部接触。积累区可以被设置为不与虚拟沟槽部接触。
栅沟槽部可以在半导体基板的上表面具有长边和短边。栅沟槽部在半导体基板的内部可以具有沿着栅沟槽部的长边方向的第一栅侧壁和与第一栅侧壁相反侧的第二栅侧壁。在半导体基板的内部，可以设置有与栅沟槽部的第一栅侧壁邻接的第一台面部和与栅沟槽部的第二栅侧壁邻接的第二台面部。在第一台面部以及第二台面部的上表面，可以以沿着栅沟槽部的长边方向交替地露出的方式配置有第一导电型的发射区和第二导电型的接触区。第一台面部中的至少一个发射区的至少一部分区域可以配置于与第二台面部中的接触区对置的位置。
半导体装置还可以具备设置于与栅沟槽部邻接的半导体基板的上表面的第一导电型的发射区。形成在第一阱区上的接触部的接触宽度可以比形成在发射区上的接触部的接触宽度大。
虚拟沟槽部之间的台面部的台面宽度可以比被夹在至少一方为栅沟槽部的两个沟槽部之间的台面部的台面宽度大。
在虚拟台面部可以设置有掺杂浓度比漂移区高的积累区。
虚拟沟槽部的虚拟绝缘膜的膜厚可以比栅沟槽部的栅极绝缘膜的膜厚更厚。
在本发明的第二方式中，提供具备半导体基板的半导体装置。半导体装置可以具备栅沟槽部，其从半导体基板的上表面设置到半导体基板的内部，在半导体基板的上表面具有长边和短边，且具有第一栅侧壁以及第二栅侧壁。第一栅侧壁可以沿着长边方向设置在半导体基板的内部。第二栅侧壁可以是与第一栅侧壁相反侧的第二栅侧壁。半导体装置可以具备在半导体基板的内部与栅沟槽部的第一栅侧壁邻接的第一台面部。半导体装置可以具备与栅沟槽部的第二栅侧壁邻接的第二台面部。在第一台面部以及第二台面部的各自的上表面，可以以沿着栅沟槽部的长边方向交替地露出的方式配置有第一导电型的发射区和第二导电型的接触区。第一台面部的至少一个发射区的至少一部分区域可以配置于与第二台面部中的接触区对置的位置。
第一台面部中的至少一个接触区的至少一部分区域可以配置于与第二台面部中的发射区对置的位置。在第一台面部，发射区可以比接触区在栅沟槽部的长边方向形成得长。在第一台面部，接触区可以比发射区在栅沟槽部的长边方向形成得长。
在第一台面部，发射区以及接触区的在栅沟槽部的长边方向上的长度可以相同。在第一台面部中，在形成有发射区或者接触区的区域可以不形成沿着栅沟槽部的短边方向延伸的沟槽部。
上述的发明内容没有列举出本发明的全部特征。这些特征组的子组合也可成为发明。
附图说明
图1是部分地表示本发明的实施方式的半导体装置100的上表面的图。
图2A是表示图1的a-a截面的一个例子的图。
图2B是表示图1的a-a截面的一个例子的图。
图2C是表示图1的a-a截面的一个例子的图。
图2D是对图2A的c-c截面以及d-d截面切断时的掺杂浓度的分布图的例子。
图2E是对图2A的c-c截面以及d-d截面切断时的掺杂浓度的分布图的其他的例子。
图3是表示半导体装置100的上表面的其他的例子的图。
图4A是表示图3的a-a截面的一个例子的图。
图4B是表示图3的a-a截面的一个例子的图。
图4C是对图4B的c-c截面以及d-d截面切断时的掺杂浓度的分布图的例子。
图4D是对图4B的c-c截面以及d-d截面切断时的掺杂浓度的分布图的其他的例子。
图4E是表示图3的a-a截面的一个例子的图。
图5是表示半导体装置100的上表面的其他的例子的图。
图6是表示图5的a-a截面的一个例子的图。
图7是表示图5的a-a截面的其他的例子的图。
图8是表示图5的a-a截面的其他的例子的图。
图9是表示图3的a-a截面的其他的例子的图。
图10是表示图3的a-a截面的其他的例子的图。
图11是将第一阱区13的附近放大而得到的截面图。
图12是表示在图11所示的结构中，变更了覆盖底部35的第一阱区13的端部36的位置的例子的截面图。
图13是表示在图11所示的结构中，变更了覆盖底部35的第一阱区13的端部36的位置的例子的截面图。
图14是表示虚拟沟槽部30以及栅沟槽部40的其他的例子的图。
图15是表示第一阱区13的其他的例子的图。
图16是表示半导体装置100的a-a截面的其他的例子的图。
图17是表示图3所示的b-b截面的一个例子的图。
图18是部分地表示本发明的他的实施方式的半导体装置200的上表面的图。
图19是表示图18的a-a截面的一个例子的图。
图20是表示图18的a-a截面的其他的例子的图。
图21是表示第一台面部71-1以及第二台面部71-2的上表面的发射区12以及接触区15的配置例的图。
图22是表示第一台面部71-1以及第二台面部71-2的上表面的发射区12以及接触区15的另一个配置例的图。
图23是表示第一台面部71-1以及第二台面部71-2的上表面的发射区12以及接触区15的其他的配置例的图。
图24是表示积累区16的配置例的图。
图25是表示半导体装置100的制造方法的一个例子的图。
具体实施方式
以下，通过发明的实施方式对本发明进行说明，以下的实施方式不限定专利权利要求的发明。另外，在实施方式中所说明的特征的全部组合未必都是发明的解决方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或者其他部件的两个主面中的一面称为上表面，将另一面称为下表面。“上”、“下”的方向不限于重力方向、或者半导体装置安装时的相对于基板等的安装方向。在本说明书中，存在使用X轴、Y轴以及Z轴的正交坐标轴对技术事项进行说明的情况。将半导体基板的深度方向称为Z轴。另外，正交坐标系在本例中是所谓的右手系。
本说明书中虽然使用“发射极”、“集电极”的术语，但半导体装置不限于IGBT。MOSFET等晶体管中的“源极”以及“漏极”也可包含在本说明书中的“发射极”以及“集电极”的术语的范围。
在各实施例中，示出了以第一导电型为N型，以第二导电型为P型的例子，也可以将第一导电型设为P型，将第二导电型设为N型。在该情况下，各实施例的基板、层、区域等的导电型分别为相反的极性。在本说明书中对区域间的掺杂浓度进行比较的情况下，可以使用各个区域的峰浓度。
在本说明书中称为“相同”的情况下，还可以包括具有由制造偏差等导致的误差。该误差例如为10％以内。
图1是部分地表示本发明的实施方式的半导体装置100的上表面的图。本例的半导体装置100是包括IGBT等晶体管的半导体晶片。在图1中表示芯片端部周边的芯片上表面，省略了其他的区域。
另外，在图1中示出了半导体装置100的半导体基板的有源区，半导体装置100可以以包围有源区的方式具有边缘终端部。有源区是指在将半导体装置100控制为导通状态的情况下有电流流通的区域。边缘终端部缓和半导体基板的上表面侧的电场集中。边缘终端部例如具有保护环、场板、降低表面电场部以及将它们组合而成的结构。
本例的半导体装置100具备设置于半导体基板的内部的栅沟槽部40、虚拟沟槽部30、发射区12、基区14、接触区15、第一阱区13以及第二阱区11。另外，本例的半导体装置100具备设置于半导体基板的上表面的上方的发射电极52以及栅金属层46。发射电极52以及栅金属层46相互分离地设置。
在发射电极52以及栅金属层46与半导体基板的上表面之间设置有层间绝缘膜，但图1中省略。在本例的层间绝缘膜，以贯通该层间绝缘膜的方式设置有接触孔54、接触孔55以及接触孔56。
发射电极52通过接触孔54，与半导体基板的上表面的发射区12、接触区15、基区14以及第一阱区13接触。本例的接触孔54设置于各个沟槽部之间。另外，发射电极52通过接触孔56，与虚拟沟槽部30内的虚拟导电部连接。在发射电极52与虚拟导电部之间，可以设置有由掺杂了杂质的多晶硅等具有导电性的材料形成的连接部57。连接部57隔着热氧化膜等绝缘膜而设置于半导体基板的上表面。在本例中，接触孔56配置于X轴方向上的虚拟沟槽部30的前端。
栅金属层46通过接触孔55与浇道45接触。浇道45由掺杂了杂质的多晶硅等形成。在浇道45与半导体基板之间设置有热氧化膜等绝缘膜。浇道45在半导体基板的上表面，与栅沟槽部40内的栅导电部连接。浇道45不与虚拟沟槽部30内的虚拟导电部连接。本例的浇道45从接触孔55的下方设置到栅沟槽部40的前端部43。在栅沟槽部40的前端部43，栅导电部在半导体基板的上表面露出，与浇道45接触。
发射电极52以及栅金属层46由包括金属的材料形成。例如，各电极的至少一部分区域由铝或者铝-硅合金形成。各电极在由铝等形成的区域的下层，可以具有由钛和/或钛化合物等形成的势垒金属。另外，在接触孔内，可以具有以与势垒金属和铝等接触的方式埋设钨等而形成的插塞。
一个以上的栅沟槽部40以及一个以上的虚拟沟槽部30在半导体基板的上表面沿着预定的排列方向(短边方向)以预定的间隔排列。图1的排列方向为Y轴方向。
本例的栅沟槽部40可以具有沿着与排列方向垂直的延伸方向(沟槽的长边方向，在本例中为X轴方向)呈直线形状延伸的两个延伸部41，和在延伸部41的前端连接两个延伸部41的前端部43。前端部43的至少一部分优选在半导体基板的上表面形成为曲线状。通过将栅沟槽部40的两个延伸部41的前端在前端部43连接，能够缓和延伸部41的端部的电场集中。在本说明书中，有时将由前端部43连接的两个延伸部41设为两个栅沟槽部40。
在栅沟槽部40的各个延伸部41之间设置有一个以上的虚拟沟槽部30。虚拟沟槽部30可以与栅沟槽部40同样地，具有连接两个延伸部31的前端的前端部33。在本例中，在栅沟槽部40的各个延伸部41之间设置有具有两个延伸部31以及前端部33的虚拟沟槽部30。其他的例子的虚拟沟槽部30不具有前端部33，也可以是直线形状。虚拟沟槽部30设置于不与浇道45重叠的位置。在本说明书中，有时将由前端部33连接的两个延伸部31设为两个虚拟沟槽部30。
发射电极52设置于栅沟槽部40、虚拟沟槽部30、第一阱区13、第二阱区11、发射区12、基区14以及接触区15的上方。第二阱区11从接触孔54的长边方向的一端沿着朝向栅金属层46的方向分离，以预定的范围设置。第二阱区11的扩散深度可以比栅沟槽部40以及虚拟沟槽部30的深度深。栅沟槽部40以及虚拟沟槽部30的、栅金属层46侧的一部分区域设置于第二阱区11。虚拟沟槽部30的延伸方向的端部以及前端部的底部可以被第二阱区11覆盖。
在本例中，将夹于各沟槽部之间的半导体基板的区域称为台面部71。但是，将夹于两个虚拟沟槽部30(或者两个延伸部31)之间的半导体基板的区域称为虚拟台面部72。台面部71以及虚拟台面部72在夹于各沟槽部之间的半导体基板的区域中，是比沟槽部的最深的底部更靠近上表面侧的区域。
在台面部71设置有基区14。第二阱区11是第二导电型。基区14是掺杂浓度比第二阱区11低的P-型，第二阱区11是P+型。
在台面部71的基区14的上表面设置有掺杂浓度比基区14高的P+型的接触区15。第二阱区11被设置为从有源区的接触区15中的在沟槽部的延伸方向配置于最端部的接触区15，向栅金属层46的方向分离。另外，在基区14的上表面选择性地形成有掺杂浓度比半导体基板高的N+型的发射区12。
接触区15以及发射区12分别从在Y轴方向上邻接的一个沟槽部设置到另一个沟槽部。接触区15以及发射区12以沿着沟槽部的延伸方向(X轴方向)交替地在半导体基板的上表面露出的方式设置。接触区15以及发射区12在台面部71的上表面，可以设置于在X轴方向的两端部中被夹在露出的基区14之间的区域。
在其他的例子的台面部71，接触区15以及发射区12可以沿着延伸方向(X轴方向)设置成条纹状。例如在与沟槽部邻接的区域设置有发射区12，在夹于发射区12之间的区域设置有接触区15。
在虚拟台面部72设置有掺杂浓度比基区14高的第二导电型的第一阱区13。本例的第一阱区13是P+型。第一阱区13的掺杂浓度可以与第二阱区11的掺杂浓度相同，也可以不同。第一阱区13的掺杂浓度可以是基区14的掺杂浓度的5倍以上，也可以是10倍以上。
第一阱区13以在虚拟台面部72的上表面露出的方式设置。本例的第一阱区13设置于在Y轴方向上邻接的台面部71中的与发射区12以及接触区15对置的范围。第一阱区13以在虚拟台面部72的上表面，从与一个虚拟沟槽部30接触的位置，直到与另一个虚拟沟槽部30接触的位置沿Y轴方向连续地设置。第一阱区13可以在虚拟台面部72的上表面，连续地设置于在X轴方向的两端部中被夹在露出的基区14之间的区域。
设置于台面部71的接触孔54被设置于接触区15以及发射区12的各区域的上方。设置于虚拟台面部72的接触孔54被设置于第一阱区13的上方。接触孔54可以设置于与基区14以及第二阱区11对应的区域。在虚拟台面部72的上表面可以不设置发射区。在虚拟台面部72的上表面的至少形成有接触孔54的区域，也可以设置有接触区15。
图2A是表示图1的a-a截面的一个例子的图。本例的a-a截面是穿过发射区12的YZ面。本例的半导体装置100在该截面具有半导体基板10、层间绝缘膜26、发射电极52以及集电电极58。层间绝缘膜26例如是添加了硼以及磷等杂质的硅酸盐玻璃。层间绝缘膜26选择性地形成于半导体基板10的上表面21。发射电极52设置于半导体基板10以及层间绝缘膜26的上表面21。集电电极58设置于半导体基板10的下表面23。集电电极58可以设置于半导体基板10的整个下表面23。
半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10是硅基板。
在半导体基板10的内部设置有N-型的漂移区18。该截面的漂移区18是半导体基板10中的没有形成发射区12、基区14、第一阱区13、缓冲区20以及集电区22而残存的区域。
在任意的与栅沟槽部40邻接的半导体基板10的区域，在半导体基板10的上表面21与漂移区18之间设置有P-型的基区。在本例中，在各个台面部71设置有P-型的基区。基区14可以通过从半导体基板10的上表面注入硼等P型的杂质而形成。
在台面部71，在基区14的上表面设置有N+型的发射区12。发射区12可以通过从半导体基板10的上表面注入磷和/或砷等N型的杂质而形成。
在任意的与虚拟沟槽部30邻接的半导体基板10的区域，在半导体基板10的上表面21与漂移区18之间设置有第一阱区13。第一阱区13从半导体基板10的上表面21，设置到比虚拟沟槽部30的下端更深的位置。在图2A所示的截面中，在整个虚拟台面部72和虚拟台面部72的下方的区域设置有第一阱区13。
第一阱区13的下端可以基于第一阱区13以及漂移区18的深度方向(Z轴方向)上的掺杂浓度分布而确定。在本说明书中，掺杂浓度是指施主或者受主化的杂质(掺杂剂)的浓度。可以将利用扩散电阻(SR)法等测定的施主以及受主的浓度差(净掺杂浓度)分布为极小值的深度位置设为第一阱区13的下端。
栅沟槽部40从半导体基板10的上表面21形成到半导体基板10的内部，在侧壁与发射区12以及基区14接触。本例的栅沟槽部40与第一阱区13不接触。本例的栅沟槽部40以从半导体基板10的上表面21贯通发射区12以及基区14的方式设置。
虚拟沟槽部30从半导体基板10的上表面21形成到半导体基板10的内部，在侧壁与第一阱区13接触。虚拟沟槽部30的侧壁中的与栅沟槽部40对置的侧壁可以与发射区12以及基区14接触。栅沟槽部40以及虚拟沟槽部30在Z轴方向上可以设置到相同的下端位置Z1。
本例的栅沟槽部40的底部配置在漂移区18内。虚拟沟槽部30的底部可以配置在漂移区18内，也可以被第一阱区13覆盖。应予说明，沟槽部贯通各掺杂区域不限于按照在形成掺杂区域之后形成沟槽部的顺序进行制造。在形成沟槽部之后，在沟槽部之间形成掺杂区域也包含于沟槽部贯通掺杂区域的含义中。
缓冲区20形成于漂移区18的下表面侧。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩散的耗尽层到达P+型的集电区22的场终止层发挥功能。在缓冲区20的下表面侧形成有P+型的集电区22。
栅沟槽部40具有栅极绝缘膜42以及栅导电部44。栅极绝缘膜42以覆盖栅沟槽的内壁的方式形成。栅极绝缘膜42可以通过使栅沟槽的内壁的半导体氧化或者氮化而形成。栅导电部44在栅沟槽的内部被栅极绝缘膜42覆盖。换言之，栅极绝缘膜42将栅导电部44与半导体基板10绝缘。栅导电部44由多晶硅等导电材料形成。
栅导电部44包括在深度方向上，隔着栅极绝缘膜42，至少与邻接的基区14对置的区域。该截面上的栅沟槽部40在半导体基板10的上表面被层间绝缘膜26覆盖。如果在栅导电部44施加预定的电压，则在基区14中的与栅沟槽部40接触的界面的表层形成由电子的反转层得到的沟道。
本例的虚拟沟槽部30具有虚拟绝缘膜32以及虚拟导电部34。虚拟绝缘膜32以覆盖虚拟沟槽的内壁的方式形成。虚拟导电部34形成于虚拟沟槽部30的内部，且被虚拟绝缘膜32覆盖。虚拟绝缘膜32将虚拟导电部34与半导体基板10绝缘。虚拟导电部34可以由与栅导电部44相同的材料形成。例如虚拟导电部34由多晶硅等导电材料形成。虚拟导电部34可以在深度方向上具有与栅导电部44相同的长度。该截面上的虚拟沟槽部30在半导体基板10的上表面被层间绝缘膜26覆盖。应予说明，虚拟沟槽部30以及栅沟槽部40的底部可以是向下侧凸起的曲面状(截面为曲线状)。
台面部71的宽度和虚拟台面部72的宽度可以相同。台面部71的宽度通常是1.0μm，可以为0.1μm以上且3.0μm以下。栅沟槽部的宽度WGT和虚拟沟槽部30的宽度WDT可以相同，也可以不同。在本例中是相同的。另外，台面部71的宽度C可以与虚拟台面部72的宽度D相同。
接触孔54的Y轴方向的宽度在台面部71和虚拟台面部72可以相同。接触孔54的宽度通常是0.6μm，在不超过台面宽度和/或虚拟台面宽度的范围内，可以为0.05μm以上且2.0μm以下。
通过设置虚拟沟槽部30，能够提高载流子的积蓄效果而促进电导率调制，降低导通电压。另外，通过调整虚拟沟槽部30相对于栅沟槽部40的比例，能够调整半导体装置100的开关速度。
在半导体装置100关断时，在漂移区18的沟槽底部附近积累的载流子经由第二导电型的区域被发射电极52吸引。如果相对于积累的载流子的浓度，关断时的载流子的吸引速度慢，则半导体装置100的耐量降低。载流子的吸引速度是指在半导体装置100关断时，单位时间内从漂移区18被发射电极52等吸引的空穴等的载流子量。
在半导体装置100，通过设置比虚拟沟槽部30深地形成的第一阱区13，能够高效地吸引在沟槽底部附近积累的空穴等载流子。因此，能够容易地既降低半导体装置100的导通电压，又维持半导体装置100的耐量。
图2B是表示图1的a-a截面的一个例子的图。在本例的半导体装置100中，用于与半导体基板10连接的接触部的接触宽度与图2A的情况不同。在本例中，形成在第一阱区13上的接触部的接触宽度B与形成在发射区12上的接触部的接触宽度A不同。本例的接触宽度B可以比接触宽度A大，也可以比接触宽度A小。在本例中，接触宽度B比接触宽度A大。即，通过使虚拟沟槽部30彼此之间的接触宽度B比虚拟沟槽部30与栅沟槽部40之间的接触宽度A大，能够改善半导体装置100的关断耐量。
接触宽度A与接触宽度B的比(A/B)可以是0.2以上且2.0以下。接触宽度B比接触宽度A大的情况下，比(A/B)可以是0.2以上且小于1.0，进一步也可以是0.4以上且0.7以下。另一方面，接触宽度B比接触宽度A小的情况下，比(A/B)可以是大于1.0且2.0以下，进一步可以是1.3以上且1.7以下。
图2C是表示图1的a-a截面的一个例子的图。在本例的半导体装置100中，与图2A的情况不同点在于虚拟台面部72的Y轴方向的宽度与台面部71的Y轴方向的宽度不同。在本例中，虚拟台面部72的宽度D与虚拟沟槽部30和栅沟槽部40之间的台面部71的宽度C不同。本例的虚拟台面部72的宽度D可以比台面部71的宽度C大。通过使虚拟台面部72的宽度D比其他的台面部71的宽度C大，能够改善半导体装置100的关断耐量。
台面部71的宽度C与虚拟台面部72的宽度D的比(D/C)可以是大于0.2且5.0以下。虚拟台面部72的宽度D小于台面部71的宽度C的情况下，比(D/C)可以是0.2以上且小于1.0，进一步是0.4以上且0.7以下。另一方面，虚拟台面部72的宽度D大于台面部71的宽度C的情况下，比(D/C)是大于1.0且5.0以下，进一步可以是2.0以上且4.0以下。
图2D是对图2A的c-c截面以及d-d截面切断时的掺杂浓度的分布图的例子。在c-c截面，按照从半导体基板10的上表面侧至发射区12、基区14、漂移区18的顺序进行配置。在d-d截面中，第一阱区13的掺杂浓度分布可以从半导体基板10的上表面呈高斯分布状。高斯分布是导入到半导体基板10的上表面的掺杂剂通过热扩散而扩散时的轮廓。
基区14与漂移区18的pn结距离上表面的深度、即基区14的深度比沟槽部的下端位置Z1深。另一方面，第一阱区13与漂移区18的pn结的深度、即第一阱区13的深度可以比沟槽部的下端位置Z1深。基区14的深度通常是3.0μm，可以是0.5μm以上且5.0μm以下。第一阱区13的深度通常是7.0μm，可以是2.0μm以上且10μm以下。
图2E是对图2A的c-c截面以及d-d截面切断时的掺杂浓度的分布图的其他的例子。本例的在c-c截面的掺杂浓度分布与图2D的在c-c截面的掺杂浓度分布相同。在本例中，相对于图2D的情况，d-d截面的掺杂浓度分布不同。本例的第一阱区13具有第一阱区13-1～第一阱区13-4四个峰。例如，在d-d截面中，第一阱区13的掺杂浓度分布由降低接触电阻的第一段、与基区14几乎相同的掺杂浓度分布的第二段、在比基区14深的位置具备浓度峰的第三段、在比第三段还深的位置具备浓度峰的第四段构成。
应予说明，第一阱区13的峰位置的个数、深度不限于该例子。第一阱区13的第四段与漂移区18接触，具有pn结。各浓度峰之间的峰谷的部分的极小浓度可以比漂移区18的掺杂浓度高。图2E的第一阱区13的第三段以及第四段的峰浓度可以比基区14的峰浓度高，也可以比基区14低。
另外，第三段的峰位置可以比基区14与漂移区18的pn结的位置深。另外，第四段的峰位置可以比沟槽部的下端位置Z1浅。
图3是表示半导体装置100的上表面的其他的例子的图。本例的半导体装置100除了图1以及图2A中说明的半导体装置100的构成之外，还具备积累区16。积累区16是掺杂浓度比漂移区18高的第一导电型的区域。本例的积累区16是N+型。
积累区16不在半导体基板10的上表面露出。积累区16可以形成于漂移区18与基区14之间。在图3中，以虚线表示在与半导体基板10的上表面21平行的XY面内设置有积累区16的区域。在本例中，在该面内设置有相互分离的多个积累区16。
在夹于至少一方为栅沟槽部40的两个沟槽部之间的台面部71的至少一部分区域，设置有积累区16。本例的积累区16至少设置于发射区12的下方。积累区16也可以设置于接触区15的下方。本例的积累区16设置于宽度方向(Y轴方向)上的整个台面部71。积累区16也可以不设置于在台面部71的上表面露出的基区14的下方。与此相对，在虚拟台面部72不设置掺杂浓度比基区14高的积累区16。
图4A是表示图3的a-a截面的一个例子的图。本例的a-a截面是穿过发射区12的YZ面。本例的半导体装置100除了图2A所示的半导体装置100的构成以外，还具备积累区16。积累区16在各个台面部71设置于基区14与漂移区18之间。本例的积累区16在各个台面部71，从与一个沟槽部邻接的区域设置到与另一个沟槽部邻接的区域。
积累区16是掺杂浓度比漂移区18高的N+型的区域。例如，在漂移区18以及基区14之间，可以将具有相对于漂移区18的掺杂浓度的平均值为10倍以上的掺杂浓度的区域设为积累区16。积累区16的掺杂浓度可以是漂移区18的掺杂浓度的50倍以上，也可以是100倍以上。积累区16可以通过从半导体基板10的上表面21注入磷或者质子等N型的杂质而形成。
通过设置积累区16，能够进一步提高在积累区16的下方积累的载流子浓度。因此，能够减少半导体装置100的导通电压。另外，通过设置第一阱区13，能够高效地吸引被积累区16积累的载流子。因此，即使设置积累区16，也能够维持半导体装置100的耐量。
图4B是表示图3的a-a截面的一个例子的图。在本例的半导体装置100中，与图4A的情况不同点在于在虚拟台面部72具有积累区16。本例的积累区16包括形成于台面部71的积累区16-1和形成于虚拟台面部72的积累区16-2。积累区16-1以及积累区16-2可以通过相同的工序同时形成。另外，积累区16-1以及积累区16-2可以利用不同的工序，以不同的掺杂剂浓度形成。
积累区16-2在虚拟台面部72，以被虚拟沟槽部30夹住的方式形成。即，积累区16-2的上端以及下端以与第一阱区13接触的方式设置。积累区16-2是掺杂浓度比漂移区18高的第一导电型的区域。本例的半导体装置100通过在虚拟台面部72设置积累区16-2，能够抑制导通时虚拟沟槽部30的底部的对经由了P型的反转层的载流子的吸引，能够减少导通损耗。
图4C是对图4B的c-c截面以及d-d截面切断时的掺杂浓度的分布图的例子。在c-c截面中，从半导体基板10的上表面侧起，按照发射区12、基区14、漂移区18的顺序进行配置。在d-d截面中，第一阱区13的掺杂浓度分布可以是从半导体基板10的上表面呈高斯分布状。高斯分布是导入到半导体基板10的上表面的掺杂剂通过热扩散而扩散时的轮廓。
从半导体基板10的上表面到积累区16的掺杂浓度的峰位置的深度可以比从峰位置到沟槽部的下端位置Z1的深度深。积累区16的峰位置通常是4.0μm，可以是1.0μm以上且6.0μm以下。
图4D是对图4B的c-c截面以及d-d截面切断时的掺杂浓度的分布图的其他的例子。相对于图2D的情况，d-d截面的掺杂浓度分布不同。本例的第一阱区13具有第一阱区13-1～第一阱区13-3的三个峰。例如，在d-d截面，掺杂浓度分布由降低接触电阻的第一阱区13的第一段、与基区14几乎相同的分布的第一阱区13的第二段、在比积累区16-2、积累区16-2深的位置具备浓度峰的第一阱区13的第三段构成。图4D的第一阱区13的第三段的峰浓度可以比积累区16-2的峰浓度高，也可以比积累区16-2低。在本例中，第一阱区13的第三段的峰浓度比积累区16-2的峰浓度高。
图4E是表示图3的a-a截面的一个例子的图。在本例的半导体装置100中，与图4A的情况不同点在于虚拟绝缘膜32的膜厚d1与栅极绝缘膜42的膜厚d2不同。本例的虚拟绝缘膜32的膜厚d1比栅极绝缘膜42的膜厚d2厚。由此，能够抑制导通时虚拟沟槽部30的底部的对经由了P型的反转层的载流子的吸引，能够减少导通损耗。膜厚d2通常是0.1μm，可以是0.05μm以上且0.3μm以下。膜厚d1通常是0.2μm，在比膜厚d2厚的范围内可以是0.1μm以上且1.0μm以下。由此，能够抑制导通时虚拟沟槽部30的底部的对经由了P型的反转层的载流子的吸引，能够减少导通损耗。
本例中，虚拟沟槽部30以及栅沟槽部40的Y轴方向的宽度相同，虚拟绝缘膜32的膜厚d1厚，由此虚拟导电部34的Y轴方向上的宽度比栅导电部44的Y轴方向上的宽度小。应予说明，通过使虚拟沟槽部30的Y轴方向上的宽度比栅沟槽部40的Y轴方向上的宽度大，可以使虚拟绝缘膜32的膜厚d1比栅极绝缘膜42的膜厚d2大。
图5是表示半导体装置100的上表面的其他的例子的图。本例的半导体装置100相对于图3以及图4A所示的半导体装置100的构成，积累区16的配置不同。其他的构成与图3以及图4A所示的半导体装置100相同。
本例的积累区16在至少一部分的台面部71，不设置于至少与一个沟槽部邻接的区域。在图5的例子中，积累区16在各个台面部71，与栅沟槽部40接触，不与虚拟沟槽部30接触。另外，积累区16不设置于虚拟台面部72。
图6是表示图5的a-a截面的一个例子的图。本例的a-a截面是穿过发射区12的YZ面。本例的半导体装置100相对于图4A所示的半导体装置100的构成，积累区16的配置不同。其他的构成与图4A所示的半导体装置100相同。
本例的积累区16在半导体基板10的内部设置于与栅沟槽部40邻接的区域。积累区16可以与基区14接触地设置，也可以与基区14分离地设置。但是，积累区16优选设置于台面部71的内部(即，从半导体基板10的上表面21到沟槽部的下端的区域)。
在各个台面部71中，在半导体基板10的内部与虚拟沟槽部30邻接，且与积累区16相同的深度位置的区域17的N型的掺杂浓度比积累区16低。本例的区域17具有与漂移区18相同的掺杂浓度。积累区16在Y轴方向上可以设置于台面部71的宽度的一半以内的区域，也可以设置于一半以上的区域。
通过这样的结构，能够在栅沟槽部40的下端附近积累载流子，且在关断时，也能够从台面部71吸引空穴等载流子。例如，穿过虚拟沟槽部30的附近的载流子穿过基区14以及接触区15被吸引向发射电极52。
图7是表示图5的a-a截面的其他的例子的图。本例的半导体装置100相对于图6所示的半导体装置100的构成，积累区16的Z轴方向上的配置不同。其他的构成与图6所示的半导体装置100相同。
本例的积累区16与基区14分离地配置。在积累区16与基区14之间可以设置有漂移区18。应予说明，积累区16与栅沟槽部40接触，且不与虚拟沟槽部30接触。积累区16的一部分区域可以设置于比栅沟槽部40的下端更靠近下侧的位置。
本例的栅沟槽部40的底部具有向下侧凸起的曲面形状。积累区16可以覆盖栅沟槽部40的底部的曲面的一部分。通过这样的结构，也能够在栅沟槽部40的下端附近积累载流子，且在关断时，也能够从台面部71吸引空穴等载流子。
图8是表示图5的a-a截面的其他的例子的图。本例的半导体装置100相对于图6所示的半导体装置100的构成，积累区16的配置不同。其他的构成与图6所示的半导体装置100相同。
本例的半导体装置100在各个台面部71具有第一积累区16-1以及第二积累区16-2。第一积累区16-1与图6所示的积累区16相同，第二积累区16-2与图7所示的积累区16相同。
第一积累区16-1以及第二积累区16-2可以是相同的掺杂浓度，也可以是不同的掺杂浓度。从Z轴方向观察，第一积累区16-1的至少一部分区域与第二积累区16-2的至少一部分区域重叠地配置。
第一积累区16-1以及第二积累区16-2可以在Z轴方向分离地设置。在该情况下，在第一积累区16-1与第二积累区16-2之间可以设置有漂移区18。第一积累区16-1以及第二积累区16-2可以在Z轴方向连续地设置。在该情况下，第一积累区16-1以及第二积累区16-2的深度方向上的掺杂浓度分布可以在第一积累区16-1以及第二积累区16-2的各个区域内具有峰。该峰之间的掺杂浓度比漂移区18的掺杂浓度大。
通过这样的结构，也能够在栅沟槽部40的下端附近积累载流子，且在关断时，也能够从台面部71吸引空穴等载流子。
图9是表示图3的a-a截面的其他的例子的图。本例的半导体装置100相对于图4A所示的半导体装置100的构成，积累区16的配置不同。其他的构成与图4A所示的半导体装置100相同。
本例的半导体装置100在各个台面部71具有第一积累区16-1以及第二积累区16-2。第一积累区16-1与图4A所示的积累区16相同。第二积累区16-2在台面部71的内部设置于比第一积累区16-1更靠近下方的位置。第二积累区16-2可以具有与第一积累区16-1相同的掺杂浓度，也可以具有不同的掺杂浓度。半导体装置100在台面部71的内部，可以具备沿着深度方向设置3段以上而成的积累区16。
第二积累区16-2与第一积累区16-1同样地，在Y轴方向，从与一个沟槽部接触的区域设置到与另一个沟槽部接触的区域。第一积累区16-1以及第二积累区16-2可以在Z轴方向上分离地设置，也可以连续地设置。通过这样的结构，能够进一步提高载流子积蓄效果。
应予说明，通过将积累区16沿深度方向设置为多段，从而在导通时，通过形成于基区14的与栅沟槽部40的界面附近的沟道的电子电流易于流向台面部71的Y轴方向上的中央附近。
导通时的初始的电流的主体不是空穴电流而是电子电流。初始是指，栅极电压Vge从刚到达阈值电压之前到以大致阈值电压的值进入Vge恒定的米勒期间之前的期间。若Vge接近阈值电压，则沟道打开，开始电子向漂移区18的注入。
从沟道朝向下方的电子有可能在第一积累区16-1暂时沿着排列方向(Y轴方向、或者从栅沟槽部40的附近朝向台面部71中央的方向)流通。在没有设置第二积累区16-2的情况下，在比第一积累区16-1更靠近下方的漂移区18，栅沟槽部40附近已经形成有电子的积累层(N型区域的电子的积蓄层所形成的阈值电压远比P型区域的反转层的阈值电压小)，由此电阻比漂移区18低。因此，电子电流主要在栅沟槽部40附近流通。
如果电子到达背面的集电区22，则从集电区22到缓冲区20以及漂移区18，开始空穴的注入。由此，在沟槽部的下端附近积累空穴。作为一个例子，从栅沟槽部40的下端附近，到比第一积累区16更靠近下方的虚拟沟槽部30的侧部，空穴以1.0×1016[cm-3]的数量级存在。
空穴集中在栅沟槽部40的下端和虚拟沟槽部30的下端。特别是由于虚拟导电部34与发射电极52同电位，所以在虚拟沟槽部30的侧壁易于形成空穴的反转层。从集电区22注入的空穴集中在该空穴的反转层的附近。空穴从虚拟沟槽部30到栅沟槽部40的下端连续地分布。由于该空穴分布而引起在导通时向栅沟槽部40的下端附近流通大的位移电流的情况。
本例的半导体装置100还具备第二积累区16-2。在这种情况下，对于针对电子电流的电阻而言，与从第一积累区16-1的中央附近返回到栅沟槽部40附近而在第二积累区16-2流通的路径相比，从第一积累区16-1直接流向第二积累区16-2的路径的一方低。
在各个积累区的下方中的与栅沟槽部40邻接的空穴高浓度区域易于积累空穴。另外，通过使电子电流在台面部71中央附近流通，而非栅沟槽部40的附近流通，从而促进空穴向该空穴高浓度区域的积累。因此，促进电子电流在台面部71中央附近流通。
通过将积累区16在深度方向上设置为多段，从而电子电流易于在台面部71的中央附近进入下方。若电子电流在台面部71的中央附近流通，则台面部71的底部附近的空穴分布通过电子电流在台面部71中央附近断开。因此比电子电流的路径更靠近虚拟沟槽部30侧的空穴不流向栅沟槽部40侧。该台面部71中央部的空穴分布的断开抑制在栅沟槽部40的下端的空穴的积累。因此，能够减小位移电流。由于能够减小位移电流，所以栅导电部44的充电也变小，栅电压Vge的瞬间的增加也受到抑制。由此，也能够抑制集电极-发射极之间电压的电压减少率(dV/dt)。
图10是表示图3的a-a截面的其他的例子的图。本例的半导体装置100与图1至图9中说明的任一个方式的半导体装置100相比，第一阱区13的形状不同。其他的构成与图1至图9中说明的任一个半导体装置100相同。在图10中示出了，在图9所示的半导体装置100中，使第一阱区13的形状变化的例子。
本例的第一阱区13在YZ面，具有Y轴方向的宽度极小的凹陷部73。另外，第一阱区13可以具有Z轴方向上的位置不同的多个凹陷部73。至少一个凹陷部73可以设置于比虚拟沟槽部30的下端更靠近下侧的位置。第一阱区13在比凹陷部73更靠近上侧和下侧的位置，分别具有掺杂浓度的峰。
本例的第一阱区13可以通过对P型的杂质以改变注入深度的方式多次注入而形成。通过使杂质的注入深度变化，能够将第一阱区13形成在更深的位置。换言之，能够容易地形成Y轴方向上的宽度比较小，且Z轴方向上的深度大的第一阱区13。通过将第一阱区13形成得深，能够容易地吸引空穴等载流子。
作为一个例子，第一阱区13可以形成得比虚拟沟槽部30深20％以上，也可以是形成得深50％以上。另外，第一阱区13与虚拟沟槽部30的深度的差值可以比Y轴方向上的虚拟台面部72的宽度大。第一阱区13可以形成得比第二阱区11深。
图11是将第一阱区13的附近放大得到的截面图。本例的虚拟沟槽部30在YZ面具有第一虚拟侧壁38、第二虚拟侧壁37以及底部35。第一虚拟侧壁38与第一阱区13接触。第二虚拟侧壁37是在YZ面，与第一虚拟侧壁38相反侧的侧壁。
本例的第一阱区13覆盖虚拟沟槽部30的底部35的至少一部分。本例的底部35具有从第一虚拟侧壁38以及第二虚拟侧壁37的下端，向下侧突出的曲面形状。第一阱区13的下端位置Z2配置于比虚拟沟槽部30的下端位置Z1更靠近下侧的位置。
将与虚拟沟槽部30的侧壁中的和基区14接触的部分具有相同倾斜的区域设为第二虚拟侧壁37。第一虚拟侧壁38是与第二虚拟侧壁37相反侧的侧壁，且与第二虚拟侧壁37在相同的深度范围的侧壁。底部35可以指与第一虚拟侧壁38以及第二虚拟侧壁37相比，相对于半导体基板10的上表面21的倾斜小的区域。通过使第一阱区13覆盖虚拟沟槽部30的底部35的至少一部分，能够进一步提高载流子的吸引速度。
第一阱区13在虚拟沟槽部30的底部35覆盖宽度方向(Y轴方向)的中央位置Y1与第一虚拟侧壁38之间的区域的至少一部分。换言之，覆盖底部35的第一阱区13的Y轴方向上的端部36的位置Y2配置于底部35的中央位置Y1与第一虚拟侧壁38之间。通过这样的结构，能够进一步提高载流子的吸引速度。
图12是表示在图11所示的结构中，变更了覆盖底部35的第一阱区13的端部36的位置的例子的截面图。本例的第一阱区13与底部35的中央Y1相比，覆盖底部35到第二虚拟侧壁37侧。换言之，第一阱区13的端部36的位置Y2配置于底部35的中央位置Y1与第二虚拟侧壁37之间。通过这样的结构，能够进一步提高载流子的吸引速度。
图13是表示在图11所示的结构中，变更了覆盖底部35的第一阱区13的端部36的位置的例子的截面图。本例的第一阱区13覆盖整个底部35。换言之，第一阱区13的端部36的位置Y2配置于比第二虚拟侧壁37更靠近台面部71的中央侧。在该情况下，第一阱区13设置到台面部71的下方。通过这样的结构，能够进一步提高载流子的吸引速度。
在与台面部71接触的沟槽部，从台面部71侧的沟槽部侧壁到Y2的长度可以比从该沟槽部侧壁到Y1的长度短，也可以比从该沟槽部侧壁到Y1的长度长。在本例中，在与台面部71接触的沟槽部，从台面部71侧的沟槽部侧壁到Y2的长度比从该沟槽部侧壁到Y1的长度短。
图14是表示虚拟沟槽部30以及栅沟槽部40的其他的例子的图。本例的虚拟沟槽部30从半导体基板10的上表面21观察，形成得比栅沟槽部40深。换言之，虚拟沟槽部30的下端位置Z3配置于比栅沟槽部40的下端位置Z1更靠近下侧的位置。从半导体基板10的上表面21观察，虚拟沟槽部30可以形成得比栅沟槽部40深10％以上，也可以形成得深20％以上。通过这样的结构，能够进一步提高载流子的吸引速度。
图15是表示第一阱区13的其他的例子的图。在本例的半导体装置100中，三个以上的虚拟沟槽部30沿着Y轴方向连续地排列。三个以上的虚拟沟槽部30可以在Y轴方向上被栅沟槽部40夹住。在本例中，设置于两个以上的虚拟台面部72的第一阱区13相互连结。
在本例中，连续排列的多个虚拟沟槽部30中的在Y轴方向上配置于两端的虚拟沟槽部30以外的虚拟沟槽部30可以是整个底部被第一阱区13覆盖。在Y轴方向上配置于两端的虚拟沟槽部30与第一阱区13的关系与图1至图14中说明的任一个方式相同。通过这样的结构，能够进一步提高载流子的吸引速度。
图16是表示半导体装置100的a-a截面的其他的例子的图。本例的半导体装置100与图1至图15中说明的半导体装置100相比，在还具备下表面侧区域28方面不同。其他的构成与图1至图15中说明的任一个方式的半导体装置100相同。
下表面侧区域28在虚拟台面部72的下方的至少一部分区域中，设置于与集电区22相同的深度位置。下表面侧区域28是N型的区域。下表面侧区域28与漂移区18相比掺杂浓度高。下表面侧区域28也可以与缓冲区20相比掺杂浓度高。
下表面侧区域28在Y轴方向上可以具有与虚拟台面部72相同的宽度。下表面侧区域28在Y轴方向上可以具有比虚拟台面部72小的宽度，也可以具有比虚拟台面部72大的宽度。下表面侧区域28也可以形成于虚拟沟槽部30的下方，还可以形成于台面部71的下方的一部分区域。
通过设置下表面侧区域28，能够抑制虚拟台面部72的下方的第二导电型的载流子积蓄。虚拟台面部72的下方的载流子浓度对半导体装置100的导通电压的影响小。因此，能够在降低导通电压的同时使关断时等的载流子吸引变得容易。
图17是表示图3所示的b-b截面的一个例子的图。但是，图17所示的结构也能够应用于图3以外的图所示的半导体装置100。b-b截面是在虚拟台面部72穿过接触孔54的XZ面。
本例的半导体装置100在虚拟台面部72的下方，沿着虚拟沟槽部30的长边方向，集电区22以及下表面侧区域28交替地配置。通过这样的结构，能够容易地调整集电区22以及下表面侧区域28的面积比。X轴方向上的一个集电区22的宽度与一个下表面侧区域28的宽度可以相同。在X轴方向上，一个集电区22的宽度可以比一个下表面侧区域28的宽度大，一个下表面侧区域28的宽度可以比一个集电区22的宽度大。
另外，X轴方向上设置有集电区22的范围可以与X轴方向上设置有发射区12的范围至少一部分重叠。X轴方向上设置有集电区22的范围可以与X轴方向上设置有发射区12的范围一致。X轴方向上设置有集电区22的范围可以包含于X轴方向上设置有发射区12的范围，X轴方向上设置有发射区12的范围也可以包含于X轴方向上设置有集电区22的范围。
在两个下表面侧区域28中，在X轴方向上被夹住的集电区22的、X轴方向上的长度Lp可以比下表面侧区域28的长度Ln长，也可以比下表面侧区域28的长度Ln短。本例中是相同。集电区22的X轴方向的长度Lp通常是10μm，也可以是5μm以上且15μm以下。下表面侧区域28的长度Ln通常是5μm，也可以是5μm以上且15μm以下。
图18是部分地表示本发明的他的实施方式的半导体装置200的上表面的图。半导体装置200相对于图1至图17中说明的半导体装置100，发射区12、接触区15以及积累区16的配置不同。其他的构成可以与图1至图17中说明的任一个半导体装置100相同。
在本例中，栅沟槽部40的延伸部41在半导体基板10的上表面具有长边和短边。在图18的例子中，延伸部41在X轴方向具有长边，在Y轴方向具有短边。
栅沟槽部40具有沿着长边方向的第一栅侧壁74和与第一栅侧壁74相反侧的第二栅侧壁75。第一栅侧壁74以及第二栅侧壁75以在半导体基板10的内部相互对置的方式配置。
本例中，将台面部71中的与第一栅侧壁74邻接的台面部71设为第一台面部71-1，将与第二栅侧壁75邻接的台面部71设为第二台面部71-2。换言之，将隔着栅沟槽部40而配置的一个台面部71设为第一台面部71-1，将另一个台面部71设为第二台面部71-2。
在第一台面部71-1以及第二台面部71-2的各自的上表面，以沿着X轴方向交替露出的方式配置有发射区12以及接触区15。在本例的半导体装置100中，第一台面部71-1中的至少一个发射区12的至少一部分区域配置于与第二台面部71-2中的接触区15对置的位置。换言之，第一台面部71-1中的至少设置有一个发射区12的X轴方向上的范围的至少一部分与第二台面部71-2中的设置有接触区15的X轴方向上的范围重叠。
在图18的例子中，第一台面部71-1中的全部的发射区12整体配置于与第二台面部71-2中的任一个接触区15对置的位置。第一台面部71-1中的发射区12的X轴方向上的宽度可以与第二台面部71-2中的接触区15的X轴方向上的宽度相同。
另外，第一台面部71-1中的至少一个接触区15的至少一部分区域配置于与第二台面部71-2中的发射区12对置的位置。换言之，第一台面部71-1中的至少设置有一个接触区15的X轴方向上的范围的至少一部分与第二台面部71-2中的设置有发射区12的X轴方向上的范围重叠。
在图18的例子中，第一台面部71-1的各接触区15整体配置于与第二台面部71-2中的任意的发射区12对置的位置。第一台面部71-1的接触区15的X轴方向上的宽度可以与第二台面部71-2的发射区12的X轴方向上的宽度相同。但是，第一台面部71-1的接触区15中的设置于X轴方向上的两端的接触区15以与第二台面部71-2的发射区12以及接触区15这两方对置的方式配置。换言之，在第一台面部71-1以及第二台面部71-2这两方，与设置于X轴方向的两端的基区14邻接地配置有接触区15。由此，能够高效地吸引设置于X轴方向上的两端的基区14的下方的载流子。第一台面部71-1中的该接触区15的X轴方向上的宽度可以与第二台面部71-2的发射区12以及接触区15的X轴方向上的宽度的和相同。
通过在隔着栅沟槽部40而邻接的两个台面部71中，使发射区12以及接触区15在X轴方向上偏移地配置，能够分散地配置有助于空穴的吸引的接触区15。因此，能够在XY面，不偏离地吸引空穴，能够提高半导体装置100关断时的耐量。
应予说明，在本例的半导体装置200中，在虚拟台面部72的上表面露出接触区15。在接触区15的下方可以形成基区14。另外，在本例的半导体装置200中，在台面部71以及虚拟台面部72形成有积累区16。
另外，在第一台面部71-1以及第二台面部71-2，在形成有发射区12或者接触区15的区域不形成沿着栅沟槽部40的短边方向(Y轴方向)延伸的沟槽部。换言之，在发射区12以及接触区15规则地配置的区域，栅沟槽部40不具有在台面部71的内侧延伸的歧部或者分支部。另外，在该区域，也不设置虚拟沟槽部30。通过这样的结构，能够不受沟槽部阻碍地介由分散配置的接触区15而有效地吸引空穴等载流子。
图19是表示图18的a-a截面的一个例子的图。本例的a-a截面是穿过第一台面部71-1的接触区15以及第二台面部71-2的发射区12的YZ面。
如上所述，第一台面部71-1的接触区15与第二台面部71-2的接触区15在X轴方向上偏移地配置。因此，在图19所示的截面中，在第一台面部71-1设置有接触区15，在第二台面部71-2设置有发射区12。通过这样的配置，能够不偏离地吸引空穴。
在本例的虚拟台面部72，接触区15、基区14以及积累区16从半导体基板10的上表面21侧顺序地设置。在其他的例子中，在虚拟台面部72，可以不设置积累区16。另外，与图1以及图2A所示的半导体装置100同样地，也可以不在台面部71设置积累区16。
图20是表示图18的a-a截面的其他的例子的图。本例的半导体装置200的虚拟台面部72的结构与图1至图17中说明的半导体装置100相同。换言之，本例的半导体装置200在虚拟台面部72具有第一阱区13。通过这样的结构，能够更容易地吸引载流子。另外，半导体装置200的积累区16的结构也可以与半导体装置100的积累区16相同。另外，半导体装置200也可以具备图16以及图17所示的下表面侧区域28。
图21是表示第一台面部71-1以及第二台面部71-2的上表面的、发射区12以及接触区15的配置例的图。本例中，各台面部71的发射区12以及接触区15在X轴方向上的长度相同。第一台面部71-1的接触区15配置于与第二台面部71-2中的发射区12对置的位置，第一台面部71-1的发射区12配置于与第二台面部71-2中的接触区15对置的位置。
图22是表示第一台面部71-1以及第二台面部71-2的上表面的、发射区12以及接触区15的其他的配置例的图。本例中，在第一台面部71-1以及第二台面部71-2中，接触区15与发射区12相比在X轴方向上形成得长。接触区15的长度可以为发射区12的长度的2倍以上。
第一台面部71-1的设置有发射区12的X轴方向上的范围包含于第二台面部71-2的设置有接触区15的X轴方向上的范围。第二台面部71-2的设置有发射区12的X轴方向上的范围包含于第一台面部71-1的设置有接触区15的X轴方向上的范围。通过这样的结构，能够提高载流子的吸引速度。
图23是表示第一台面部71-1以及第二台面部71-2的上表面的、发射区12以及接触区15的其他的配置例的图。本例中，在第一台面部71-1以及第二台面部71-2中，发射区12相对于接触区15在X轴方向上形成得长。发射区12的长度可以为接触区15的长度的2倍以上。
第一台面部71-1的设置有接触区15的X轴方向上的范围包含于第二台面部71-2的设置有发射区12的X轴方向上的范围。第二台面部71-2的设置有接触区15的X轴方向上的范围包含于第一台面部71-1的设置有发射区12的X轴方向上的范围。通过这样的结构，能够提高沟道密度。
图24是表示积累区16的配置例的图。本例的积累区16在XY面具有开口92。在开口92的内部，可以设置有漂移区18。开口92在第一台面部71-1以及第二台面部71-2，可以以与接触区15重叠的方式配置。通过这样的结构，能够在第一台面部71-1以及第二台面部71-2吸引载流子。在XY面的开口92的面积可以与接触区15的面积相同，也可以是小于接触区15的面积。开口92的面积也可以为接触区15的面积的一半以下。
图25是表示半导体装置100的制造方法的一个例子的图。应予说明，半导体装置200也可以通过相同的方法制造。在步骤S250中，在设置有栅沟槽部40以及虚拟沟槽部30的半导体基板10形成基区14。基区14可以通过从半导体基板10的上表面侧注入硼等P型的杂质而形成。
在步骤S252中，形成积累区16。积累区16可以通过使用光致抗蚀剂等掩模，从半导体基板10的上表面侧注入磷等N型的杂质而形成。
在步骤S254中，形成第一阱区13。第一阱区13可以通过使用光致抗蚀剂等掩模，从半导体基板10的上表面侧注入硼等P型的杂质而形成。P型的杂质可以变更加速电压，分多次注入到不同的深度。
在步骤S256中，形成接触区15。接触区15可以通过使用光致抗蚀剂等掩模，从半导体基板10的上表面侧注入硼等P型的杂质而形成。
在步骤S258中，形成半导体基板10的下表面侧的结构。例如形成集电区22。
在步骤S260中，以预定的条件对半导体基板10进行退火。由此，使在步骤S250至S258中注入的杂质施主或者受主化，形成各区域。
在步骤S262中，形成发射区12。发射区12可以通过使用光致抗蚀剂等掩模，从半导体基板10的上表面侧注入砷等N型的杂质而形成。
在步骤S264中，以预定的条件对半导体基板10进行退火。由此，使在步骤S262注入的杂质施主化，形成发射区12。
在步骤S264之后，形成层间绝缘膜26、接触孔54、发射电极52等。由此，能够制造半导体装置100。
应予说明，步骤S254也可以在步骤S264后进行。在该情况下，在步骤S254之后可以具有退火工序。在该情况下，由于能够减少形成第一阱区13之后的退火的次数，所以能够精度良好地控制第一阱区13的深度。
以上，利用实施方式对本发明进行了说明，但是本发明的技术范围不限于上述实施方式所记载的范围。本领域技术人员知晓在上述实施方式中可以追加各种变更或改良。从专利权利要求的记载可知，追加了该各种变更或改良的方式也包含在本发明的技术范围中。
应该注意，专利权利要求、说明书及附图中所示的方法中的各处理的执行顺序只要没有特别明确表示为“之前”、“在…以前”等，另外，没有在后续处理中使用前处理的输出，就可以以任意的顺序实现。对于专利权利要求、说明书及附图中的动作流程而言，即使为了便于说明而使用“首先”、“接着”等进行了说明，也并不意味着必须按照该顺序进行实施。

Claims (24)

1.一种半导体装置，其特征在于，具备：
半导体基板；
第一导电型的漂移区，其设置于所述半导体基板的内部；
多个栅沟槽部，其从所述半导体基板的上表面设置到所述漂移区；
虚拟沟槽部，其设置于两个栅沟槽部之间，且从所述半导体基板的所述上表面设置到所述漂移区；
第二导电型的基区，其在所述半导体基板的与任意的所述栅沟槽部邻接的区域中，设置于所述半导体基板的所述上表面与所述漂移区之间；
第二导电型的第一阱区，其在所述半导体基板的与所述虚拟沟槽部邻接的区域中，设置到比所述虚拟沟槽部的下端更深的位置，且掺杂浓度比所述基区的掺杂浓度高；以及
发射电极，其设置于所述半导体基板的上方，
所述第一阱区与所述发射电极电连接。
2.根据权利要求1所述的半导体装置，其特征在于，在所述两个栅沟槽部之间设置有两个以上的所述虚拟沟槽部，
在所述半导体基板的内部，在两个所述虚拟沟槽部之间形成有虚拟台面部，
在所述虚拟台面部设置有所述第一阱区。
3.根据权利要求2所述的半导体装置，其特征在于，所述第一阱区被设置为与两个所述虚拟沟槽部这两者接触。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述第一阱区覆盖所述虚拟沟槽部的底部的至少一部分。
5.根据权利要求4所述的半导体装置，其特征在于，所述虚拟沟槽部具有与所述第一阱区邻接的第一虚拟侧壁，
在所述虚拟沟槽部的底部，所述第一阱区覆盖所述虚拟沟槽部的底部的在宽度方向上的中央与所述第一虚拟侧壁之间的区域的至少一部分。
6.根据权利要求5所述的半导体装置，其特征在于，所述虚拟沟槽部具有与所述第一虚拟侧壁相反侧的第二虚拟侧壁，
所述第一阱区覆盖所述虚拟沟槽部的底部直到比所述虚拟沟槽部的底部的所述宽度方向上的中央更靠近所述第二虚拟侧壁侧的位置。
7.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述虚拟沟槽部和所述栅沟槽部形成到相同的深度。
8.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述虚拟沟槽部与所述栅沟槽部相比形成得更深。
9.根据权利要求2或3所述的半导体装置，其特征在于，所述半导体装置还具备：
第二导电型的集电区，其设置于所述半导体基板的下表面与所述漂移区之间；
第一导电型的下表面侧区域，其在所述虚拟台面部的下方的至少一部分区域中设置于与所述集电区相同的深度的位置。
10.根据权利要求9所述的半导体装置，其特征在于，所述虚拟沟槽部在所述半导体基板的所述上表面具有长边和短边，
在所述虚拟台面部的下方，沿着所述虚拟沟槽部的长边方向交替地配置有所述集电区与所述下表面侧区域。
11.根据权利要求2所述的半导体装置，其特征在于，在所述半导体基板的内部，在与所述栅沟槽部邻接的区域设置有掺杂浓度比所述漂移区的掺杂浓度高的积累区，
在所述半导体基板的内部，与所述虚拟沟槽部邻接且与所述积累区处于相同的深度的位置的区域的第一导电型的掺杂浓度比所述积累区的掺杂浓度低。
12.根据权利要求2所述的半导体装置，其特征在于，台面部夹在至少一方为所述栅沟槽部的两个沟槽部之间，在所述台面部中，从与一个所述沟槽部接触的位置到与另一个所述沟槽部接触的位置设置有掺杂浓度比所述漂移区的掺杂浓度高的积累区，
在所述虚拟台面部不设置所述积累区。
13.根据权利要求11所述的半导体装置，其特征在于，所述积累区在台面部中，被设置为与所述栅沟槽部接触且不与所述虚拟沟槽部接触，所述台面部夹在邻接的所述栅沟槽部与所述虚拟沟槽部之间。
14.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述栅沟槽部在所述半导体基板的所述上表面具有长边和短边，
所述栅沟槽部在所述半导体基板的内部具有沿着所述栅沟槽部的长边方向的第一栅侧壁和与所述第一栅侧壁相反侧的第二栅侧壁，
在所述半导体基板的内部设置有与所述栅沟槽部的所述第一栅侧壁邻接的第一台面部以及与所述栅沟槽部的所述第二栅侧壁邻接的第二台面部，
在所述第一台面部以及所述第二台面部的上表面，以沿着所述栅沟槽部的长边方向交替地露出的方式配置有第一导电型的发射区和第二导电型的接触区，
所述第一台面部中的至少一个所述发射区的至少一部分区域配置于与所述第二台面部中的所述接触区对置的位置。
15.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述半导体装置还具备第一导电型的发射区，所述第一导电型的发射区设置于与所述栅沟槽部邻接的所述半导体基板的上表面，
形成在所述第一阱区上的接触部的接触宽度比形成在所述发射区上的接触部的接触宽度大。
16.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述虚拟沟槽部之间的台面部的台面宽度比被夹在至少一方为所述栅沟槽部的两个沟槽部之间的台面部的台面宽度大。
17.根据权利要求2所述的半导体装置，其特征在于，在所述虚拟台面部设置有掺杂浓度比所述漂移区的掺杂浓度高的积累区。
18.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述虚拟沟槽部的虚拟绝缘膜的膜厚比所述栅沟槽部的栅极绝缘膜的膜厚更厚。
19.一种半导体装置，其特征在于，具备：
半导体基板；
栅沟槽部，其从所述半导体基板的上表面设置到所述半导体基板的内部，且在所述半导体基板的所述上表面具有长边和短边，且具有在所述半导体基板的内部沿着长边方向的第一栅侧壁和与所述第一栅侧壁相反侧的第二栅侧壁；以及
第一台面部，其在所述半导体基板的内部与所述栅沟槽部的所述第一栅侧壁邻接；以及
第二台面部，其在所述半导体基板的内部与所述栅沟槽部的所述第二栅侧壁邻接，
在所述第一台面部以及所述第二台面部各自的上表面，以沿着所述栅沟槽部的长边方向交替地露出的方式配置有第一导电型的发射区和第二导电型的接触区，
所述第一台面部中的至少一个所述发射区的至少一部分区域配置于与所述第二台面部中的所述接触区对置的位置。
20.根据权利要求19所述的半导体装置，其特征在于，所述第一台面部中的至少一个所述接触区的至少一部分区域配置于与所述第二台面部中的所述发射区对置的位置。
21.根据权利要求19或20所述的半导体装置，其特征在于，在所述第一台面部中，所述发射区比所述接触区在所述栅沟槽部的长边方向上形成得长。
22.根据权利要求19或20所述的半导体装置，其特征在于，在所述第一台面部中，所述接触区比所述发射区在所述栅沟槽部的长边方向上形成得长。
23.根据权利要求19或20所述的半导体装置，其特征在于，在所述第一台面部中，所述发射区以及所述接触区在所述栅沟槽部的长边方向上的长度相同。
24.根据权利要求19或20所述的半导体装置，其特征在于，在所述第一台面部中，在形成有所述发射区或者所述接触区的区域不形成沿着所述栅沟槽部的短边方向延伸的沟槽部。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6645594B2 (ja) * 2017-02-15 2020-02-14 富士電機株式会社 半導体装置
JP7279356B2 (ja) * 2018-12-19 2023-05-23 富士電機株式会社 半導体装置
JP7125339B2 (ja) 2018-12-26 2022-08-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7242491B2 (ja) 2019-09-20 2023-03-20 株式会社東芝 半導体装置及び半導体回路
KR20210138995A (ko) 2020-05-13 2021-11-22 삼성전자주식회사 표준 셀을 포함하는 집적 회로, 및 이를 제조하기 위한 방법
CN113764511B (zh) * 2021-07-30 2023-10-27 广州华浦电子科技有限公司 具有动态载流子通道的低损耗超结igbt器件及其制造方法
WO2023176932A1 (ja) * 2022-03-18 2023-09-21 ローム株式会社 半導体装置および半導体装置の製造方法
KR102407121B1 (ko) * 2022-03-30 2022-06-10 (주) 트리노테크놀로지 감소된 손실을 가지는 전력 반도체 장치 및 그 제조 방법
CN115376918A (zh) * 2022-10-26 2022-11-22 深圳市美浦森半导体有限公司 一种igbt器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097894A (zh) * 2014-05-22 2015-11-25 瑞萨电子株式会社 半导体器件
CN106252396A (zh) * 2015-06-03 2016-12-21 瑞萨电子株式会社 半导体器件及其制造方法
JP2017010975A (ja) * 2015-06-17 2017-01-12 富士電機株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3906181B2 (ja) * 2003-05-26 2007-04-18 株式会社東芝 電力用半導体装置
JP2006120789A (ja) * 2004-10-20 2006-05-11 Toshiba Corp 半導体装置
JP4950934B2 (ja) 2008-04-14 2012-06-13 株式会社東芝 絶縁ゲート型半導体装置
US8058670B2 (en) * 2009-06-04 2011-11-15 Force—MOS Technology Corporation Insulated gate bipolar transistor (IGBT) with monolithic deep body clamp diode to prevent latch-up
JP5647420B2 (ja) 2010-02-10 2014-12-24 株式会社豊田中央研究所 半導体装置
US9099522B2 (en) * 2010-03-09 2015-08-04 Fuji Electric Co., Ltd. Semiconductor device
JP5594276B2 (ja) 2010-12-08 2014-09-24 株式会社デンソー 絶縁ゲート型半導体装置
JP5831598B2 (ja) 2010-12-08 2015-12-09 株式会社デンソー 絶縁ゲート型半導体装置
US9245985B2 (en) * 2012-03-28 2016-01-26 Infineon Technologies Americas Corp. IGBT with buried emitter electrode
JP6284314B2 (ja) * 2012-08-21 2018-02-28 ローム株式会社 半導体装置
JP2015072950A (ja) 2013-10-01 2015-04-16 株式会社東芝 半導体装置
JP6448434B2 (ja) * 2015-03-25 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101745776B1 (ko) * 2015-05-12 2017-06-28 매그나칩 반도체 유한회사 전력용 반도체 소자
JP6728953B2 (ja) * 2015-07-16 2020-07-22 富士電機株式会社 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097894A (zh) * 2014-05-22 2015-11-25 瑞萨电子株式会社 半导体器件
CN106252396A (zh) * 2015-06-03 2016-12-21 瑞萨电子株式会社 半导体器件及其制造方法
JP2017010975A (ja) * 2015-06-17 2017-01-12 富士電機株式会社 半導体装置

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Publication number Publication date
CN108695380A (zh) 2018-10-23
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