KR101603570B1 - 탄화 규소 반도체장치 - Google Patents

탄화 규소 반도체장치 Download PDF

Info

Publication number
KR101603570B1
KR101603570B1 KR1020130106390A KR20130106390A KR101603570B1 KR 101603570 B1 KR101603570 B1 KR 101603570B1 KR 1020130106390 A KR1020130106390 A KR 1020130106390A KR 20130106390 A KR20130106390 A KR 20130106390A KR 101603570 B1 KR101603570 B1 KR 101603570B1
Authority
KR
South Korea
Prior art keywords
silicon carbide
region
distribution
unit
concentration
Prior art date
Application number
KR1020130106390A
Other languages
English (en)
Other versions
KR20140035823A (ko
Inventor
타케시 키타니
요이치로 타루이
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20140035823A publication Critical patent/KR20140035823A/ko
Application granted granted Critical
Publication of KR101603570B1 publication Critical patent/KR101603570B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은, 적은 이온 주입 회수로, 충분한 내압을 실현할 수 있는 탄화 규소 반도체장치를 제공하는 것을 목적으로 한다. 본 발명은, 탄화 규소 기판(10) 위에 형성된 탄화 규소 드리프트층(1)과, 탄화 규소 드리프트층(1) 표면층에 형성된 P형 영역(2)과, P형 영역(2)의 형성 개소에 따라 탄화 규소 드리프트층(1) 위에 형성된 쇼트키 전극(3)을 구비한다. 그리고, P형 영역(2)이, P형 불순물의 분포의 반복 단위인 유닛 셀(20)이 복수 배열됨으로써 형성된다. 또한, 각 유닛 셀(20)이, 제1농도로 P형 불순물이 분포되는 제1분포 영역(20A)과, 제1농도보다 높은 제2농도로 P형 불순물이 분포되는 제2분포 영역(20B)을 적어도 갖는다.

Description

탄화 규소 반도체장치{SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은, 탄화 규소 반도체장치에 관한 것으로서, 특히, 탄화 규소를 사용한 JBS(Junction Barrier controlled Schottky diode), 또는, MPS(Merged P-i-N/Schottky diode)에 관한 것이다.
탄화 규소는 규소에 비해 절연파괴 전계가 약 10배이고, 또한, 약 3배의 넓은 밴드갭을 갖는다. 이 때문에, 탄화 규소를 사용한 파워 디바이스는, 현재 사용되고 있는 규소를 사용한 파워 디바이스에 비해 저저항으로 고온 동작이 가능하다고 하는 특징을 갖는다.
특히 탄화 규소를 사용한 SBD(Schottky Barrier Diode: 쇼트키 배리어 다이오드)나 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)은, 규소를 사용한 pn 다이오드나 IGBT(Insulated Gate Bipolar Transistor)과 동일한 내압에서 비교한 경우, 동작시의 손실을 작게 억제할 수 있다. 특히 쇼트키 다이오드는 소자 구조가 간단하고, 실용화를 향한 개발이 활발히 행해지고 있다.
쇼트키 다이오드의 과제는, 고내압화를 실현하고자 하는 경우에 역바이어스 인가시의 리크 전류가 커지는 것, 및, 통전시의 손실이 커지는 것이다. 이들의 대책으로서, JBS, 및, MPS 등의 구조가 제안되어 있다. 여기에서 JBS는, N+형의 탄화 규소 기판 위에 N-형의 에피택셜층을 형성하고, N-형의 에피택셜층 표면에는 쇼트키 전극을, N+형의 탄화 규소 기판 이면에 오믹 전극을 형성한 구조이다. 쇼트키 전극의 종단부에는, 전계를 완화하기 위한 P형의 종단 영역을 갖고, 더구나 쇼트키 전극 아래에도 P형 영역을 갖는다.
어떤 구조를 채용한 경우에도, 쇼트키 전극 아래, 전극 끝, 전극 주변부 각각에, P형의 영역을 형성하게 된다.
예를 들면, 특허문헌 1 및 특허문헌 2에서는, 쇼트키 전극 아래에, 깊이가 다른 P형 영역이나, 크기가 다른 P형 영역을 형성하고 있다.
또한, 특허문헌 3 및 특허문헌 4에서는, 칩 단위로 P-i-N 영역을 배열하고 있다. 특허문헌 5에서는, 2종류의 농도의 P형 영역을 형성하고, 칩 단위로 배열시키고 있다.
일본국 특개 2008-282973호 공보 일본국 특개 2008-300506호 공보 일본국 특개 2008-270413호 공보 일본국 특표 2011-521471호 공보 일본국 특개 2008-042198호 공보
그러나, 상기와 같은 구성을 형성하기 위해서는, 조건이 다른 P형 영역을 형성하기 위해서는, 각각의 조건의 수만큼 이온주입을 다시 할 필요가 있다. 따라서, 이온주입 공정수를 증가해 버린다고 하는 문제가 있었다.
또한, P형 영역이 국소적으로 형성됨으로써 서지 전류가 집중하여, 충분히 높은 내압을 달성할 수 없다고 하는 문제가 있었다.
본 발명은, 상기와 같은 문제를 해결하기 위해 이루어진 것으로, 적은 이온주입 회수로, 충분한 내압을 실현할 수 있는 탄화 규소 반도체장치를 제공하는 것을 목적으로 한다.
본 발명의 일 태양에 관한 탄화 규소 반도체장치는, 제1도전형의 탄화 규소 기판 위에 형성된, 제1도전형의 탄화 규소 드리프트층과, 상기 탄화 규소 드리프트층 표면층에 형성된, 제2도전형 영역과, 상기 제2도전형 영역의 형성 개소에 따라 상기 탄화 규소 드리프트층 위에 형성된, 쇼트키 전극을 구비하고, 상기 제2도전형 영역이, 제2도전형 불순물의 분포의 반복 단위인 유닛 셀이 복수 배열됨으로써 형성되고, 각 상기 유닛 셀이, 제1농도로 상기 제2도전형 불순물이 분포되는 제1분포 영역과, 상기 제1농도보다 높은 제2농도로 상기 제2도전형 불순물이 분포되는 제2분포 영역을 적어도 갖는 것을 특징으로 한다.
본 발명의 상기 태양에 따르면, 상기 제2도전형 영역이, 제2도전형 불순물의 분포의 반복 단위인 유닛 셀이 복수 배열됨으로써 형성되고, 각 상기 유닛 셀이, 제1농도로 상기 제2도전형 불순물이 분포되는 제1분포 영역과, 상기 제1농도보다 높은 제2농도로 상기 제2도전형 불순물이 분포되는 제2분포 영역을 적어도 가짐으로써, 적은 이온주입 회수로도, 제1분포 영역과 제2분포 영역의 조합에 의해 제2도전형 불순물의 농도 분포를 조정할 수 있다. 또한, 이와 같은 유닛 셀이 복수 배열됨으로써, 제2도전형 불순물이 국소적으로 분포되지 않으므로, 충분한 내압을 실현할 수 있다.
도 1은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 구조를 나타낸 단면도다.
도 2는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 평면도다.
도 3은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 저농도 P형 영역의 상세를 예시한 도면이다.
도 4는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 5는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 고농도 P형 영역의 상세를 예시한 도면이다.
도 6은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 7은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 평면도다.
도 8은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 9는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 10은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 11은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 12는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 13은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 14는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 15는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 16은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 17은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 18은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 19는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 20은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 21은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 22는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 유닛 셀의 내부를 예시한 도면이다.
도 23은 본 발명의 전제기술이 되는 반도체장치에 있어서, 서지 전류의 전류 경로를 도시한 도면이다.
도 24는 본 발명의 실시형태에 관한 탄화 규소 반도체장치에 있어서, 서지 전류의 전류 경로를 도시한 도면이다.
도 25는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 성능을 예시한 도면이다.
도 26은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 성능을 예시한 도면이다.
도 27은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 성능을 예시한 도면이다.
도 28은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 각 성능을 예시한 도면이다.
도 29는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 평면도다.
이하, 첨부의 도면을 참조하면서, 본 발명의 실시형태에 대해 설명한다.
<실시형태>
<구성>
도 1은, 본 발명의 본 실시형태에 관한 탄화 규소 반도체장치의 구조를 나타낸 단면도다. 본 실시형태에서는, 탄화 규소를 사용한 JBS 또는 MPS가 예로서 도시되어 있지만, 이들 구조에 한정되는 것은 아니고, SBD, MOSFET 등이어도 된다.
도 1에 나타낸 것과 같이 탄화 규소 반도체장치는, N+형(제1도전형)의 탄화 규소 기판(10) 위에 에피택셜 성장에 의해 형성된, N-형(제1도전형)의 탄화 규소 드리프트층(1)과, 탄화 규소 드리프트층(1) 표면층에 형성된 제2도전형 영역으로서의 P형 영역(2)과, P형 영역(2)의 형성 개소에 따라(도 1에서는, P형 영역(2)을 하부에 배치하도록) 탄화 규소 드리프트층(1) 위에 형성된 쇼트키 전극(3)과, 탄화 규소 기판(10) 이면에 형성된 오믹 전극(4)을 구비하고 있다. 쇼트키 전극(3) 위에는, 와이어 본드(WB)시의 패드로서 5㎛ 정도의 Al 패드(미도시)를 형성할 수 있다.
도 2는, 도 1에 도시된 탄화 규소 반도체장치의 평면도(도 2a)와, 해당 평면도의 A-A' 단면에 있어서, P형 불순물 농도의 분포를 도시한 도면(도 2b)으로 이루어진다. 단, 간략을 기하기 위해 쇼트키 전극(3)은 도시를 생략하고 있다.
도 2a에 나타낸 것과 같이, P형 영역(2)은, 저농도 P형 영역(2A)과, 고농도 P형 영역(2B)으로 형성되어 있다. 단, 저농도 P형 영역(2A)의 배치 및 고농도 P형 영역(2B)의 배치는, 도 2a에 나타낸 것과 같은 배치인 경우에 한정되지 않고, 다른 다양한 배치가 가능하다. 또한, P형 영역의 종류도, 도 2a에 나타낸 것과 같은 2종류(저농도 P형 영역(2A) 및 고농도 P형 영역(2B))에 한정되는 것은 아니고, 다른 농도의 P형 영역(미도시)이 더 형성되어 있어도 된다(상세한 것은 후술한다).
저농도 P형 영역(2A) 및 고농도 P형 영역(2B)은, 모두 P형(제2도전형) 불순물이 이온주입된 영역이지만, 도 2b에 나타낸 것과 같이, 고농도 P형 영역(2B)은, 저농도 P형 영역(2A)보다도 P형 불순물 농도(종축 참조)가 높게 설정되어 있다.
도 3은, 저농도 P형 영역(2A)의 상세를 예시한 도면이다. 도 3에 나타낸 것과 같이, 저농도 P형 영역(2A)은, P형 불순물의 분포의 반복 단위인 유닛 셀(20)을 복수 배열해서 형성되어 있다. 이때, 저농도 P형 영역(2A) 내부에서, 각 유닛 셀(20)의 점유 면적(사이즈) 및 형상은 통일되어 있어도 되고, 통일되어 있지 않아도 된다.
도 4는, 도 3에 도시된 각 유닛 셀(20)의 내부를 예시한 도면이다. 도 4에 나타낸 것과 같이, 유닛 셀(20)에 있어서, 저농도(제1농도로 한다)의 P형 불순물이 주입된 단위 분포 영역 21A와, 고농도(제1농도보다 고농도의 제2농도로 한다)의 P형 불순물이 주입된 단위 분포 영역 21B가, 각각 이격되어 배열되어 있다. 이때, 유닛 셀(20) 내부에서, 각 단위 분포 영역의 점유 면적(사이즈) 및 형상은 통일되어 있어도 되고, 통일되어 있지 않아도 된다.
단위 분포 영역 21A의 집합(도 4에서는 8개)을 제1분포 영역(20A), 단위 분포 영역 21B의 집합(도 4에서는 1개만)을 제2분포 영역(20B)으로 하면, 유닛 셀(20)은, 제1분포 영역(20A)과 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 이루어진 것을 알 수 있다.
여기에서, 각 분포 영역 (제1분포 영역(20A) 및 제2분포 영역(20B))은, 도 4와 같이, 서로 이격된 단위 분포 영역으로 구성되어 있는 경우에 한정되지 않고, 연속적인 분포 영역을 갖는 것이어도 된다. 또한, 제1분포 영역(20A)의 제1농도는 0이어도 된다.
도 5는, 고농도 P형 영역(2B)의 상세를 예시한 도면이다. 도 5에 나타낸 것과 같이, 고농도 P형 영역(2B)은, P형 불순물의 분포의 반복 단위인 유닛 셀(20)을 복수 배열해서 형성되어 있다. 이때, 고농도 P형 영역(2B)에 있어서 유닛 셀(20)은, 저농도 P형 영역(2A)에 있어서의 유닛 셀(20)과 같은, 점유 면적 및 형상을 갖는 것으로서 도시되어 있지만, 저농도 P형 영역(2A)에 있어서의 유닛 셀(20)과는 다른 점유 면적 및 형상을 갖는 것이어도 되고, 고농도 P형 영역(2B) 내부에서, 각 유닛 셀(20)의 점유 면적(사이즈) 및 형상은 통일되어 있어도 되고, 통일되어 있지 않아도 된다.
도 6은, 도 5에 도시된 각 유닛 셀(20)의 내부를 예시한 도면이다. 도 6에 나타낸 것과 같이, 유닛 셀(20)에 있어서, 저농도의 P형 불순물이 주입된 단위 분포 영역 21A와, 고농도의 P형 불순물이 주입된 단위 분포 영역 21B가, 각각 이격되어 배열되어 있다. 이때, 유닛 셀(20) 내부에서, 각 단위 분포 영역의 점유 면적(사이즈) 및 형상은 통일되어 있어도 되고, 통일되어 있지 않아도 된다.
단위 분포 영역 21A의 집합(도 6에서는 4개)을 제1분포 영역(20A), 단위 분포 영역 21B의 집합(도 6에서는 5개)을 제2분포 영역(20B)으로 하면, 유닛 셀(20)은, 제1분포 영역(20A)과 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 이루어진 것을 알 수 있다.
여기에서, 각 분포 영역(제1분포 영역(20A) 및 제2분포 영역(20B))은, 도 6과 같이, 서로 이격된 단위 분포 영역으로 구성되어 있는 경우에 한정되지 않고, 연속적인 분포 영역을 갖는 것이어도 된다.
고농도 P형 영역(2B)에 있어서의 유닛 셀(20)에서는, 저농도 P형 영역(2A)에 있어서의 유닛 셀(20)보다도 제2분포 영역(20B)의 점유 면적이 넓다. 즉, 유닛 셀(20)에 있어서의 제2분포 영역(20B)의 점유 비율이, 고농도 P형 영역(2B)에 있어서의 유닛 셀(20) 쪽이 높다. 따라서 결과적으로, 고농도 P형 영역(2B) 전체로서도 저농도 P형 영역(2A) 전체보다도 제2분포 영역(20B)의 점유 비율이 높아져, 고농도 P형 영역(2B) 전체의 P형 불순물 농도를 의사적으로 높게 할 수 있다. 탄화 규소 드리프트층(1) 표면층의 형성 개소에 따라 유닛 셀(20)에 있어서의 제2분포 영역(20B)(또는 제1분포 영역(20A))의 점유 비율을 변화시킴으로써, 고농도 P형 영역(2B)(또는 저농도 P형 영역(2A)) 전체의 P형 불순물 농도를 의사적으로 변화시킬 수 있다.
고농도 P형 영역(2B)에 있어서의 유닛 셀(20), 및, 저농도 P형 영역(2A)에 있어서의 유닛 셀(20)은, 각각 내포하는 분포 영역(제1분포 영역(20A) 및 제2분포 영역(20B))을 임의로 설정하여, 탄화 규소 기판(10) 위의 유효 영역을 형성할 수 있다.
도 7은, 본 실시형태에 관한 탄화 규소 반도체장치의 평면도(도 7a)와, 해당 평면도의 B-B' 단면에 있어서의, P형 불순물 농도의 분포를 도시한 도면(도 7b)으로 이루어진다. 단, 간략을 기하기 위해 쇼트키 전극(3)은 도시를 생략하고 있다.
도 7a에 나타낸 것과 같이, P형 영역(5)은, 저농도 P형 영역(2A)과, 고농도 P형 영역(2B)과, 중간 농도 P형 영역(2C)으로 형성되어 있다. 단, 이들 영역의 배치는, 도 7a에 나타낸 것과 같은 배치인 경우에 한정되지 않고, 다른 다양한 배치가 가능하다.
도 7b에 나타낸 것과 같이, 중간 농도 P형 영역(2C)은, 저농도 P형 영역(2A)보다도 P형 불순물 농도(종축 참조)가 높고, 또한, 고농도 P형 영역(2B)보다도 P형 불순물 농도(종축 참조)가 낮게 설정되어 있다.
도 8은, 도 7a에 도시된 중간 농도 P형 영역(2C)의, 각 유닛 셀(20)의 내부를 예시한 도면이다. 도 8에 나타낸 것과 같이, 유닛 셀(20)에 있어서, 저농도의 P형 불순물이 주입된 단위 분포 영역 21A와, 고농도의 P형 불순물이 주입된 단위 분포 영역 21B가, 각각 이격되어 배열되어 있다.
단위 분포 영역 21A의 집합(도 8에서는 5개)을 제1분포 영역(20A), 단위 분포 영역 21B의 집합(도 8에서는 4개)을 제2분포 영역(20B)으로 하면, 유닛 셀(20)은, 제1분포 영역(20A)과 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 이루어진 것을 알 수 있다.
여기에서, 각 분포 영역(제1분포 영역(20A) 및 제2분포 영역(20B))은, 도 8과 같이, 서로 이격된 단위 분포 영역으로 구성되어 있는 경우에 한정되지 않고, 연속적인 분포 영역을 갖는 것이어도 된다.
중간 농도 P형 영역(2C)에 있어서의 유닛 셀(20)에서는, 저농도 P형 영역(2A)에 있어서의 유닛 셀(20)보다도 제2분포 영역(20B)의 점유 면적이 넓고, 고농도 P형 영역(2B)에 있어서의 유닛 셀(20)보다도 제2분포 영역(20B)의 점유 면적이 좁다. 즉, 중간 농도 P형 영역(2C)의 유닛 셀(20)에 있어서의 제2분포 영역(20B)의 점유 비율이, 저농도 P형 영역(2A)에 있어서의 경우보다도 높고, 고농도 P형 영역(2B)에 있어서의 경우보다도 낮다. 따라서 결과적으로, 중간 농도 P형 영역(2C) 전체로서도 저농도 P형 영역(2A) 전체보다도 제2분포 영역(20B)의 점유 비율이 높고, 또한, 고농도 P형 영역(2B) 전체보다도 제2분포 영역(20B)의 점유 비율이 낮아져, 중간 농도 P형 영역(2C) 전체의 P형 불순물 농도를, 저농도 P형 영역(2A) 전체의 P형 불순물 농도보다 높고, 또한, 고농도 P형 영역(2B) 전체의 P형 불순물 농도보다 낮은 것으로, 의사적으로 설정할 수 있다.
이와 같은 중간 농도 P형 영역(2C)을, 저농도 P형 영역(2A)의 분포 영역과 고농도 P형 영역(2B)의 분포 영역 사이에 형성함으로써, 저농도 P형 영역(2A)으로부터 고농도 P형 영역(2B)으로의 불순물 분포 농도의 변화가 완만해져, 보다 연속적인 불순물 농도변화를 실현할 수 있다. 이와 같은 연속적인 불순물 농도 변화는, 유닛 셀(20)에 있어서의 제1분포 영역(20A)과 제2분포 영역(20B)의 점유 비율의 조합 패턴을 증가시키고, 서서히 P형 불순물 농도가 변화되어 가도록 하는 순서로 유닛 셀(20)을 전체면에 빈틈없이 까는 것으로 실현할 수 있다.
또한, 도 2a 및 도 7a에서는, 고농도 P형 영역(2B)이 소정의 개소에 형성되어 있지만, 해당 형성 개소는, 예를 들면, 탄화 규소 드리프트층(1) 표면층의 중앙 부분, 또는, 와이어본드되는 개소, 더구나, 전원이 접속되는 개소로 할 수 있다.
다음에, 각 유닛 셀(20)의 내부의 다른 예시를 나타낸다(도 9∼도 22 참조).
도 9에서는, 유닛 셀(20) 내부에 종 4개, 횡 4개의 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 9에서는, 12개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 4개의 단위 분포 영역 21B의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다.
도 10에서는, 유닛 셀(20) 내부에 종 4개, 횡 4개의 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 10에서는, 8개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 8개의 단위 분포 영역 21B의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다.
도 11에서는, 유닛 셀(20) 내부에 종 5개, 횡 5개의 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 11에서는, 24개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 1개의 단위 분포 영역 21B(중앙만)의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다.
도 12에서는, 유닛 셀(20) 내부에 종 5개, 횡 5개의 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 12에서는, 21개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 4개의 단위 분포 영역 21B의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다.
도 13에서는, 유닛 셀(20) 내부에 종 5개, 횡 5개의 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 13에서는, 16개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 9개의 단위 분포 영역 21B의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다.
도 14에서는, 유닛 셀(20) 내부에 종 5개, 횡 5개의 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 14에서는, 13개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 12개의 단위 분포 영역 21B의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다.
도 15에서는, 유닛 셀(20) 내부에 종 5개, 횡 5개의 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 15에서는, 9개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 16개의 단위 분포 영역 21B의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다.
도 16에서는, 유닛 셀(20) 내부에 종 5개, 횡 5개의 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 16에서는, 4개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 21개의 단위 분포 영역 21B의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다.
도 17에서는, 유닛 셀(20) 내부에 종 5개, 횡 5개의 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 17에서는, 1개의 단위 분포 영역 21A(중앙만)의 집합에 의한 제1분포 영역(20A)과, 24개의 단위 분포 영역 21B의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다.
도 18에서는, 유닛 셀(20) 내부에 띠 형상으로 형성된 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 18에서는, 4개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 1개의 단위 분포 영역 21B(중앙만)의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다. 각 단위 분포 영역 사이의 거리를 고정하고, 단위 분포 영역의 띠의 수를 변경함으로써, P형 불순물 농도를 조정할 수 있다.
도 19에서는, 유닛 셀(20) 내부에 띠 형상으로 형성된 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 19에서는, 2개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 3개의 단위 분포 영역 21B의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다. 각 단위 분포 영역 사이의 거리를 고정하고, 단위 분포 영역의 띠의 수를 변경함으로써, P형 불순물 농도를 조정할 수 있다.
도 20에서는, 유닛 셀(20) 내부에 띠 형상으로 형성된 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 20에서는, 2개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 1개의 단위 분포 영역 21B(중앙만)의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다. 이때, 도 20에서는, 단위 분포 영역 21A의 띠의 굵기보다도, 단위 분포 영역 21B의 띠의 굵기가 가늘어지도록, 각각의 단위 분포 영역이 형성되어 있다. 각 단위 분포 영역 사이의 거리를 가변하도록 하여, 단위 분포 영역의 점유 면적을 변경함으로써, P형 불순물 농도를 조정할 수 있다.
도 21에서는, 유닛 셀(20) 내부에 띠 형상으로 형성된 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 21에서는, 2개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 1개의 단위 분포 영역 21B(중앙만)의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다. 이때, 도 21에서는, 단위 분포 영역 21A의 띠의 굵기보다도, 단위 분포 영역 21B의 띠의 굵기가 굵어지도록, 각각의 단위 분포 영역이 형성되어 있다.
도 22에서는, 유닛 셀(20) 내부에 띠 형상으로 형성된 단위 분포 영역이, 서로 이격되어 배치되어 있다. 도 22에서는, 2개의 단위 분포 영역 21A의 집합에 의한 제1분포 영역(20A)과, 1개의 단위 분포 영역 21B (중앙만)의 집합에 의한 제2분포 영역(20B)의, P형 불순물 농도가 다른 2종류의 분포 영역으로 형성되어 있는 것을 알 수 있다. 이때, 도 22에서는, 단위 분포 영역 21A의 띠에서는 도면 상측 방향으로 이동함에 따라 띠의 굵기가 굵어지고, 단위 분포 영역 21B의 띠에서는 도면 하측 방향으로 이동함에 따라 띠의 굵기가 굵어지도록, 각각의 단위 분포 영역이 형성되어 있다. 이와 같이 형성해 두면, 도 20에 도시된 유닛 셀(20)의 도면 하부(A')과, 도 21에 도시된 유닛 셀(20)의 도면 상부(B')을 매끄럽게 접속하는 분포 영역으로 하여, 활용할 수 있다.
<제조방법>
도 1에 도시된 탄화 규소 반도체장치의 제조방법에 대해, 이하에서 설명한다.
우선, 탄화 규소 기판(10) 위에 에피택셜 성장에 의해 탄화 규소 드리프트층(1)을 형성한다. 다음에, 레지스트 혹은 산화막 등의 마스크를 탄화 규소 드리프트층(1) 위에 형성한다.
해당 마스크를 사용해서 탄화 규소 드리프트층(1) 위에 이온주입을 행함으로써, 탄화 규소 드리프트층(1) 표면층에 P형 영역(2)이 형성된다.
이때, 도 2에 나타낸 것과 같이, P 농도가 높은 영역(이후 P+)과, P 농도가 낮은 영역(이후 P-)을 제조하도록, 이온의 주입 가속 전압을 변화시키고 마스크도 바꿔서 2회 이상 이온주입을 행한다.
최후에, 쇼트키 전극(3)을 탄화 규소 드리프트층(1) 위에 형성함으로써, 탄화 규소 반도체장치(JBS 또는 MPS)가 된다.
<동작>
다음에, 본 실시형태에 관한 탄화 규소 반도체장치의 동작에 대해 설명한다.
도 23은, 본 발명의 전제기술이 되는 반도체장치에 있어서, 서지 전류의 전류 경로를 도시한 도면이다.
도 23에 도시되는 반도체장치는, N+형(제1도전형)의 탄화 규소 기판(미도시) 위에 에피택셜 성장에 의해 형성된, N-형(제1도전형)의 탄화 규소 드리프트층(1)과, 탄화 규소 드리프트층(1) 표면층에 형성된 고농도 P형 영역(6B)과, 고농도 P형 영역(6B)을 평면에서 볼 때 둘러싸고, 또한, 고농도 P형 영역(6B)과는 이격되어 탄화 규소 드리프트층(1) 표면층에 형성된 저농도 P형 영역(6A)과, 탄화 규소 드리프트층(1) 위에 형성된 쇼트키 전극(3)과, 탄화 규소 기판(10) 이면에 형성된 오믹 전극(미도시)을 구비하고 있다.
도 23에 도시된 반도체 장치에서는, 저농도 P형 영역(6A)이 형성된 개소와 고농도 P형 영역(6B)이 형성된 개소 사이의 거리가 비교적 길기 때문에, 배선 저항과 반도체 소자의 인덕턴스 사이에 차이가 생겨, 서지 전류를 장치 전체에 흘릴 수 없다. 즉, 도 23a 또는 도 23b에 나타낸 것과 같이, 서지 전류가 국소적으로 집중하게 되어, 충분한 내압을 실현할 수 없다.
한편, 본 발명에 관한 탄화 규소 반도체 장치에서는, 도 24에 나타낸 것과 같이, 유닛 셀(20)에 있어서 제1분포 영역(20A)과 제2분포 영역(20B)의 점유 비율을 변화시킴으로써 P형 불순물의 농도 분포를 연속적으로 변화시킬 수 있기 때문에, 서지 전류를 보다 균일하게 흘리기 쉬워진다. 따라서, 서지 전류가 국소적으로 집중하는 것을 억제할 수 있어, 충분한 내압을 실현할 수 있다.
도 25∼도 28은, 본 발명에 관한 탄화 규소 반도체장치의 각 성능을 예시한 도면이다.
도 25는, 쇼트키 배리어 다이오드의 역방향 전류(실선)와, PN 접합의 역방향 전류(점선)의 관계를 나타낸 도면이다. 도 25에 있어서, 종축은 log(역전류 IR), 횡축은 역전압 VR를 나타내고 있다.
도 25에 나타낸 것과 같이, 제1분포 영역(20A)과 제2분포 영역(20B)을 조합함으로써, P형 불순물 농도가 높은 고농도 P형 영역(2B)(P+측의 점선)과, P형 불순물 농도가 낮은 저농도 P형 영역(2A)(P-측의 점선)을 의사적으로 형성하고, 이들에 의해 쇼트키 배리어 다이오드의 역방향 특성(실선)을 향상시킬 수 있다.
도 26은, 쇼트키 배리어 다이오드의 순방향 전류(실선)와, PN 접합의 순방향 전류(점선)의 관계를 나타낸 도면이다. 도 26에 있어서, 종축은 log(순전류 IF), 횡축은 순전압 VF를 나타내고 있다.
도 26에 나타낸 것과 같이, 제1분포 영역(20A)과 제2분포 영역(20B)을 조합함으로써, P형 불순물 농도가 높은 고농도 P형 영역(2B)(P+측의 점선)과, P형 불순물 농도가 낮은 저농도 P형 영역(2A)(P-측의 점선)을 의사적으로 형성하고, 이들에 의해 쇼트키 배리어 다이오드의 순방향 특성(실선)을 향상시킬 수 있다.
도 27 및 도 28은, 쇼트키 배리어 다이오드에 있어서 PN 접합과 쇼트키 접합의 면적비를 변화시켰을 때의 순전압 VF와 역전류 IR의 관계를 나타낸 도면이다. 도 27 및 도 28에 있어서, 종축은 순전압 VF, 횡축은 log(역전류 IR)을 나타내고 있다.
도 27에 나타낸 것과 같이, log(역전류 IR)이 커지면 PN 접합의 면적/쇼트키 배리어 다이오드의 면적이 작아지고, 순전압 VF가 커지면 PN 접합의 면적/쇼트키 배리어 다이오드의 면적이 커지는 것을 알 수 있다. 본 발명에 관한 탄화 규소 반도체 장치에서는, 제1분포 영역(20A)과 제2분포 영역(20B)의 점유 비율을 변경함으로써, 해당 그래프를 따르는 임의의 특성을 실현할 수 있다.
또한, PN 접합의 면적/쇼트키 배리어 다이오드의 면적을 고정한 경우에는, 도 28에 나타낸 것과 같이, log(역전류 IR)이 커지면 고농도 P형 영역(2B)의 면적/저농도 P형 영역(2A)의 면적이 커지고(즉, 저농도 P형 영역(2A)의 면적이 상대적으로 작아지고), 순전압 VF가 커지면 고농도 P형 영역(2B)의 면적/저농도 P형 영역(2A)의 면적이 작아진다(즉, 저농도 P형 영역(2A)의 면적이 상대적으로 커진다)는 것을 알 수 있다. 본 발명에 관한 탄화 규소 반도체 장치에서는, 제1분포 영역(20A)과 제2분포 영역(20B)의 점유 비율을 변화시킴으로써, 해당 그래프를 따르는 임의의 특성을 실현할 수 있다.
<변형예>
도 29는, 본 실시형태의 변형예를 나타낸 탄화 규소 반도체장치의 평면도다.
도 29에 나타낸 것과 같은 P형 영역(2)은, 저농도 P형 영역(2A)과, 고농도 P형 영역(2B)으로 형성되어 있다.
고농도 P형 영역(2B) 위의 소정 위치에, 쇼트키 전극(3)(도 29에는 미도시)을 거쳐 와이어 본딩되는 와이어 본드 위치(8)를 설정하는 경우, 그 위치를 정밀도가 좋게 인식할 수 있도록, 예를 들면, 쇼트키 전극(3) 위에 형성된 Al 패드(도 29에는 미도시)의 4개의 모서리에, 인식가능한 작은 슬릿(7)(얼라인먼트 마크)을 예를 들면 2∼3개 형성 할 수 있다. 이와 같이 형성함으로써, 와이어 본딩시의 얼라인먼트 정밀도를 향상시킬 수 있어, 와이어 본딩의 어긋남 등에 의한 서지 내량의 저하를 억제할 수 있다.
<효과>
본 발명에 관한 실시형태에 따르면, 탄화 규소 반도체장치가, 제1도전형(n형)의 탄화 규소 기판(10) 위에 형성된, 제1도전형의 탄화 규소 드리프트층(1)과, 탄화 규소 드리프트층(1) 표면층에 형성된, 제2도전형(P형) 영역으로서의 P형 영역(2)과, P형 영역(2)의 형성 개소에 따라 탄화 규소 드리프트층(1) 위에 형성된 쇼트키 전극(3)을 구비한다.
그리고 P형 영역(2)이, P형 불순물의 분포의 반복 단위인 유닛 셀(20)이 복수 배열됨으로써 형성된다. 또한, 각 유닛 셀(20)이, 제1농도로 P형 불순물이 분포되는 제1분포 영역(20A)과, 제1농도보다 높은 제2농도로 P형 불순물이 분포되는 제2분포 영역(20B)을 적어도 갖는다.
이와 같은 구성에 따르면, 적은 이온 주입 회수에서도, 제1분포 영역(20A)과 제2분포 영역(20B)의 조합을 변화시킴으로써, 보다 다단계로, 매끄럽게 변화하는 P형 불순물의 농도 분포를 형성할 수 있다. 따라서, 주입 이온 농도, 주입 깊이 등의 조건의 다른 이온 주입공정을 다수회 행하지 않고, 다단계로 변화하는 P형 불순물 농도 분포를 실현할 수 있다.
또한, 이와 같은 유닛 셀이 복수 배열됨으로써, P형 불순물이 국소적으로 분포하지 않으므로 최적의 순방향 특성과 역방향 특성을 실현할 수 있다. 따라서, 칩 내부의 P형 불순물 농도 분포의 불균일함이 해소되어, 칩 전체에서 서지 전류를 받을 수(보다 균일하게 서지 전류가 흐를 수) 있기 때문에, 고성능이며 고서지 내량의 탄화 규소 반도체장치를 실현할 수 있다.
또한, 유닛 셀(20)을 전체면에 빈틈없이 까는 것에 의해 P형 불순물 영역을 형성하기 때문에, 다양한 탄화 규소 기판(10)의 표면 형상에 대응 할 수 있다. 통상, 탄화 규소 기판(10)의 표면 형상은 정사각형, 또는 정다각형이지만, 본 발명의 경우에는, 직사각형, 그 밖의 비대칭의 형상에도 대응할 수 있다.
또한, 본 발명에 관한 실시형태에 따르면, 1개의 형성 개소에 있어서의 각 유닛 셀(20)과, 다른 형성 개소에 있어서의 각 유닛 셀(20)에서, 제1분포 영역(20A) 및 제2분포 영역(20B)의 점유 비율이 다르다.
이와 같은 구성에 따르면, 형성 개소에 따라 유닛 셀(20)의 제1분포 영역(20A) 및 제2분포 영역(20B)의 점유 비율, 즉, 저농도 P형 영역(2A) 및 고농도 P형 영역(2B)의 점유 비율을 변경하여, 서지 전류가 균일하게 흐르도록 하는 P형 불순물 농도 분포를 형성할 수 있다.
또한, 본 발명에 관한 실시형태에 따르면, 각 유닛 셀(20)에 있어서 제2분포 영역(20B)의 점유 비율이, 탄화 규소 드리프트층(1) 표면층의 중앙 부분에서는, 그것의 주변 부분보다도 높다.
이와 같은 구성에 따르면, 서지 전류가 집중하기 쉬운 탄화 규소 드리프트층(1) 표면층의 중앙 부분에서, 서지 내량이 높은 제2분포 영역(20B)의 점유 비율을 높일 수 있기 때문에, 실질적으로 서지 전류가 흐르는 부분이 칩 전체에 걸쳐, 높은 서지 내량을 실현할 수 있다.
또한, 본 발명에 관한 실시형태에 따르면, 각 유닛 셀(20)에 있어서의 제2분포 영역(20B)의 점유 비율이, 탄화 규소 드리프트층(1) 표면층의 와이어 본드 개소에 대응하는 부분에서는, 그것의 주변 부분보다도 높다.
이와 같은 구성에 따르면, 서지 전류가 집중하기 쉬운 탄화 규소 드리프트층(1) 표면층의 와이어 본드 개소에서, 서지 내량이 높은 제2분포 영역(20B)의 점유 비율을 높일 수 있기 때문에, 실질적으로 서지 전류가 흐르는 부분이 칩 전체에 걸쳐, 높은 서지 내량을 실현할 수 있다.
또한, 본 발명에 관한 실시형태에 따르면, 각 유닛 셀(20)에 있어서의 제2분포 영역(20B)의 점유 비율이, 탄화 규소 드리프트층(1) 표면층의 전원 접속 개소에 대응하는 부분에서는, 그것의 주변 부분보다도 높다.
이와 같은 구성에 따르면, 서지 전류가 집중하기 쉬운 탄화 규소 드리프트층(1) 표면층의 전원 접속 개소에서, 서지 내량이 높은 제2분포 영역(20B)의 점유 비율을 높일 수 있기 때문에, 실질적으로 서지 전류가 흐르는 부분이 칩 전체에 걸쳐, 높은 서지 내량을 실현할 수 있다.
또한, 본 발명에 관한 실시형태에 따르면, 제1분포 영역(20A)은 단위 분포 영역 21A가, 제2분포 영역(20B)은 단위 분포 영역 21B가, 각각 서로 이격되어 복수 배열해서 형성된 분포 영역이고, 제1분포 영역(20A)에 있어서의 각 단위 분포 영역 21A와, 제2분포 영역(20B)에 있어서의 각 단위 분포 영역 21B는, 탄화 규소 드리프트층(1) 표면층에 있어서의 점유 면적이 같다.
이와 같은 구성에 따르면, 유닛 셀(20)을 구성하는 단위 분포 영역 21A 및 단위 분포 영역 21B를, 유닛 셀(20) 내부에 있어서 용이하게 배열할 수 있다.
또한, 본 발명에 관한 실시형태에 따르면, 제1분포 영역(20A)은 단위 분포 영역 21A가, 제2분포 영역(20B)은 단위 분포 영역 21B가, 각각 서로 이격되어 복수 배열해서 형성된 분포 영역이고, 제1분포 영역(20A)에 있어서의 각 단위 분포 영역 21A와, 제2분포 영역(20B)에 있어서의 각 단위 분포 영역 21B는, 탄화 규소 드리프트층(1) 표면층에 있어서의 점유 면적이 다르다.
이와 같은 구성에 따르면, 단위 분포 영역 21A 및 단위 분포 영역 21B를 이용하여, 다양한 패턴의 배열을 유닛 셀(20) 내부에 있어서 실현할 수 있다.
또한, 본 발명에 관한 실시형태에 따르면, 탄화 규소 드리프트층(1) 표면층에 있어서, 각 유닛 셀(20)의 점유 면적이 같다.
이와 같은 구성에 따르면, 유닛 셀(20)의 사이즈를 균일하게 함으로써, 탄화 규소 드리프트층(1) 표면층에 있어서의 배열이 용이하게 된다.
또한, 본 발명에 관한 실시형태에 따르면, 탄화 규소 드리프트층(1) 표면층에 있어서, 각 유닛 셀(20)의 점유 면적이 다르다.
이와 같은 구성에 따르면, 사이즈가 다른 유닛 셀(20)을 이용하여, 다양한 패턴의 배열을 탄화 규소 드리프트층(1) 표면층에 있어서 실현할 수 있다.
또한, 본 발명에 관한 실시형태에 따르면, 쇼트키 전극(3)이, 해당 쇼트키 전극(3)에 대한 얼라인먼트 마크(슬릿(7))를 구비한다.
이와 같은 구성에 따르면, 와이어 본딩의 위치 정밀도를 향상시킬 수 있기 때문에, 유닛 셀(20)과 와이어의 어긋남을 저감하여, 높은 서지 내량을 유지할 수 있다.
본 발명의 실시형태에서는, 각 구성요소의 재질, 재료, 실시의 조건 등에 대해서도 기재하고 있지만, 이것들은 예시이며 기재한 것에 한정되는 것은 아니다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 본 실시형태에 있어서의 임의의 구성요소의 변형 혹은 생략이 가능하다.
1 탄화 규소 드리프트층, 2, 5 P형 영역, 2A, 6A 저농도 P형 영역, 2B, 6B 고농도 P형 영역, 2C 중간 농도 P형 영역, 3 쇼트키 전극, 4 오믹 전극, 7 슬릿, 8 와이어 본드 위치, 10 탄화 규소 기판, 20 유닛 셀, 20A 제1분포 영역, 20B 제2분포 영역, 21A, 21B 단위 분포 영역.

Claims (12)

  1. 제1도전형의 탄화 규소 기판 위에 형성된, 제1도전형의 탄화 규소 드리프트층과,
    상기 탄화 규소 드리프트층 표면층에 형성된, 제2도전형 영역과,
    상기 제2도전형 영역의 형성 개소에 따라 상기 탄화 규소 드리프트층 위에 형성된, 쇼트키 전극을 구비하고,
    상기 제2도전형 영역이, 제2도전형 불순물의 분포의 반복 단위인 유닛 셀이 복수 배열됨으로써 형성되고,
    각 상기 유닛 셀이, 제1농도로 상기 제2도전형 불순물이 분포되는 제1분포 영역과, 상기 제1농도보다 높은 제2농도로 상기 제2도전형 불순물이 분포되는 제2분포 영역을 적어도 가지며,
    상기 제1분포 영역 및 상기 제2분포 영역은, 서로 이격된 단위 분포 영역이 복수 배열해서 형성된 분포 영역이고,
    상기 제2도전형 영역 중 저농도 제2도전형 영역에 있어서의 각 상기 유닛 셀과, 상기 제2도전형 영역 중 고농도 제2도전형 영역에 있어서의 각 상기 유닛 셀에서, 상기 제1분포 영역 및 상기 제2분포 영역의 점유 비율이 다른 것을 특징으로 하는, 탄화 규소 반도체장치.
  2. 삭제
  3. 제 1항에 있어서,
    각 상기 유닛 셀에 있어서의 상기 제2분포 영역의 점유 비율이, 상기 탄화 규소 드리프트층 표면층의 중앙 부분에서는, 상기 탄화 규소 드리프트층 표면층의 중앙 부분을 제외한 상기 탄화 규소 드리프트층 표면층의 주변 부분보다도 높은 것을 특징으로 하는, 탄화 규소 반도체장치.
  4. 제 1항에 있어서,
    각 상기 유닛 셀에 있어서의 상기 제2분포 영역의 점유 비율이, 상기 탄화 규소 드리프트층 표면층의 와이어 본드 개소에 대응하는 부분에서는, 상기 와이어 본드 개소에 대응하는 부분을 제외한 주변 부분보다도 높은 것을 특징으로 하는, 탄화 규소 반도체장치.
  5. 제 1항에 있어서,
    각 상기 유닛 셀에 있어서의 상기 제2분포 영역의 점유 비율이, 상기 탄화 규소 드리프트층 표면층의 전원 접속 개소에 대응하는 부분에서는, 상기 전원 접속 개소에 대응하는 부분을 제외한 주변 부분보다도 높은 것을 특징으로 하는, 탄화 규소 반도체장치.
  6. 제 1항에 있어서,
    각각이 내포하는 상기 분포 영역을 임의로 설정한 복수의 상기 유닛 셀이, 상기 탄화 규소 기판 위의 유효 영역을 형성하는 것을 특징으로 하는, 탄화 규소 반도체장치.
  7. 제 1항에 있어서,
    상기 제1분포 영역에 있어서의 각 상기 단위 분포 영역과, 상기 제2분포 영역에 있어서의 각 상기 단위 분포 영역은, 상기 탄화 규소 드리프트층 표면층에 있어서의 점유 면적이 같은 것을 특징으로 하는, 탄화 규소 반도체장치.
  8. 제 1항에 있어서,
    상기 제1분포 영역에 있어서의 각 상기 단위 분포 영역과, 상기 제2분포 영역에 있어서의 각 상기 단위 분포 영역은, 상기 탄화 규소 드리프트층 표면층에 있어서의 점유 면적이 다른 것을 특징으로 하는, 탄화 규소 반도체장치.
  9. 제 1항에 있어서,
    상기 탄화 규소 드리프트층 표면층에 있어서, 각 상기 유닛 셀의 점유 면적이 같은 것을 특징으로 하는, 탄화 규소 반도체장치.
  10. 제 1항에 있어서,
    상기 탄화 규소 드리프트층 표면층에 있어서, 각 상기 유닛 셀의 점유 면적이 다른 것을 특징으로 하는, 탄화 규소 반도체장치.
  11. 제 1항에 있어서,
    상기 제1분포 영역으로의 상기 제2도전형 불순물의 주입 가속 전압과, 상기 제2분포 영역으로의 상기 제2도전형 불순물의 주입 가속 전압이 다른 것을 특징으로 하는, 탄화 규소 반도체장치.
  12. 제 1항에 있어서,
    상기 쇼트키 전극이, 해당 쇼트키 전극에 대한 얼라인먼트 마크를 구비한 것을 특징으로 하는, 탄화 규소 반도체장치.
KR1020130106390A 2012-09-14 2013-09-05 탄화 규소 반도체장치 KR101603570B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-202468 2012-09-14
JP2012202468A JP6029397B2 (ja) 2012-09-14 2012-09-14 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
KR20140035823A KR20140035823A (ko) 2014-03-24
KR101603570B1 true KR101603570B1 (ko) 2016-03-15

Family

ID=50181922

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130106390A KR101603570B1 (ko) 2012-09-14 2013-09-05 탄화 규소 반도체장치

Country Status (5)

Country Link
US (1) US9184306B2 (ko)
JP (1) JP6029397B2 (ko)
KR (1) KR101603570B1 (ko)
CN (1) CN103681783B (ko)
DE (1) DE102013217850B4 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3046149B1 (en) * 2013-09-09 2019-08-21 Hitachi, Ltd. Semiconductor device, method for manufacturing same, power conversion apparatus, three-phase motor system, automobile, and rail vehicle
JP6347999B2 (ja) * 2014-06-25 2018-06-27 シナプティクス・ジャパン合同会社 ジャンクションバリアショットキーダイオード及びその製造方法
JP6632910B2 (ja) * 2016-02-24 2020-01-22 株式会社日立製作所 パワー半導体素子およびそれを用いるパワー半導体モジュール
KR101800589B1 (ko) * 2017-07-27 2017-11-22 이종철 점자 인쇄 기능을 갖는 종이컵 제조용 플렉소 인쇄판
CN107742277A (zh) * 2017-10-11 2018-02-27 上海电力学院 基于分块策略的mps模拟方法
CN108336152A (zh) * 2018-03-20 2018-07-27 重庆大学 具有浮动结的沟槽型碳化硅sbd器件及其制造方法
KR102592044B1 (ko) * 2018-06-29 2023-10-23 삼성전자 주식회사 전자 장치에서 물리적 키보드의 레이아웃 설정 방법 및 장치
JP7244306B2 (ja) * 2019-03-08 2023-03-22 株式会社東芝 半導体装置
CN112216746B (zh) * 2019-07-11 2024-05-14 即思创意股份有限公司 碳化硅半导体器件
US11164979B1 (en) * 2020-08-06 2021-11-02 Vanguard International Semiconductor Corporation Semiconductor device
CN113990934B (zh) * 2021-10-29 2023-07-28 西安微电子技术研究所 一种SiC JBS元胞结构及制备方法
CN116344591B (zh) * 2023-05-29 2023-09-01 深圳腾睿微电子科技有限公司 具有jbs晶胞结构的碳化硅半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042198A (ja) * 2006-08-01 2008-02-21 Cree Inc 半導体デバイス及びその製造方法
WO2012090861A1 (ja) * 2010-12-28 2012-07-05 三菱電機株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60771A (ja) * 1983-06-17 1985-01-05 Nec Corp 半導体装置
JPH042198A (ja) 1990-04-19 1992-01-07 Hitachi Ltd 基板収納装置
SE9701724D0 (sv) * 1997-05-09 1997-05-09 Abb Research Ltd A pn-diode of SiC and a method for production thereof
JP3943749B2 (ja) * 1999-02-26 2007-07-11 株式会社日立製作所 ショットキーバリアダイオード
US8432012B2 (en) * 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
JP4793293B2 (ja) * 2007-03-16 2011-10-12 日産自動車株式会社 炭化珪素半導体装置及びその製造方法
JP4396724B2 (ja) 2007-04-18 2010-01-13 株式会社デンソー ショットキーバリアダイオードを備えた炭化珪素半導体装置
JP4356767B2 (ja) 2007-05-10 2009-11-04 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP4420062B2 (ja) 2007-05-10 2010-02-24 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP4375439B2 (ja) 2007-05-30 2009-12-02 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
JP2010003841A (ja) 2008-06-19 2010-01-07 Toyota Motor Corp 縦型のショットキーダイオード
US9117739B2 (en) * 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042198A (ja) * 2006-08-01 2008-02-21 Cree Inc 半導体デバイス及びその製造方法
WO2012090861A1 (ja) * 2010-12-28 2012-07-05 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP2014057026A (ja) 2014-03-27
US9184306B2 (en) 2015-11-10
CN103681783A (zh) 2014-03-26
KR20140035823A (ko) 2014-03-24
CN103681783B (zh) 2016-08-03
JP6029397B2 (ja) 2016-11-24
DE102013217850A1 (de) 2014-03-20
US20140077226A1 (en) 2014-03-20
DE102013217850B4 (de) 2024-05-16

Similar Documents

Publication Publication Date Title
KR101603570B1 (ko) 탄화 규소 반도체장치
KR102259531B1 (ko) 고전압 mosfet 장치 및 상기 장치의 제조방법
KR101745776B1 (ko) 전력용 반도체 소자
JP5741567B2 (ja) 半導体装置
CN108074924B (zh) 半导体装置
US20230155019A1 (en) Integration of a schottky diode with a mosfet
KR101444081B1 (ko) 종형 트렌치 ｉｇｂｔ 및 그 제조방법
KR101416361B1 (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
US12034001B2 (en) Concept for silicon carbide power devices
CN102468298A (zh) 带有集成箝位电路的累积型场效应管
KR101438620B1 (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
JP6799515B2 (ja) 半導体装置
KR101518905B1 (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
KR101378094B1 (ko) 고속 회복 다이오드
JP2012204379A (ja) 電力用半導体装置
KR102072282B1 (ko) 물리적 절연 없는 다중-셀 디바이스를 위한 방법 및 구조물
JP7078226B2 (ja) 半導体装置
KR20200105350A (ko) 수퍼 정션 반도체 장치 및 이의 제조 방법
KR102598676B1 (ko) 필러 구조물 및 이를 포함하는 수퍼 정션 반도체 장치
US20230387291A1 (en) Silicon carbide semiconductor device
US20230253493A1 (en) Silicon carbide semiconductor device
JP2024028032A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR20180068165A (ko) 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190219

Year of fee payment: 4