KR20180068165A - 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판, n-형층, 복수 개의 제1 트렌치, p형 영역, p+형 영역, n+형 영역, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 상기 복수 개의 제1 트렌치는 평면상 사각형상의 단위 셀을 이루고, 상기 p+형 영역은 평면상 단위 셀의 중앙 부분에 위치하고, 상기 복수 개의 제1 트렌치는 서로 이격되며, 평면상 상기 단위 셀의 사각형상의 변에 위치하고, 상기 n+형 영역은 상기 단위 셀에서 평면상 상기 제1 트렌치 외부 및 상기 p형 영역의 외부에 위치한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자에 관한 것이다.
전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.
전력용 반도체 소자 중 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor) 디지털 회로와 아날로그 회로에서 가장 일반적인 전계 효과 트랜지스터이다.
전력 시스템에서 요구하는 정격 전압에 따라 전력용 반도체 소자를 제조하기 위한 원자재의 에피층(epitaxial layer) 또는 드리프트(drift) 영역의 농도 및 두께가 결정된다. 프와송 방정식(Poisson equation)에 의하면 전력용 반도체 소자의 높은 항복 전압이 요구될수록 낮은 농도 및 두꺼운 두께의 에피층 또는 드리프트 영역이 필요하지만 이는 온 저항을 증가시키고 순방향 전류밀도를 감소시키는 원인으로 작용한다.
전력용 반도체 소자의 에피층 또는 드리프트 영역의 농도 및 두께의 조절 없이 순방향 전류 밀도를 증가시키는 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 순방향 전류 밀도를 증가시킬 수 있는 탄화 규소 반도체 소자에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판, n-형층, 복수 개의 제1 트렌치, p형 영역, p+형 영역, n+형 영역, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 상기 복수 개의 제1 트렌치는 평면상 사각형상의 단위 셀을 이루고, 상기 p+형 영역은 평면상 단위 셀의 중앙 부분에 위치하고, 상기 복수 개의 제1 트렌치는 서로 이격되며, 평면상 상기 단위 셀의 사각형상의 변에 위치하고, 상기 n+형 영역은 상기 단위 셀에서 평면상 상기 제1 트렌치 외부 및 상기 p형 영역의 외부에 위치한다.
상기 단위 셀은 반복적으로 위치하고, 서로 인접한 상기 단위 셀의 상기 제1 트렌치들 사이의 간격은 상기 단위 셀 내에 위치하는 상기 제1 트렌치들 사이의 간격보다 좁을 수 있다.
상기 n-형층은 상기 n+형 탄화 규소 기판의 제1면에 위치하고, 복수 개의 상기 제1 트렌치는 상기 n-형층에 위치하고, 상기 p형 영역은 상기 n-형층 위에 위치하며, 상기 제1 트렌치의 측면에 인접하게 위치하고, 상기 n+형 영역은 상기 p형 영역 위에 위치하며, 상기 제1 트렌치의 측면에 인접하게 위치할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 단위 셀의 중앙 부분에 위치하는 제2 트렌치를 더 포함할 수 있고, 상기 p+형 영역은 상기 제2 트렌치의 하부면 아래에 위치할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 복수 개의 상기 제1 트렌치 내에 위치하는 게이트 절연막을 더 포함할 수 있고, 상기 게이트 절연막은 평면상 수평 방향 및 수직 방향으로 서로 인접한 상기 제1 트렌치들 사이에서 상기 n+형 영역 위에 위치할 수 있다.
상기 게이트 전극은 상기 게이트 절연막 위에 위치하고, 평면상 수평 방향 및 수직 방향으로 서로 인접한 상기 제1 트렌치들 사이로 연장될 수 있다.
상기 게이트 절연막 및 상기 게이트 전극은 상기 제2 트렌치 및 상기 제2 트렌치의 주변에 위치하는 상기 n+형 영역을 노출할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 게이트 전극 위에 위치하는 절연막을 더 포함할 수 있고, 상기 소스 전극은 상기 절연막 및 상기 n+ 영역 위에 위치할 수 있다.
상기 소스 전극은 상기 제2 트렌치 내에 위치하고, 상기 제2 트렌치 주변에 위치하는 상기 n+ 영역과 접촉할 수 있다.
상기 드레인 전극은 상기 n+형 탄화 규소 기판의 제2면에 위치할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 단위 셀 내에 복수 개의 트렌치가 위치함에 따라, 반도체 소자의 채널 길이를 증가시킬 수 있다. 이에 따라, 반도체 소자의 채널 밀도가 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃의 일 예를 간략하게 도시한 도면이다.
도 2는 도 1의 절단선 II-II선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다.
도 3은 도 1의 절단선 III-III선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다.
도 4는 도 1의 절단선 IV-IV선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다.
도 5는 비교예에 따른 반도체 소자의 레이아웃을 간략하게 도시한 도면이다.
도 6 및 도 7은 각각 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃의 일 예를 간략하게 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃의 일 예를 간략하게 도시한 도면이다. 도 2는 도 1의 절단선 II-II선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다. 도 3은 도 1의 절단선 III-III선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다. 도 4는 도 1의 절단선 IV-IV선을 따라 자른 단면의 일 예를 간략하게 도시한 도면이다.
도 1 내지 도 4를 참고하면, 본 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판(100), n-형층(200), 제1 트렌치(250), 제2 트렌치(270), p형 영역(300), p+형 영역(350), n+형 영역(400), 게이트 전극(600), 소스 전극(800) 및 드레인 전극(900)을 포함한다.
도 1(a)는 소스 전극(800)이 생략된 반도체 소자의 레이아웃의 일 예를 도시한 도면이고, 도 1(b)는 절연막(700)과 게이트 전극(600)의 일부가 생략된 반도체 소자의 레이아웃의 일 예를 도시한 도면이다.
본 실시예에 따른 반도체 소자는 복수의 단위 셀(A)을 포함한다. 단위 셀(A)은 평면상 사각형이고, 반복적으로 배치된다. 본 실시예에서는 단위 셀(A)의 형상을 평면상 사각형상으로 설명하였지만, 이에 한정되지 않고, 단위 셀(A)은 평면상 육각형상 또는 원형 형상일 수도 있다.
각 단위 셀(A)은 복수 개의 제1 트렌치(250) 및 1개의 제2 트렌치(270)를 포함한다. 복수 개의 제1 트렌치(250)는 평면상 단위 셀(A)에 사각형상의 변에 위치하며, 일정 간격만큼 이격된다. 제2 트렌치(270)는 각 단위 셀(A)의 중심 부분에 위치한다. 한편, 본 실시예에서는 단위 셀(A) 내에 제1 트렌치(250)가 8개 위치하는 것으로 설명하였지만, 이에 한정되지 않고, 단위 셀(A) 내에 제1 트렌치(250)의 수가 8개를 초과할 수도 있다.
서로 인접하게 위치하는 단위 셀(A)의 제1 트렌치(250) 사이의 간격(D1)은 단위 셀(A) 내의 각 제1 트렌치(250) 사이의 간격(D2)보다 좁다.
제1 트렌치(250) 내에 게이트 절연막(500) 및 게이트 전극(600)이 위치한다. 제2 트렌치(270)의 하부면 아래에 p+형 영역(350)이 위치한다. 여기서, 제1 트렌치(250) 내에 게이트 전극(600)이 위치함에 따라, 제1 트렌치(250)는 게이트 트렌치로 정의할 수 있다.
각 단위 셀(A)에서 제1 트렌치(250)의 외부와 제2 트렌치(270)의 외부에 n+형 영역(400)이 위치한다.
절연막(700)은 평면상 p+형 영역(350)과 제2 트렌치(270)의 주변에 위치한 n+형 영역(400)의 일부를 제외하고 n+형 영역(400)과 제1 트렌치(250) 내에 위치하는 게이트 절연막(500) 및 게이트 전극(600)을 덮고 있다.
아래에서는 본 실시예에 따른 반도체 소자의 구체적인 구조에 대해 설명한다.
n-형층(200)은 n+ 형 탄화 규소 기판(100)의 제1면에 위치하고, n-형층(200)에 제1 트렌치(250)가 위치한다.
p형 영역(300)은 n-형층(200) 위에 위치하고, 제1 트렌치(250)의 측면에 인접하게 위치한다. 제2 트렌치(270)는 p형 영역(300)에 위치하고, 제2 트렌치(270)의 하부면 아래에 p+형 영역(350)이 위치한다. n+형 영역(400)은 p형 영역(300) 위에 위치하고, 제1 트렌치(250)의 측면 및 제2 트렌치(270) 측면에 인접하게 위치한다. 여기서, p+형 영역(350)은 제2 트렌치(270)의 하부면 아래 뿐아니라, 다른 곳에도 위치할 수 있다. 예를 들면, 제1 트렌치(250)의 하부면 아래에 위치할 수 있다.
제1 트렌치(250) 내에 게이트 절연막(500)이 위치한다. 또한, 평면상 수평 방향 및 수직 방향으로 서로 인접한 제1 트렌치(250) 사이에서 게이트 절연막(500)은 n+형 영역(400) 위에 위치한다.
게이트 절연막(500) 위에 게이트 전극(600)이 위치한다. 게이트 전극(600)은 금속 또는 다결정 실리콘(poly-crystalline silicon)을 포함할 수 있다. 게이트 전극(600)은 제1 트렌치(250) 내에 위치하고, 평면상 수평 방향 및 수직 방향으로 서로 인접한 제1 트렌치(250) 사이로 연장된다.
게이트 절연막(500)과 게이트 전극(600)은 제2 트렌치(270) 내 및 제2 트렌치(270)의 주변에는 위치하지 않는다. 즉, 게이트 절연막(500)과 게이트 전극(600)은 제2 트렌치(270) 및 제2 트렌치(270)의 주변에 위치하는 n+형 영역(400)을 노출한다.
게이트 전극(600) 위에 절연막(700)이 위치한다. 제2 트렌치(270)의 주변에 사이에서, 절연막(700)은 게이트 전극(600)의 측면을 덮고 있다.
소스 전극(800)은 절연막(700), n+형 영역(400), 및 제2 트렌치(270) 내에 위치한다. 소스 전극(800)은 제2 트렌치(270) 주변에서 n+형 영역(400)과 접촉하고, 제2 트렌치(270)에서 p+형 영역(350)과 접촉한다. n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(900)이 위치한다. 소스 전극(800) 및 드레인 전극(900)은 오믹(Ohmic) 금속을 포함할 수 있다. 여기서, n+형 탄화 규소 기판(100)의 제2면은 n+형 탄화 규소 기판(100)의 제1면에 대해 반대쪽에 위치한다.
본 실시예의 반도체 소자의 채널은 제1 트렌치(250)의 측면에 인접하게 위치하는 p형 영역(300)에 형성된다. 이와 같이, 단위 셀(A) 내에 복수의 제1 트렌치(250)가 위치함에 따라, 반도체 소자의 채널의 길이가 증가할 수 있다. 이에 따라, 반도체 소자의 채널 밀도가 향상될 수 있다.
일반적으로 반도체 소자의 채널 밀도는 평면상 단위 셀의 면적당 채널의 길이로 정의한다. 도 5를 참고하여, 일반적인 반도체 소자의 채널 밀도와 본 발명의 일 실시예에 따른 반도체 소자의 채널 밀도에 대해 비교하여 설명하다.
도 5는 일반적인 반도체 소자의 레이아웃을 간략하게 도시한 도면이다.
도 5를 참고하면, 일반적인 반도체 소자는 트렌치 게이트 MOSFET으로, 평면상 n+형 영역(400), p+형 영역(350) 및 게이트 트렌치(250)가 줄무늬 형상으로 배치된다. 게이트 트렌치(250) 내에 게이트 절연막(500) 및 게이트 전극(600)이 위치한다. 반도체 소자의 채널은 게이트 트렌치(250)의 측면에 위치한다.
일반적인 반도체 소자(도 5에 따른 반도체 소자)와 본 실시예에 따른 반도체 소자(도 1에 따른 반도체 소자)의 채널 밀도를 비교하면, 단위 셀(A)의 면적을 동일하게 할 때, 반도체 소자의 채널의 길이는 본 실시예에 따른 반도체 소자가 일반적인 반도체 소자에 비해 더 긴 것을 알 수 있다.
트렌치 게이트 MOSFET에서 채널 밀도는 순방향 전류 밀도와 비례한다. 즉, 채널 밀도의 증가는 순방향 전류 밀도의 증가를 의미한다. 이에, 본 실시예에 따른 반도체 소자의 경우, 채널 밀도의 증가에 따른 전류 밀도의 증가로 인하여 일반적인 반도체 소자와 비교할 때, 동일 전류량 달성을 위한 반도체 소자의 면적을 감소시킬 수 있다. 이에 따라, 반도체 소자의 제조 비용이 감소할 수 있고, 수율이 향상될 수 있다.
한편, 본 실시예에 따른 반도체 소자의 레이아웃은 다양한 구조일 수 있다. 이에 대해, 도 6 및 도 7을 참고하여 설명한다.
도 6 및 도 7을 각각 본 발명의 일 실시예에 따는 반도체 소자의 레이아웃의 일 예를 간략하게 도시한 도면이다.
도 6 및 도 7은 도 1(b)에 도시한 것과 같이, 절연막(700)과 게이트 전극(600)의 일부가 생략된 반도체 소자의 레이아웃의 일 예를 도시한 도면이다.
도 6을 참고하면, 본 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자에 대해 단위 셀 내의 위치하는 제1 트렌치의 구조만 다를 뿐, 나머지 구조는 동일하다. 이에, 동일한 구조에 대한 설명은 생략한다.
본 실시예에 따른 반도체 소자는 복수의 단위 셀(A)을 포함하고, 단위 셀(A)은 평면상 사각형상이고, 단위 셀(A) 내에 복수 개의 제1 트렌치(250)가 위치한다. 복수 개의 제1 트렌치(250)는 평면상 단위 셀(A)의 사각형상의 변에 위치하며, 일정 간격만큼 이격된다. 복수 개의 제1 트렌치(250) 중, 사각형상의 코너 사이에 위치하는 제1 트렌치(250)의 평면상 면적이 사각형상의 코너에 위치하는 제1 트렌치(250)의 평면상 면적보다 크다.
이와 같이, 단위 셀(A) 내에 위치하는 제1 트렌치(250)의 평면상 면적을 다양하게 할 수 있다.
도 7을 참고하면, 본 실시예 따른 반도체 소자는 도 1에 따른 반도체 소자와 비교하면, 단위 셀(A)과 단위 셀(A) 사이에 복수 개의 제1 트렌치(250)가 위치하는 구조에서 서로 상이하다.
단위 셀(A)과 단위 셀(A) 사이에 위치하는 제1 트렌치(250)의 평면상 면적은 단위 셀(A) 내에 위치하는 제1 트렌치(250)의 평면상 면적과 동일할 수 있다. 하지만, 이에 한정되지 않고, 단위 셀(A)과 단위 셀(A) 사이에 위치하는 제1 트렌치(250)의 평면상 면적은 단위 셀(A) 내에 위치하는 제1 트렌치(250)의 평면상 면적과 작거나 클 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: n-형층
250: 제1 트렌치 270: 제2 트렌치
300: p형 영역 350: p+형 영역
400: n+형 영역 500: 게이트 절연막
600: 게이트 전극 700: 절연막
800: 소스 전극 900: 드레인 전극

Claims (12)

  1. n+형 탄화 규소 기판, n-형층, 복수 개의 제1 트렌치, p형 영역, p+형 영역, n+형 영역, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 반도체 소자에 있어서,
    상기 복수 개의 제1 트렌치는 평면상 사각형상의 단위 셀을 이루고,
    상기 p+형 영역은 평면상 단위 셀의 중앙 부분에 위치하고,
    상기 복수 개의 제1 트렌치는 서로 이격되며, 평면상 상기 단위 셀의 사각형상의 변에 위치하고,
    상기 n+형 영역은 상기 단위 셀에서 평면상 상기 제1 트렌치 외부 및 상기 p형 영역의 외부에 위치하는 반도체 소자.
  2. 제1항에서,
    상기 단위 셀은 반복적으로 위치하고,
    서로 인접한 상기 단위 셀의 상기 제1 트렌치들 사이의 간격은 상기 단위 셀 내에 위치하는 상기 제1 트렌치들 사이의 간격보다 좁은 반도체 소자.
  3. 제2항에서,
    상기 n-형층은 상기 n+형 탄화 규소 기판의 제1면에 위치하고,
    복수 개의 상기 제1 트렌치는 상기 n-형층에 위치하고,
    상기 p형 영역은 상기 n-형층 위에 위치하며, 상기 제1 트렌치의 측면에 인접하게 위치하고,
    상기 n+형 영역은 상기 p형 영역 위에 위치하며, 상기 제1 트렌치의 측면에 인접하게 위치하는 반도체 소자.
  4. 제3항에서,
    상기 단위 셀의 중앙 부분에 위치하는 제2 트렌치를 더 포함하고,
    상기 p+형 영역은 상기 제2 트렌치의 하부면 아래에 위치하는 반도체 소자.
  5. 제4항에서,
    복수 개의 상기 제1 트렌치 내에 위치하는 게이트 절연막을 더 포함하고,
    상기 게이트 절연막은 평면상 수평 방향 및 수직 방향으로 서로 인접한 상기 제1 트렌치들 사이에서 상기 n+형 영역 위에 위치하는 반도체 소자.
  6. 제5항에서,
    상기 게이트 전극은
    상기 게이트 절연막 위에 위치하고,
    평면상 수평 방향 및 수직 방향으로 서로 인접한 상기 제1 트렌치들 사이로 연장되는 반도체 소자.
  7. 제6항에서,
    상기 게이트 절연막 및 상기 게이트 전극은 상기 제2 트렌치 및 상기 제2 트렌치의 주변에 위치하는 상기 n+형 영역을 노출하는 반도체 소자.
  8. 제7항에서,
    상기 게이트 전극 위에 위치하는 절연막을 더 포함하고,
    상기 소스 전극은 상기 절연막 및 상기 n+ 영역 위에 위치하는 반도체 소자.
  9. 제8항에서,
    상기 소스 전극은 상기 제2 트렌치 내에 위치하고,
    상기 제2 트렌치 주변에 위치하는 상기 n+ 영역과 접촉하는 반도체 소자.
  10. 제9항에서,
    상기 드레인 전극은 상기 n+형 탄화 규소 기판의 제2면에 위치하는 반도체 소자.
  11. 제2항에서,
    상기 단위 셀 내에 위치하는 복수 개의 상기 제1 트렌치 중, 평면상 상기 단위 셀의 사각형상의 코너에 위치하는 상기 제1 트렌치의 평면상 면적의 크기는 평면상 상기 단위 셀의 사각형상의 변에 위치하는 상기 제1 트렌치의 평면상 면적의 크기보다 작은 반도체 소자
  12. 제2항에서,
    상기 제1 트렌치는 서로 인접한 상기 단위 셀 사이에 위치하는 반도체 소자.
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JP2016178314A (ja) * 2009-03-25 2016-10-06 ローム株式会社 半導体装置

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