JP2012199435A - 電力用半導体装置 - Google Patents

Abstract

【課題】耐圧が高く、低オン抵抗を有する半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１導電形のドリフト層１、第１導電形の第１の半導体層２、第２導電形の複数のベース層４、第１導電形の複数のソース層５、第２の半導体層３、ゲート電極７を備える。ゲート電極は、第１の部分７Ａ及び第２の部分７Ｂを有する。複数のベース層は、第１のベース層４Ａと、これに隣り合う第２のベース層４Ｂ、及び第１のベース層にさらに隣り合う第３のベース層４Ｃを有する。ゲート電極の第１の部分は、第１のベース層と第２のベース層とに跨って第１の半導体層上を第１の方向に延伸し、ゲート電極の第２の部分は、第１のベース層と第３のベース層とに跨って第１の半導体層上を第２の方向に延伸する。第１の部分と第２の部分とは交差部で交差し、この直下で第１の半導体層の表面にドリフト層に達する第２の半導体層が形成される。
【選択図】図１

Description

本発明の実施形態は、電力用半導体装置に関する。

ＤＣ−ＤＣコンバータやインバータなどの電源回路のスイッチング素子として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Efffect Transistor）が用いられる。この用途のＭＯＳＦＥＴは、高耐圧、低抵抗、高速スイッチングが要求される。ゲート電極パターンを格子状、千鳥格子状、又は、蜂の巣状のパターンとすることで、ストライプ状のゲート電極に比べて、チャネル密度が高くなり低抵抗化が実現されている。また、プレーナ形ゲート電極構造が、トレンチ形ゲート電極構造よりも製造が容易で信頼性も高いことからよく用いられるが、プレーナ形ゲート電極直下のベース層の間隔が狭すぎると、ＭＯＳＦＥＴのオン抵抗が高く、広すぎると耐圧が低下する。プレーナ形ゲート電極の幅に関して、ＭＯＳＦＥＴのオン抵抗と耐圧の間にはトレードオフの関係がある。

特開２００４−２２６９３号公報

耐圧が高く、低オン抵抗を有する半導体装置を提供する。

実施形態の半導体装置は、第１導電形のドリフト層、第１導電形の第１の半導体層、第２導電形の複数のベース層、第１導電形の複数のソース層、第２の半導体層、ゲート電極、第１の主電極、及び第２の電極を備える。第１導電形のドリフト層は、第１の表面を有する。第１の半導体層は、ドリフト層の第１の表面に形成され、ドリフト層の第１導電形不純物の濃度より高い濃度の第１導電形不純物を有する。複数のベース層は、第１の半導体層を貫通しドリフト層に達する。複数のソース層は、複数のベース層の各々の表面に選択的に形成され、ドリフト層の第１導電形不純物の濃度よりも高い濃度の第１導電形不純物を有する。ゲート電極は、複数のベース層のうち隣り合うベース層のそれぞれの表面に形成されたソース層間を跨いで、隣り合うベース層のそれぞれの表面上にゲート絶縁膜を介して形成される。第１の主電極は、ドリフト層の第１の表面とは反対側の第２の表面に電気的に接続される。第２の主電極は、層間絶縁膜を介してゲート電極を覆い、複数のベース層及び複数のソース層に電気的に接続される。ゲート電極は、第１の部分及び第２の部分を有する。複数のベース層は、第１のベース層と、前記第１のベース層に隣り合う第２のベース層、及び前記第１のベース層にさらに隣り合う第３のベース層を有する。ゲート電極の第１の部分は、第１のベース層と第２のベース層とに跨って第１の半導体層上を第１の方向に延伸する。ゲート電極の第２の部分は、第１のベース層と第３のベース層とに跨って第１の半導体層上を第２の方向に延伸する。第１の部分と第２の部分とは交差部で交差し、第２の半導体層が、交差部の直下の第１の半導体層の表面にドリフト層に達するように形成される。

第１の実施形態に係る半導体装置の主要部の、（ａ）平面図、（ｂ）（ａ）の平面図におけるＡ−Ａ線での断面図、（ｃ）（ａ）の平面図におけるＢ−Ｂ線での断面図。 第１の実施形態の変形例１に係る半導体装置の主要部の、（ａ）平面図、（ｂ）（ａ）の平面図におけるＣ−Ｃ線での断面図、（ｃ）（ａ）の平面図におけるＤ−Ｄ線での断面図。 第１の実施形態の変形例２に係る半導体装置の主要部の、（ａ）平面図、（ｂ）（ａ）の平面図におけるＥ−Ｅ線での断面図、（ｃ）（ａ）の平面図におけるＦ−Ｆ線での断面図。 第２の実施形態に係る半導体装置の主要部の、（ａ）平面図、（ｂ）（ａ）の平面図におけるＡ−Ａ線での断面図、（ｃ）（ａ）の平面図におけるＢ−Ｂ線での断面図。 第３の実施形態の変形例１に係る半導体装置の主要部の、（ａ）平面図、（ｂ）（ａ）の平面図におけるＡ−Ａ線での断面図、（ｃ）（ａ）の平面図におけるＢ−Ｂ線での断面図。

以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。特に断りがない限り、半導体材料はシリコンを一例に説明する。第１導電形をｎ形、第２の導電形をｐ形を例に説明するが、逆とすることも勿論可能である。ｎ形不純物濃度及びｐ形不純物濃度は、それぞれ、ｎ形不純物及びｐ形不純物の実際の濃度（単一の不純物に限定されない）を意味する。正味のｎ形不純物濃度及び正味のｐ形不純物濃度は、それぞれ、ｎ形不純物とｐ形不純物との補償後の濃度を意味する。

（第１の実施の形態）
第１の実施の形態について、図１を用いて説明する。図１は、第１の実施形態に係るＭＯＳＦＥＴ１００の主要部の、（ａ）平面図、（ｂ）（ａ）の平面図におけるＡ−Ａ線での断面図、（ｃ）（ａ）の平面図におけるＢ−Ｂ線での断面図である。図１に示したように、第１の実施形態に係る半導体装置１００は、ＭＯＳＦＥＴであり、ｎ⁻形（第１導電形）のドリフト層１、ｎ形Ｊ−ＦＥＴ層（第１の半導体層）２、ｐ形（第２導電形）の複数のベース層４、ｎ^＋形の複数のソース層、低不純物濃度層（第２の半導体層）、ゲート電極、第１の主電極、及び第２の電極を備える。ｎ⁻形ドリフト層１は、シリコンからなり第１の表面を有する。ｎ形Ｊ−ＦＥＴ層２は、ｎ⁻形ドリフト層１の第１の表面に形成され、ｎ⁻形ドリフト層１のｎ形不純物の濃度より高い濃度のｎ形不純物を有する。複数のｐ形ベース層４は、ｎ形Ｊ−ＦＥＴ層２を貫通してｎ⁻形ドリフト層１に達するようにｎ形ドＪ−ＦＥＴ層２の表面に形成され、それぞれ、ｎ形Ｊ−ＦＥＴ層２を介して、格子状に離間配置される。複数のｎ^＋形ソース層５は、ｎ⁻形ドリフト層１のｎ形不純物の濃度よりも高い濃度のｎ形不純物を有し、複数のｐ形ベース層４のそれぞれの表面に１つずつ選択的に形成される。すなわち、１つのｎ^＋形ソース層５は、１つのｐ形ベース層の表面にｐ形ベース層４の外周から内側に離間して環状に形成される。ｎ^＋形ソース層５は、本実施形態では環状構造を例に説明するが、設計の都合により環状構造の一部が途切れて複数に分割された構造でもよい。

ゲート電極７は、複数のｐ形ベース層のうち、隣り合うｐ形ベース層４の表面にそれぞれ形成されたｎ^＋形ソース層５の間を跨いで、隣り合うベース層のそれぞれの表面上にゲート絶縁膜６を介して形成される。ゲート電極は、一例としてポリシリコンが用いられる。ゲート絶縁膜６は、一例としてシリコンの熱酸化膜が用いられるが、ＣＶＤによるシリコン酸化膜や、その他のＳｉＮ（窒化シリコン）、ＳｉＯＮ（酸窒化シリコン）、又はＡｌ_２Ｏ_３（アルミナ）等の誘電体膜でも可能である。

ドレイン電極９（第１の主電極）は、前記ドリフト層１の第１の表面とは反対側の第２の表面に電気的に接続される。なお、本実施形態では、ドレイン電極９は、ｎ⁻形ドリフト層１に直接形成されているが、間にｎ⁻形ドリフト層１よりも第１導電形の不純物濃度が高いｎ^＋形ドレイン層を介して、ドレイン電極９がｎ⁻形ドリフト層９の上に形成されることも可能である。後者の構造では、ｐ形ベース層４とｎ⁻形ドリフト層１との接合部から伸びた空乏層が、ドレイン電極９まで到達することがないので、ＭＯＳＦＥＴ１００は更に高耐圧となる。ソース電極１０（第２の主電極）が、層間絶縁膜８を介してゲート電極７の上に形成され、ｎ^＋形ソース層５及びｐ形ベース層４と電気的に接続される。

ここで、ゲート電極７は、ｎ形Ｊ−ＦＥＴ層２の表面にｎ形Ｊ−ＦＥＴ層２を介して格子状に離間配置されたｐ形ベース層４のそれぞれの間を跨いで、ｎ形Ｊ−ＦＥＴ層２上にゲート絶縁膜６を介して格子状に形成される。例えば、複数のｐ形ベース層４のうちの、第１のｐ形ベース層４Ａと、ｎ⁻形ドリフト層１の第１の表面と平行なＸ方向（第２の方向）において第１のｐ形ベース層４Ａと隣り合って対向する第２のｐ形ベース層４Ｂと、ｎ⁻形ドリフト層１の第１の表面と平行でＸ方向と直交するＹ方向（第１の方向）において第１のｐ形ベース層４Ａと隣り合って対向する第３のｐ形ベース層４Ｃとを考える。ゲート電極７は、第１のｐ形ベース層４Ａと第２のｐ形ベース層４Ｂとの間を跨いでＹ方向に延伸する第１の部分７Ａと、第１のｐ形ベース層４Ａと第３のｐ形ベース層４Ｃとの間を跨いでＸ方向に延伸する第２の部分７Ｂとを有する。この第１の部分７Ａと第２の部分７Ｂとにより、ゲート電極７は、格子状に形成される。ゲート電極７の第１の部分７Ａと第２の部分７Ｂとが交差部７Ｃで交差している。このゲート電極７の交差部７Ｃの下の、ｎ形Ｊ−ＦＥＴ層２の表面に、ｎ形Ｊ−ＦＥＴ層２を貫通してｎ⁻形ドリフト層１に達するｎ形の低不純物濃度層（第２の半導体層）３が形成される。ｎ形の低不純物濃度層３は、ｎ形不純物とともにｐ形不純物を有しており、そのｐ形不純物の濃度は、そのｎ形不純物の濃度より低い。そのｎ形不純物の濃度は、ｎ形Ｊ−ＦＥＴ層２が有するｎ形の不純物の濃度と同じであっても良いが、それよりも高い濃度とすることも可能である。ｎ形不純物がｐ形不純物で補償されることで、低不純物濃度層は、正味のｎ形不純物濃度が、ｎ形Ｊ−ＦＥＴ層２の正味のｎ形不純物濃度よりも低くなっている。

次に、本実施形態に係るＭＯＳＦＥＴ１００の動作及び特徴について説明する。ドレイン電極９に、ソース電極に対して正の電圧を印加した状態で、ゲート電極７に閾値をこえる電圧が印加されると、それぞれのｐ形ベース層４のうち、ｎ^＋形ソース層５とｎ形の低不純物濃度層３との間にあってゲート電極７に対向する部分に、反転分布によるチャネル層が形成される。これにより、ＭＯＳＦＥＴ１００は、オン状態になり、ドレイン電極９から、ｎ⁻形ドリフト層１、ｎ形Ｊ−ＦＥＴ層２、チャネル層、及びｎ^＋形ソース層５を経て、ソース電極１０に電流が流れる。ｎ⁻形ドリフト１よりもｎ形不純物濃度が高いｎ形Ｊ−ＦＥＴ層２が、ゲート電極８の下の隣り合うｐ形ベース層４の間に設けられていることで、ＭＯＳＦＥＴ１００のオン抵抗が低減される。

ゲート電極にソース電極に対して負の電圧を印加すると、チャネル層が消失し、ＭＯＳＦＥＴ１００はオフ状態になる。このとき、ｎ⁻形ドリフト層１とｐ形ベース層４との間のｐ−ｎ接合から空乏層が広がる。ゲート電極７の第１の部分７Ａの下と第２の部分７Ｂの下のｎ形Ｊ−ＦＥＴ層２では、隣り合うｐ形ベース層４から伸びてきた空乏層が結合して、ｎ形Ｊ−ＦＥＴ層２の全体が空乏化する。これに対して、ゲート電極７の第１の部分７Ａと第２の部分７Ｂとの交差部７Ｃの下での（図１（ｂ）に示す同図（ａ）中の対角線方向（Ａ−Ａ線に沿った断面）での）隣り合うｐ形ベース層４Ｂ、４Ｃの間隔は、ゲート電極の第１の部分７Ａ及び第２の部分７Ｂの下での（同図（ｃ）に示す同図（ａ）中のＢ−Ｂ線に沿った断面での）隣り合うｐ形ベース層４Ａ、４Ｃの間隔と比べて広い。このため、低不純物濃度層３が形成されていない図示しない比較例１の場合は、ゲート電極７の交差部７Ｃの中央部の下で、隣り合うｐ形ベース層４（例えばｐ形ベース層４Ｂとｐ形ベース層４Ｃ）から伸びてきた空乏層が互いに結合できずに、ｎ形Ｊ−ＦＥＴ層２が空乏化しない部分が残る。この部分では、ｐ形ベース層に向かって電界が集中するため、比較例１のＭＯＳＦＥＴのゲート電極７の交差部７Ｃの直下では、ゲート電極７の第１の部分７Ａ及び第２の部分７Ｂに比べて耐圧が低下する。

しかしながら、本実施形態に係るＭＯＳＦＥＴ１００では、図１（ｂ）に示したように、ゲート電極７の交差部７Ｃの直下のｎ形Ｊ−ＦＥＴ層２の表面からドリフト層１に達するｎ形の低不純物濃度層が形成されている。この低不純物濃度層３は、ｎ形Ｊ−ＦＥＴ層２よりも正味のｎ形不純物濃度が低いため空乏化しやすい。このため、ゲート電極７の交差部７Ｃの対角線方向で隣り合うｐ形ベース層４Ｂとｐ形ベース層４Ｃから伸びてきた空乏層は、上記比較例１に比べて低不純物濃度層３を介して結合しやすくなるので、ゲート電極７の交差部７Ｃの下でも、隣り合うｐ形ベース層４の間は完全に空乏化される。したがって、本実施形態のＭＯＳＦＥＴ１００では、ゲート電極７の交差部７Ｃの直下での耐圧を低下させることなく、格子状のゲート電極を用いて低抵抗化を実現することができる。

次に本実施形態の変形例１に係るＭＯＳＦＥＴ１０１を、図２を用いて説明する。図２は、本実施形態の変形例１に係るＭＯＳＦＥＴ１０１の主要部の、（ａ）平面図、（ｂ）（ａ）の平面図におけるＣ−Ｃ線での断面図、（ｃ）（ａ）の平面図におけるＤ−Ｄ線での断面図である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。本実施形態との相異点について主に説明する。

図２に示したように、本実施形態の変形例１に係るＭＯＳＦＥＴ１０１は、以下の点で本実施形態に係るＭＯＳＦＥＴ１００と相異する。本実施形態の変形例１に係るＭＯＳＦＥＴ１０１は、複数のｐ形ベース層が、ｎ形Ｊ−ＦＥＴ層２の表面に、ｎ形Ｊ−ＦＥＴ層２を介して千鳥格子状に離間配置される。ゲート電極７が、ｐ形ベース層４のそれぞれの間を跨いで、ｎ形Ｊ−ＦＥＴ層２上にゲート絶縁膜６を介して千鳥格子状に形成される。すなわち、複数のｐ形ベース層４は、Ｙ方向に沿って延伸する複数の列に沿って離間配置され、隣り合う列に配置されたｐ形ベース層は、互いにＹ方向に沿ってその位置がずれた関係にある。例えば、複数のｐ形ベース層４のうちの、第１のｐ形ベース層４Ａと、ｎ⁻形ドリフト層１の第１の表面と平行なＸ方向（第２の方向）において第１のｐ形ベース層４Ａと隣り合って対向する第２のｐ形ベース層４Ｂと、ｎ⁻形ドリフト層１の第１の表面と平行でＸ方向と直交するＹ方向（第１の方向）において第１のｐ形ベース層４Ａと隣り合って対向する第３のｐ形ベース層４Ｃとを考える。ゲート電極７は、第１のｐ形ベース層４Ａと第２のｐ形ベース層４Ｂとの間を跨いでＹ方向に延伸する第１の部分７Ａと、第１のｐ形ベース層４Ａと第３のｐ形ベース層４Ｃとの間を跨いでＸ方向に延伸する第２の部分７Ｂとを有する。上記のようにＸ方向に隣り合う関係のｐ形ベース層４Ａ、４Ｂが、Ｙ方向にそって位置がずれた関係にあるので、ゲート電極７の第２の部分は、Ｘ方向に直線状に延伸するのではなく、Ｘ方向に沿って千鳥足状（ジグザグ）に配置される。この第１の部分７Ａと第２の部分７Ｂとにより、ゲート電極７は、千鳥格子状に形成される。ゲート電極７の第１の部分７Ａと第２の部分７Ｂとが交差部７Ｃで交差している。このゲート電極７の交差部７Ｃの下の、ｎ形Ｊ−ＦＥＴ層２の表面に、ｎ形Ｊ−ＦＥＴ層２を貫通してｎ⁻形ドリフト層１に達するｎ形の低不純物濃度層（第２の半導体層）３が形成される。ｎ形の低不純物濃度層３は、ｎ形不純物とともにｐ形不純物を有しており、そのｐ形不純物の濃度は、そのｎ形不純物の濃度より低い。そのｎ形不純物の濃度は、ｎ形Ｊ−ＦＥＴ層２が有するｎ形の不純物の濃度と同じであっても良いが、それよりも高い濃度とすることも可能である。ｎ形不純物がｐ形不純物で補償されることで、低不純物濃度層は、正味のｎ形不純物濃度が、ｎ形Ｊ−ＦＥＴ層２の正味のｎ形不純物濃度よりも低くなっている。上記以外は、本実施形態の変形例１に係るＭＯＳＦＥＴ１０１は、本実施形態に係るＭＯＳＦＥＴ１００と同じ構造を有する。

次に本実施形態の変形例１に係るＭＯＳＦＥＴ１０１の動作について説明する。ＭＯＳＦＥＴ１０１は、本実施形態に係るＭＯＳＦＥＴ１００と同様なオン状態及びオフ状態の動作を有する。すなわち、ゲート電極にソース電極に対して負の電圧を印加すると、チャネル層が消失し、ＭＯＳＦＥＴ１００はオフ状態になる。このとき、ｎ⁻形ドリフト層１とｐ形ベース層４との間のｐ−ｎ接合から空乏層が広がる。ゲート電極７の第１の部分７Ａの下と第２の部分７Ｂの下のｎ形Ｊ−ＦＥＴ層２では、隣り合うｐ形ベース層４から伸びてきた空乏層が結合して、ｎ形Ｊ−ＦＥＴ層２の全体が空乏化する。これに対して、ゲート電極７の第１の部分７Ａと第２の部分７Ｂとの交差部７Ｃの下での（図２（ｂ）に示す同図（ａ）中のＣ−Ｃ線に沿った断面での）隣り合うｐ形ベース層４Ｂ、４Ｃの間隔は、ゲート電極の第１の部分７Ａ及び第２の部分７Ｂの下での（同図（ｃ）に示す同図（ａ）中のＤ−Ｄ線に沿った断面での）隣り合うｐ形ベース層４Ａ、４Ｃの間隔よりも広い。このため、低不純物層３が形成されていない図示しない比較例２の場合は、ゲート電極７の交差部７Ｃの中央部の下で、隣り合うｐ形ベース層４（例えばｐ形ベース層４Ｂとｐ形ベース層４Ｃ）から伸びてきた空乏層が互いに結合できずに、ｎ形Ｊ−ＦＥＴ層２が空乏化しない部分が残る。この部分では、ｐ形ベース層に向かって電界が集中するため、比較例２のＭＯＳＦＥＴのゲート電極７の交差部７Ｃの直下では、ゲート電極の第１の部分７Ａ及び第２の部分７Ｂに比べて耐圧が低下する。

しかしながら、本実施形態の変形例１に係るＭＯＳＦＥＴ１０１では、図２（ｂ）に示したように、ゲート電極７の交差部７Ｃの直下のｎ形Ｊ−ＦＥＴ層２の表面からドリフト層１に達する低不純物濃度層３が形成されている。この低不純物濃度層３は、ｎ形Ｊ−ＦＥＴ層２よりも正味のｎ形不純物濃度が低いため空乏化しやすい。このため、ゲート電極７の交差部７ＣのＣ−Ｃ線に沿った断面で隣り合うｐ形ベース層４Ｂとｐ形ベース層４Ｃから伸びてきた空乏層は、上記比較例２に比べて低不純物濃度層３を介して結合しやすくなるので、ゲート電極７の交差部７Ｃの下でも、隣り合うｐ形ベース層４の間は完全に空乏化される。したがって、本実施形態の変形例１に係るＭＯＳＦＥＴ１０１では、本実施形態に係るＭＯＳＦＥＴ１００と同様に、ゲート電極７の交差部７Ｃの直下での耐圧を低下させることなく、千鳥格子状のゲート電極を用いて低抵抗化を実現することができる。

次に本実施形態の変形例２に係るＭＯＳＦＥＴ１０２を、図３を用いて説明する。図３は、本実施形態の変形例２に係るＭＯＳＦＥＴ１０２の主要部の、（ａ）平面図、（ｂ）（ａ）の平面図におけるＥ−Ｅ線での断面図、（ｃ）（ａ）の平面図におけるＦ−Ｆ線での断面図である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。本実施形態との相異点について主に説明する。

図３に示したように、本実施形態の変形例１に係るＭＯＳＦＥＴ１０２は、以下の点で本実施形態に係るＭＯＳＦＥＴ１００と相異する。本実施形態の変形例２に係るＭＯＳＦＥＴ１０２は、複数のｐ形ベース層が、ｎ形Ｊ−ＦＥＴ層２の表面に、ｎ形Ｊ−ＦＥＴ層２を介して蜂の巣状に離間配置される。ゲート電極７が、ｐ形ベース層４のそれぞれの間を跨いで、ｎ形Ｊ−ＦＥＴ層２上にゲート絶縁膜６を介して蜂の巣状に形成される。すなわち、複数のｐ形ベース層４は、正六角形の平面形状を有し、Ｙ方向に沿って延伸する複数の列に沿って離間配置され、隣り合う列に配置されたｐ形ベース層は、互いにＹ方向に沿ってその位置がずれた関係にある。言い換えると、複数のｐ形ベース層４は、ｎ形Ｊ−ＦＥＴ層２の表面に、正六角形の中心とその六つの頂点の位置に互いに離間して配置された、細密構造の配列で配置される。例えば、複数のｐ形ベース層４のうちの、第１のｐ形ベース層４Ａと、ｎ⁻形ドリフト層１の第１の表面と平行なＹ方向から６０°傾いた方向において第１のｐ形ベース層４Ａと隣り合って対向する第２のｐ形ベース層４Ｂと、ｎ⁻形ドリフト層１のＹ方向において第１のｐ形ベース層４Ａと隣り合って対向する第３のｐ形ベース層４Ｃとを考える。ゲート電極７は、第１のｐ形ベース層４Ａと第２のｐ形ベース層４Ｂとの間を跨いでＹ方向から図３（ａ）中の右に６０°傾いた方向（第１の方向）に延伸する第１の部分７Ａと、第１のｐ形ベース層４Ａと第３のｐ形ベース層４Ｃとの間を跨いでＸ方向（第２の方向）に延伸する第２の部分７Ｂとを有する。上記のようにＸ方向に隣り合う関係のｐ形ベース層４Ａ、４Ｂが、Ｙ方向にそって位置がずれた関係にあるので、ゲート電極７の第２の部分７Ｂは、Ｘ方向に直線状に延伸するのではなく、Ｘ方向に沿って千鳥足状（ジグザグ）に配置される。また、ゲート電極７の第１の部分７Ａも同様に、Ｙ方向から図３（ａ）中の右に６０°傾いた方向に直線状に延伸するのではなく、その方向に沿って千鳥足状（ジグザグ）に配置される。この第１の部分７Ａと第２の部分７Ｂとにより、ゲート電極７は、蜂の巣状に形成される。ゲート電極７の第１の部分７Ａと第２の部分７Ｂとが交差部７Ｃで交差している。ゲート電極７の第１の部分７Ａと第２の部分７Ｂとのなす角は１２０°である。このゲート電極７の交差部７Ｃの下の、ｎ形Ｊ−ＦＥＴ層２の表面に、ｎ形Ｊ−ＦＥＴ層２を貫通してｎ⁻形ドリフト層１に達するｎ形の低不純物濃度層（第２の半導体層）３が形成される。ｎ形の低不純物濃度層３は、ｎ形不純物とともにｐ形不純物を有しており、そのｐ形不純物の濃度は、そのｎ形不純物の濃度より低い。そのｎ形不純物の濃度は、ｎ形Ｊ−ＦＥＴ層２が有するｎ形の不純物の濃度と同じであっても良いが、それよりも高い濃度とすることも可能である。ｎ形不純物がｐ形不純物で補償されることで、低不純物濃度層３は、正味のｎ形不純物濃度が、ｎ形Ｊ−ＦＥＴ層２の正味のｎ形不純物濃度よりも低くなっている。上記以外は、本実施形態の変形例２に係るＭＯＳＦＥＴ１０２は、本実施形態に係るＭＯＳＦＥＴ１００と同じ構造を有する。

次に本実施形態の変形例２に係るＭＯＳＦＥＴ１０２の動作について説明する。ＭＯＳＦＥＴ１０２は、本実施形態に係るＭＯＳＦＥＴ１００と同様なオン状態及びオフ状態の動作を有する。すなわち、ゲート電極にソース電極に対して負の電圧を印加すると、チャネル層が消失し、ＭＯＳＦＥＴ１００はオフ状態になる。このとき、ｎ⁻形ドリフト層１とｐ形ベース層４との間のｐ−ｎ接合から空乏層が広がる。ゲート電極７の第１の部分７Ａの下と第２の部分７Ｂの下のｎ形Ｊ−ＦＥＴ層２では、隣り合うｐ形ベース層４から伸びてきた空乏層が結合して、ｎ形Ｊ−ＦＥＴ層２の全体が空乏化する。これに対して、ゲート電極７の第１の部分７Ａと第２の部分７Ｂとの交差部７Ｃの下での（図３（ｂ）に示す同図（ａ）中の対角線方向（Ｅ−Ｅ線に沿った断面）での）隣り合うｐ形ベース層４Ｂ、４Ｃの間隔は、ゲート電極の第１の部分７Ａ及び第２の部分７Ｂの下での（同図（ｃ）に示す同図（ａ）中のＦ−Ｆ線に沿った断面での）隣り合うｐ形ベース層４Ａ、４Ｃの間隔と比べて広い。このため、低不純物層３が形成されていない図示しない比較例３の場合は、ゲート電極７の交差部７Ｃの中央部の下で、隣り合うｐ形ベース層４（例えばｐ形ベース層４Ｂとｐ形ベース層４Ｃ）から伸びてきた空乏層が互いに結合できずに、ｎ形Ｊ−ＦＥＴ層２が空乏化しない部分が残る。この部分では、ｐ形ベース層に向かって電界が集中するため、比較例３のＭＯＳＦＥＴのゲート電極７の交差部７Ｃの直下では、ゲート電極７の第１の部分７Ａ及び第２の部分７Ｂに比べて耐圧が低下する。

しかしながら、本実施形態の変形例２に係るＭＯＳＦＥＴ１０２では、図３（ｂ）に示したように、ゲート電極７の交差部７Ｃの直下のｎ形Ｊ−ＦＥＴ層２の表面からドリフト層１に達する低不純物濃度層３が形成されている。この低不純物濃度層３は、ｎ形Ｊ−ＦＥＴ層２よりも正味のｎ形不純物濃度が低いため空乏化しやすい。このため、ゲート電極７の交差部７ＣのＣ−Ｃ線に沿った断面で隣り合うｐ形ベース層４Ｂとｐ形ベース層４Ｃから伸びてきた空乏層は、上記比較例２に比べて低不純物層３を介して結合しやすくなるので、ゲート電極７の交差部７Ｃの下でも、隣り合うｐ形ベース層４の間は完全に空乏化される。したがって、本実施形態の変形例２に係るＭＯＳＦＥＴ１０２では、本実施形態に係るＭＯＳＦＥＴ１００と同様に、ゲート電極７の交差部７Ｃの直下での耐圧を低下させることなく、蜂の巣状のゲート電極を用いて低抵抗化を実現することができる。

（第２の実施の形態）
次に第２の実施形態に係るＭＯＳＦＥＴ２００を、図４を用いて説明する。図４は、本実施形態に係るＭＯＳＦＥＴ２００の主要部の、（ａ）平面図、（ｂ）（ａ）の平面図におけるＡ−Ａ線での断面図、（ｃ）（ａ）の平面図におけるＢ−Ｂ線での断面図である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。

図４に示したように、本実施形態に係るＭＯＳＦＥＴ２００は、第１の実施形態に係るＭＯＳＦＥＴ１００において、ｎ形の低不純物濃度層３の代わりにｐ形の低不純物濃度層１３を有する点で相異する。すなわち、本実施形態に係るＭＯＳＦＥＴ２００は、ゲート電極７の第１の部分７Ａと第２の部分７Ｂとが交差する交差部７Ｃにおいて、ｎ形Ｊ−ＦＥＴ層２の表面からｎ形Ｊ−ＦＥＴ層２を貫通してｎ⁻形ドリフト層１に達するｐ形の低不純物濃度層（第２の半導体層）１３が形成される。このｐ形の低不純物濃度層１３は、ｐ形不純物とｎ形不純物を有しており、そのｐ形不純物の濃度は、そのｎ形不純物濃度よりも高い。そのｎ形不純物の濃度は、ｎ形Ｊ−ＦＥＴ層２が有するｎ形の不純物の濃度と同じであっても良いがそれよりも高い濃度とすることも可能である。ｐ形不純物がｎ形不純物で補償されることで、ｐ形の低不純物濃度層１３は、ｐ形ベース層４の正味のｐ形不純物濃度と同等かそれより低い正味のｐ形不純物濃度を有する。ｐ形の低不純物濃度層１３は、間にｎ形Ｊ−ＦＥＴ層２を介して隣り合うｐ形ベース層４のそれぞれから離間している。ｐ形の低不純物濃度層１３の底部のｎ形Ｊ−ＦＥＴ層２の表面からの深さが、ｐ形ベース層４の底部のそれと一致していてもよい。上記以外は、本実施形態に係るＭＯＳＦＥＴ２００は、第１の実施形態に係るＭＯＳＦＥＴ１００と同じ構造を有する。

次に、本実施形態に係るＭＯＳＦＥＴ２００の動作について説明する。本実施形態に係るＭＯＳＦＥＴ２００は、前述のようにゲート電極７の交差部７Ｃの直下に形成されたｐ形の低不純物濃度層１３とｎ形Ｊ−ＦＥＴ層２のｐ−ｎ接合からも空乏層が広がる。このため、ゲート電極７の交差部７Ｃの直下において、隣り合うｐ形ベース層４から伸びてくる空乏層が結合しやすくなるので、本実施形態に係るＭＯＳＦＥＴ２００は、第１の実施形態に係るＭＯＳＦＥＴ１００に比べて、さらにゲート電極７の交差部７Ｃの直下でｎ形Ｊ−ＦＥＴ層２が完全に空乏化しやすくなり耐圧が向上する。すなわち、本実施形態に係るＭＯＳＦＥＴ２００においても、第１の実施形態に係るＭＯＳＦＥＴ１００同様に、ゲート電極７の第１の部分７Ａと第２の部分７Ｂとの交差部７Ｃにおいて、ｎ形Ｊ−ＦＥＴ層２の表面からｎ⁻形ドリフト層１に達する低不純物濃度層１３があることで、ゲート電極７の交差部７Ｃの直下における耐圧を低下させることなく、格子状のゲート電極を用いて低抵抗化を実現することができる。

（第３の実施の形態）
次に第３の実施形態に係るＭＯＳＦＥＴ３００を、図５を用いて説明する。図５は、本実施形態に係るＭＯＳＦＥＴ３００の主要部の、（ａ）平面図、（ｂ）（ａ）の平面図におけるＡ−Ａ線での断面図、（ｃ）（ａ）の平面図におけるＢ−Ｂ線での断面図である。なお、第２の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第２の実施形態との相異点について主に説明する。

図５に示したように、本実施形態に係るＭＯＳＦＥＴ３００は、第２の実施形態に係るＭＯＳＦＥＴ２００において、ｐ形低不純物濃度層１３の直上の、ゲート電極７の第１の部分７Ａと第２の部分７Ｂとの交差部７Ｃの中央に開口部３０を有する点で、第２の実施形態に係るＭＯＳＦＥＴ２００と相異する。すなわち、本実施形態に係るＭＯＳＦＥＴ３００は、ゲート電極７の第１の部分７Ａと第２の部分７Ｂとの交差部７Ｃの中央部に開口部３０を有し、この開口部３０の直下に、ｎ形Ｊ−ＦＥＴ層２の表面からｎ⁻形ドリフト１に達するｐ形の低不純物濃度層２３が形成される。層間絶縁膜８が、交差部７Ｃの上記開口部３０を埋め込むように、ゲート電極７の表面に形成される。ｐ形の低不純物濃度層２３は、第２の実施形態に係るＭＯＳＦＥＴ２００と同様に、ｐ形不純物とｎ形不純物を有しており、そのｐ形不純物の濃度は、そのｎ形不純物濃度よりも高い。そのｎ形不純物の濃度は、ｎ形Ｊ−ＦＥＴ層２が有するｎ形の不純物の濃度と同じであっても良いがそれよりも高い濃度とすることも可能である。ｐ形不純物の濃度は、ｐ形ベース層４とほぼ同じ濃度で形成される。そのｎ形不純物の濃度が、ｎ形Ｊ−ＦＥＴ層２のｎ形不純物の濃度とほぼ同じ場合は、ｐ形不純物がｎ形不純物で補償されることで、ｐ形低不純物濃度層２３は、正味のｐ形不純物濃度がｐ形ベース層４とほぼ同じ濃度に形成される。そのｎ形不純物の濃度が、ｎ形Ｊ−ＦＥＴ層２のｎ形不純物の濃度より高い場合は、ｐ形低不純物濃度層２３は、正味のｐ形不純物濃度がｐ形ベース層４より低い濃度に形成される。

本実施形態に係るＭＯＳＦＥＴ３００は、第２の実施形態に係るＭＯＳＦＥＴ２００と同じ効果を有する他に、以下のようなプロセス上の効果を有する。すなわち、ｐ形不純物をイオン注入する際に上記ゲート電極７をマスクに用いることで、ｐ形ベース層４を形成する領域にｐ形不純物がイオン注入されるのと同時に、ゲート電極７の交差部７Ｃの上記開口部３０の直下にほぼ同量のｐ形不純物がイオン注入される。この後熱処理を行うことにより、ｐ形ベース層と同一の工程でｐ形低不純物濃度層２３も形成することができる。これにより、ｐ形不純物濃度層２３のための特別なリソグラフィー工程、エッチング工程、及びイオン注入工程などが不要となるので、生産性を大きく向上することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ ｎ⁻形ドリフト層
２ Ｊ−ＦＥＴ層
３、１３、２３ 低不純物濃度層
４ ｐ形ベース層
５ ｎ^＋形ソース層
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ ドレイン電極
１０ ソース電極
３０ 開口部
１００、２００、３００ ＭＯＳＦＥＴ

Claims (11)

1. 第１の主面を有する第１導電形のドリフト層と、
   前記ドリフト層の第１の主面上に形成され、前記ドリフト層の第１導電形不純物の濃度より高い濃度の第１導電形不純物を有する第１導電形の第１の半導体層と、
   前記第１の半導体層を貫通し前記ドリフト層に達する第２導電形の複数のベース層と、
   前記複数のベース層の各々の表面に選択的に形成され、前記ドリフト層の第１導電形不純物の濃度よりも高い濃度の第１導電形不純物を有する第１導電形の複数のソース層と、
   前記複数のベース層のうち隣り合うベース層のそれぞれの表面に形成された前記ソース層間を跨って、前記隣り合うベース層のそれぞれの表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記ドリフト層の第１の主面とは反対側の第２の主面に電気的に接続された第１の主電極と、
   層間絶縁膜を介して前記ゲート電極を覆い、前記複数のベース層及び前記複数のソース層に電気的接続された第２の電極と、
   を備え、
   前記ゲート電極は、第１の部分及び第２の部分を有し、
   前記複数のベース層は、第１のベース層と、前記第１のベース層に隣り合う第２のベース層と、前記第１のベース層に隣り合う第３のベース層と、を有し、
   前記ゲート電極の前記第１の部分は、前記第１のベース層と前記第２のベース層とに跨り、前記第１の半導体層上を第１の方向に延伸し、
   前記ゲート電極の前記第２の部分は、前記第１のベース層と前記第３のベース層とに跨り、前記第１の半導体層上を第２の方向に延伸し、
   前記第１の部分と前記第２の部分とは、交差部で交差し、
   前記交差部の直下の前記第１の半導体層の表面に前記ドリフト層に達する第２の半導体層が形成されていることを特徴とする電力用半導体装置。
2. 前記第２の半導体層は、前記複数のベース層の第２導電形不純物の濃度よりも低い濃度の第２導電形不純物を有することを特徴とする請求項１記載の電力用半導体装置。
3. 前記第２の半導体層は、前記第１の半導体層の第１導電形不純物の濃度よりも低い濃度の第２導電形不純物を有し、第１導電形を有することを特徴とする請求項２記載の電力用半導体装置。
4. 前記第２の半導体層は、前記第１の半導体層の第１導電形不純物の濃度よりも高い濃度の第２導電形不純物を有し、第２導電形を有することを特徴とする請求項１記載の電力用半導体装置。
5. 前記第２の半導体層は、前記複数のベース層の第２導電形不純物の濃度と同じ濃度の第２導電形不純物を有することを特徴とする請求項４記載の電力用半導体装置。
6. 前記ゲート電極の前記接続部は、前記第２半導体層の直上に開口部をさらに備えていることを特徴とする請求項４又は５に記載の電力用半導体装置。
7. 前記第２の半導体層は、前記第１の半導体層を介して前記第１のベース層、前記第２のベース層、及び前記第３のベース層と離間していることを特徴とする請求項１〜６のいずれか１つに記載の電力用半導体装置。
8. 前記ゲート電極の前記第２の方向は前記第１の方向に直交していることを特徴とする請求項１〜７のいずれか１つに記載の電力用半導体装置。
9. 前記ゲート電極は、前記第１の部分と前記第２の部分により格子状に形成されていることを特徴とする請求項８記載の電力用半導体装置。
10. 前記第１の部分は前記第２の方向に沿って延伸し、前記第２の部分は前記第１の方向に沿って互い違いに配置されて、前記ゲート電極が千鳥格子状に形成されていることを特徴とする請求項８記載の電力用半導体装置。
11. 前記第１の部分と前記第２の部分により、前記ゲート電極が蜂の巣状に形成されていることを特徴とする請求項１〜７のいずれか１つに記載の電力用半導体装置。

Images