JP2012199434A - 半導体装置 - Google Patents

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Abstract

【課題】終端領域の面積増加が抑制されたアバランシェ耐量の高い半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１導電形の第１の半導体層２と、素子領域と、終端領域と、第２導電形の第１のＦＬＲ層４と、第２導電形の第２のＦＬＲ層５と、絶縁膜７と、電流阻止構造体とを備える。素子領域は、第１の電極９と、第２の電極８と、の間を電流が流れる半導体素子を、第１の半導体層１内に有する。終端領域は、素子領域の外周を取り囲む。第１のＦＬＲ層４は、終端領域において第１の半導体層１の第１の主面に設けられ、素子領域を取り囲み、第１の電極９と電気的に接続される。第２のＦＬＲ層５は、第１の半導体層１の第１の主面に第１のＦＬＲ層４と離間して第１のＦＬＲ層４を取り囲むように設けられる。第１のＦＬＲ層４は、第１の主面に平行で素子領域から終端領域の外側へ向かう第１の方向に流れる電流を抑制する電流阻止構造体を有する。
【選択図】図２

Description

本発明の実施形態は、電力用機器に用いられる半導体装置に関する。
電力用機器に用いられるダイオード、ＦＲＤ（Fast Recovery Diode）、ＳＢＤ（Shoctkey Barrier Diode）、ＭＯＳＦＥＴ（Metal Oxide Bipolar Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、及びＩＥＧＴ（Injecteion Enhanced Gate Transistor）等の半導体装置には、低オン抵抗化、小型化、高耐圧化、及び高アバランシェ耐量化が求められる。アバランシェ降伏が半導体チップの終端領域で発生すると、素子領域と終端領域の境界付近にアバランシェ降伏に起因する電流が集中するためアバランシェ耐量が低下する。このため、半導体チップの素子領域よりも終端領域の耐圧を高くすることで、面積の大きい素子領域でアバランシェ降伏を発生させて、終端領域と素子領域の境界部での電流集中を防止する構造が用いられる。このような構造を用いると、半導体チップの終端領域の面積が増大し、半導体チップ面積の大型化及びチップコストの増大を引き起こす。半導体チップの終端領域の面積増加が抑制された高アバランシェ耐量の半導体装置が望まれる。
特開２０１０−５０１４７号公報
終端領域の面積増加が抑制されたアバランシェ耐量の高い半導体装置を提供する。
実施形態の半導体装置は、第１導電形の第１の半導体層と、第１の電極と、第２の電極と、第２導電形の第１のＦＬＲ層と、第２導電形の第２のＦＬＲ層と、絶縁膜と、を備える。第１の半導体層は、第１の主面と第１の主面とは反対側の第２の主面と、を有し、半導体素子が形成された素子領域と、第１の主面と平行な面内において素子領域の外周を取り囲むように設けられた終端領域と、を有する。第１の電極は、第１の主面の側において半導体素子に電気的に接続される。第２の電極は、第２の主面の側において半導体素子に電気的に接続される。第１のＦＬＲ層は、終端領域において第１の半導体層の第１の主面に設けられ、素子領域を取り囲み素子領域の外周と隣接した環状構造を有し、第１の電極と電気的に接続される。第２のＦＬＲ層は、終端領域において第１の半導体層の第１の主面に第１のＦＬＲ層と離間して第１のＦＬＲ層を取り囲むように設けられる。絶縁膜は、終端領域において第１のＦＬＲ層の表面と、第１の半導体層の第１の主面と、第２のＦＬＲ層の表面と、を覆う。ここで、第１のＦＬＲ層は、第１の主面に平行で素子領域から終端領域の外側へ向かう第１の方向に流れる電流を抑制する電流阻止構造体を有する。
第１の実施形態に係る半導体装置の要部断面図。 第１の実施形態に係る半導体装置の図１の断面図におけるＡ部の要部斜視図。 第１の実施形態の変形例１に係る半導体装置の図１の断面図におけるＡ部の要部斜視図。 第１の実施形態に変形例２に係る半導体装置の図１の断面図におけるＡ部の要部斜視図。 第２の実施形態に係る半導体装置の図１の断面図におけるＡ部の要部斜視図。 第３の実施形態に係る半導体装置の図１の断面図におけるＡ部の要部斜視図。
以下、本発明の実施の形態について図を参照しながら説明する。実施の形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。実施例では、素子領域にＦＲＤが形成された半導体素子のチップを例に説明するが、素子領域がＭＯＳＦＥＴ、ＩＧＢＴ、ＩＥＧＴ等が形成された半導体素子のチップにも適用可能である。また、半導体層は特に断りがない限りシリコンが用いられるものとして説明するが、これに限られることはない。
（第１の実施の形態）
第１の実施の形態について、図１及び図２を用いて説明する。図１は、第１の実施形態に係る半導体装置であるＦＲＤ１００の要部断面図である。図２は、図１におけるＡの部分を拡大して斜視図に描いたものであり、表面の絶縁膜７、アノード電極９、第１及び第２のフィールドプレート１０、１１、及び保護膜１３は省略してある。
図１に示したように、本実施形態に係るＦＲＤ１００は、カソード層１と、ｎ−形半導体層（第１導電形の第１の半導体層）２と、アノード層（第２導電形の第２の半導体層）３と、電流阻止構造体を有するｐ形（第２導電形）の第１のＦＬＲ（Field Limitting Ring）層４と、ｐ形の第２のＦＬＲ層５と、絶縁膜７と、アノード電極（第１の電極）９と、カソード電極（第２の電極）８と、第１のフィールドプレート１０と、第２のフィールドプレート１１と、チャネルストッパ層６と、保護膜１３と、を備える。
カソード層１は、シリコンのｎ形半導体層である。ｎ−形半導体層２は、カソード層１の表面上に設けられ、例えばシリコンのエピタキシャル層とすることができる。ｎ−形半導体層２は、カソード層１とは反対側の第１の主面と、第１の主面とは反対側に設けられカソード層１と接合する第２の主面と、を有する。ｎ−形半導体層２の第１の主面と平行な平面内において、素子領域と終端領域が設けられる。素子領域は、後述するように、ＦＲＤの半導体素子が形成される領域であり、積層方向（第１の主面と垂直方向）に電流が流れる。終端領域は、第１の主面と平行な平面内において、素子領域の外側を取り囲んだ環状領域であり、内側で素子領域と隣接する。終端領域の外側の外周端部は、４辺のダイシングラインでＦＲＤチップが切り出されることにより形成されるチップ端部を有する（詳細は図示せず）。終端領域は、チップ端部での耐圧を素子領域より高く維持するために設けられる領域である。終端領域の耐圧が素子領域の耐圧より高くなるように、終端領域が形成される（構造の詳細は後述）。
アノード層３は、ＦＲＤの素子が形成される素子領域におけるｎ−形半導体層２の第１の主面に形成される。アノード層３は、ｐ−形半導体層であり、例えば、ｎ−形半導体層２の第１の主面にボロンなどのｐ形不純物をイオン注入した後に熱処理により熱拡散されたｐ−形拡散層とすることができる。
ｐ形の第１のＦＬＲ層４は、素子領域と隣接し素子領域を取り囲むように終端領域のｎ−形半導体層２の第１の主面に形成され、終端領域と素子領域の境界でアノード層３と隣接して電気的に接続される。第２のＦＬＲ層５が、終端領域のｎ−形半導体層２の第１の主面に設けられ、第１のＦＬＲ層４よりも終端領域の外周端部側で第１のＦＬＲ層４から離間し第１のＦＬＲ層を取り囲む環状構造に形成される。本実施形態では、第２のＦＬＲ層５は、複数であり、例えば、互いに離間した４つの第２のＦＬＲ層５が、終端領域のｎ−形半導体層２の第１の主面に形成される。第１のＦＬＲ層４と第２のＦＬＲ層５は、例えば、ボロンなどのｐ形不純物をイオン注入した後に熱処理により熱拡散されたｐ−形拡散層とすることができ、同一の工程で同時形成することも可能である。この第２のＦＬＲ層５の数は、終端部に設定される耐圧に応じて設計により決められる。
ここで、図２に示したように、第１のＦＬＲ層４は、ｎ−形半導体層２の第１の主面に平行で素子領域から終端領域へ向かうＸ方向（第１の方向）において、言い換えると、上述の４辺のダイシングラインのうちの一辺に垂直で終端領域の内側又は素子領域から終端領域の外側に向かう方向において、第２のＦＬＲ層５よりも幅が広い環状構造である。また、第１のＦＬＲ層４は、ｎ−形半導体層２の第１の主面と垂直なＺ方向に第１のＦＬＲ層４を貫通する複数のピンホール状の開口部１１０を有する。ｎ−形半導体層２が、ｎ−形半導体層２の第２の主面側からこの複数の開口部１１０の中に延伸して充填されるように、第１のＦＬＲ層４がｎ−形半導体層２の第１の主面に形成される。本実施形態では、複数の開口部１１０は、Ｘ方向及びＸ方向に直交するＹ方向（第１の方向と直交する第２の方向）に沿って格子状に配列される。第１のＦＬＲ層４が上記のようにｎ−形半導体層２が充填された複数の開口部１１０を有することにより、終端領域の内側から外側に向かう方向(又は外側から内側に向かう方向)における電気抵抗が第２のＦＬＲ層５よりも大きく形成される。ｎ−形半導体層２が充填された複数の開口部１１０は、電流阻止構造体として終端領域の内側から外側に向かう方向（又は外側から内側に向かう方向）における電流を抑制する。
ｎ＋形チャネルストッパ層６は、終端領域の外周端部におけるｎ−形半導体層２の第１の主面に設けられ、チップ端部の側壁に隣接し、チップ端部の側壁に沿って環状構造に形成される。ｎ＋形チャネルストッパ層６は、砒素や燐などのｎ形不純物をイオン注入した後に熱処理により熱拡散されたｎ＋形拡散層とすることができる。
絶縁膜７は、終端領域において、第１のＦＬＲ層４の表面からｎ＋形チャネルストッパ層６の表面に跨って、ｎ−形半導体層２の第１の主面及び第２のＦＬＲ層５の表面全体を覆うように設けられる。絶縁膜７は、複数の第２のＦＬＲ層５のそれぞれの表面に達しそれぞれの第２のＦＬＲ層５に沿って延伸する環状構造の開口部を有する。終端領域の外周端部では、チップ端部に沿ってｎ＋形チャネルストッパ６の表面が露出するように、絶縁膜７は、ｎ＋形チャネルストッパ６の素子領域側の表面上に形成される。また、素子領域と終端領域の境界では、第１のＦＬＲ層４は、第１のＦＬＲ層４の表面上に絶縁膜７が形成されない領域を有する。絶縁膜７は、例えば、熱酸化によるシリコン酸化膜、又は、ＣＶＤによるシリコン酸化膜、シリコン窒化膜、アルミナ、若しくはこれらの積層構造とすることもできる。
アノード電極（第１の電極）９は、素子領域のアノード層の表面に形成され、アノード層と電気的に接続される。また、アノード電極９は、素子領域と終端領域の境界で、第１のＦＬＲ層４の表面上の絶縁膜７が形成されない領域上に形成され、第１のＦＬＲ層４と電気的に接続される。アノード電極９は、さらに素子領域から終端領域の外周端部に向かって絶縁膜７を介して第１のＦＬＲ層４上を延伸する第１のフィールドプレート１０を有する。第１のフィールドプレート１０は、第１のＦＬＲ層４と最も素子領域側の第２のＦＬＲ層５との間のｎ−形半導体層２の上部に至る。
第２のフィールドプレート１１は、絶縁膜７の開口部を介して第２のＦＬＲ層５と電気的に接続し、第２のＦＬＲ層５の素子領域側の端部とチップ端部側の端部を覆うように、絶縁膜７上を第２のＦＬＲ５層上に沿って延伸する環状構造を有する。第２のフィールドプレート１１は、複数の第２のＦＬＲ層５のそれぞれに対して設けられる。
チャネルストッパ電極１２が、チャネルストッパ層６の表面に電気的に接続され、チャネルストッパ層６の素子領域側の端部を覆うまで絶縁膜７上を延伸する。第１のＦＬＲ層４上からチャネルストッパ層６上に至るまで、保護膜１３が第１のフィールドプレート電極１０、複数の第２のフィールドプレート電極１１、及びチャネルストッパ層１２を覆うように設けられる。カソード電極８（第２の電極）が、カソード層１のアノード層３とは反対側の表面に電気的に接続される。
アノード電極９、第１のフィールドプレート１０、第２のフィールドプレート１１、及びチャネルストッパ層１２は、導電性の材料であればよく、ポリシリコン又は、銅若しくはアルミニウムなどの金属材料とすることが可能である。カソード電極８は、銅又はアルミニウムなどの導電性が高い金属材料が用いられる。保護膜１３は、絶縁性の高い材料であればよく、例えばポリイミドなどを用いることができるが、その他、シリコン酸化膜、シリコン窒化膜、アルミナなどの誘電体を用いることも可能である。
次に、本実施形態に係るＦＲＤ１００の動作について説明する。ＦＲＤ１００のアノード電極９とカソード電極８の間に順バイアスの電圧が印加されると、すなわち、カソード電極８に対して正の電圧がアノード電極９に印加されると、アノード電極９からｐ−形アノード層３、ｎ−形半導体層２、ｎ形カソード層１を経由して、カソード電極８に電流が流れ、ＦＲＤ１００はオン状態になる。アノード電極９とカソード電極８の間に逆バイアスの電圧が印加されると、すなわち、カソード電極８に対して負の電圧がアノード電極９に印加されると、ＦＲＤ１００はオフ状態となり、オン状態の時にｎ−形半導体層２に蓄積されていた多量の正孔と電子は、それぞれ、ｐ−形アノード層３を介してアノード電極９へ、及びｎ形カソード層１を介してカソード電極８へ排出される。この排出される電子と正孔による電流が、逆回復電流となり、ＦＲＤではスイッチング損失になる。ＦＲＤ１００は、順バイアスから逆バイアスに切り替わった時に、これらの正孔及び電子がそれぞれ速やかにアノード電極９とカソード電極９に排出されるように設計される。蓄積されていた電子と正孔がｎ−形半導体層２から排出されて枯渇するまでに、素子領域では、ｐ−形アノード層３とｎ−形半導体層のｐ−ｎ接合から垂直方向に空乏層が広がりｎ−形半導体層２が完全に空乏化される。ここで、ＦＲＤ１００の素子領域の耐圧は、ｎ−形半導体層２の膜厚できまり、厚いほど耐圧が高くなる。終端領域では、第１のＦＬＲ層４とｎ−形半導体層のｐ−ｎ接合から空乏層が素子領域と同様に垂直方向に広がる。また、空乏層は水平方向にも広がり、ｎ−形半導体層の第１の主面に沿って第１のＦＬＲ層４からｎ−形半導体層２に広がる。空乏層が、第１のＦＬＲ層４の隣の第２のＦＬＲ層５に達すると、さらに、その次に外側にある第２のＦＬＲ層５に向かって空乏層が延びていき、以後は、次々に外側の第２のＦＬＲ層５へと空乏層が延びていく。このように第１のＦＬＲ層４及び第２のＦＬＲ層５がＦＲＤ１００の終端領域に設けられることで、これらが設けられない場合と比べて、ｐ−形アノード層端部での電界集中が緩和されるため、終端領域での耐圧が向上される。ＦＲＤ１００では、終端領域が素子領域よりも耐圧が高くなるように形成されることで、終端領域よりも素子領域でアバランシェ降伏が起きやすくされる。素子領域の方が電流が流れる断面積が大きいので、アバランシェ降伏による電流集中による破壊が抑制され、ＦＲＤ１００のアバランシェ耐量が高く維持される。
ここで、アバランシェ降伏が終端領域で発生すると、アバランシェ降伏により発生した正孔による電流が、第１のＦＬＲ層５とアノード電極９との接合部を介して集中してアノード電極に流れる。ＦＲＤ１００のアバランシェ耐量を超えると、ＦＲＤ１００は破壊に至ってしまう。そこで、本実施形態に係るＦＲＤ１００は、ＦＲＤ１００の垂直方向（ｎ−形半導体層２の第１の主面に垂直な方向）に第１のＦＬＲ層４を貫通し、内部に第１の半導体層２が充填された、複数の開口部１１０を、第１のＦＬＲ層４中に格子状に有した電流阻止構造体を有する。これにより、第１のＦＬＲ層４の終端領域の内側から外側に向かう方向（又は外側から内側に向かう方向）における電気抵抗（以後、水平方向の電気抵抗）が、第２のＦＬＲ層５よりも大きくなる。この結果、アバランシェ降伏により発生した電流が、第１のＦＬＲ層５とアノード電極９との接合部を介して集中してアノード電極に流れることが抑制されるため、ＦＲＤ１００のアバランシェ耐量が向上される。
また、第１のＦＬＲ層４の水平方向の電気抵抗が大きくなることにより、ＦＲＤ１００がオン状態からオフ状態に切り替わったときに、オン状態の時に終端領域のｎ−形半導体層２に蓄積されていた多量の正孔が第１のＦＬＲ層４を介してアノード電極９に排出されることが抑制される。この結果、終端領域における逆回復時の正孔による電流が、アノード層３を介してアノード電極９に排出されやすくなり、第１のＦＬＲ４とアノード電極９との接合部に集中して流れることが抑制される。逆回復時に、第１のＦＬＲ層４において、電界と電流の両方が集中することを抑制することができるので、ＦＲＤ１００の終端領域での破壊が防止される。さらに、第１のＦＬＲ層４の水平方向の電気抵抗が大きくなることにより、ＦＲＤ１００がオン状態の時にアノード電極９から第１のＦＬＲ層を介して終端領域のｎ−形半導体層２に供給される正孔が減少するので、これによっても、逆回復時の正孔による電流が低減されて上記終端領域での破壊が防止される。
また、図１に示したように、終端領域の内側から外側に向かって第１のＦＬＲ層４の幅が第２のＦＬＲ層５に比べて十分大きくすることで、第１のＦＬＲ層４の電気抵抗をさらに高くすることが可能である。
次に本実施形態の変形例１に係るＦＲＤ１０１について図３を用いて説明する。図３は、図１におけるＡの部分を拡大して斜視図に描いたものであり、表面の絶縁膜７、アノード電極９、第１及び第２のフィールドプレート１０、１１、及び保護膜１３は省略してある。なお、本実施形態で説明した構成と同じ構成の部分には同じ参照番号又は記号を用いその説明は省略する。本実施形態との相異点について主に説明する。
本実施形態の変形例１に係るＦＲＤ１０１は、本実施形態に係るＦＲＤ１００と同様の構造であり、図１の要部断面図で説明される。本実施形態の変形例１に係るＦＲＤ１０１は、図１の断面図のＡ部の拡大図を図３に示したとおり、第１のＦＬＲ層４は、複数の開口部１２０が、終端領域の内側から外側に向かうＸ方向に延伸し、この方向に直交するＹ方向に離間して配列されたストライプ状の複数の開口部１２０を電流阻止構造体として有する。この点で、本実施形態の変形例１に係るＦＲＤ１０１は、本実施形態に係るＦＲＤ１００と相異する。これ以外の点は、ＦＲＤ１０１は、ＦＲＤ１００と同じ構造を有する。
本実施形態の変形例１に係るＦＲＤ１０１においても、ＦＲＤ１００と同様に、電流阻止構造体により、第１のＦＬＲ層４の水平方向の電気抵抗が、第２のＦＬＲ層５よりも大きくなる。この結果、アバランシェ降伏により発生した電流が、第１のＦＬＲ層５とアノード電極９との接合部を介して集中してアノード電極に流れることが抑制されるため、ＦＲＤ１０１のアバランシェ耐量が向上される。
次に、本実施形態の変形例２に係るＦＲＤ１０２について図４を用いて説明する。図４は、図１におけるＡの部分を拡大して斜視図に描いたものであり、表面の絶縁膜７、アノード電極９、第１及び第２のフィールドプレート１０、１１、及び保護膜１３は省略してある。なお、本実施形態で説明した構成と同じ構成の部分には同じ参照番号又は記号を用いその説明は省略する。本実施形態との相異点について主に説明する。
本実施形態の変形例２に係るＦＲＤ１０２は、本実施形態に係るＦＲＤ１００と同様の構造であり、図１の要部断面図で説明される。本実施形態の変形例２に係るＦＲＤ１０２は、図１の断面図のＡ部の拡大図を図４に示したとおり、第１のＦＬＲ層４は、複数の開口部１３０が、終端領域の内側から外側に向かうＸ方向と直交するＹ方向に延伸し、Ｘ方向に離間して配列されたストライプ状の複数の開口部１３０を電流阻止構造体として有する。この点で、本実施形態の変形例２に係るＦＲＤ１０２は、本実施形態に係るＦＲＤ１００と相異する。また、本実施形態の変形例２に係るＦＲＤ１０２は、第１のＦＬＲ層４の開口部１３０の延伸する方向が本実施形態の変形例１に係るＦＲＤ１０１の第１のＦＬＲ層の開口部１２０の延伸する方向と直交する点で、変形例１に係るＦＲＤ１０１と相異する。これ以外の点は、ＦＲＤ１０２は、ＦＲＤ１００及びＦＲＤ１０１と同じ構造を有する。
本実施形態の変形例１に係るＦＲＤ１０２においても、ＦＲＤ１００及びＦＲＤ１０１と同様に、電流阻止構造体により、第１のＦＬＲ層４の水平方向の電気抵抗が、第２のＦＬＲ層５よりも大きくなる。この結果、アバランシェ降伏により発生した電流が、第１のＦＬＲ層５とアノード電極９との接合部を介して集中してアノード電極に流れることが抑制されるため、ＦＲＤ１０１のアバランシェ耐量が向上される。
（第２の実施の形態）
次に、第２の実施形態に係る半導体装置２００を、図５を用いて説明する。図５は、図１におけるＡの部分を拡大して斜視図に描いたものであり、表面の絶縁膜７、アノード電極９、第１及び第２のフィールドプレート１０、１１、及び保護膜１３は省略してある。なお、第１の実施形態の変形例２で説明した構成と同じ構成の部分には同じ参照番号又は記号を用いその説明は省略する。第１の実施形態の変形例２との相異点について主に説明する。
本実施形態に係るＦＲＤ２００は、第１の実施形態の変形例２に係るＦＲＤ１０２と同様の構造であり、図１の要部断面図で説明される。本実施形態に係るＦＲＤ２００は、図１の断面図のＡ部の拡大図を図５に示したとおり、第１のＦＬＲ層４は、複数のトレンチ２１０を有する。複数のトレンチ２１０は、終端領域の内側から外側に向かうＸ方向と直交するＹ方向に延伸し、Ｘ方向に離間して配列されたストライプ状に形成される。第１のＦＬＲ層の表面上を覆う絶縁膜７が、複数のトレンチ２１０のそれぞれのトレンチ内に形成される。絶縁膜７は、トレンチ２１０の内壁に沿って形成されてもよく、トレンチ２１０内に埋め込まれて形成されてもよい。また、複数のトレンチ２１０は、第１のＦＬＲ層４に沿って、それぞれ素子領域を取り囲むようにストライプ状の４辺を有する環状構造であっても良い。上記のように、本実施形態に係るＦＲＤ２００は、第１のＦＬＲ層４内に形成された複数のトレンチを電流阻止構造体として有する。この点で、本実施形態に係るＦＲＤ２００は、第１の実施形態の変形例２に係るＦＲＤ１０２と相異する。これ以外の点は、ＦＲＤ２００は、ＦＲＤ１０２と同じ構造を有する。
本実施形態に係るＦＲＤ２００においても、ＦＲＤ１０２と同様に、電流阻止構造体により、第１のＦＬＲ層４の水平方向の電気抵抗が、第２のＦＬＲ層５よりも大きくなる。この結果、アバランシェ降伏により発生した電流が、第１のＦＬＲ層５とアノード電極９との接合部を介して集中してアノード電極に流れることが抑制されるため、ＦＲＤ２００のアバランシェ耐量が向上される。
また、第１の実施形態に係るＦＲＤ１００のように、第１のＦＬＲ層４に形成される複数のトレンチは、ストライプ状ではなくピンホール状に形成され、これが複数の格子状に配列されて電流阻止構造体として設けられていても良い。又は、第１の実施形態の変形例１に係るＦＲＤ１０１のように、第１のＦＬＲ層４に形成される複数のトレンチは、その延伸する方向が本実施形態に係るトレンチ２００とは直交するように電流阻止構造体として設けられても良い。すなわち、本実施形態に係るＦＲＤ２００のトレンチは、終端領域の内側から外側に向かうＸ方向に延伸し、Ｘ方向と直交するＹ方向に離間して配列されたストライプ状に形成されることも可能である。
（第３の実施形態）
次に、第３の実施形態に係る半導体装置３００を、図６を用いて説明する。図６は、図１におけるＡの部分を拡大して斜視図に描いたものであり、表面の絶縁膜７、アノード電極９、第１及び第２のフィールドプレート１０、１１、及び保護膜１３は省略してある。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号又は記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
本実施形態に係るＦＲＤ３００は、第１の実施形態に係るＦＲＤ１００と同様の構造であり、図１の要部断面図で説明される。本実施形態に係るＦＲＤ３００は、図１の断面図のＡ部の拡大図を図６に示したとおり、第１のＦＬＲ層４の底面に達しないｎ形の埋込層２０（第１導電形の半導体層）を第１のＦＬＲ層４の表面に有する。ｎ形の埋込層２０は、第１のＦＬＲ層４の表面に沿って素子領域を取り囲む環状構造である。ｎ形の埋込層は、第１のＦＬＲ層の表面に砒素や燐などのｎ形不純物をイオン注入により注入後、熱処理で拡散させた拡散層とすることができる。このｎ形の埋込層が、電流阻止構造体としてＦＲＤ３００に設けられる。
本実施形態に係るＦＲＤ３００においても、ＦＲＤ１００と同様に、電流阻止構造体により、第１のＦＬＲ層４の水平方向の電気抵抗が、第２のＦＬＲ層５よりも大きくなる。この結果、アバランシェ降伏により発生した電流が、第１のＦＬＲ層４とアノード電極９との接合部を介して集中してアノード電極に流れることが抑制されるため、ＦＲＤ３００のアバランシェ耐量が向上される。
また、第１の実施形態に係るＦＲＤ１００のように、第１のＦＬＲ層４の表面に選択的に形成されるｎ形埋込層２０は、第１のＦＬＲ層の底部に達しないピンホール状に形成され、これが複数の格子状に配列されて電流阻止構造体として設けられていても良い。又は、第１の実施形態の変形例１に係るＦＲＤ１０１のように、第１のＦＬＲ層４の表面に形成されるｎ形埋込層２０は、電流阻止構造体として、終端領域の内側から外側に向かうＸ方向に延伸し、Ｘ方向と直交するＹ方向に離間して配列されたストライプ状に形成されることも可能である。又は、第１の実施形態の変形例２に係るＦＲＤ１０２のように、第１のＦＬＲ層４の表面に形成されるｎ形埋込層２０は、終端領域の内側から外側に向かうＸ方向と直交するＹ方向に延伸し、Ｘ方向に離間して配列されたストライプ状に形成されることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ カソード層
２ ｎ−形半導体層
３ アノード層
４ 第１のＦＬＲ層
５ 第２のＦＬＲ層
６ チャネルストッパ層
７ 絶縁膜
８ カソード電極
９ アノード電極
１０ 第１のフィールドプレート
１１ 第２のフィールドプレート
１２ チャネルストッパ電極
１３ 保護膜
２０ ｎ形埋込層
１００、１０１、１０２、２００、３００ ＦＲＤ
１１０、１２０、１３０ 第１のＦＬＲ層の開口部
２１０ トレンチ

Claims (9)

  1. 第１の主面と、前記第１の主面とは反対側の第２の主面と、を有し、半導体素子が形成された素子領域と、前記第１の主面と平行な面内において前記素子領域の外周を取り囲むように設けられた終端領域と、を有する第１導電形の第１の半導体層と、
    前記第１の主面の側において前記半導体素子に電気的に接続された第１の電極と、
    前記第２の主面の側において前記半導体素子に電気的に接続された第２の電極と、
    前記終端領域において前記第１の半導体層の第１の主面に設けられ、前記素子領域を取り囲み前記素子領域の外周と隣接し、前記第１の電極と電気的に接続された環状構造の第２導電形の第１のＦＬＲ層と、
    前記終端領域において前記第１の半導体層の第１の主面に前記第１のＦＬＲ層と離間して前記第１のＦＬＲ層を取り囲むように設けられた第２導電形の第２のＦＬＲ層と、
    前記終端領域において前記第１のＦＬＲ層の表面と、前記第１の半導体層の第１の主面と、前記第２のＦＬＲ層の表面と、を覆う絶縁膜と、
    を備え、
    前記第１のＦＬＲ層は、前記第１の主面に平行で前記素子領域から前記終端領域の外側へ向かう第１の方向に流れる電流を抑制する電流阻止構造体を有することを特徴とする半導体装置。
  2. 前記電流阻止構造体は、前記第１の主面に垂直な方向に前記第１のＦＬＲ層を貫通する複数の開口部に満たされた前記第１の半導体層の複数の部分であることを特徴とする請求項１記載の半導体装置。
  3. 前記複数の開口部は、前記第１の方向及び前記第１の方向に直交する第２の方向に沿って格子状に配列されていることを特徴とする請求項２記載の半導体装置。
  4. 前記複数の開口部は、前記第１の方向に延伸し、前記第２の方向に離間して配列されたストライプ状の複数の開口部であることを特徴とする請求項２記載の半導体装置。
  5. 前記複数の開口部は、前記第２の方向に延伸し、前記第１の方向に離間して配列されたストライプ状の複数の開口部であることを特徴とする請求項２記載の半導体装置。
  6. 前記電流阻止構造体は、前記第１のＦＬＲ層の表面から内部に延伸する複数のストライプ状のトレンチであり、
    前記トレンチ内に前記絶縁膜が形成されていることを特徴とする請求項１記載の半導体装置。
  7. 前記電流阻止構造体は、前記第１のＦＬＲ層の表面に前記第１のＦＬＲ層の環状構造に沿って形成された環状構造の第１導電形の半導体層であることを特徴とする請求項１記載の半導体装置。
  8. 前記素子領域の前記第１の半導体層の第１の主面に形成され前記第１のＦＬＲ層と隣接し、前記第１の電極と電気的に接続された第２導電形の第２の半導体層をさらに備え、
    前記素子領域に形成された前記半導体素子は、前記第１の半導体層と前記第２の半導体層とでダイオードを構成することを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記素子領域に形成された前記半導体素子は、ＭＯＳＦＥＴ又はＩＧＢＴであることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
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