JP2018082158A - 半導体装置 - Google Patents

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Abstract

【課題】破壊耐量を向上できる半導体装置を提供する。【解決手段】半導体装置１は、ｎ型の半導体層２を含む。半導体層２の表層部には、ｐ型不純物領域１３が形成されている。半導体層２の表層部には、ｐ型不純物領域１３の周縁に沿ってｐ＋型終端領域１４が形成されている。ｐ＋型終端領域１４は、ｐ型不純物領域１３のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。半導体層２の上には、アノード電極３２が形成されている。アノード電極３２は、ｐ型不純物領域１３およびｐ＋型終端領域１４と接続された接続部３５を有している。【選択図】図２

Description

本発明は、半導体装置に関する。
特許文献１には、半導体装置が開示されている。この半導体装置は、ｎ型の半導体層を含む。半導体層の表面部には、ｐ型のコレクタ領域（不純物領域）が形成されている。半導体層の表層部には、コレクタ領域と接続されるように、ｐ型のウェル層（終端領域）が形成されている。半導体層の上には、コレクタ領域と接続されるように、エミッタ電極（表面電極）が形成されている。
特開２００３−１５８２５８号公報
特許文献１に係る半導体装置では、表面電極が不純物領域だけに接続された構造を有している。したがって、半導体装置のオンオフ動作時には、終端領域を流れる電流が不純物領域を介して表面電極に流れ込む。
そのため、終端領域を流れる電流および不純物領域を流れる電流が合流する領域において電流密度が急激に高まる可能性がある。その結果、表面電極や不純物領域の近傍の温度が急激に上昇し、半導体層が破壊に至ることが懸念される。このような問題は、半導体装置の破壊耐量の低下の一要因となっている。
本発明の一実施形態は、破壊耐量を向上できる半導体装置を提供することを一つの目的とする。
本発明の一実施形態は、第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型の不純物領域と、前記不純物領域の周縁に沿って前記半導体層の表層部に形成され、前記不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型の終端領域と、前記半導体層の上に形成され、前記不純物領域および前記終端領域と接続された接続部を有する表面電極と、を含む、半導体装置を提供する。
この半導体装置によれば、表面電極が、不純物領域に加えて、不純物領域および終端領域の境界を横切って、終端領域と接続された接続部を有している。したがって、半導体装置のオンオフ動作時において、不純物領域からの電流を表面電極に直接流し込むことができ、かつ、終端領域からの電流も表面電極に直接流し込むことができる。
これにより、終端領域を流れる電流および不純物領域を流れる電流が合流する領域において電流密度の増加の抑制および温度上昇の抑制を図ることができる。その結果、破壊耐量を向上できる半導体装置を提供できる。
本発明の一実施形態は、第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型の不純物領域と、前記不純物領域の周縁に沿って前記半導体層の表層部に形成され、前記不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型の終端領域と、前記不純物領域および前記終端領域の間の境界領域に形成され、かつ、前記不純物領域の第２導電型不純物濃度および前記終端領域の第２導電型不純物濃度の間の濃度差を緩和する第２導電型の濃度緩和領域と、前記半導体層の上に形成され、前記不純物領域と接続された表面電極と、を含む、半導体装置を提供する。
この半導体装置によれば、不純物領域および終端領域の間の境界領域に、第２導電型の濃度緩和領域が設けられている。第２導電型の濃度緩和領域は、不純物領域の第２導電型不純物濃度および終端領域の第２導電型不純物濃度の間の濃度差を緩和する。
不純物領域の第２導電型不純物濃度および終端領域の第２導電型不純物濃度の間の濃度差が大きい場合、終端領域を流れる電流の電流密度が、不純物領域を流れる電流の電流密度よりも高くなる。したがって、半導体装置のオンオフ動作時では、終端領域を流れる電流および不純物領域を流れる電流が合流する境界領域において電流密度が高まる。
そこで、不純物領域および終端領域の間の境界領域に濃度緩和領域を設けることにより、当該境界領域において、電流密度の増加の抑制および温度上昇の抑制を図ることができる。その結果、破壊耐量を向上できる半導体装置を提供できる。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２は、図１のII-II線に沿う断面図である。 図３は、図２の領域IIIの拡大図である。 図４は、図３に対応する領域の図であって、参考例に係る半導体装置を説明するための図である。 図５は、ｐ＋型終端領域に対するアノード電極の接続寸法と、リカバリー動作時の電流密度との関係を説明するためのグラフである。 図６は、ｐ＋型終端領域に対するアノード電極の接続寸法と、リカバリー動作時の逆方向電流との関係を説明するためのグラフである。 図７は、図３に対応する領域の図であって、本発明の第２実施形態に係る半導体装置を説明するための図である。 図８は、ｐ型濃度緩和領域のｐ型不純物濃度と、電流密度との関係を説明するためのグラフである。 図９は、本発明の第３実施形態に係る半導体装置を示す模式的な断面図である。 図１０は、本発明の第４実施形態に係る半導体装置を示す模式的な断面図である。 図１１は、本発明の第５実施形態に係る半導体装置を示す模式的な断面図である。 図１２は、本発明の第６実施形態に係る半導体装置の模式的な平面図である。 図１３は、図１２のXIII-XIII線に沿う断面図である。 図１４は、図１２の領域XIVの拡大図である。 図１５は、図１２の領域XVの拡大図である。 図１６は、図１２の領域XVIの拡大図である。 図１７は、図１２の領域XVIIの拡大図である。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、半導体素子としてのｐｎ接合ダイオードを備えたダイオード素子である。図１を参照して、半導体装置１は、チップ状の半導体層２を含む。半導体層２は、一方側の第１主面３と、他方側の第２主面４と、第１主面３および第２主面４を接続する側面５とを含む。
半導体層２は、第１主面３の法線方向から見た平面視（以下、単に「平面視」という。）において、四角形状に形成されている。半導体層２の１辺の長さは、５ｍｍ以上２０ｍｍ以下であってもよい。
半導体層２は、素子形成領域６、外側領域７およびスクライブ領域８を含む。素子形成領域６は、ｐｎ接合ダイオードが形成された領域である。素子形成領域６は、アクティブ領域とも称される。外側領域７は、素子形成領域６の外側の領域である。スクライブ領域８は、外側領域７の外側の領域である。
素子形成領域６は、平面視において半導体層２の各辺に平行な４辺を有する四角形状に設定されていてもよい。素子形成領域６は、半導体層２の周縁から当該半導体層２の内側に間隔を空けて設定されている。
外側領域７は、平面視において素子形成領域６を取り囲むように、無端状（たとえば四角環状）に設定されていてもよい。スクライブ領域８は、平面視において外側領域７を取り囲むように、無端状（たとえば四角環状）に設定されていてもよい。
図２は、図１のII-II線に沿う断面図である。図３は、図２の領域IIIの拡大図である。
図２を参照して、半導体層２は、ｎ−型半導体基板１０を含む単層構造を有している。ｎ−型半導体基板１０は、ＦＺ(Floating Zone)法によって形成されたシリコン製のＦＺ基板であってもよい。
半導体層２の第２主面４の表層部には、ｎ＋型高濃度領域１１が形成されている。半導体層２においてｎ＋型高濃度領域１１外のｎ−型領域は、ｎ−型ドリフト領域１２として形成されている。
半導体層２は、ｎ−型半導体基板１０の単層構造に代えて、ｎ＋型半導体基板およびｎ−型エピタキシャル層を含む積層構造を有していてもよい。ｎ＋型半導体基板は、シリコン製であってもよい。ｎ−型エピタキシャル層は、ｎ＋型半導体基板の主面からシリコンをエピタキシャル成長させることによって形成されていてもよい。
このような構造の場合、ｎ＋型半導体基板がｎ＋型高濃度領域１１に相当し、ｎ−型エピタキシャル層がｎ−型ドリフト領域１２に相当する。
素子形成領域６において、半導体層２の第１主面３の表層部には、ｐ型不純物領域１３が形成されている。ｐ型不純物領域１３は、平面視において半導体層２の各辺に平行な４辺を有する四角形状に形成されていてもよい。
ｐ型不純物領域１３は、半導体層２との間でｐｎ接合部を形成している。このｐｎ接合部により、ｐ型不純物領域１３をアノードとし、半導体層２をカソードとするｐｎ接合ダイオードＤｉが形成されている。ｐｎ接合ダイオードＤｉは、ファーストリカバリダイオードであってもよい。
外側領域７において、半導体層２の第１主面３の表層部には、ｐ＋型終端領域１４が形成されている。ｐ＋型終端領域１４は、ｐ型不純物領域１３のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ｐ＋型終端領域１４は、ｐ型不純物領域１３よりも高濃度かつ低抵抗な領域として形成されている。
ｐ＋型終端領域１４は、平面視においてｐ型不純物領域１３の周縁に沿って延びる帯状に形成されている。ｐ＋型終端領域１４は、平面視においてｐ型不純物領域１３を取り囲む無端状（たとえば四角環状）に形成されている。ｐ＋型終端領域１４の内周縁によって取り囲まれた領域により、素子形成領域６が画定されている。
ｐ＋型終端領域１４の底部は、ｐ型不純物領域１３の底部に対して半導体層２の第２主面４に近い位置に形成されている。ｐ＋型終端領域１４の底部は、ｎ＋型高濃度領域１１から半導体層２の第１主面３側に間隔を空けて形成されている。
ｐ＋型終端領域１４は、ｎ−型ドリフト領域１２の一部の領域を挟んでｎ＋型高濃度領域１１と対向している。ｐ＋型終端領域１４においてｐ型不純物領域１３側に位置する内縁領域１４ａは、ｐ型不純物領域１３にオーバラップしている。
半導体層２の厚さ方向に関して、ｐ型不純物領域１３の厚さ（深さ）は、２．０μｍ以上２．５μｍ以下であってもよい。半導体層２の厚さ方向に関して、ｐ＋型終端領域１４の厚さ（深さ）は、２．５μｍ以上１５μｍ以下であってもよい。
図３を参照して、半導体層２の第１主面３の表層部において、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５には、ｐ型濃度緩和領域１６が形成されている。図３では、ｐ型濃度緩和領域１６がドット状のハッチングによって示されている。
ｐ型濃度緩和領域１６は、少なくともｐ型不純物領域１３の接続領域１７内に形成されている。接続領域１７は、ｐ型不純物領域１３がｐ＋型終端領域１４に接続されている領域である。
ｐ型濃度緩和領域１６は、ｐ型不純物領域１３のｐ型不純物濃度およびｐ＋型終端領域１４のｐ型不純物濃度の間の濃度差を緩和している。ｐ型濃度緩和領域１６は、ｐ型不純物領域１３の接続領域１７内の領域に加えて当該接続領域１７外の領域にも形成されていてもよい。
ｐ型濃度緩和領域１６の濃度比Ｘ／Ｙは、０．２２５以上１．０以下であってもよい。ｐ型濃度緩和領域１６の濃度比Ｘ／Ｙは、０．２５以上０．５以下であることが好ましい。ｐ型濃度緩和領域１６の濃度比Ｘ／Ｙは、ｐ＋型終端領域１４のｐ型不純物濃度Ｘに対するｐ型濃度緩和領域１６のｐ型不純物濃度Ｙの濃度比である。
ｐ＋型終端領域１４のｐ型不純物濃度Ｘは、１．０×１０１７ｃｍ−３以上５．０×１０１７ｃｍ−３以下（たとえば２．０×１０１７ｃｍ−３程度）であってもよい。ｐ型濃度緩和領域１６のｐ型不純物濃度Ｙは、１×１０１６ｃｍ−３以上１．０×１０１７ｃｍ−３以下であってもよい。ｐ型濃度緩和領域１６のｐ型不純物濃度Ｙは、４．５×１０１６ｃｍ−３以上８．０×１０１６ｃｍ−３以下であることが好ましい。
ｐ型濃度緩和領域１６と同様の機能を有するｐ型不純物領域１３が形成されてもよい。つまり、ｐ＋型終端領域１４のｐ型不純物濃度Ｘに対するｐ型不純物領域１３のｐ型不純物濃度Ｚの濃度比Ｘ／Ｚは、ｐ型濃度緩和領域１６の濃度比Ｘ／Ｙと等しい範囲（Ｘ／Ｚ＝Ｘ／Ｙ）に設定されてもよい。
図２を再度参照して、外側領域７において、半導体層２の第１主面３の表層部には、ｐ＋型フィールドリミット領域群１８が形成されている。
ｐ＋型フィールドリミット領域群１８は、複数（この形態では４個）のｐ＋型フィールドリミット領域１８Ａ〜１８Ｄ（以下、単に「ｐ＋型フィールドリミット領域１８Ａ〜１８Ｄ」という。）を含む。ｐ＋型フィールドリミット領域１８Ａ〜１８Ｄは、ｐ＋型終端領域１４からスクライブ領域８に向けてこの順に間隔を空けて形成されている。
ｐ＋型フィールドリミット領域１８Ａ〜１８Ｄは、それぞれ、ｐ＋型終端領域１４およびスクライブ領域８の間の領域において、平面視においてｐ＋型終端領域１４を取り囲むように無端状（たとえば四角環状）に形成されている。ｐ＋型フィールドリミット領域１８Ａ〜１８Ｄは、ＦＬＲ（Field Limiting Ring）とも称される。
ｐ＋型フィールドリミット領域１８Ａおよびｐ＋型終端領域１４の間の距離Ｗ１は、１５μｍ程度であってもよい。互いに隣り合うｐ＋型フィールドリミット領域１８Ａ〜１８Ｄの距離Ｗ２，Ｗ３，Ｗ４は、ｐ＋型終端領域１４側からスクライブ領域８側に向けて順に広くなっている。距離Ｗ２は１７μｍ程度であり、距離Ｗ３は１９μｍ程度であり、距離Ｗ４は２３μｍ程度であってもよい。
外側領域７において、半導体層２の第１主面３の表層部には、ｎ＋型チャネルストップ領域１９が形成されている。ｎ＋型チャネルストップ領域１９は、ｐ＋型フィールドリミット領域群１８および半導体層２の周縁の間の領域に形成されている。
ｎ＋型チャネルストップ領域１９は、半導体層２のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。これにより、ｎ＋型チャネルストップ領域１９は、半導体層２よりも高濃度かつ低抵抗な領域として形成されている。
ｎ＋型チャネルストップ領域１９は、平面視においてｐ＋型フィールドリミット領域群１８を取り囲むように無端状（たとえば四角環状）に形成されている。ｎ＋型チャネルストップ領域１９は、外側領域７およびスクライブ領域８の間の境界領域を横切り、半導体層２の側面５から露出していてもよい。ｎ＋型チャネルストップ領域１９は、半導体層２の内方領域に形成されたｐｎ接合部からの空乏層の拡がりを抑制する。
図２および図３を参照して、半導体層２の第１主面３の上には、絶縁層２１が形成されている。絶縁層２１は、半導体層２側からこの順に積層された第１絶縁膜２２および第２絶縁膜２３を含む積層構造を有している。第１絶縁膜２２は、ＳｉＯ２を含んでいてもよい。第２絶縁膜２３は、ＰＳＧ（Phosphosilicate Glass）を含んでいてもよい。
絶縁層２１は、第１開口２４、複数の第２開口２５、および、第３開口２６を有している。第１開口２４は、ｐ型不純物領域１３およびｐ＋型終端領域１４を露出させている。複数の第２開口２５は、ｐ＋型フィールドリミット領域１８Ａ〜１８Ｄをそれぞれ露出させている。第３開口２６は、ｎ＋型チャネルストップ領域１９を露出させている。
第１開口２４は、平面視において半導体層２の各辺に平行な４辺を有する四角形状に形成されている。第１開口２４を区画する内壁面は、ｐ＋型終端領域１４の上に位置している。第１開口２４は、ｐ型不純物領域１３の全域に加えてｐ＋型終端領域１４の内周領域を露出させている。
複数の第２開口２５は、それぞれ、ｐ＋型フィールドリミット領域１８Ａ〜１８Ｄに沿って形成されている。各第２開口２５は、平面視において四角環状に形成されている。
各第２開口２５を区画する内壁面は、対応するｐ＋型フィールドリミット領域１８Ａ〜１８Ｄの上に位置している。複数の第２開口２５は、それぞれ、対応するｐ＋型フィールドリミット領域１８Ａ〜１８Ｄの内方領域を露出させている。
第３開口２６は、ｎ＋型チャネルストップ領域１９に沿って形成されている。第３開口２６は、平面視において四角環状に形成されている。第３開口２６を区画する内壁面は、ｎ＋型チャネルストップ領域１９の上に位置している。第３開口２６は、ｎ＋型チャネルストップ領域１９の内方領域を露出させている。
半導体層２の第１主面３の上には、電極層３１が形成されている。電極層３１は、アノード電極３２、複数のフィールドプレート３３、および、等電位ポテンシャル電極３４を含む。アノード電極３２は、表面電極の一例として形成されている。
アノード電極３２は、平面視において半導体層２の各辺に平行な４辺を有する四角形状に形成されている。アノード電極３２は、ｐ型不純物領域１３およびｐ＋型終端領域１４に電気的に接続されている。
図３を参照して、アノード電極３２は、接続部３５および引き出し部３６を含む。アノード電極３２の接続部３５は、第１開口２４内に配置され、ｐ型不純物領域１３およびｐ＋型終端領域１４に接続されている。アノード電極３２の接続部３５は、ｐ型濃度緩和領域１６にも接続されている。
アノード電極３２の接続部３５は、ｐ＋型終端領域１４の上に位置する接続端部３５ａを有している。アノード電極３２の接続部３５は、ｐ型不純物領域１３との間およびｐ＋型終端領域１４との間でオーミック接合を形成している。
アノード電極３２の引き出し部３６は、接続部３５に接続されている。アノード電極３２の引き出し部３６は、第１開口２４内からスクライブ領域８側に向けて絶縁層２１の上に連続的に引き出されている。アノード電極３２の引き出し部３６は、絶縁層２１を挟んでｐ＋型終端領域１４と対向している。
アノード電極３２の接続寸法Ｓ１は、３０μｍ以上であってもよい。アノード電極３２の接続寸法Ｓ１は、６０μｍ以上であることが好ましい。アノード電極３２の接続寸法Ｓ１は、ｐ＋型終端領域１４に対するアノード電極３２の接続部３５の接続寸法である。アノード電極３２の接続寸法Ｓ１は、ｐ＋型終端領域１４の内周縁と、アノード電極３２の接続端部３５ａ（絶縁層２１の第１開口２４の内壁面）との間の距離でもある。
図２を再度参照して、複数のフィールドプレート３３は、それぞれ、平面視においてｐ＋型フィールドリミット領域１８Ａ〜１８Ｄに沿って形成されている。各フィールドプレート３３は、平面視において四角環状に形成されている。
各フィールドプレート３３は、絶縁層２１の上から対応する第２開口２５に入り込んでいる。各フィールドプレート３３は、対応する第２開口２５内において、対応するｐ＋型フィールドリミット領域１８Ａ〜１８Ｄに接続されている。
最も外側に形成されたフィールドプレート３３は、引き出し部３７を含んでいてもよい。引き出し部３７は、第２開口２５内からスクライブ領域８側に向けて絶縁層２１の上に連続的に引き出されている。
図２を参照して、等電位ポテンシャル電極３４は、平面視においてｎ＋型チャネルストップ領域１９に沿って形成されている。等電位ポテンシャル電極３４は、平面視において四角環状に形成されている。等電位ポテンシャル電極３４は、ＥＱＲ（EQui−potential Ring：等電位ポテンシャルリング）電極とも称される。
等電位ポテンシャル電極３４は、絶縁層２１の上から第３開口２６に入り込んでいる。等電位ポテンシャル電極３４は、第３開口２６内においてｎ＋型チャネルストップ領域１９に接続されている。等電位ポテンシャル電極３４の内周縁と、最も外側に形成されたフィールドプレート３３の外周縁との絶縁距離Ｌは、３０μｍ以上６０μｍ以下であってもよい。
半導体層２の第１主面３の上には、表面保護膜４１が形成されている。表面保護膜４１は、電極層３１を被覆している。表面保護膜４１は、この形態では、素子形成領域６および外側領域７を覆い、スクライブ領域８を露出させている。表面保護膜４１は、エポキシ樹脂やポリイミド樹脂等の有機系の絶縁材料を含んでいてもよい。表面保護膜４１は、ＳｉＯ２やＳｉＮ等の無機系の絶縁材料を含んでいてもよい。
表面保護膜４１には、アノード電極３２の一部の領域をアノードパッドとして露出させるパッド開口４２が形成されている。半導体層２の第２主面４には、裏面電極としてのカソード電極４３が接続されている。カソード電極４３は、半導体層２の第２主面４を被覆しており、ｎ＋型高濃度領域１１に接続されている。
図４は、参考例に係る半導体装置４５を説明するための図である。図４は、図３に対応する領域の図でもある。図４において、図３等に示された構成と同様の構成については、同一の参照符号を付して説明を省略する。
図４を参照して、参考例に係る半導体装置４５では、ｐ型濃度緩和領域１６が形成されていない。参考例に係る半導体装置４５では、アノード電極３２の接続部３５がｐ＋型終端領域１４と接続されていない。
参考例に係る半導体装置４５において、絶縁層２１は、ｐ型不純物領域１３を被覆する被覆部４６を有している。したがって、絶縁層２１の第１開口２４の内壁面は、ｐ型不純物領域１３の上に位置している。
絶縁層２１の被覆部４６は、ｐ＋型終端領域１４の上の領域からｐ型不純物領域１３の上の領域に向けて延びている。絶縁層２１の被覆部４６は、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５を横切っている。
絶縁層２１の被覆部４６は、ＳｉＯ２によって形成されていてもよい。絶縁層２１の被覆部４６は、絶縁層２１のバーズビーク部であってもよい。バーズビーク部は、ｐ型不純物領域１３側に位置する部分の厚さが、ｐ＋型終端領域１４側に位置する部分の厚さよりも小さい構造を有していてもよい。
参考例に係る半導体装置４５では、絶縁層２１の被覆部４６の内壁面（内縁）によって、第１開口２４の内壁面（内縁）が区画されている。この被覆部４６の存在によって、アノード電極３２の接続部３５がｐ型不純物領域１３だけに接続された構造になっている。
絶縁層２１の接続寸法Ｓ２は、１０μｍ程度である。絶縁層２１の接続寸法Ｓ２とは、ｐ型不純物領域１３に対する絶縁層２１の被覆部４６の接続寸法である。絶縁層２１の接続寸法Ｓ２は、ｐ＋型終端領域１４の内周縁と、アノード電極３２の接続端部３５ａ（絶縁層２１の第１開口２４の内壁面）との間の距離でもある。
以下、参考例に係る半導体装置４５およびに係る半導体装置１について、電気的特性を調べたので、その結果について説明する。
ここでは、電気的特性の一つであるリカバリー特性（逆回復特性）をシミュレーションにより求めた。リカバリー特性とは、アノード電極３２およびカソード電極４３の間の電圧がオンからオフに切り替わった際に、アノード電極３２およびカソード電極４３の間を流れる電流の特性のことである。
図５は、ｐ＋型終端領域１４に対するアノード電極３２の接続寸法と、リカバリー動作時の電流密度の関係を説明するためのグラフである。
図５において、縦軸は電流密度［Ａ／ｃｍ２］であり、横軸は距離［μｍ］である。電流密度は、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５の近傍の電流密度である。
距離は、ｐ＋型終端領域１４の内周縁を零としたときの、ｐ＋型終端領域１４の内周縁と、アノード電極３２の接続端部３５ａ（絶縁層２１の第１開口２４の内壁面）との間の距離である。横軸の零点を基準とすると、左側の領域がアノード電極３２の接続寸法Ｓ１（図３参照）に対応し、右側の領域が絶縁層２１の接続寸法Ｓ２（図４参照）に対応する。
図５には、プロットＰ１、プロットＰ２およびプロットＰ３が示されている。
プロットＰ１は、参考例に係る半導体装置４５において、絶縁層２１の接続寸法Ｓ２が１０μｍのときの電流密度を示している。プロットＰ２は、半導体装置１において、アノード電極３２の接続寸法Ｓ１が３０μｍのときの電流密度を示している。プロットＰ３は、半導体装置１において、アノード電極３２の接続寸法Ｓ１が６０μｍのときの電流密度を示している。
プロットＰ１を参照して、参考例に係る半導体装置４５では、境界領域１５の近傍の電流密度が、８０００Ａｃｍ−２程度であった。
これに対して、プロットＰ２を参照して、半導体装置１では、アノード電極３２の接続寸法Ｓ１が３０μｍのとき、境界領域１５の近傍の電流密度が、１６００Ａｃｍ−２程度であった。さらに、プロットＰ３を参照して、半導体装置１では、アノード電極３２の接続寸法Ｓ１が６０μｍのとき、境界領域１５の近傍の電流密度が、１３００Ａｃｍ−２程度であった。
図６は、ｐ＋型終端領域１４に対するアノード電極３２の接続寸法と、リカバリー動作時の逆方向電流ＩＲの関係を説明するためのグラフである。
図６において、縦軸は電流［Ａ］であり、横軸は時間［ｎｓ／ｄｉｖ］である。縦軸において、正の領域が順方向電流ＩＦの領域であり、負の領域が逆方向電流ＩＲの領域である。
ここでは、アノード電極３２およびカソード電極４３の間に８００Ａの順方向電流ＩＦを流していた状態から、リカバリー動作に移行し半導体層２が破壊に至るときの電流波形をシミュレーションにより調べた。
図６には、第１特性ＳＰ１（破線参照）および第２特性ＳＰ２（実線参照）が示されている。第１特性ＳＰ１は、参考例に係る半導体装置４５において、絶縁層２１の接続寸法Ｓ２が１０μｍのときの電流波形を示している。第２特性ＳＰ２は、半導体装置１において、アノード電極３２の接続寸法Ｓ１が６０μｍのときの電流波形を示している。
第１特性ＳＰ１を参照して、参考例に係る半導体装置４５では、逆方向電流ＩＲのピーク値であるピーク逆方向電流ＩＲＰが、３００Ａであった。したがって、参考例に係る半導体装置４５では、ピーク逆方向電流ＩＲＰが３００Ａ以上になると破壊に至る。
これに対して、第２特性ＳＰ２を参照して、半導体装置１では、逆方向電流ＩＲのピーク値であるピーク逆方向電流ＩＲＰが、３８０Ａであった。
図５および図６を参照して、参考例に係る半導体装置４５では、電流密度が比較的大きく、かつ、ピーク逆方向電流ＩＲＰの許容範囲が比較的に狭くなることが分かった。この問題の原因について、以下のような考察が成され得る。
すなわち、図４を再度参照して、参考例に係る半導体装置４５では、アノード電極３２がｐ型不純物領域１３だけに接続された構造を有している。したがって、オンからオフに切り替わると、ｐ＋型終端領域１４を流れる正孔がｐ型不純物領域１３を介してアノード電極３２に流れ込む。
そのため、ｐ＋型終端領域１４を流れる正孔およびｐ型不純物領域１３を流れる正孔が合流する領域において電流密度が急激に高まる。ｐ＋型終端領域１４を流れる正孔およびｐ型不純物領域１３を流れる正孔は、ともに、アノード電極３２およびカソード電極４３の間を流れる逆方向電流ＩＲを形成している。
また、参考例に係る半導体装置４５では、ｐ型不純物領域１３のｐ型不純物濃度およびｐ＋型終端領域１４のｐ型不純物濃度の間に比較的大きな濃度差が存在している。ｐ＋型終端領域１４を流れる正孔の密度（電流の電流密度）は、ｐ型不純物領域１３を流れる正孔の密度（電流の電流密度）よりも高い。したがって、オンからオフに切り替わるとき、ｐ＋型終端領域１４を流れる正孔およびｐ型不純物領域１３を流れる正孔が合流する境界領域１５において電流密度が急激に高まる。
しかも、参考例に係る半導体装置４５では、半導体層２の第１主面３の上において、ｐ＋型終端領域１４を流れる正孔およびｐ型不純物領域１３を流れる正孔が合流する領域には、絶縁層２１の被覆部４６が形成されている。
合流後の正孔は、絶縁層２１の被覆部４６を迂回してアノード電極３２に至る。そのため、絶縁層２１の被覆部４６が、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５において電流密度が急激に高まる１つの原因を形成している。
参考例に係る半導体装置４５では、上述のような電流密度の増加によってアノード電極３２やｐ型不純物領域１３の近傍において急激な温度上昇が引き起こされる。その結果、半導体層２が破壊に至り易くなり、ピーク逆方向電流ＩＲＰが低下したと考えられる。
これに対して、半導体装置１では、アノード電極３２が、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５を横切っている。そして、アノード電極３２は、ｐ型不純物領域１３に接続されていると同時に、ｐ＋型終端領域１４と接続された接続部３５を有している。
したがって、半導体装置１がオンからオフに切り替わるときには、ｐ型不純物領域１３からの正孔をアノード電極３２に直接流し込むことができる。また、ｐ＋型終端領域１４からの正孔もアノード電極３２に直接流し込むことができる。これにより、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５において、電流密度の増加の抑制および温度上昇の抑制を図ることができる。
しかも、半導体装置１では、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５に、ｐ型濃度緩和領域１６が設けられている。ｐ型濃度緩和領域１６は、ｐ型不純物領域１３のｐ型不純物濃度およびｐ＋型終端領域１４のｐ型不純物濃度の間の濃度差を緩和する。これにより、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５において、電流密度の増加の更なる抑制および温度上昇の更なる抑制を図ることができる。
その結果、図５に示されるように、ｐ型不純物領域１３およびｐ＋型終端領域１４の境界領域１５の電流密度を低下させることができる。よって、図６に示されるように、ピーク逆方向電流ＩＲＰの許容範囲の増加によって破壊耐量を向上できる半導体装置１を提供できる。
図７は、図３に対応する領域の図であって、本発明の第２実施形態に係る半導体装置５１を説明するための図である。図７において、図３等に示された構成と同様の構成については、同一の参照符号を付して説明を省略する。
図７を参照して、半導体装置５１では、アノード電極３２の接続部３５が、ｐ＋型終端領域１４と接続されていない。半導体装置５１では、アノード電極３２の接続部３５が、ｐ型不純物領域１３の上に位置する接続端部３５ａを有している。
半導体装置５１では、絶縁層２１は、ｐ型不純物領域１３を被覆する被覆部５２を有している。図７では、ｐ型不純物領域１３がドット状のハッチングによって示されている。絶縁層２１の第１開口２４の内壁面は、ｐ型不純物領域１３の上に形成されている。
絶縁層２１の被覆部５２は、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５を横切っている。絶縁層２１の被覆部５２は、ｐ＋型終端領域１４の上の領域からｐ型不純物領域１３の上の領域に向けて延びている。
絶縁層２１の被覆部５２は、第１絶縁膜２２を含む。絶縁層２１の被覆部５２は、第１絶縁膜２２の厚さおよび第２絶縁膜２３の厚さの合計値よりも小さい厚さを有する薄膜部として形成されている。絶縁層２１の被覆部５２は、第１絶縁膜２２に加えて第２絶縁膜２３を含んでいてもよい。絶縁層２１は、一様な厚さで形成されていてもよい。
半導体装置５１では、絶縁層２１の被覆部５２の内壁面（内縁）によって、第１開口２４の内壁面（内縁）が区画されている。ｐ型不純物領域１３に対する絶縁層２１の被覆部５２の接続寸法Ｓ３は、１０μｍ程度であってもよい。
ｐ型不純物領域１３に対する絶縁層２１の被覆部５２の接続寸法Ｓ３は、ｐ＋型終端領域１４の内周縁と、アノード電極３２の接続端部３５ａ（絶縁層２１の第１開口２４の内壁面）との間の距離でもある。
ｐ型濃度緩和領域１６は、ｐ型不純物領域１３の接続領域１７内に加えて、ｐ型不純物領域１３内にも形成されている。ｐ型濃度緩和領域１６は、被覆部５２から露出するｐ型不純物領域１３内にも形成されていることが好ましい。つまり、ｐ型濃度緩和領域１６は、被覆部５２の内壁面（内縁）によって取り囲まれた領域内にも形成されていることが好ましい。
このような構造により、絶縁層２１の被覆部５２の存在する場合でも、アノード電極３２の接続部３５が、ｐ型不純物領域１３およびｐ型濃度緩和領域１６に接続された構造となる。
これにより、ｐ＋型終端領域１４（ｐ型濃度緩和領域１６）を流れる電流と、ｐ型不純物領域１３を流れる電流とが合流する領域を、被覆部５２の内壁面（内縁）から遠ざけることができる。したがって、被覆部５２の内壁面（内縁）の近傍で電流密度が高まるのを抑制できる。
この形態では、ｐ型濃度緩和領域１６と同様の機能を有するｐ型不純物領域１３が形成されている。つまり、ｐ＋型終端領域１４のｐ型不純物濃度Ｘに対するｐ型不純物領域１３のｐ型不純物濃度Ｚの濃度比Ｘ／Ｚは、ｐ＋型終端領域１４のｐ型不純物濃度Ｘに対するｐ型濃度緩和領域１６のｐ型不純物濃度Ｙの濃度比Ｘ／Ｙと等しい値に設定されている（Ｘ／Ｚ＝Ｘ／Ｙ）。
この場合、アノード電極３２の接続部３５は、その全域において、ｐ型濃度緩和領域１６に接続されていると見なすことができる。ｐ＋型終端領域１４のｐ型不純物濃度Ｘ、ｐ型濃度緩和領域１６のｐ型不純物濃度Ｙおよびｐ型不純物領域１３のｐ型不純物濃度Ｚは、第１実施形態において述べた通りであるので、具体的な説明は省略する。
図８は、ｐ型濃度緩和領域１６のｐ型不純物濃度と、電流密度との関係を説明するためのグラフである。
図８において、縦軸は電流密度［ｃｍ−３］であり、横軸はｐ型濃度緩和領域１６のｐ型不純物濃度［ｃｍ−３］である。縦軸は、より具体的には、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５の近傍の電流密度である。
図８を参照して、ｐ型濃度緩和領域１６のｐ型不純物濃度を増加させると、境界領域１５の近傍の電流密度が低下した。一方、ｐ型濃度緩和領域１６のｐ型不純物濃度を低下させると、境界領域１５の近傍の電流密度が増加した。
このことから、絶縁層２１が被覆部５２を有している場合であっても、ｐ型濃度緩和領域１６のｐ型不純物濃度を増加させることによって、境界領域１５の近傍の電流密度の低下を図ることができることが分かった。
以上、半導体装置５１では、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５に、ｐ型濃度緩和領域１６が設けられている。ｐ型濃度緩和領域１６は、ｐ型不純物領域１３の接続領域１７内に加えて、絶縁層２１の被覆部５２の内壁面（内縁）によって取り囲まれた領域内にも形成されている。
この形態では、ｐ型不純物領域１３そのものが、ｐ型濃度緩和領域１６として形成されている。ｐ型濃度緩和領域１６は、ｐ型不純物領域１３のｐ型不純物濃度およびｐ＋型終端領域１４のｐ型不純物濃度の間の濃度差を緩和する。これにより、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５の電流密度を低下させることができる（図８も併せて参照）。
その結果、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５の近傍において温度上昇の抑制を図ることができる。よって、ピーク逆方向電流ＩＲＰの許容範囲を増加させることができ、かつ、破壊耐量を向上できる半導体装置５１を提供できる。
図９は、本発明の第３実施形態に係る半導体装置５５を示す模式的な断面図である。図９において、第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
半導体装置５５は、ｐｎ接合ダイオードＤｉに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が素子形成領域６に形成された構造を有するスイッチング素子である。
半導体装置５５において、半導体層２の第２主面４の表層部には、ｎ＋型高濃度領域１１に代えて、ｐ＋型コレクタ領域５６が形成されている。半導体層２においてｐ＋型コレクタ領域５６外のｎ−型領域は、ｎ−型ドリフト領域１２として形成されている。
素子形成領域６において、半導体層２の第１主面３の表層部には、ｐ型不純物領域１３が、ＩＧＢＴのｐ型チャネル領域として形成されている。ｐ型不純物領域１３の表面部には、ｎ＋型エミッタ領域５７およびｐ＋型コンタクト領域５８が形成されている。ｐ＋型コンタクト領域５８は、ｎ＋型エミッタ領域５７を貫通しており、ｐ型不純物領域１３に接続されている。
素子形成領域６において、ｐ型不純物領域１３の表面部には、さらに、トレンチゲート構造５９が形成されている。トレンチゲート構造５９は、半導体層２の第１主面３の表層部を掘り下げて形成されたゲートトレンチ６０を含み、当該ゲートトレンチ６０にゲート絶縁膜６１を挟んでゲート電極６２が埋め込まれた構造を有している。
ゲート電極６２は、ゲート絶縁膜６１を挟んでｐ型不純物領域１３と対向している。より具体的には、ゲート電極６２は、ゲート絶縁膜６１を挟んでｎ＋型エミッタ領域５７、ｐ型不純物領域１３およびｎ−型ドリフト領域１２と対向している。ゲートトレンチ６０の内壁面は、半導体層２の第１主面３の一部を形成している。
半導体層２の第１主面３の上には、絶縁層２１が形成されている。絶縁層２１は、第１絶縁膜２２および第２絶縁膜２３を含む積層構造を有していてもよい。絶縁層２１は、第１絶縁膜２２からなる単層構造を有していてもよい。絶縁層２１は、第１開口２４、第２開口２５および第３開口２６に加えて、ｎ＋型エミッタ領域５７およびｐ＋型コンタクト領域５８を露出させる第３開口６３を有している。
半導体層２の第１主面３の上には、アノード電極３２に代えて、表面電極の一例としてのエミッタ電極６４が形成されている。エミッタ電極６４は、絶縁層２１の上から第３開口６３に入り込んでいる。エミッタ電極６４は、第３開口６３内においてｎ＋型エミッタ領域５７およびｐ＋型コンタクト領域５８と電気的に接続されている。
半導体層２の第２主面４側には、カソード電極４３に代えて、裏面電極としてのコレクタ電極６５が形成されている。コレクタ電極６５は、半導体層２の第２主面４を被覆しており、ｐ＋型コレクタ領域５６と接続されている。
以上、半導体装置５５のように、ｐｎ接合ダイオードＤｉに代えて、ＩＧＢＴを備えた構造によっても、第１実施形態において述べた作用効果と同様の作用効果を奏することができる。むろん、半導体装置５５に対して、第２実施形態に係る半導体装置５１の構造を適用してもよい。
図１０は、本発明の第４実施形態に係る半導体装置６６を示す模式的な断面図である。図１０において、第１実施形態および第３実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
半導体装置６６は、第３実施形態に係るＩＧＢＴに代えて、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が素子形成領域６に形成された構造を有するスイッチング素子である。
半導体層２の第２主面４の表層部には、ｐ＋型コレクタ領域５６に代えて、ｎ＋型ドレイン領域６７が形成されている。ｎ＋型エミッタ領域５７がｎ＋型ソース領域６８に相当し、エミッタ電極６４がソース電極６９に相当し、コレクタ電極６５がドレイン電極７０に相当する構造となる。
以上、半導体装置６６のように、ＩＧＢＴに代えて、ＭＩＳＦＥＴを備えた構造によっても、第１実施形態において述べた作用効果と同様の作用効果を奏することができる。むろん、半導体装置６６に対して、第２実施形態に係る半導体装置５１の構造を適用してもよい。
図１１は、本発明の第５実施形態に係る半導体装置７１を示す模式的な断面図である。図１１において、第３実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
半導体装置７１は、素子形成領域６において、トレンチゲート型のＩＧＢＴに代えて、プレーナゲート型のＩＧＢＴを含む。素子形成領域６において、半導体層２の第１主面３の表層部には、ＩＧＢＴのｐ型チャネル領域としてのｐ型不純物領域１３が間隔を空けて複数形成されている。
素子形成領域６は、ｐ＋型終端領域１４（外側領域７）により取り囲まれた領域によって定義されている。ｐ型不純物領域１３の表層部には、当該ｐ型不純物領域１３の周縁から内側に間隔を空けてｎ＋型エミッタ領域５７およびｐ＋型コンタクト領域５８が形成されている。
素子形成領域６において、半導体層２の第１主面３上には、プレーナゲート構造７２が形成されている。プレーナゲート構造７２は、ゲート絶縁膜６１を挟んでｐ型不純物領域１３と対向するゲート電極６２を含む。
ゲート電極６２は、より具体的には、ゲート絶縁膜６１を挟んでｎ＋型エミッタ領域５７、ｐ型不純物領域１３およびｎ−型ドリフト領域１２と対向している。プレーナゲート構造７２は、絶縁層２１によって被覆されている。
絶縁層２１は、第１絶縁膜２２および第２絶縁膜２３を含む積層構造を有していてもよい。絶縁層２１は、第１絶縁膜２２からなる単層構造を有していてもよい。絶縁層２１は、第１開口２４、第２開口２５および第３開口２６に加えて、ｎ＋型エミッタ領域５７およびｐ＋型コンタクト領域５８を露出させる第３開口６３を有している。
半導体層２の第１主面３の上には、エミッタ電極６４が形成されている。エミッタ電極６４は、絶縁層２１の上から第３開口６３に入り込み、当該第３開口６３内においてｎ＋型エミッタ領域５７およびｐ＋型コンタクト領域５８と電気的に接続されている。半導体層２の第２主面４側には、コレクタ電極６５が形成されている。
以上、半導体装置７１のように、プレーナゲート型のＩＧＢＴを備えた構造によっても、第１実施形態において述べた作用効果と同様の作用効果を奏することができる。むろん、半導体装置６６に対して、第２実施形態に係る半導体装置５１の構造を適用してもよい。
また、第４実施形態のように、ｐ＋型コレクタ領域５６に代えて、ｎ＋型ドレイン領域６７を形成することによって、プレーナゲート型のＭＩＳＦＥＴを備えた半導体装置を採用してもよい。このような構造でも、第１実施形態において述べた作用効果と同様の作用効果を奏することができる。
図１２は、本発明の第６実施形態に係る半導体装置１０１の模式的な平面図である。図１３は、図１２のXIII-XIII線に沿う断面図である。図１４は、図１２の領域XIVの拡大図である。図１５は、図１２の領域XVの拡大図である。図１６は、図１２の領域XVIの拡大図である。図１７は、図１２の領域XVIIの拡大図である。
以下では、半導体装置１に対応する構造については、必要な場合を除き、同一の参照符号を付して説明を省略する。
半導体装置１０１は、ｐｎ接合ダイオードＤｉを備えたダイオード素子である。図１２を参照して、半導体装置１０１は、チップ状の半導体層２を含む。半導体層２は、素子形成領域６および外側領域７を含む。半導体層２は、この形態では、スクライブ領域８を含まない。半導体層２は、スクライブ領域８を含んでいてもよい。
図１３および図１４を参照して、素子形成領域６において、半導体層２の第１主面３の表層部には、ｐ型不純物領域１３が形成されている。ｐ型不純物領域１３は、表層部のｐ型不純物濃度が、底部のｐ型不純物濃度よりも高い濃度プロファイルを有している。図１４では、ｐ型不純物領域１３において、ｐ型不純物濃度が高い部分を「ｐ」で表し、ｐ型不純物濃度が低い部分を「ｐ−」で表している。
ｐ型不純物領域１３および半導体層２との間のｐｎ接合部により、ｐ型不純物領域１３をアノードとし、半導体層２をカソードとするｐｎ接合ダイオードＤｉが形成されている。ｐｎ接合ダイオードＤｉは、ファーストリカバリダイオードであってもよい。
図１３および図１４を参照して、外側領域７において、半導体層２の第１主面３の表層部には、ｐ＋型終端領域１４が形成されている。ｐ＋型終端領域１４は、表層部のｐ型不純物濃度が、底部のｐ型不純物濃度よりも高い濃度プロファイルを有している。図１４では、ｐ＋型終端領域１４において、ｐ型不純物濃度が高い部分を「ｐ＋」で表し、ｐ型不純物濃度が低い部分を「ｐ」で表している。
ｐ＋型終端領域１４の深さは、５μｍ以上１５μｍ以下（たとえば８μｍ程度）であってもよい。ｐ＋型終端領域１４の幅は、５０μｍ以上８０μｍ以下（たとえば６５μｍ程度）であってもよい。半導体層２の任意の側面５に直交する方向に沿う幅によって、ｐ＋型終端領域１４の幅が定義されてもよい。
図１３および図１４を参照して、半導体層２の第１主面３の表層部において、ｐ型不純物領域１３およびｐ＋型終端領域１４の間の境界領域１５には、ｐ型濃度緩和領域１６が形成されている。ｐ型濃度緩和領域１６の構造は、半導体装置１に係るｐ型濃度緩和領域１６の構造と同様であるので、具体的な説明は省略する。
図１３、図１５および図１６を参照して、外側領域７において、半導体層２の第１主面３の表層部には、ｐ＋型フィールドリミット領域群１８が形成されている。
ｐ＋型フィールドリミット領域群１８は、複数（この形態では１０個）のｐ＋型フィールドリミット領域１８Ａ，１８Ｂ，１８Ｃ，１８Ｄ，１８Ｅ、１８Ｆ，１８Ｇ，１８Ｈ，１８Ｉ，１８Ｊ（以下、単に「ｐ＋型フィールドリミット領域１８Ａ〜１８Ｊ」という。）を含む。ｐ＋型フィールドリミット領域１８Ａ〜１８Ｊは、ｐ＋型終端領域１４に対してｐ型不純物領域１３とは反対側の方向に向けてこの順に間隔を空けて形成されている。
ｐ＋型フィールドリミット領域１８Ａ〜１８Ｊは、それぞれ、平面視においてｐ＋型終端領域１４を取り囲むように無端状（たとえば四角環状）に形成されている。ｐ＋型フィールドリミット領域１８Ａ〜１８Ｊは、ＦＬＲ（Field Limiting Ring）とも称される。
ｐ＋型フィールドリミット領域１８Ａ〜１８Ｊは、それぞれ、表層部のｐ型不純物濃度が、底部のｐ型不純物濃度よりも高い濃度プロファイルを有している。図１４や図１６等では、ｐ＋型フィールドリミット領域１８Ａ〜１８Ｊにおいて、ｐ型不純物濃度が高い部分を「ｐ＋」で表し、ｐ型不純物濃度が低い部分を「ｐ」で表している。
ｐ＋型フィールドリミット領域１８Ａ〜１８Ｊの深さは、それぞれ、５μｍ以上１５μｍ以下（たとえば８μｍ程度）であってもよい。ｐ＋型フィールドリミット領域１８Ａ〜１８Ｊの幅は、それぞれ、１０μｍ以上４０μｍ以下（たとえば２５μｍ程度）であってもよい。
フィールドリミット領域１８Ａおよびｐ＋型終端領域１４の間の距離Ｗ１は、１４μｍ以上１６μｍ以下（たとえば１５μｍ程度）であってもよい。距離Ｗ１は、この形態では、フィールドリミット領域１８Ａの高濃度領域およびｐ＋型終端領域１４の高濃度領域の間の距離を基準に測定されている。
互いに隣り合うｐ＋型フィールドリミット領域１８Ｂ〜１８Ｊの間の距離Ｗ２〜Ｗ１０は、ｐ型不純物領域１３とは反対側の方向に向けて順に広くなっている。距離Ｗ２〜Ｗ１０は、この形態では、ｐ＋型フィールドリミット領域１８Ｂ〜１８Ｊの高濃度領域の間の距離を基準に測定されている。
距離Ｗ２は、１５μｍ以上１７μｍ以下（たとえば１６μｍ程度）であってもよい。距離Ｗ３は、１７μｍ以上１９μｍ以下（たとえば１８μｍ程度）であってもよい。距離Ｗ４は、１８μｍ以上２０μｍ以下（たとえば１９μｍ程度）であってもよい。
距離Ｗ５は、２０μｍ以上２２μｍ以下（たとえば２１μｍ程度）であってもよい。距離Ｗ６は、２２μｍ以上２４μｍ以下（たとえば２３μｍ程度）であってもよい。距離Ｗ７は、２５μｍ以上２７μｍ以下（たとえば２６μｍ程度）であってもよい。
距離Ｗ８は、２８μｍ以上３０μｍ以下（たとえば２９μｍ程度）であってもよい。距離Ｗ９は、３３μｍ以上３５μｍ以下（たとえば３４μｍ程度）であってもよい。距離Ｗ１０は、３９μｍ以上４１μｍ以下（たとえば４０μｍ程度）であってもよい。
図１３および図１７を参照して、外側領域７において、半導体層２の第１主面３の表層部には、ｎ＋型チャネルストップ領域１９が形成されている。ｎ＋型チャネルストップ領域１９は、表層部のｎ型不純物濃度が、底部のｎ型不純物濃度よりも高い濃度プロファイルを有している。図１７では、ｎ＋型チャネルストップ領域１９において、ｎ型不純物濃度が高い部分を「ｎ＋」で表し、ｎ型不純物濃度が低い部分を「ｎ」で表している。
ｎ＋型チャネルストップ領域１９は、半導体層２の側面５から露出している。ｎ＋型チャネルストップ領域１９の幅は、８０μｍ以上１１０μｍ以下（たとえば９５μｍ程度）であってもよい。半導体層２の任意の側面５に直交する方向に沿う幅によって、ｎ＋型チャネルストップ領域１９の幅が定義されてもよい。
図１３〜図１７を参照して、半導体層２の第１主面３の上には、絶縁層２１が形成されている。
絶縁層２１は、半導体層２側からこの順に積層された第１絶縁膜２２および第２絶縁膜２３を含む積層構造を有している。第１絶縁膜２２は、ＳｉＯ２を含んでいてもよい。第２絶縁膜２３は、ＰＳＧ（Phosphosilicate Glass）を含んでいてもよい。
第１絶縁膜２２の厚さは、０．５μｍ以上５μｍ以下（たとえば１．５μｍ程度）であってもよい。第２絶縁膜２３の厚さは、０．５μｍ以上５μｍ以下（たとえば１．５μｍ程度）であってもよい。
絶縁層２１は、第１開口２４、複数（この形態では１０個）の第２開口２５、および、第３開口２６を有している。第１開口２４は、ｐ型不純物領域１３およびｐ＋型終端領域１４を露出させている。複数の第２開口２５は、ｐ＋型フィールドリミット領域１８Ｂ〜１８Ｊをそれぞれ露出させている。第３開口２６は、ｎ＋型チャネルストップ領域１９を露出させている。
図１４を参照して、第１開口２４は、平面視において半導体層２の各辺に平行な４辺を有する四角形状に形成されている。第１開口２４を区画する内壁面は、ｐ＋型終端領域１４の上に位置している。第１開口２４は、ｐ型不純物領域１３の全域に加えてｐ＋型終端領域１４の内周領域を露出させている。
第１開口２４は、より具体的には、第１絶縁膜２２の内壁によって区画された第１開口部１０２、および、第２絶縁膜２３の内壁によって区画され、第１開口部１０２に連通する第２開口部１０３を含む。
第１開口２４の第１開口部１０２の内壁面は、ｐ＋型終端領域１４の上に位置している。第１開口２４の第２開口部１０３の内壁面は、第１絶縁膜２２の上に位置している。第１開口２４の第２開口部１０３は、第１開口部１０２の平面面積よりも大きい平面面積を有している。
これにより、第１開口２４内において、第１開口部１０２および第２開口部１０３の間には、第１開口部１０２の内壁面および第２開口部１０３の内壁面を接続する段部１０４が形成されている。
図１５および図１６を参照して、複数の第２開口２５は、それぞれ、ｐ＋型フィールドリミット領域１８Ａ〜１８Ｊに沿って形成されている。各第２開口２５は、平面視において四角環状に形成されている。
各第２開口２５を区画する内壁面は、対応するｐ＋型フィールドリミット領域１８Ａ〜１８Ｊの上に位置している。各第２開口２５は、対応するｐ＋型フィールドリミット領域１８Ａ〜１８Ｊの内方領域を露出させている。
各第２開口２５は、より具体的には、第１絶縁膜２２の内壁によって区画された第１開口部１０５、および、第２絶縁膜２３の内壁によって区画され、第１開口部１０５に連通する第２開口部１０６を含む。
各第２開口２５の第１開口部１０５の内壁面は、対応するｐ＋型フィールドリミット領域１８Ａ〜１８Ｊの上に位置している。各第２開口２５の第２開口部１０６の内壁面は、第１絶縁膜２２の上に位置している。各第２開口２５の第２開口部１０６は、第１開口部１０５の平面面積よりも大きい平面面積を有している。
これにより、各第２開口２５内において、第１開口部１０５および第２開口部１０６の間には、第１開口部１０５の内壁面および第２開口部１０６の内壁面を接続する段部１０７が形成されている。
各第２開口２５の第１開口部１０５の開口幅は、３．０μｍ以上６．０μｍ以下（たとえば４．５μｍ程度）であってもよい。各第２開口２５の第２開口部１０６の開口幅は、１０．０μｍ以上１２．０μｍ以下（たとえば１１．０μｍ程度）であってもよい。
図１７を参照して、第３開口２６は、ｎ＋型チャネルストップ領域１９に沿って形成されている。第３開口２６は、平面視において四角環状に形成されている。
第３開口２６を区画する内壁面は、ｎ＋型チャネルストップ領域１９の上に位置している。第３開口２６は、ｎ＋型チャネルストップ領域１９の内方領域を露出させている。
第３開口２６は、より具体的には、第１絶縁膜２２の内壁によって区画された第１開口部１０８、および、第２絶縁膜２３の内壁によって区画され、第１開口部１０８に連通する第２開口部１０９を含む。
第３開口２６の第１開口部１０８の内壁面は、ｎ＋型チャネルストップ領域１９の上に位置している。第３開口２６の第２開口部１０９は、第１開口部１０８の平面面積よりも大きい平面面積を有している。
第３開口２６の第２開口部１０９は、この形態では、半導体層２の側面５に連通している。第３開口２６の第２開口部１０９の内壁面は、第１絶縁膜２２の上に位置している。
これにより、第１開口２４内において、第１開口部１０８および第２開口部１０３の間には、第１開口部１０８の内壁面および第２開口部１０９の内壁面を接続する段部１１０が形成されている。
第３開口２６の第１開口部１０８の開口幅は、３．０μｍ以上７．０μｍ以下（たとえば５．０μｍ程度）であってもよい。第３開口２６の第２開口部１０９の開口幅は、６０μｍ以上１００μｍ以下（たとえば８０μｍ程度）であってもよい。第２開口部１０９の開口幅は、この形態では、半導体層２の側面５から第２開口部１０９の内壁面までの距離でもある。
図１２〜図１７を参照して、半導体層２の第１主面３の上には、電極層３１が形成されている。図１２では、電極層３１が、ハッチングによってそれぞれ示されている。
電極層３１は、アルミニウム、銅、アルミニウムを含む合金、または、銅を含む合金の内の少なくとも１種を含んでいてもよい。電極層３１は、アルミニウムを含む合金としてのＡｌＳｉ合金（アルミニウムシリコン合金）を含んでいてもよい。電極層３１の厚さは、５μｍ以上１５μｍ以下（たとえば８μｍ程度）であってもよい。
電極層３１は、アノード電極３２、複数（この形態では１０本）のフィールドプレート３３、および、等電位ポテンシャル電極３４を含む。アノード電極３２は、平面視において半導体層２の各辺に平行な４辺を有する四角形状に形成されている。アノード電極３２は、ｐ型不純物領域１３およびｐ＋型終端領域１４に電気的に接続されている。
アノード電極３２の周縁には、その上面から半導体層２側に向かった窪んだ切欠部１１１が形成されている。この切欠部１１１によって、アノード電極３２は、断面視においてテーパ形状に形成されている。切欠部１１１の幅は、１μｍ以上１０μｍ以下（たとえば５μｍ程度）であってもよい。
図１４を参照して、アノード電極３２は、半導体装置１と同様に、接続部３５および引き出し部３６を含む。アノード電極３２の引き出し部３６は、第１開口２４内からｐ型不純物領域１３とは反対側に向けて絶縁層２１の上に連続的に引き出されている。
アノード電極３２の引き出し部３６は、第１開口２４の第１開口部１０２の内壁面および第２開口部１０３の内壁面に沿って形成されている。アノード電極３２の引き出し部３６の幅は、５０μｍ以上８０μｍ以下（たとえば６５μｍ程度）であってもよい。
図１５を参照して、複数のフィールドプレート３３は、それぞれ、平面視においてｐ＋型フィールドリミット領域１８Ａ〜１８Ｊに沿って形成されている。各フィールドプレート３３は、平面視において四角環状に形成されている。
各フィールドプレート３３は、絶縁層２１の上から対応する第２開口２５に入り込んでいる。各フィールドプレート３３は、対応する第２開口２５内において、対応するｐ＋型フィールドリミット領域１８Ａ〜１８Ｊに接続されている。
ｐ＋型フィールドリミット領域１８Ａ〜１８Ｉに沿って形成された複数のフィールドプレート３３の幅は、それぞれ、１０μｍ以上３０μｍ以下（たとえば２０μｍ程度）であってもよい。
図１５および図１６を参照して、ｐ＋型フィールドリミット領域１８Ｊに沿って形成されたフィールドプレート３３は、引き出し部３７を含み、他のフィールドプレート３３よりも幅広に形成されている。引き出し部３７は、第２開口２５内からｐ型不純物領域１３とは反対側の方向に向けて絶縁層２１の上に連続的に引き出されている。
引き出し部３７を含むフィールドプレート３３のトータル幅は、２０μｍ以上６０μｍ以下（たとえば４０μｍ程度）であってもよい。引き出し部３７の幅は、１０μｍ以上３０μｍ以下（たとえば２０μｍ程度）であってもよい。
各フィールドプレート３３の内周縁および外周縁には、その上面から半導体層２側に向かった窪んだ切欠部１１２が形成されている。この切欠部１１２によって、各フィールドプレート３３は、断面視においてテーパ形状に形成されている。切欠部１１２の幅は、１μｍ以上１０μｍ以下（たとえば５μｍ程度）であってもよい。
図１７を参照して、等電位ポテンシャル電極３４は、平面視においてｎ＋型チャネルストップ領域１９に沿って形成されている。等電位ポテンシャル電極３４は、平面視において四角環状に形成されている。等電位ポテンシャル電極３４は、ＥＱＲ（EQui−potential Ring：等電位ポテンシャルリング）電極とも称される。
等電位ポテンシャル電極３４は、絶縁層２１の上から第３開口２６に入り込んでいる。等電位ポテンシャル電極３４は、第３開口２６の第１開口部１０８の内壁面および第２開口部１０９の内壁面に接している。等電位ポテンシャル電極３４は、第３開口２６内においてｎ＋型チャネルストップ領域１９に接続されている。
等電位ポテンシャル電極３４の外周縁は、半導体層２の側面５からｐ型不純物領域１３側に間隔を空けて形成されている。電位ポテンシャル電極３４の内周縁および外周縁には、その上面から半導体層２側に向かった窪んだ切欠部１１３が形成されている。この切欠部１１３によって、等電位ポテンシャル電極３４は、断面視においてテーパ形状に形成されている。
等電位ポテンシャル電極３４の幅は、６０μｍ以上１００μｍ以下（たとえば８０μｍ程度）であってもよい。切欠部１１３の幅は、１μｍ以上１０μｍ以下（たとえば５μｍ程度）であってもよい。等電位ポテンシャル電極３４の外周縁および半導体層２の側面５の間の距離は、１５μｍ以上４０μｍ以下（たとえば２５μｍ程度）であってもよい。
絶縁層２１の上には、電極層３１の表面に沿って表面保護膜４１が形成されている。表面保護膜４１は、この形態では、素子形成領域６および外側領域７を被覆している。表面保護膜４１は、半導体層２の側面５に対して面一に形成された側面１１４を有している。半導体層２の側面５および表面保護膜４１の側面１１４は、それぞれ、研削面によって形成されている。
表面保護膜４１には、アノード電極３２の一部の領域をアノードパッドとして露出させるパッド開口４２が形成されている。半導体層２の第２主面４には、裏面電極としてのカソード電極４３が接続されている。カソード電極４３は、半導体層２の第２主面４を被覆しており、ｎ＋型高濃度領域１１に接続されている。
以上、半導体装置１０１によっても、半導体装置１について述べた効果と同様の効果を奏することができる。
第２〜第５実施形態から選択される１つの実施形態に係る構造が、半導体装置１０１に適用されてもよい。また、第２〜第５実施形態から選択される複数の実施形態に係る構造を組み合わせた構造が、半導体装置１０１に適用されてもよい。
本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
前述の各実施形態において、絶縁層２１は、次のような方法によって形成されてもよい。まず、たとえばＣＶＤ法によって絶縁材料が半導体層２の第１主面３の上に堆積される。これにより、絶縁層２１のベースとなる絶縁層が形成される。次に、たとえばフォトリソグラフィおよびエッチングによって絶縁層の不要な部分が選択的に除去される。これにより、第１開口２４、第２開口２５および第３開口２６を有する絶縁層２１が形成される。
前述の各実施形態において、第１絶縁膜２２は、ＳｉＯ２に代えてまたはこれに加えてＳｉＮを含んでいてもよい。第２絶縁膜２３は、ＰＳＧに代えてまたはこれに加えてＳｉＮを含んでいてもよい。
前述の各実施形態において、絶縁層２１は、第１絶縁膜２２または第２絶縁膜２３のいずれか一方だけを含む単層構造を有していてもよい。絶縁層２１が単層構造を有している場合、絶縁層２１は、半導体層２の第１主面３を選択的に酸化させることによって形成したＬＯＣＯＳ（Local Oxidation of Silicon）膜であってもよい。
前述の各実施形態において、絶縁層２１は、トレンチアイソレーション構造を有していてもよい。トレンチアイソレーション構造は、半導体層２の第１主面３の表層部を掘り下げて形成されたトレンチに絶縁体が埋設された構造を有していてもよい。
トレンチに埋設される絶縁体は、第１絶縁膜２２および／または第２絶縁膜２３であってもよい。トレンチアイソレーション構造は、トレンチの深さに応じて、ＳＴＩ（Shallow Trench Isolation）構造やＤＴＩ（Deep Trench Isolation）構造等と称されてもよい。
前述の第２実施形態において、絶縁層２１の被覆部５２は、絶縁層２１のバーズビーク部であってもよい。バーズビーク部は、ｐ型不純物領域１３側に位置する部分の厚さが、ｐ＋型終端領域１４側に位置する部分の厚さよりも小さい構造を有していてもよい。絶縁層２１がバーズビーク部を有する場合には、絶縁層２１は単一の絶縁材料からなる単層構造を有していてもよい。
前述の各実施形態において、ｐ＋型フィールドリミット領域群１８が形成されていることが好ましいが、ｐ＋型フィールドリミット領域群１８に代えて、単一のｐ＋型フィールドリミット領域が形成された構造が採用されてもよい。
前述の各実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体層
１３ ｐ型不純物領域
１４ ｐ＋型終端領域
１５ 境界領域
１６ ｐ型濃度緩和領域
１７ ｐ型不純物領域の接続領域
２１ 絶縁層
２４ 第１開口
３２ アノード電極（表面電極）
３５ アノード電極の接続部
３５ａ 接続部の接続端部
３６ アノード電極の引き出し部
５１ 半導体装置
５５ 半導体装置
５６ ｐ＋型コレクタ領域
５７ ｎ＋型エミッタ領域
６１ ゲート絶縁膜
６２ ゲート電極
６４ エミッタ電極（表面電極）
６６ 半導体装置
６７ ｎ＋型ドレイン領域
６８ ｎ＋型ソース領域
６９ ソース電極（表面電極）
７１ 半導体装置
１０１ 半導体装置
Ｓ１ 接続寸法

Claims (24)

  1. 第１導電型の半導体層と、
    前記半導体層の表層部に形成された第２導電型の不純物領域と、
    前記不純物領域の周縁に沿って前記半導体層の表層部に形成され、前記不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型の終端領域と、
    前記半導体層の上に形成され、前記不純物領域および前記終端領域と接続された接続部を有する表面電極と、を含む、半導体装置。
  2. 前記表面電極の前記接続部は、前記終端領域の上に位置する接続端部を有している、請求項１に記載の半導体装置。
  3. 前記不純物領域および前記終端領域の間の境界領域に形成され、かつ、前記不純物領域の第２導電型不純物濃度および前記終端領域の第２導電型不純物濃度の間の濃度差を緩和する第２導電型の濃度緩和領域をさらに含み、
    前記表面電極の前記接続部は、前記不純物領域および前記終端領域に加えて、前記濃度緩和領域にも接続されている、請求項１または２に記載の半導体装置。
  4. 前記不純物領域は、前記終端領域と接続された接続領域を含み、
    前記濃度緩和領域は、前記不純物領域の前記接続領域内に形成されている、請求項３に記載の半導体装置。
  5. 前記終端領域の第２導電型不純物濃度に対する前記濃度緩和領域の第２導電型不純物濃度の濃度比が、０．２２５以上１．０以下である、請求項３または４に記載の半導体装置。
  6. 前記終端領域の第２導電型不純物濃度に対する前記濃度緩和領域の第２導電型不純物濃度の濃度比が、０．２５以上０．５以下である、請求項３〜５のいずれか一項に記載の半導体装置。
  7. 前記終端領域は、前記不純物領域を取り囲むように、前記不純物領域の周縁に沿って形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記終端領域の底部は、前記半導体層の厚さ方向に関して、前記不純物領域の底部よりも深い位置に形成されている、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記終端領域は、前記不純物領域にオーバラップしている、請求項１〜８のいずれか一項に記載の半導体装置。
  10. 前記半導体層の上に形成され、前記不純物領域および前記終端領域を露出させる開口を有し、前記開口を区画する内壁面が前記終端領域の上に位置する絶縁層をさらに含み、
    前記表面電極は、前記絶縁層の前記開口内において前記不純物領域および前記終端領域と接続されている、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記絶縁層は、一様な厚さで形成されている、請求項１０に記載の半導体装置。
  12. 前記表面電極は、前記開口内から前記絶縁層の上に連続的に引き出された引き出し部を含む、請求項１０または１１に記載の半導体装置。
  13. 前記終端領域に対する前記表面電極の前記接続部の接続寸法が、３０μｍ以上である、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記終端領域に対する前記表面電極の前記接続部の接続寸法が、６０μｍ以上である、請求項１〜１３のいずれか一項に記載の半導体装置。
  15. 前記不純物領域は、前記半導体層との間でｐｎ接合部を形成しており、
    前記半導体層には、前記ｐｎ接合部を含むｐｎ接合ダイオードが形成されている、請求項１〜１４のいずれか一項に記載の半導体装置。
  16. 前記不純物領域の表層部に形成された第１導電型のエミッタ領域と、
    前記半導体層の一部の領域を挟んで前記不純物領域の底部と対向するように、前記半導体層に形成された第２導電型のコレクタ領域と、
    ゲート絶縁膜を挟んで前記不純物領域と対向するように、前記半導体層に形成されたゲート電極と、をさらに含み、
    前記半導体層には、前記不純物領域をチャネル領域とするＩＧＢＴが形成されている、請求項１〜１４のいずれか一項に記載の半導体装置。
  17. 前記不純物領域の表層部に形成された第１導電型のソース領域と、
    前記半導体層の一部の領域を挟んで前記不純物領域の底部と対向するように、前記半導体層に形成された第１導電型のドレイン領域と、
    ゲート絶縁膜を挟んで前記不純物領域と対向するように、前記半導体層に形成されたゲート電極と、をさらに含み、
    前記半導体層には、前記不純物領域をチャネル領域とするＭＩＳＦＥＴが形成されている、請求項１〜１４のいずれか一項に記載の半導体装置。
  18. 第１導電型の半導体層と、
    前記半導体層の表層部に形成された第２導電型の不純物領域と、
    前記不純物領域の周縁に沿って前記半導体層の表層部に形成され、前記不純物領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型の終端領域と、
    前記不純物領域および前記終端領域の間の境界領域に形成され、かつ、前記不純物領域の第２導電型不純物濃度および前記終端領域の第２導電型不純物濃度の間の濃度差を緩和する第２導電型の濃度緩和領域と、
    前記半導体層の上に形成され、前記不純物領域と接続された表面電極と、を含む、半導体装置。
  19. 前記不純物領域は、前記終端領域と接続された接続領域を含み、
    前記濃度緩和領域は、前記不純物領域の前記接続領域内に形成されている、請求項１８に記載の半導体装置。
  20. 前記表面電極は、前記不純物領域に加えて、前記濃度緩和領域と接続されている、請求項１８または１９に記載の半導体装置。
  21. 前記終端領域の第２導電型不純物濃度に対する前記濃度緩和領域の第２導電型不純物濃度の濃度比が、０．２２５以上１．０以下である、請求項１８〜２０のいずれか一項に記載の半導体装置。
  22. 前記終端領域の第２導電型不純物濃度に対する前記濃度緩和領域の第２導電型不純物濃度の濃度比が、０．２５以上０．５以下である、請求項１８〜２１のいずれか一項に記載の半導体装置。
  23. 前記表面電極は、前記不純物領域と接続された接続部を含み、
    前記表面電極の前記接続部は、前記不純物領域の上に位置する接続端部を有している、請求項１８〜２２のいずれか一項に記載の半導体装置。
  24. 前記半導体層の上に形成され、前記不純物領域を露出させる開口を有し、前記開口を区画する内壁面が前記不純物領域の上に位置する絶縁層をさらに含み、
    前記表面電極は、前記絶縁層の前記開口内において前記不純物領域と接続されている、請求項１８〜２３のいずれか一項に記載の半導体装置。
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