以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
<第1実施形態>
図1は、本発明の第1実施形態に係る半導体装置1の平面図である。
本実施形態に係る半導体装置1は、pn接合ダイオードを備えたダイオード素子である。
図1を参照して、半導体装置1は、半導体層2を含む。半導体層2は、第1主面3と、第1主面3の反対側に位置する第2主面4と、第1主面3および第2主面4を接続する側面5とを含む。
半導体層2は、第1主面3の法線方向から見た平面視(以下、単に「平面視」という。)において四角形状に形成されている。半導体層2の一辺の長さは、たとえば5mm以上20mm以下である。半導体層2の厚さは、たとえば50μm以上200μm以下である。
半導体層2には、アクティブ領域6、外側領域7およびスクライブ領域8が設定されている。
アクティブ領域6は、機能素子(本実施形態では、pn接合ダイオード)が形成された領域であり、素子形成領域とも称される。アクティブ領域6は、本実施形態では、半導体層2の中央部に設定されている。アクティブ領域6は、半導体層2の各辺に平行な4辺を有する平面視四角形状に設定されている。アクティブ領域6は、半導体層2の周縁から当該半導体層2の内側に間隔を空けて設定されている。
外側領域7は、アクティブ領域6の外側の領域に設定されている。外側領域7は、本実施形態では、半導体層2の周縁およびアクティブ領域6の周縁の間の領域において、アクティブ領域6を取り囲む無端状(平面視四角環状)に設定されている。
スクライブ領域8は、外側領域7の外側の領域に設定されている。スクライブ領域8は、本実施形態では、半導体層2の周縁および外側領域7の周縁の間の領域において、外側領域7を取り囲む無端状(平面視四角環状)に設定されている。
図2は、図1のII-II線に沿う断面図である。図3は、図2の領域IIIの拡大図である。
図2を参照して、半導体層2の第1主面3の表層部には、n-型不純物領域10が形成されている。n-型不純物領域10は、本実施形態では、半導体層2のほぼ全域に亘って形成されている。つまり、半導体層2は、n-型半導体層と見なせる態様で形成されている。
半導体層2の第2主面4の表層部には、n+型不純物領域11が形成されている。n+型不純物領域11は、n-型不純物領域10のn型不純物濃度よりも高いn型不純物濃度を有している。
半導体層2は、FZ(Floating Zone)法によって形成されたシリコン製のn-型FZ基板であってもよい。半導体層2がn-型FZ基板の単層構造からなる場合、n-型不純物領域10は、半導体層2をそのまま利用して形成されていてもよい。
半導体層2は、シリコン製のn+型半導体基板と、n+型半導体基板の上に形成されたn-型エピタキシャル層とを含む積層構造を有していてもよい。この場合、n+型半導体基板がn+型不純物領域11となり、n-型エピタキシャル層がn-型不純物領域10となる。
半導体層2の第2主面4には、裏面電極としてのカソード電極12が接続されている。カソード電極12は、n+型不純物領域11との間でオーミック接合を形成している。
アクティブ領域6において半導体層2の第1主面3の表層部には、p-型不純物領域13が形成されている。p-型不純物領域13は、平面視において半導体層2の中央部に形成されている。
p-型不純物領域13は、半導体層2の各辺に平行な4辺を有する平面視四角形状に形成されている(図1も併せて参照)。p-型不純物領域13は、半導体層2の周縁から当該半導体層2の内側に間隔を空けて形成されている。このp-型不純物領域13によって、アクティブ領域6が画定されている。
p-型不純物領域13は、n-型不純物領域10との間でpn接合部を形成している。このpn接合部により、p-型不純物領域13をアノードとし、n-型不純物領域10をカソードとするpn接合ダイオードが形成されている。pn接合ダイオードは、本実施形態では、ファーストリカバリダイオードである。
外側領域7において半導体層2の第1主面3の表層部には、p型主接合領域14が形成されている。p型主接合領域14は、p-型不純物領域13の周縁に沿って延びる平面視帯状に形成されている。
p型主接合領域14は、本実施形態では、p-型不純物領域13を取り囲む無端状(平面視四角環状)に形成されている。アクティブ領域6の外周は、p型主接合領域14の内周縁14aにより画定されている。
図3を参照して、半導体層2の厚さ方向に関して、p型主接合領域14の底部は、p-型不純物領域13の底部よりも深い位置(つまり、半導体層2の第2主面4に近い位置)に形成されている。半導体層2の厚さ方向とは、半導体層2の第1主面3から第2主面4に向かう方向である。
半導体層2の厚さ方向に関して、p-型不純物領域13の深さは、たとえば1.0μm以上4.0μm以下である。半導体層2の厚さ方向に関して、p型主接合領域14の深さは、p-型不純物領域13の深さよりも深く、たとえば2.5μm以上15μm以下である。したがって、p型主接合領域14の底部は、半導体層2の厚さ方向に関して、p-型不純物領域13の底部よりも深い位置に形成されている。
p型主接合領域14の内周縁14aは、p-型不純物領域13の周縁部に下方側からオーバラップしている。これにより、p型主接合領域14は、p-型不純物領域13に電気的に接続されている。したがって、p型主接合領域14は、p-型不純物領域13と同電位に形成されている。
図2を再度参照して、外側領域7の半導体層2の第1主面3の表層部には、FL(Field Limit:フィールドリミット)領域と称されるp+型FL領域18が形成されている。p+型FL領域18は、p型主接合領域14に対してp-型不純物領域13とは反対側(つまりスクライブ領域8側)の領域に形成されている。p+型FL領域18は、p型主接合領域14から間隔を空けて形成されている。
p+型FL領域18は、p型主接合領域14の周縁に沿って延びる平面視帯状に形成されている。p+型FL領域18は、本実施形態では、p型主接合領域14を取り囲む無端状(平面視四角環状)に形成されている。これにより、p+型FL領域18は、FLR(Field Limiting Ring:フィールドリミッティング)領域として形成されている。
p+型FL領域18は、本実施形態では、複数(ここでは、4個)のp+型FL領域18A,18B,18C,18Dを含む。p+型FL領域18A,18B,18C,18Dは、p型主接合領域14からスクライブ領域8に向けてこの順に間隔を空けて形成されている。
p+型FL領域18A,18B,18C,18Dは、本実施形態では、それらの間の間隔W1,W2,W3,W4がアクティブ領域6からスクライブ領域8に向かって漸増するように形成されている。間隔W1は、最も内側のp+型FL領域18Aおよびp型主接合領域14の間の間隔である。
間隔W1,W2,W3,W4は、それぞれ等しい値に設定されていてもよい。間隔W1=0であり、かつ、間隔W2,W3,W4>0であってもよい。つまり、最も内側のp+型FL領域18Aは、p型主接合領域14に接続されていてもよい。
p-型不純物領域13のp型不純物濃度A、p型主接合領域14のp型不純物濃度Bおよびp+型FL領域18のp型不純物濃度Cについて説明する。
p型主接合領域14のp型不純物濃度Bは、p-型不純物領域13のp型不純物濃度Aよりも高い(濃度A<濃度B)。p+型FL領域18のp型不純物濃度Cは、p型主接合領域14のp型不純物濃度Bよりも高い(濃度A<濃度B<濃度C)。
p-型不純物領域13のp型不純物濃度Aに対するp型主接合領域14のp型不純物濃度Bの濃度比B/Aは、たとえば1.0を超えて10未満である(1.0<濃度比B/A<10)である。濃度比B/Aは、好ましくは1.0を超えて5.0未満である(1.0<濃度比B/A<5.0)。
p-型不純物領域13のp型不純物濃度Aに対するp+型FL領域18のp型不純物濃度Cの濃度比C/Aは、たとえば1.0を超えて10以下である(1.0<濃度比C/A≦10)である。濃度比C/Aは、好ましくは1.0を超えて5.0以下である(1.0<濃度比C/A≦5.0)。
p-型不純物領域13のp型不純物濃度Aは、たとえば5.0×1015cm-3以上1.0×1017cm-3以下である。p型主接合領域14のp型不純物濃度Bは、たとえば3.0×1016cm-3以上5.0×1017cm-3未満である。p+型FL領域18のp型不純物濃度Cは、たとえば4.0×1016cm-3以上5.0×1017cm-3以下である。
第1の形態において、p-型不純物領域13のp型不純物濃度Aは、5.0×1015cm-3以上5.0×1016cm-3未満であってもよい。この時、p型主接合領域14のp型不純物濃度Bは、5.0×1016cm-3以上1.0×1017cm-3未満であってもよい。また、この時、p+型FL領域18のp型不純物濃度Cは、1.0×1017cm-3以上5.0×1017cm-3以下であってもよい。
第2の形態において、p-型不純物領域13のp型不純物濃度Aは、5.0×1015cm-3以上3.0×1016cm-3未満であってもよい。この時、p型主接合領域14のp型不純物濃度Bは、3.0×1016cm-3以上5.0×1016cm-3未満であってもよい。また、この時、p+型FL領域18のp型不純物濃度Cは、5.0×1016cm-3以上5.0×1017cm-3以下であってもよい。
第3の形態において、p-型不純物領域13のp型不純物濃度Aは、5.0×1015cm-3以上8.0×1016cm-3未満であってもよい。この時、p型主接合領域14のp型不純物濃度Bは、8.0×1016cm-3以上1.0×1017cm-3未満であってもよい。また、この時、p+型FL領域18のp型不純物濃度Cは、1.0×1017cm-3以上5.0×1017cm-3以下であってもよい。
一つの形態において、p+型FL領域18A,18B,18C,18Dは、p型不純物濃度Cの範囲において、それぞれ等しいp型不純物濃度で形成されていてもよい。
他の形態において、p+型FL領域18A,18B,18C,18Dは、p型不純物濃度Cの範囲において、それぞれ互いに異なるp型不純物濃度で形成されていてもよい。
さらに他の形態において、p+型FL領域18A,18B,18C,18Dは、アクティブ領域6から離れる方向に半導体層2に与える影響が小さくなるように形成されていてもよい。半導体層2に与える影響には、p+型FL領域18A,18B,18C,18Dから半導体層2に拡がる空乏層が含まれてもよい。
たとえば、p+型FL領域18A,18B,18C,18Dは、アクティブ領域6から離れる方向にp型不純物濃度Cが順に漸減するように形成されていてもよい。
これら第1の形態~第3の形態において、p+型FL領域18A,18B,18C,18Dの深さや幅がさらに調整されてもよい。たとえば、p+型FL領域18A,18B,18C,18Dは、アクティブ領域6から離れる方向にその深さが順に漸減するように形成されていてもよい。また、p+型FL領域18A,18B,18C,18Dは、アクティブ領域6から離れる方向にその幅が順に漸減するように形成されていてもよい。
むろん、第1の形態~第3の形態において、p+型FL領域18A,18B,18C,18Dは、それぞれ等しい深さで形成されていてもよいし、規則性なく互いに異なる深さで形成されていてもよい。また、第1の形態~第3の形態において、p+型FL領域18A,18B,18C,18Dは、それぞれ等しい幅で形成されていてもよいし、規則性なく互いに異なる幅で形成されていてもよい。
図2を再度参照して、外側領域7の半導体層2の第1主面3の表層部には、n+型チャネルストップ領域19が形成されている。n+型チャネルストップ領域19は、n-型不純物領域10のn型不純物濃度よりも高いn型不純物濃度を有している。n+型チャネルストップ領域19は、アクティブ領域6からの空乏層の拡がりを抑制する。
n+型チャネルストップ領域19は、p+型FL領域18に対してp型主接合領域14とは反対側の領域に形成されている。n+型チャネルストップ領域19は、p+型FL領域18からp型主接合領域14とは反対側(つまり半導体層2の側面5側)に間隔を空けて形成されている。
n+型チャネルストップ領域19は、p+型FL領域18の周縁に沿って延びる平面視帯状に形成されている。n+型チャネルストップ領域19は、本実施形態では、p+型FL領域18を取り囲む無端状(平面視四角環状)に形成されている。n+型チャネルストップ領域19は、スクライブ領域8を横切り、半導体層2の側面5から露出するように形成されていてもよい。
図2および図3を参照して、半導体層2の第1主面3の上には、絶縁層21が形成されている。絶縁層21は、SiO2またはSiNを含んでいてもよい。絶縁層21は、薄膜部22を含む。
絶縁層21において、薄膜部22は、他の領域の厚さよりも小さい厚さを有する領域である。絶縁層21の薄膜部22は、p-型不純物領域13およびp型主接合領域14の境界領域を横切るように、p-型不純物領域13およびp型主接合領域14を被覆している。つまり、絶縁層21は、厚膜部および薄膜部22を含む。厚膜部は、絶縁層21のうちの薄膜部22外の部分である。厚膜部は、p-型不純物領域13から半導体層2の周縁側に離間してp型主接合領域14を被覆している。
薄膜部22は、p-型不純物領域13およびp型主接合領域14の境界領域(接続領域)を被覆するように厚膜部からp-型不純物領域13の上に引き出されている。薄膜部22は、この形態では、p型主接合領域14、境界領域(接続領域)およびp-型不純物領域13を被覆している。
p-型不純物領域13に対する絶縁層21(薄膜部22)の接続寸法S1(以下、単に「絶縁層21の接続寸法S1」という。)は、たとえば0μm以上15μm以下である。絶縁層21の接続寸法S1は、p型主接合領域14の内周縁14aと薄膜部22の端部との間の距離である。
絶縁層21は、p-型不純物領域13を選択的に露出させる第1開口24を有している。第1開口24は、本実施形態では、半導体層2の各辺に平行な4辺を有する平面視四角形状に形成されている。
第1開口24の内壁(壁面)は、絶縁層21の薄膜部22によって区画されている。第1開口24の内壁は、p-型不純物領域13の上に位置している。これにより、p-型不純物領域13の縁部を除く内方領域が、第1開口24から露出している。図3を参照して、p-型不純物領域13およびp型主接合領域14の境界領域(接続領域)は、厚膜部および薄膜部22の間の段差部と第1開口24の壁部との間の領域に形成されている。境界領域(接続領域)は、具体的には、段差部から第1開口24の壁部側に間隔を空けて形成され、かつ、前記の壁部から段差部側に間隔を空けて形成されている。
絶縁層21は、p+型FL領域18を選択的に露出させる第2開口25A,25B,25C,25Dを有している。第2開口25A,25B,25C,25Dは、対応するp+型FL領域18A,18B,18C,18Dを1つずつ露出させている。
より具体的には、第2開口25A,25B,25C,25Dは、対応するp+型FL領域18A,18B,18C,18Dの縁部を除く内方領域を露出させている。第2開口25A,25B,25C,25Dは、対応するp+型FL領域18A,18B,18C,18Dに沿って無端状(平面視四角環状)に形成されている。
絶縁層21は、n+型チャネルストップ領域19を選択的に露出させる除去領域26を有している。除去領域26は、n+型チャネルストップ領域19に沿って無端状(平面視四角環状)に形成されている。除去領域26は、n+型チャネルストップ領域19の内周縁を除く外方領域を露出させている。
図2および図3を参照して、絶縁層21の上には、表面電極としてのアノード電極32が形成されている。アノード電極32は、本実施形態では、半導体層2の各辺に平行な4辺を有する平面視四角形状に形成されている。
アノード電極32は、接続部35および引き出し部36を含む。アノード電極32の接続部35は、第1開口24内に配置され、かつp-型不純物領域13と接続されている。アノード電極32の接続部35は、p-型不純物領域13との間でオーミック接合を形成している。
アノード電極32の接続部35は、半導体層2に対する接続終端部である接続端部35aを有している。接続部35の接続端部35aは、アノード電極32において絶縁層21の第1開口24の内壁と接する部分によって形成されている。したがって、接続部35の接続端部35aは、p-型不純物領域13の上に位置している。
アノード電極32の引き出し部36は、アノード電極32の接続部35から絶縁層21の上に連続的に引き出されている。アノード電極32の引き出し部36は、絶縁層21を挟んでp型主接合領域14に対向している。
図2を参照して、絶縁層21の上には、フィールドプレート33A,33B,33C,33Dが形成されている。フィールドプレート33A,33B,33C,33Dは、電気的に浮遊状態となるように形成されている。フィールドプレート33A,33B,33C,33Dは、対応するp+型FL領域18A,18B,18C,18Dに沿って無端状(平面視四角環状)に形成されている。
フィールドプレート33A,33B,33C,33Dは、絶縁層21の上から対応する第2開口25A,25B,25C,25Dに入り込んでいる。フィールドプレート33A,33B,33C,33Dは、対応する第2開口25A,25B,25C,25D内において、対応するp+型FL領域18A,18B,18C,18Dに接続されている。
最も外側に形成されたフィールドプレート33Dは、引き出し部37を含んでいてもよい。フィールドプレート33Dの引き出し部37は、第2開口25D内から外側(つまり、スクライブ領域8側)に向けて絶縁層21の上に連続的に引き出されていてもよい。
図2を参照して、絶縁層21の上には、等電位ポテンシャル電極34が形成されている。等電位ポテンシャル電極34は、電気的に浮遊状態となるように形成されている。等電位ポテンシャル電極34は、絶縁層21の上から除去領域26に入り込んでいる。等電位ポテンシャル電極34は、除去領域26内においてn+型チャネルストップ領域19に接続されている。
等電位ポテンシャル電極34は、本実施形態では、n+型チャネルストップ領域19に沿って無端状(平面視四角環状)に形成されている。これにより、等電位ポテンシャル電極34は、EQR(EQui-potential Ring:等電位ポテンシャルリング)電極として形成されている。等電位ポテンシャル電極34の内周縁と、最も外側に形成されたフィールドプレート33Dの外周縁との間の絶縁距離Lは、たとえば30μm以上60μm以下である。
図2を参照して、絶縁層21の上には、表面保護膜41(有機膜)が形成されている。表面保護膜41は、エポキシ樹脂やポリイミド樹脂等の有機系の絶縁材料を含んでいてもよい。表面保護膜41は、SiO2やSiN等の無機系の絶縁材料を含んでいてもよい。
表面保護膜41は、アクティブ領域6および外側領域7を覆い、かつ、スクライブ領域8を露出させるように形成されている。表面保護膜41は、アノード電極32を挟んで絶縁層21の厚膜部および薄膜部22を被覆している。表面保護膜41には、アノード電極32の一部の領域をアノードパッドとして露出させるパッド開口42が形成されている。
パッド開口42は、アノード電極32のうちの第1開口24内に位置する部分を露出させている。表面保護膜41は、アノード電極32を挟んで第1開口24の壁面を被覆する部分を有している。図3に示されるように、パッド開口42の壁面は、第1開口24の壁面の直上に位置していてもよい。
<半導体装置1の電気的特性>
図4は、p型主接合領域14のp型不純物濃度Bと、スイッチング動作時に係るp型主接合領域14のピーク電流密度との関係を説明するためのグラフである。スイッチング動作時に係るp型主接合領域14のピーク電流密度とは、より具体的には、スイッチング動作時に係るp型主接合領域14のピークホール電流密度である。
図4において、縦軸は、p型主接合領域14のホール電流密度[A・cm-2]であり、横軸は、p型主接合領域14のp型不純物濃度B[cm-3]である。
図4のグラフは、シミュレーションにより求められたものである。ここでは、スイッチング動作時の電源電圧VCCは、1000Vに設定されている。また、ここでは、p型主接合領域14のp型不純物濃度Bは、8.0×1016cm-3および2.0×1017cm-3の間の範囲で変化させた。
p-型不純物領域13のp型不純物濃度Aおよびp+型FL領域18のp型不純物濃度Cは、所定の値に固定されている。p型主接合領域14のp型不純物濃度Bは、p-型不純物領域13のp型不純物濃度Aよりも大きく、かつ、p+型FL領域18のp型不純物濃度Cよりも小さい(濃度A<濃度B<濃度C)。
図4のグラフに示されるように、濃度A<濃度B<濃度Cの条件の下、p型主接合領域14のp型不純物濃度Bを下げることにより、p型主接合領域14のホール電流密度を減少させることができた。
したがって、本実施形態に係る半導体装置1によれば、半導体層2、とりわけp型主接合領域14近傍での温度上昇を抑制できることがわかる。これにより、温度上昇に起因して半導体層2が破壊に至るのを抑制できる。
よって、半導体装置1の破壊耐量を向上できるので、半導体装置1の安全動作領域を拡大できる。安全動作領域は、SOA(Safety Operating Area)やASO(Area of Safe Operating)とも称される。
図5は、p型主接合領域14のp型不純物濃度Bとスイッチング損失Errとの関係を説明するためのグラフである。図5において、縦軸は、スイッチング損失Err[J]であり、横軸は、p型主接合領域14のp型不純物濃度B[cm-3]である。
図5のグラフは、図4のシミュレーション条件と同様のシミュレーション条件によって求められたものである。スイッチング損失Errとは、より具体的には、リカバリー動作時のスイッチング損失のことをいう。
図5のグラフに示されるように、濃度A<濃度B<濃度Cの条件において、p型主接合領域14のp型不純物濃度Bを下げたとしても、スイッチング損失Errは殆ど変動しなかった。ここでは、スイッチング損失Errは、0.09J以上0.1J以下の範囲内に収まっている。
つまり、p型主接合領域14のp型不純物濃度Bを8.0×1016cm-3および2.0×1017cm-3の間の範囲で変化させたとき、スイッチング損失Errの変動率の絶対値は、15%以下(より具体的には12%以下)に収まっている。
半導体装置1のスイッチング損失Errは、p-型不純物領域13のp型不純物濃度Aによって律速される傾向がある。たとえば、アクティブ領域6を画定するp-型不純物領域13のp型不純物濃度Aを高めることにより、半導体装置1の破壊耐量を向上できると考えられる。しかし、この場合には、p-型不純物領域13においてホール電流密度が高まるので、半導体装置1のスイッチング損失Errが増加し得る。
そこで、本実施形態では、スイッチング損失Errの増減に支配的ではないと考えられたp型主接合領域14のp型不純物濃度Bに着目した。これにより、図4および図5に示されるように、スイッチング損失Errの増加の抑制と同時に、破壊耐量を向上できた。つまり、半導体装置1の破壊耐量を向上させる手段として、p-型不純物領域13のp型不純物濃度Aを過剰に高める必要がない。
このように、本実施形態に係る半導体装置1によれば、図4および図5に示されるように、スイッチング損失Errを犠牲にすることなく、安全動作領域を拡大できることが分かった。
図6は、p型主接合領域14のp型不純物濃度Bと順方向電圧VFとの関係を説明するためのグラフである。図6において、縦軸は、順方向電圧VF[V]であり、横軸は、p型主接合領域14のp型不純物濃度B[cm-3]である。
図6のグラフは、図4のシミュレーション条件と同様のシミュレーション条件によって求められたものである。
図6のグラフに示されるように、濃度A<濃度B<濃度Cの条件において、p型主接合領域14のp型不純物濃度Bを下げたとしても、順方向電圧VFは殆ど変動しなかった。ここでは、順方向電圧VFは、1.7V以上1.75V以下の範囲内に収まっている。
つまり、p型主接合領域14のp型不純物濃度Bを8.0×1016cm-3および2.0×1017cm-3の間の範囲で変化させたとき、順方向電圧VFの変動率の絶対値は、5%以下(より具体的には3.0%以下)に収まっている。
半導体装置1の順方向電圧VFは、アクティブ領域6を画定するp-型不純物領域13の平面視面積およびp型不純物濃度Aによって律速される傾向がある。これに対して、p型主接合領域14の平面視面積は、p-型不純物領域13の平面視面積と比べて非常に小さい。そのため、濃度A<濃度B<濃度Cの条件下であれば、p型主接合領域14のp型不純物濃度Bを変動させたとしても、半導体装置1の順方向電圧VFは殆ど変動しない。
このように、本実施形態に係る半導体装置1によれば、図4~図6に示されるように、順方向電圧VFおよびスイッチング損失を犠牲にすることなく、安全動作領域を拡大できることが分かった。
図7は、p型主接合領域14のp型不純物濃度Bとブレークダウン電圧BVとの関係を説明するためのグラフである。図7において、縦軸は、ブレークダウン電圧BV[V]であり、横軸は、p型主接合領域14のp型不純物濃度B[cm-3]である。
図7のグラフは、図4のシミュレーション条件と同様のシミュレーション条件によって求められたものである。
図7のグラフに示されるように、濃度A<濃度B<濃度Cの条件において、p型主接合領域14のp型不純物濃度Bを下げたとしても、ブレークダウン電圧BVは殆ど変動しなかった。ここでは、ブレークダウン電圧BVは、1540V以上1580V以下の範囲内に収まっている。
つまり、p型主接合領域14のp型不純物濃度Bを8.0×1016cm-3および2.0×1017cm-3の間の範囲で変化させたとき、順方向電圧VFの変動率の絶対値は、5%以下(より具体的には2.6%以下)に収まっている。
このように、本実施形態に係る半導体装置1によれば、図4~図7に示されるように、順方向電圧VF、スイッチング損失をおよびブレークダウン電圧BVを犠牲にすることなく、安全動作領域を拡大できることが分かった。
半導体装置1のスイッチング損失Errを向上させる一つの手法として、半導体層2の内部に格子欠陥等の欠陥領域を選択的に形成することが考えられる。格子欠陥等の欠陥領域は、たとえば半導体層2においてp-型不純物領域13よりも下方の領域に軽イオン、電子、中性子等を選択的に照射することによって形成され得る。軽イオンは、たとえば水素イオン(H+)、ヘリウムイオン(He+)またはボロンイオン(B+)のうちの少なくとも一種を含む。
半導体層2の内部において欠陥領域の密度が高くなると、半導体装置1のスイッチング損失Errが向上する。しかし、その一方で、リークパスの形成に起因してリーク電流IRが増加し、かつ、ブレークダウン電圧BVが低下する。
これに対して、本実施形態に係る半導体装置1では、欠陥領域の密度ではなく、p型主接合領域14のp型不純物濃度Bを調整している。したがって、欠陥領域から切り離して、半導体装置1のリーク電流IRの増加を抑制し、かつ、ブレークダウン電圧BVの低下を抑制できる。よって、欠陥領域が形成されていない構造、または、欠陥領域の密度が比較的小さい構造の半導体層2を採用することができる。
以上のように、本実施形態によれば、スイッチング損失Err、順方向電圧VFおよびブレークダウン電圧BVの増加を抑制することができ、かつ、安全動作領域を拡大できる半導体装置1を提供できる。
<第2実施形態>
図8は、図2の領域IIIに対応する領域の拡大図であって、本発明の第2実施形態に係る半導体装置51を説明するための図である。図8において、前述の第1実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
図8を参照して、絶縁層21は、本実施形態では薄膜部22を有していない。アノード電極32の接続部35は、p-型不純物領域13およびp型主接合領域14の境界領域を横切り、かつ、p-型不純物領域13およびp型主接合領域14を被覆している。したがって、アノード電極32の接続部35は、p-型不純物領域13に加えて、p型主接合領域14にも接続されている。
アノード電極32の接続部35は、p-型不純物領域13との間およびp型主接合領域14との間でオーミック接合を形成している。接続部35の接続端部35aは、p型主接合領域14の上に位置している。一方、アノード電極32の引き出し部36は、絶縁層21を挟んでp型主接合領域14と対向している。
p型主接合領域14に対するアノード電極32の接続部35の接続寸法S2(以下、単に「アノード電極32の接続寸法S2」という。)は、30μm以上であることが好ましい。アノード電極32の接続寸法S2は、60μm以上であることがより好ましい。アノード電極32の接続寸法S2は、p型主接合領域14の内周縁14aと、アノード電極32の接続端部35a(第1開口24の内壁)との間の距離でもある。
図9は、p型主接合領域14に対するアノード電極32の接続寸法S2と、スイッチング動作時に係るp型主接合領域14のピーク電流密度との関係を説明するためのグラフである。スイッチング動作時に係るp型主接合領域14のピーク電流密度とは、より具体的には、スイッチング動作時に係るp型主接合領域14のピークホール電流密度である。
図9は、シミュレーションにより求められたものである。図9において、縦軸は、p型主接合領域14のホール電流密度[A・cm-2]である。図9において、横軸は、p型主接合領域14の内周縁14aを零としたときの、p型主接合領域14の内周縁14aと、アノード電極32の接続端部35a(絶縁層21の第1開口24の内壁)との間の距離[μm]である。
図9において、横軸の零点を基準とすると、零点よりも右側の領域が前述の第1実施形態に係る絶縁層21の接続寸法S1(図3参照)に対応している。また、図9において、零点よりも左側の領域が本実施形態に係るアノード電極32の接続寸法S2(図8参照)に対応している。
図9には、プロットP1、プロットP2およびプロットP3が示されている。
プロットP1は、前述の第1実施形態に係る半導体装置1において、絶縁層21の接続寸法S1が10μmのときのホール電流密度である。
プロットP2は、本実施形態に係る半導体装置51において、アノード電極32の接続寸法S2が30μmのときのホール電流密度である。
プロットP3は、本実施形態に係る半導体装置51において、アノード電極32の接続寸法S2が60μmのときのホール電流密度である。
プロットP1~P3を参照して、アノード電極32の接続部35をp-型不純物領域13に加えてp型主接合領域14に接続することにより、p型主接合領域14のホール電流密度を低減できることが分かった。
以上のように、本実施形態に係る半導体装置51では、アノード電極32が、p-型不純物領域13に加えて、p型主接合領域14と接続された接続部35を有している。したがって、半導体装置51のオンオフ動作時には、p-型不純物領域13およびp型主接合領域14の双方からアノード電極32に電流を直接流し込むことができる。
これにより、p型主接合領域14のホール電流密度の増加をさらに抑制できる。よって、安全動作領域の更なる拡大を図ることができる半導体装置51を提供できる。
<第3実施形態>
図10は、本発明の第3実施形態に係る半導体装置55を示す断面図である。図10において、前述の第1実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
本実施形態では、アクティブ領域6に、pn接合ダイオードに代えてIGBT(Insulated Gate Bipolar Transistor)が形成されている。
半導体層2の第2主面4の表層部には、本実施形態では、n+型不純物領域11に代えてp+型コレクタ領域56が形成されている。半導体層2の第2主面4側には、カソード電極12に代えてコレクタ電極65が形成されている。コレクタ電極65は、p+型コレクタ領域56と電気的に接続されている。
アクティブ領域6において、半導体層2の第1主面3の表層部には、p-型不純物領域13が、IGBTのp型ボディ領域として形成されている。アクティブ領域6において半導体層2の第1主面3には、複数のトレンチゲート構造59が形成されている。
複数のトレンチゲート構造59は、たとえば平面視において同一方向に沿って延びるストライプ状に形成されている。各トレンチゲート構造59は、半導体層2の第1主面3に形成されたゲートトレンチ60を含む。各トレンチゲート構造59は、ゲート絶縁膜61を挟んでゲートトレンチ60に埋め込まれたゲート電極62をさらに含む。
互いに隣り合うトレンチゲート構造59の間において、p-型不純物領域13は、一方のトレンチゲート構造59および他方のトレンチゲート構造59によって共有されている。p-型不純物領域13の表層部において各トレンチゲート構造59の側方には、n+型エミッタ領域57が形成されている。
これにより、各トレンチゲート構造59の側方には、半導体層2の第1主面3側から第2主面4側に向けて、n+型エミッタ領域57、p-型不純物領域13およびn-型不純物領域10が順に形成されている。p-型不純物領域13のうち、n+型エミッタ領域57およびn-型不純物領域10の間の領域がIGBTのチャネル領域である。
p-型不純物領域13の表層部には、p+型コンタクト領域58が形成されている。p+型コンタクト領域58は、n+型エミッタ領域57を貫通してp-型不純物領域13と電気的に接続されている。
絶縁層21は、本実施形態では、アクティブ領域6における半導体層2の第1主面3の上にも形成されている。絶縁層21は、n+型エミッタ領域57およびp+型コンタクト領域58を露出させる第3開口63を有している。
半導体層2の第1主面3の上には、アノード電極32に代えて、表面電極の一例としてのエミッタ電極64が形成されている。エミッタ電極64は、絶縁層21の上から第3開口63に入り込んでいる。エミッタ電極64は、第3開口63内においてn+型エミッタ領域57およびp+型コンタクト領域58と電気的に接続されている。エミッタ電極64の他の構造は、前述のアノード電極32とほぼ同様であるので、具体的な説明は省略する。
本実施形態に係る半導体装置55のように、pn接合ダイオードに代えてIGBTを備えた構造によっても、前述の第1実施形態において述べた作用効果と同様の作用効果を奏することができる。むろん、本実施形態に係る半導体装置55に対して、前述の第2実施形態に係る半導体装置51の構造を適用することもできる。
<第4実施形態>
図11は、本発明の第4実施形態に係る半導体装置66を示す断面図である。図11において、前述の第3実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
本実施形態では、前述のIGBTに代えてMISFET(Metal Insulator Semiconductor Field Effect Transistor)が、アクティブ領域6に形成されている。
半導体層2の第2主面4の表層部には、本実施形態では、前述のIGBT(図10参照)のp+型コレクタ領域56に代えてn+型ドレイン領域67が形成されている。n+型ドレイン領域67は、前述のn+型不純物領域11によって形成されていてもよい。
前述のIGBTのエミッタ電極64は、本実施形態では、MISFETのソース電極69に相当する構成となる。また、前述のIGBTのn+型エミッタ領域57は、MISFETのn+型ソース領域68に相当する構成となる。また、前述のIGBTのコレクタ電極65は、MISFETのドレイン電極70に相当する構成となる。
p-型不純物領域13のうち、n+型ソース領域68およびn-型不純物領域10の間の領域がMISFETのチャネル領域である。
本実施形態に係る半導体装置66のように、IGBTに代えてMISFETを備えた構造によっても、前述の第1実施形態において述べた作用効果と同様の作用効果を奏することができる。むろん、本実施形態に係る半導体装置66に対して、前述の第2実施形態に係る半導体装置51の構造を適用することもできる。
<第5実施形態>
図12は、本発明の第5実施形態に係る半導体装置71を示す断面図である。図10において、前述の第3実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
本実施形態に係る半導体装置71は、前述のトレンチゲート型のIGBT(図10参照)に代えてプレーナゲート型のIGBTを含む。
アクティブ領域6において半導体層2の第1主面3の表層部には、複数のp-型不純物領域13が間隔を空けて形成されている。p-型不純物領域13は、本実施形態では、IGBTのp型ボディ領域として形成されている。複数のp-型不純物領域13は、たとえば平面視において同一方向に沿って延びるストライプ状に形成されている。
アクティブ領域6は、本実施形態では、p型主接合領域14により取り囲まれた領域によって画定されている。p型主接合領域14の内周縁14aは、p-型不純物領域13に接続されていてもよい。
p-型不純物領域13の表層部には、n+型エミッタ領域57が形成されている。n+型エミッタ領域57は、p-型不純物領域13の周縁から内側に間隔を空けて形成されている。
p-型不純物領域13の表層部には、p+型コンタクト領域58が形成されている。p+型コンタクト領域58は、n+型エミッタ領域57を貫通しており、p-型不純物領域13に接続されている。
アクティブ領域6において半導体層2の第1主面3には、前述のトレンチゲート構造59に代えて複数のプレーナゲート構造72が形成されている。複数のプレーナゲート構造72は、互いに隣り合うp-型不純物領域13の間の領域にそれぞれ形成されている。複数のプレーナゲート構造72は、平面視においてp-型不純物領域13が延びる方向に沿って延びるストライプ状に形成されている。
プレーナゲート構造72は、ゲート絶縁膜61およびゲート電極62を含む積層構造を有している。ゲート電極62は、互いに隣り合うn+型エミッタ領域57の間のn-型不純物領域10と対向している。ゲート電極62は、さらに、ゲート絶縁膜61を挟んでp-型不純物領域13およびn+型エミッタ領域57と対向している。
絶縁層21は、プレーナゲート構造72を被覆している。絶縁層21は、n+型エミッタ領域57およびp+型コンタクト領域58を露出させる第3開口63を有している。
半導体層2の第1主面3の上には、エミッタ電極64が形成されている。エミッタ電極64は、絶縁層21の上から第3開口63に入り込んでいる。エミッタ電極64は、第3開口63内においてn+型エミッタ領域57およびp+型コンタクト領域58と電気的に接続されている。半導体層2の第2主面4側には、コレクタ電極65が形成されている。
以上、本実施形態に係る半導体装置71のように、プレーナゲート型のIGBTを備えた構造によっても、前述の第1実施形態において述べた作用効果と同様の作用効果を奏することができる。むろん、本実施形態に係る半導体装置66に対して、前述の第2実施形態に係る半導体装置51の構造を適用することもできる。
また、前述の第4実施形態のように、p+型コレクタ領域56に代えて、n+型ドレイン領域67を形成することによって、プレーナゲート型のMISFETを備えた半導体装置を採用してもよい。このような構造においても、前述の第1実施形態において述べた作用効果と同様の作用効果を奏することができる。
<他の形態>
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、p型の部分がn型とされ、n型の部分がp型とされてもよい。
前述の各実施形態では、4個のp+型FL領域18が形成された例について説明した。しかし、p+型FL領域18の個数は、緩和すべき電界の強さに応じて適宜調節され得る。したがって、p+型FL領域18が、1個だけ形成された構造が採用されてもよい。むろん、p+型FL領域18が、4個以上形成された構造が採用されてもよい。
前述の各実施形態において、p型主接合領域14は、有端状に形成されていてもよい。前述の各実施形態において、p+型FL領域18は、有端状に形成されていてもよい。前述の各実施形態において、n+型チャネルストップ領域19は、有端状に形成されていてもよい。
前述の各実施形態において、フィールドプレート33A,33B,33C,33Dは、有端状に形成されていてもよい。前述の各実施形態において、等電位ポテンシャル電極34は、有端状に形成されていてもよい。
前述の各実施形態において、アクティブ領域6外の絶縁層21は、半導体層2の第1主面3を選択的に酸化させることによって形成したLOCOS(Local Oxidation of Silicon)膜であってもよい。
前述の各実施形態において、アクティブ領域6外の絶縁層21は、半導体層2の第1主面3の表層部を選択的に掘り下げて形成したトレンチに絶縁体を埋設したトレンチアイソレーション構造を有していてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。