JP7078226B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
シリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）は、最大電界強度がシリコンより大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待されている。また、ワイドバンドギャップ半導体を半導体材料として用いたパワー半導体装置では、低オン抵抗化、順方向特性劣化の抑制および逆回復損失の低減が求められている。
順方向特性劣化の抑制および逆回復損失の低減については、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）と同一の半導体チップに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を内蔵することで実現可能である。
従来の半導体装置について、炭化珪素を半導体材料とした場合を例に説明する。図１４は、従来の半導体装置の構造を示す断面図である。図１４に示す従来の半導体装置は、炭化珪素からなる半導体基板（半導体チップ）１３０のおもて面上に平板状にゲート電極１０９を設けたプレーナゲート構造の縦型ＭＯＳＦＥＴであり、同一の半導体基板１３０のおもて面上に平板状に配置したＳＢＤ（以下、平面ＳＢＤとする）１２０を内蔵する。
半導体基板１３０は、炭化珪素からなるｎ+型出発基板１０１上にｎ-型ドリフト領域１０２およびｐ型ベース領域１０４となる各炭化珪素層１３１，１３２を順にエピタキシャル成長させたエピタキシャル基板である。ｎ-型炭化珪素層１３１の、ｎ+型出発基板１０１側に対して反対側の表面層に、ｎ型電流拡散領域１０３が設けられている。ｎ型電流拡散領域１０３は、キャリアの広がり抵抗を低減させる機能を有する。ｎ-型炭化珪素層１３１の、ｎ型電流拡散領域１０３以外の部分がｎ-型ドリフト領域１０２である。ｎ型電流拡散領域１０３の内部には、最下部ｐ+型領域１０７が選択的に設けられている。
ｐ型炭化珪素層１３２には、ｐ型炭化珪素層１３２を深さ方向Ｚに貫通してｎ-型炭化珪素層１３１に達するｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６がそれぞれ選択的に設けられている。また、ｐ型炭化珪素層１３２には、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６と離してｎ型領域が設けられている。このｎ型領域は、炭化珪素層１３２を深さ方向Ｚに貫通して、下層のｎ型電流拡散領域１０３の、隣り合う最下部ｐ+型領域１０７間に挟まれた部分に接して、ｎ型電流拡散領域１０３（ＪＦＥＴ領域１０３ａ）の一部をなす。
ｐ型炭化珪素層１３２の、ｎ+型ソース領域１０５、ｐ++型コンタクト領域１０６およびＪＦＥＴ領域１０３ａ以外の部分がｐ型ベース領域１０４である。これら炭化珪素層１３１，１３２に形成された各領域１０３ａ，１０４～１０７は、半導体基板１３０のおもて面側から見て半導体基板１３０のおもて面に平行な方向（以下、第１方向とする）Ｘに延びる直線状のレイアウトに配置されている。ｎ+型ソース領域１０５は、半導体基板１３０のおもて面に平行で、かつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに、ｐ型ベース領域１０４を挟んでＪＦＥＴ領域１０３ａに対向する。
ｐ++型コンタクト領域１０６は、ｎ+型ソース領域１０５の、ＪＦＥＴ領域１０３ａ側に対して反対側に配置され、当該ｎ+型ソース領域１０５に接する。ＪＦＥＴ領域１０３ａは、ｎ型電流拡散領域１０３の、隣り合うｐ型ベース領域（ｐ型ベース領域１０４および後述する最下部ｐ+型領域１０７）間の領域である。最下部ｐ+型領域１０７は、ｎ型電流拡散領域１０３の内部において最もドレイン側に配置されたｐ+型領域であり、ｐ型ベース領域１０４、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６のドレイン側（ドレイン電極１１３側）に、これらの領域に接して設けられている。
最下部ｐ+型領域１０７は、ｐ型ベース領域１０４、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６のドレイン側の全面を覆う。ｐ型ベース領域１０４の、ｎ+型ソース領域１０５とＪＦＥＴ領域１０３ａ（ｎ型電流拡散領域１０３）との間の表面上に、ゲート絶縁膜１０８を介してゲート電極１０９が設けられている。導電層１１１は、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６にオーミック（ｏｈｍｉｃ）接触する。導電層１２１は、ＪＦＥＴ領域１０３ａにショットキー（ｓｈｏｔｔｋｙ）接触する。ソース電極１１２は、導電層１１１，１２１に電気的に接続されている。
平面ＳＢＤ１２０は、ＪＦＥＴ領域１０３ａと導電層１２１とのショットキー接触による整流作用を示すダイオードであり、ＪＦＥＴ領域１０３ａを挟んで隣り合うゲート電極１０９間に配置されている。ゲート電極１０９間に平面ＳＢＤ１２０を配置することで、ｐ++型コンタクト領域１０６、最下部ｐ+型領域１０７、ｎ型電流拡散領域１０３、ｎ-型ドリフト領域１０２およびｎ+型出発基板（ｎ+型ドレイン領域）１０１とのｐｎ接合で形成される寄生ｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオード動作による順方向劣化が抑制される。
図１４には、半導体基板１３０とオーミック接触する導電層１１１と、半導体基板１３０とショットキー接触する導電層１２１と、をそれぞれ異なるハッチングで示す。符号ＲJFET，ＲDは、それぞれＭＯＳＦＥＴのＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）抵抗、および、ＭＯＳＦＥＴのドリフト抵抗（ｎ-型ドリフト領域１０２の抵抗）である。符号ＡＡは、ＭＯＳＦＥＴの１つの単位セルである。
従来のプレーナゲート構造の縦型ＭＯＳＦＥＴの別の一例として、ｎ型ドリフト層の内部において、ｐ型ベース領域の、ｐ+型コンタクト領域（ソース電極とオーミック接触するｐ+型コンタクト領域）に深さ方向に対向する部分の直下（ドレイン側）に、ｐ型ベース領域に接して、ｐ+型コンタクト領域と略同じ幅のｐ型層を選択的に設けた装置が提案されている（例えば、下記特許文献１（第００１９，００４１段落、第１図）参照。）。
下記特許文献１では、サージ電圧発生時に、ｐ型ベース領域とｎ型ドリフト層とのｐｎ接合により形成される寄生ｐｎダイオードのブレークポイントがｐ型ベース領域直下のｐ型層となる。サージ電圧発生時に半導体基板内部に流れる電流を、ｐ型ベース領域直下のｐ型層からｐ+型コンタクト領域を通る経路でソース電極へ引き抜くことで、表面チャネル層への電流集中を抑制して耐圧を向上させている。
また、従来のプレーナゲート構造の縦型ＭＯＳＦＥＴとして、ｎ-型ドリフト領域よりも不純物濃度の高いｎ型電流拡散領域をＪＦＥＴ領域のみに設けることで、ＪＦＥＴ領域のキャリアの広がり抵抗を低減させた装置が提案されている（例えば、下記特許文献２（第００８３段落、第２１図）参照。）。
特開２００９－０１６６０１号公報 特開２０１７－０５５１４５号公報
従来のプレーナゲート構造の縦型ＭＯＳＦＥＴ（図１４参照）では、最下部ｐ+型領域１０７の直下の部分においてｎ型電流拡散領域１０３のキャリアの広がり抵抗Ｒｓｐが高いと、ｐ型ベース領域１０４、最下部ｐ+型領域１０７、ｎ型電流拡散領域１０３、ｎ-型ドリフト領域１０２およびｎ+型出発基板１０１からなる寄生ｐｉｎダイオードに順方向電圧が印加されやすい。この寄生ｐｉｎダイオードは、最下部ｐ+型領域１０７とｎ-型ドリフト領域１０２とのｐｎ接合のビルトインポテンシャル（内蔵電位）を超える順方向電圧が印加されると動作してしまう。
ｎ型電流拡散領域１０３のキャリアの広がり抵抗Ｒｓｐは、最下部ｐ+型領域１０７の幅Ｌ１０１で決まる。最下部ｐ+型領域１０７の幅Ｌ１０１とは、ｎ型電流拡散領域１０３からｎ+型出発基板１０１へ向かって流れる平面ＳＢＤ１２０の順方向電流の電流経路からｐ++型コンタクト領域１０６側へ向かう方向Ｙにおける最下部ｐ+型領域１０７の長さ（すなわち隣り合う平面ＳＢＤ１２０の直下のＪＦＥＴ領域間の幅）である。
この最下部ｐ+型領域１０７の幅Ｌ１０１が広いと、ｎ型電流拡散領域１０３のキャリアの広がり抵抗Ｒｓｐが高くなり、上記寄生ｐｉｎダイオードが動作しやすいことが発明者により確認されている。最下部ｐ+型領域１０７の幅Ｌ１０１は、プレーナゲート構造のＭＯＳＦＥＴではｐ型ベース領域１０４、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６の条件（特にこれらの領域の幅）に依存して決定されるため、狭くすることが難しい。
例えば、ＭＯＳＦＥＴのセルピッチＬ１０２が１０μｍ程度である場合、最下部ｐ+型領域１０７の幅Ｌ１０１は８μｍ以上となってしまう。最下部ｐ+型領域１０７の幅Ｌ１０１が８μｍ以上となると、後述するように最下部ｐ+型領域１０７からｎ+型出発基板１０１へ向かう方向（深さ方向Ｚ）に大電流（寄生ｐｎダイオードの動作電流）が流れた場合に、寄生ｐｎダイオード動作を抑制することが難しいことが発明者により確認されている（図６，７参照）。
図１５は、従来の半導体装置の別の一例を示す断面図である。図１５には、上記特許文献１の図１の縦型ＭＯＳＦＥＴを簡略化して示す。上記特許文献１においても、図１４に示す従来の縦型ＭＯＳＦＥＴと同様に、ｐ型ベース領域１０４’の最下部１０７’の幅（具体的にはｐ型ベース領域１０４’の最下部１０７’の、ＪＦＥＴ領域１０３ａ’から隣接する他の単位セルまでの幅Ｌ１０１’）で、ｎ型ドリフト領域１０２’のキャリアの広がり抵抗Ｒｓｐ’が決まる。
ｎ型ドリフト領域１０２’のキャリアの広がり抵抗Ｒｓｐ’を低くするには、ｎ-型ドリフト領域１０２’の不純物濃度を高くすればよいが、ｎ型ドリフト領域１０２’の不純物濃度を高くするほど耐圧が低下してしまう。一方、所定耐圧を得るためにｎ型ドリフト領域１０２’の不純物濃度を低くした場合、ｎ型ドリフト領域１０２’のキャリアの広がり抵抗Ｒｓｐ’が高くなってしまう。
また、上記特許文献１においても、ｐ型ベース領域１０４’の最下部１０７’の幅（＝２×Ｌ１０１’）は、ｐ+型コンタクト領域１０６’、ｎ+型ソース領域１０５’およびチャネル領域１０４ａ’の幅に依存して広くなってしまう。このため、図１４に示す従来の縦型ＭＯＳＦＥＴと同様に、ｐ型ベース領域１０４’とｎ型ドリフト領域１０２’とのｐｎ接合で形成される寄生ｐｎダイオード動作を抑制することが難しいという問題が生じる。
チャネル領域１０４ａ’は、ｐ型ベース領域１０４’の、ｎ+型ソース領域１０５’とＪＦＥＴ領域１０３ａ’とに挟まれた部分である。図１５において、符号１０１’は、ｎ+型ドレイン領域であるｎ+型出発基板である。符号１０８’～１１３’は、それぞれゲート絶縁膜、ゲート電極、層間絶縁膜、半導体基板とオーミック接触する導電層、ソース電極、およびドレイン電極である。
この発明は、上述した従来技術による問題点を解消するため、同一の半導体基板にＳＢＤを内蔵したＭＯＳ型半導体装置であって、寄生ｐｉｎダイオード動作を抑制することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、トランジスタおよびショットキーバリアダイオードを備え、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板のおもて面に、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側に、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層が設けられている。前記第２半導体層は、前記第１半導体領域を覆う。第１導電型の第２半導体領域は、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する。
第１導電型の第３半導体領域は、前記第２半導体層に前記第２半導体領域と離して選択的に設けられている。前記第３半導体領域は、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達して前記第１半導体領域の一部をなす。前記第３半導体領域は、前記第１半導体層よりも不純物濃度が高い。第２導電型の第４半導体領域は、前記第２半導体層の、前記第２半導体領域および前記第３半導体領域以外の部分である。前記第４半導体領域の、前記第２半導体領域と前記第３半導体領域とに挟まれた部分の表面上に、ゲート絶縁膜を介してゲート電極が設けられている。第１電極は、前記第２半導体領域および前記第４半導体領域に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。
前記トランジスタは、前記第１，２半導体層、前記第１～４半導体領域、前記ゲート電極および前記第１，２電極を有する。前記ショットキーバリアダイオードは、前記第３半導体領域と、前記第３半導体領域にショットキー接触し、かつ前記第１電極に電気的に接続された導電層と、からなる。前記第１半導体領域の内部には、前記第４半導体領域よりも不純物濃度の高い、第２導電型の第５半導体領域および第２導電型の第１～３埋め込み領域がそれぞれ選択的に設けられている。前記第５半導体領域は、深さ方向に前記第２半導体領域および前記第４半導体領域と対向して配置され、かつ前記第２半導体領域および前記第４半導体領域の前記第２電極側の面を覆う。前記第１埋め込み領域は、前記第５半導体領域よりも前記第２電極側に２段以上配置されている。
２段以上の前記第１埋め込み領域は、深さ方向に前記第５半導体領域に対向し、かつ前記第１電極側から前記第２電極側へ向かって多段に積層されて互いに接し積層構造をなす。前記第２埋め込み領域は、前記第５半導体領域および前記第１埋め込み領域と離して配置され、かつ深さ方向に前記第３半導体領域に対向する。前記第３埋め込み領域は、前記第１埋め込み領域のうちの最も前記第２電極側に配置された最下部埋め込み領域と、前記第２埋め込み領域と、の間に配置され、前記最下部埋め込み領域と前記第２埋め込み領域とを連結する。前記第１埋め込み領域のうちの最も前記第１電極側に配置された最上部埋め込み領域は、前記第５半導体領域に接する。前記最下部埋め込み領域の幅は、前記第５半導体領域の幅よりも狭い。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域、前記第５半導体領域、前記第１埋め込み領域、前記第３半導体領域、前記第１半導体層および前記半導体基板からなる寄生ダイオードの臨界電流密度は３０００Ａ／ｃｍ2以上である。前記トランジスタのセルピッチは１０μｍである。前記最下部埋め込み領域の幅は８μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極は、前記半導体基板のおもて面に平行な第１方向に延びる直線状のレイアウトに配置されている。前記第１埋め込み領域および前記第２埋め込み領域は、前記第１方向に延びる直線状のレイアウトに配置されている。前記第３埋め込み領域は、前記半導体基板のおもて面に平行で、かつ前記最下部埋め込み領域と直交する第２方向に延びる直線状のレイアウトに配置され、前記最下部埋め込み領域と十字状のレイアウトをなす。前記最下部埋め込み領域の、前記第２方向に前記第３埋め込み領域と対向する矩形状の平面形状部分の対角線の長さは８μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極は、前記半導体基板のおもて面に平行な第１方向に延びる直線状のレイアウトに配置されている。前記第１埋め込み領域および前記第２埋め込み領域は、前記第１方向に延びる直線状のレイアウトに配置されている。前記第３埋め込み領域は、前記半導体基板のおもて面に平行で、かつ前記最下部埋め込み領域と直交する第２方向に延びる直線状のレイアウトに配置され、前記最下部埋め込み領域とＴ字状のレイアウトをなす。前記最下部埋め込み領域の、前記第２方向に前記第３埋め込み領域と対向する矩形状の平面形状部分を前記第２方向に平行な中心線で分割した矩形状の分割部分の対角線の長さは８μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記最下部埋め込み領域の、前記第２方向に前記第３埋め込み領域と対向する前記矩形状の平面形状部分は、当該矩形状の平面形状部分の頂点を、当該矩形状の平面形状部分の中心側に凹むように切欠いた切欠き部を有する平面形状を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の内部に、前記第１半導体領域よりも不純物濃度の高い第１導電型の第６半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達し、前記第２半導体領域に対して前記第３半導体領域と反対側に、前記第２半導体領域に接して配置された、前記第２半導体層よりも不純物濃度の高い第２導電型の第７半導体領域をさらに備える。前記第４半導体領域は、前記第２半導体層の、前記第２半導体領域、前記第３半導体領域および前記第７半導体領域以外の部分である。前記第５半導体領域は、深さ方向に前記第２半導体領域、前記第４半導体領域および前記第７半導体領域と対向して選択的に設けられ、かつ前記第２半導体領域、前記第４半導体領域および前記第７半導体領域の前記第２電極側の面を覆うことを特徴とする。
上述した発明によれば、第５半導体領域の直下（第２電極側）に第１埋め込み領域を多段に配置し、単位セル内のドリフト領域に接する寄生ＪＦＥＴの数を２つ以上に増やすことで、寄生ｐｉｎダイオードの順方向動作時における第３半導体領域のキャリアの広がり抵抗が、最も第２電極側に配置された第１埋め込み領域（最下部埋め込み領域）の幅で決まる。かつ、最下部埋め込み領域の幅は、第３，４，７半導体領域の条件に依存しないため、第５半導体領域の幅よりも狭い例えば８μｍ以下程度にすることができる。このため、寄生ｐｉｎダイオードの順方向動作時における第３半導体領域のキャリアの広がり抵抗を抑制することができる。
本発明にかかる半導体装置によれば、同一の半導体基板にＳＢＤを内蔵したＭＯＳ型半導体装置であって、寄生ｐｉｎダイオード動作を抑制することができるという効果を奏する。
実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態１にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。 実施の形態１にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 同一の半導体基板に配置されたｐｉｎダイオードおよびユニポーラ素子間の距離とバイポーラ電流との関係を示す特性図である。 図１２の検証に用いた試料の断面構造を示す断面図である。 従来の半導体装置の構造を示す断面図である。 従来の半導体装置の別の一例を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、ＭＯＳＦＥＴの１つの単位セル（素子の構成単位）の断面構造と、当該単位セルの両側にそれぞれ隣接する他の単位セルの１／２の断面構造と、を示す（図２～８においても同様）。
また、図１には、活性領域に配置された一部の単位セルのみを図示し、活性領域の周囲を囲むエッジ終端領域を図示省略する（図１１においても同様）。活性領域とは、ＭＯＳＦＥＴの主電流が流れる領域である。エッジ終端領域は、活性領域と半導体基板（半導体チップ）３０の側面との間の領域であり、半導体基板３０のおもて面側の電界を緩和して耐圧（耐電圧）を保持する領域である。エッジ終端領域には、例えばガードリングやフィールドプレート、リサーフ等の一般的な耐圧構造が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。
図１に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板３０のおもて面上に平板状にゲート電極９を設けたプレーナゲート構造の縦型ＭＯＳＦＥＴであり、同一の半導体基板３０のおもて面上に平板状に配置したＳＢＤ（平面ＳＢＤ）２０を内蔵する。半導体基板３０は、炭化珪素からなるｎ+型出発基板１のおもて面上にｎ-型ドリフト領域２およびｐ型ベース領域（第４半導体領域）４となる各炭化珪素層３１，３２を順にエピタキシャル成長させたエピタキシャル基板である。
ｎ-型炭化珪素層３１の、ｎ+型出発基板１側に対して反対側の表面層には、ｎ型電流拡散領域（第１半導体領域）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域３は、例えば、ｎ-型炭化珪素層３１へのｎ型不純物のイオン注入により、半導体基板３０のおもて面に平行な方向（横方向：後述する第１，２方向Ｘ，Ｙ）に一様に設けられている。ｎ-型炭化珪素層３１の、ｎ型電流拡散領域３以外の部分がｎ-型ドリフト領域２である。
ｎ型電流拡散領域３の表面領域には、第１ｐ+型領域（第５半導体領域）７が選択的に設けられている。第１ｐ+型領域７は、ｐ型ベース領域４とともに、ＭＯＳＦＥＴのｐ型ベース領域として機能する。また、ｎ型電流拡散領域３の内部には、第１ｐ+型領域７よりもドレイン側（ドレイン電極（第２電極）１３側）に深い位置に、第２～４ｐ+型領域４１～４３がそれぞれ選択的に設けられている。第１ｐ+型領域７および第２～４ｐ+型領域４１～４３は、後述するｐ++型コンタクト領域６を介してソース電極（第１電極）１２の電位（ソース電位）に固定されている。第２，３ｐ+型領域（第１埋め込み領域）４１，４２は、寄生ｐｉｎダイオードの順方向動作時に、第３ｐ+型領域４２の直下（ドレイン側）におけるｎ型電流拡散領域３のキャリアの広がり抵抗Ｒｓｐを低減する機能を有する。
ｐ型炭化珪素層３２は、例えば活性領域においてｎ-型炭化珪素層３１の、ｎ+型出発基板１側に対して反対側の全面に設けられ、第１ｐ+型領域７を覆う。すなわち、エッジ終端領域においては、半導体基板３０のおもて面は、炭化珪素層３１の、ｎ+型出発基板１側に対して反対側の表面である（不図示）。ｐ型炭化珪素層３２には、深さ方向Ｚに第１ｐ+型領域７に対向する位置に、ｎ+型ソース領域（第２半導体領域）５およびｐ++型コンタクト領域（第７半導体領域）６がそれぞれ選択的に設けられている。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、炭化珪素層３２を深さ方向Ｚに貫通して、第１ｐ+型領域７に達する。深さ方向Ｚとは、半導体基板３０のおもて面から裏面へ向かう方向（縦方向）である。
また、ｐ型炭化珪素層３２には、ｎ+型ソース領域５およびｐ++型コンタクト領域６と離して、ｐ型炭化珪素層３２をイオン注入により打ち返してなるｎ型領域（以下、ｎ型打ち返し領域（第３半導体領域）とする）が設けられている。このｎ型打ち返し領域は、ｐ型炭化珪素層３２を深さ方向Ｚに貫通して、ｎ型電流拡散領域３の、隣り合う第１ｐ+型領域７間に挟まれた部分に接し、当該ｎ型電流拡散領域３（ＪＦＥＴ領域３ａ）の一部をなす。ｐ型炭化珪素層３２の、ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｎ型打ち返し領域（ＪＦＥＴ領域３ａ）以外の部分がｐ型ベース領域４である。
これらＪＦＥＴ領域３ａ、ｐ型ベース領域４、ｎ+型ソース領域５、ｐ++型コンタクト領域６および第１～４ｐ+型領域７，４１～４３は、半導体基板３０のおもて面側から見て半導体基板３０のおもて面に平行な方向（第１方向）Ｘに延びる直線状のレイアウトに配置されている。ｎ型電流拡散領域３の、隣り合うｐ型ベース領域（ｐ型ベース領域４および第１ｐ+型領域７）間に挟まれた部分がＪＦＥＴ領域３ａである。ｎ+型ソース領域５は、半導体基板３０のおもて面に平行で、かつ第１方向Ｘと直交する方向（第２方向）Ｙに、ｐ型ベース領域４を挟んでＪＦＥＴ領域３ａに対向する。
ｐ++型コンタクト領域６は、ｎ+型ソース領域５の、ＪＦＥＴ領域３ａ側に対して反対側に、当該ｎ+型ソース領域５に接して配置されている。具体的には、ｐ++型コンタクト領域６の第２方向Ｙの両側にｎ+型ソース領域５が配置され、ｎ+型ソース領域５の、ｐ++型コンタクト領域６側に対して反対側にｐ型ベース領域４が配置されている。かつｐ型ベース領域４の、ｎ+型ソース領域５側に対して反対側にＪＦＥＴ領域３ａが配置されている。すなわち、ｐ++型コンタクト領域６の第２方向Ｙの両側に、ｎ+型ソース領域５、ｐ型ベース領域４およびＪＦＥＴ領域３ａが対称に配置されている。
第１ｐ+型領域７は、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６のドレイン側において、これらの領域に深さ方向に対向する。かつ、第１ｐ+型領域７は、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６のドレイン側に接し、これらの領域のドレイン側の全面を覆う。すなわち、第１ｐ+型領域７の幅（第２方向Ｙの幅）Ｌ１１は、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６の各幅に依存して設定される。具体的には、第１ｐ+型領域７の幅Ｌ１１は、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６の各幅の略総和である。
第２，３ｐ+型領域４１，４２は、深さ方向Ｚに第１ｐ+型領域７に対向する位置に配置され、かつソース側（ソース電極１２側）からドレイン側へ向かって多段に積層された積層構造をなす。具体的には、第２ｐ+型領域（最上部埋め込み領域）４１は、第１ｐ+型領域７の直下で、かつ深さ方向Ｚにｐ++型コンタクト領域６に対向する位置に、第１ｐ+型領域７に接して配置されている。隣り合う第２ｐ+型領域４１間に挟まれた部分は、深さ方向ＺにＪＦＥＴ領域３ａに対向して配置され、当該ＪＦＥＴ領域３ａに接し、ＪＦＥＴ領域３ｂとして機能する。
第３ｐ+型領域（最下部埋め込み領域）４２は、第２ｐ+型領域４１の直下で、かつ深さ方向Ｚにｐ++型コンタクト領域６に対向する位置に、第２ｐ+型領域４１に接して配置されている。隣り合う第３ｐ+型領域４２間に挟まれた部分は、深さ方向ＺにＪＦＥＴ領域３ｂに対向して配置され、当該ＪＦＥＴ領域３ｂに接し、ＪＦＥＴ領域３ｃとして機能する。第３ｐ+型領域４２は、ｎ-型ドリフト領域２とｎ型電流拡散領域３との界面よりもソース側に位置する。第２，３ｐ+型領域４１，４２を設けることで、単位セル当たりのＪＦＥＴ領域の個数（ＪＦＥＴ領域３ａ～３ｃ）を増やすことができる。
第２，３ｐ+型領域４１，４２の幅（第２方向Ｙの幅）Ｌ１，Ｌ２は、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６の各幅に依らず設定可能である。このため、単位セル当たりのＪＦＥＴ領域の個数を深さ方向Ｚに積層されるように増やすことで、平面ＳＢＤ２０の順方向電流の電流経路に対して最下部ｐ+型領域の幅を第１ｐ+型領域７の幅Ｌ１１よりも狭くすることができる。最下部ｐ+型領域とは、ｎ型電流拡散領域３の内部において深さ方向Ｚにｐ++型コンタクト領域６に対向する第１～３ｐ+型領域７，４１，４２のうち、最もドレイン側に配置されたｐ+型領域（すなわち第３ｐ+型領域４２）である。最下部ｐ+型領域の幅とは、ｎ型電流拡散領域３からｎ+型出発基板１へ向かって流れる平面ＳＢＤ２０の順方向電流の電流経路から第２方向Ｙへの最下部ｐ+型領域の長さであり、具体的には第３ｐ+型領域４２の幅Ｌ２である。
第２，３ｐ+型領域４１，４２の幅Ｌ１，Ｌ２は、第１ｐ+型領域７の幅Ｌ１１よりも狭い。第２，３ｐ+型領域４１，４２の幅Ｌ１，Ｌ２は、ｐ++型コンタクト領域６の幅Ｌ１２よりも広くてもよい。第３ｐ+型領域４２の幅Ｌ２は狭いほどよい。その理由は、最下部ｐ+型領域である第３ｐ+型領域４２の幅Ｌ２を狭くするほど、後述する寄生ｐｉｎダイオードの順方向動作時におけるｎ型電流拡散領域３のキャリアの広がり抵抗Ｒｓｐを低くすることができるからである。具体的には、第３ｐ+型領域４２の幅Ｌ２は、ＭＯＳＦＥＴのセルピッチ（単位セルの第２方向Ｙの幅）Ｌ１０が１０μｍである場合、例えば８μｍ以下程度である。また、第３ｐ+型領域４２の幅Ｌ２は、第２ｐ+型領域４１の幅Ｌ１と同じであってもよいし、第２ｐ+型領域４１の幅Ｌ１よりも狭くてもよい。
第４ｐ+型領域（第２埋め込み領域）４３は、隣り合う第３ｐ+型領域４２間に挟まれた部分（すなわちＪＦＥＴ領域３ｃ）に、第２，３ｐ+型領域４１，４２および第１ｐ+型領域７と離して配置されている。第４ｐ+型領域４３は、ｐ+型領域４２の間において、第２方向Ｙにｎ型電流拡散領域３を挟んで複数個配置してもよい。また、第４ｐ+型領域４３は、図示省略する部分で第３ｐ+型領域４２に連結されている。第３ｐ+型領域４２と第４ｐ+型領域４３との連結部（第５ｐ+型領域（第３埋め込み領域）４４：図８～１０参照）を半導体基板３０のおもて面側から見たレイアウトについては、後述する実施の形態３で説明する。第４ｐ+型領域４３の幅（第２方向Ｙの幅）Ｌ３は、第３ｐ+型領域４２の幅Ｌ２と同じであってもよい。
ｐ型ベース領域４の、ｎ+型ソース領域５とＪＦＥＴ領域３ａ（ｎ型電流拡散領域３）との間の表面上に、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲート電極９は、半導体基板３０のおもて面側から見て第１方向Ｘに延びるストライプ状のレイアウトに配置されている。半導体基板３０のおもて面の全面に、ゲート電極９を覆うように層間絶縁膜１０が設けられている。層間絶縁膜１０には、隣り合うゲート電極９間において、層間絶縁膜１０およびゲート絶縁膜８を深さ方向Ｚに貫通して半導体基板３０のおもて面に達する第１，２コンタクトホール１０ａ，１０ｂが設けられている。
各第１，２コンタクトホール１０ａ，１０ｂは、例えば半導体基板３０のおもて面側から見て第１方向Ｘに延びる直線状のレイアウトに配置されている。また、第１コンタクトホール１０ａと第２コンタクトホール１０ｂとは、第２方向Ｙに交互に繰り返し配置されている。第１コンタクトホール１０ａには、ｎ+型ソース領域５およびｐ++型コンタクト領域６が露出されている。第１コンタクトホール１０ａの内部において、ｎ+型ソース領域５は第２方向Ｙの両側に配置された各ゲート電極９側にそれぞれ露出され、例えばこれらｎ+型ソース領域５の間にｐ++型コンタクト領域６が露出されている。
第１コンタクトホール１０ａの内部において、半導体基板３０のおもて面（ｎ+型ソース領域５およびｐ++型コンタクト領域６の表面）上には、半導体基板３０とオーミック（ｏｈｏｍｉｃ）接触する導電層１１が設けられている。第２コンタクトホール１０ｂには、ＪＦＥＴ領域３ａ（ｎ型電流拡散領域３）が露出されている。第２コンタクトホール１０ｂの内部において、半導体基板３０のおもて面（ＪＦＥＴ領域３ａの表面）上には、半導体基板３０とショットキー（ｓｃｈｏｔｔｋｙ）接触する導電層２１が設けられている。このように導電層１１，２１を配置することで、ＭＯＳＦＥＴの各単位セルＡにそれぞれ１つの平面ＳＢＤ２０が配置される。
具体的には、ＪＦＥＴ領域３ａを挟んで隣り合うゲート電極９間に、ＪＦＥＴ領域３ａと導電層２１とのショットキー接触による整流作用を示す平面ＳＢＤ２０が配置される。平面ＳＢＤ２０は、ＭＯＳＦＥＴのｐ++型コンタクト領域６、第１～３ｐ+型領域７，４１，４２、ｎ型電流拡散領域３、ｎ-型ドリフト領域２およびｎ+型出発基板１（ｎ+型ドレイン領域）からなる寄生ｐｉｎダイオードの順方向バイアス時に、当該寄生ｐｉｎダイオードよりも低い電圧で、当該寄生ｐｉｎダイオードよりも早くオンする。したがって、ゲート電極９間においてＪＦＥＴ領域３ａ上に平面ＳＢＤ２０を設けることで、ＭＯＳＦＥＴの当該寄生ｐｉｎダイオード動作が抑制される。
平面ＳＢＤ２０を挟んで隣り合う２つのゲート電極９と、これらのゲート電極９の、平面ＳＢＤ２０側に対して反対側の各オーミックコンタクト（半導体部と導電層１１との電気的接触部）と、でＭＯＳＦＥＴの１つの単位セルＡが構成される。図１には、半導体基板３０とオーミック接触する導電層１１と、半導体基板３０とショットキー接触する導電層２１と、をそれぞれ異なるハッチングで示す（図１１においても同様）。図１において、符号ＲJFET，ＲDは、それぞれＭＯＳＦＥＴのＪＦＥＴ抵抗（ＪＦＥＴ領域３ａ～３ｃの抵抗）、および、ＭＯＳＦＥＴのドリフト抵抗（ｎ-型ドリフト領域２の抵抗）である。
ソース電極１２は、第１，２コンタクトホール１０ａ，１０ｂの内部に埋め込むように、半導体基板３０のおもて面上に設けられている。ソース電極１２は、導電層１１に接し、当該導電層１１を介してｎ+型ソース領域５およびｐ++型コンタクト領域６に電気的に接続されている。また、ソース電極１２は、導電層２１に接し、当該導電層２１を介してＪＦＥＴ領域３ａに電気的に接続されている。ソース電極１２および導電層１１，２１は、層間絶縁膜１０によりゲート電極９と電気的に絶縁されている。ｎ+型ドレイン領域であるｎ+型出発基板１の裏面（半導体基板３０の裏面）には、ドレイン電極１３が設けられている。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２～７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、ｎ+型ドレイン領域となるｎ+型出発基板（出発ウエハ）１を用意する。次に、ｎ+型出発基板１のおもて面に、ｎ-型炭化珪素層３１をエピタキシャル成長させる。次に、図３に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層３１の表面層に、第３，４ｐ+型領域４２，４３をそれぞれ選択的に形成する。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型炭化珪素層３１の表面層に、例えば活性領域の全域にわたって、ｎ型電流拡散領域３の一部となるｎ型領域（以下、ｎ型部分領域とする）５１を形成する。このとき、ｎ型部分領域５１の深さは第３，４ｐ+型領域４２，４３の深さよりも深いほうが好ましい、第３，４ｐ+型領域４２，４３のドレイン側（ｎ+型出発基板１側）全体をｎ型部分領域５１で覆う。ｎ-型炭化珪素層３１の、ｎ型部分領域５１よりもドレイン側の部分がｎ-型ドリフト領域２となる。ｎ型部分領域５１と第３，４ｐ+型領域４２，４３との形成順序を入れ替えてもよい。
次に、図４に示すように、ｎ-型炭化珪素層３１上にさらにｎ-型炭化珪素層をエピタキシャル成長させて、ｎ-型炭化珪素層３１の厚さを厚くする。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層３１の厚さを増した部分３１ａにおいて、下層の第３ｐ+型領域４２に深さ方向Ｚに対向する部分に、第３ｐ+型領域４２に達する深さで、第２ｐ+型領域４１を選択的に形成する。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型炭化珪素層３１の厚さを増した部分３１ａに、例えば活性領域の全域にわたって、下層のｎ型部分領域５１に達する深さで、ｎ型電流拡散領域３の一部となるｎ型部分領域５２を形成する。ｎ型部分領域５２の不純物濃度は、ｎ型部分領域５１と略同じである。ｎ型部分領域５２と第２ｐ+型領域４１との形成順序を入れ替えてもよい。
次に、図５に示すように、ｎ-型炭化珪素層３１上に、さらにｎ-型炭化珪素層をエピタキシャル成長させて、ｎ-型炭化珪素層３１の厚さを厚くする。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層３１の厚さを増した部分３１ｂにおいて、下層の第２ｐ+型領域４１に深さ方向Ｚに対向する部分に、第２ｐ+型領域４１に達する深さで、第１ｐ+型領域７を選択的に形成する。
次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型炭化珪素層３１の厚さを増した部分３１ｂに、例えば活性領域の全域にわたって、下層のｎ型部分領域５２に達する深さで、ｎ型電流拡散領域３の一部となるｎ型部分領域５３を形成する。ｎ型部分領域５３の不純物濃度は、ｎ型部分領域５１，５２と略同じである。ｎ型部分領域５３と第１ｐ+型領域７との形成順序を入れ替えてもよい。
上述したｎ-型炭化珪素層３１の厚さを増すことに代えて、ｎ-型炭化珪素層３１上にｎ型電流拡散領域３と同じ不純物濃度の２つのｎ型炭化珪素層をエピタキシャル成長させてもよい。この場合、ｎ型部分領域５２，５３を形成するためのイオン注入を省略可能であり、各ｎ型炭化珪素層をエピタキシャル成長させるごとにそれぞれ第１，２ｐ+型領域７，４１を形成すればよい。
次に、図６に示すように、ｎ-型炭化珪素層３１上に、ｎ型またはｐ型の炭化珪素層３２を所定の厚さでエピタキシャル成長させる。ここでは、ｐ型の炭化珪素層３２をエピタキシャル成長させた場合を例に説明する。これにより、ｎ+型出発基板１のおもて面上にｎ-型炭化珪素層３１および炭化珪素層３２を順に堆積してなる半導体基板（半導体ウエハ）３０が形成される。半導体基板３０のｎ-型炭化珪素層３１の内部には、イオン注入により形成された第１～４ｐ+型領域７，４１～４３が選択的に埋め込まれる。
次に、図７に示すように、フォトリソグラフィおよびイオン注入を一組とする工程を異なる条件で繰り返し行い、ｐ型炭化珪素層３２の表面層に、ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｎ型部分領域５４をそれぞれ選択的に形成する。ｎ型部分領域５４は、ｎ型電流拡散領域３の一部となる。ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｎ型部分領域５４の形成順序を入れ替えてもよい。
このとき、ｎ+型ソース領域５およびｐ++型コンタクト領域６は、下層の第１ｐ+型領域７に達する深さで形成する。ｎ型部分領域５４は、下層のｎ型部分領域５３に達する深さで形成する。ｐ型炭化珪素層３２の、ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｎ型部分領域５４以外の部分がｐ型ベース領域４となる。ｎ型部分領域５１～５４が深さ方向Ｚに連結されて、ｎ型電流拡散領域３が形成される。
次に、イオン注入で形成したすべての領域について、不純物を活性化させるための熱処理（活性化アニール）を行う。次に、例えば半導体基板３０のおもて面を熱酸化して、ゲート絶縁膜８を形成する。次に、ゲート絶縁膜８上にポリシリコン層を堆積（形成）してパターニングして、ポリシリコン層のゲート電極９となる部分を、ｐ型ベース領域４の、ｎ+型ソース領域５とｎ型電流拡散領域３との挟まれた部分の表面上にのみ残す。
次に、半導体基板３０のおもて面の全面に、ゲート電極９を覆うように層間絶縁膜１０を堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１０およびゲート絶縁膜８を部分的に除去し、層間絶縁膜１０およびゲート絶縁膜８を深さ方向Ｚに貫通して半導体基板３０に達する第１，２コンタクトホール１０ａ，１０ｂを形成する。第１コンタクトホール１０ａにはｎ+型ソース領域５およびｐ++型コンタクト領域６が露出され、第２コンタクトホール１０ｂにはｎ型電流拡散領域３（ＪＦＥＴ領域３ａ）が露出される。
次に、第１コンタクトホール１０ａの内部に、半導体基板３０とオーミック接触する導電層１１を形成する。第２コンタクトホール１０ｂの内部に、半導体基板３０とショットキー接触する導電層２１を形成する。次に、第１，２コンタクトホール１０ａ，１０ｂの内部に埋め込むように、活性領域において半導体基板３０のおもて面上にソース電極１２を形成する。半導体基板３０の裏面全面にドレイン電極１３を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１に示すＭＯＳＦＥＴが完成する。
次に、第３ｐ+型領域４２と第４ｐ+型領域４３との連結部（第５ｐ+型領域４４）を半導体基板３０のおもて面側から見たレイアウトについて説明する。図８は、実施の形態１にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。図９，１０は、実施の形態１にかかる半導体装置の一部を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。図８～１０には、第３ｐ+型領域４２と第４ｐ+型領域４３とを連結する第５ｐ+型領域４４のレイアウトを示す。
上述したように、第３，４ｐ+型領域４２，４３は、第１方向Ｘに延びる直線状のレイアウトに配置されている。かつ、第４ｐ+型領域４３は、隣り合う第３ｐ+型領域４２間に挟まれた部分（ＪＦＥＴ領域３ｃ）に配置されている。すなわち、第３，４ｐ+型領域４２，４３は、第２方向Ｙに交互に繰り返し配置され、かつ第１方向Ｘに延びるストライプ状のレイアウトに配置されている。第３ｐ+型領域４２と第４ｐ+型領域４３とは、第５ｐ+型領域４４により連結されている。
第５ｐ+型領域４４は、隣り合う第３ｐ+型領域４２と第４ｐ+型領域４３との間において第２方向Ｙに延びる直線状のレイアウトに配置され、当該第３，４ｐ+型領域４２，４３とに接する。第５ｐ+型領域４４は、同一の隣り合う第３ｐ+型領域４２と第４ｐ+型領域４３との間に、互いに離して複数設けられていてもよい。第５ｐ+型領域４４の幅（第１方向の幅）Ｌ４は、例えば、第３ｐ+型領域４２の幅Ｌ２と同じであってもよい。図８～１０には、第３～５ｐ+型領域４２～４４をハッチングで示す。図８～１０においてハッチング以外の部分は、ｎ型電流拡散領域３（ＪＦＥＴ領域３ｃ）である。
第５ｐ+型領域４４の配置は種々変更可能である。例えば、図８に示すように、第５ｐ+型領域４４同士が第３ｐ+型領域４２を挟んで第２方向Ｙに隣り合っていてもよい。この場合、ｎ型電流拡散領域３の、深さ方向Ｚに第１ｐ+型領域７（図１参照）に対向する部分に、第３ｐ+型領域４２と、当該第３ｐ+型領域４２と直交し、かつ当該第３ｐ+型領域４２を挟んで隣り合う第５ｐ+型領域４４と、が十字状のレイアウトに配置される。第３ｐ+型領域４２の、第２方向Ｙに第５ｐ+型領域４４と対向する矩形状の平面形状部分（十字状の中心部分）４２ａの対角線の長さＬ５が８μｍ以下程度に設定される。
また、図９に示すように、第５ｐ+型領域４４同士が第３ｐ+型領域４２を挟んで第２方向Ｙに隣り合わないように配置されてもよい。この場合、ｎ型電流拡散領域３の、深さ方向Ｚに第１ｐ+型領域７（図１参照）に対向する部分に、第３ｐ+型領域４２と、当該第３ｐ+型領域４２と直交する第５ｐ+型領域４４と、がＴ字状のレイアウトに配置される。第３ｐ+型領域４２の、第２方向Ｙに第５ｐ+型領域４４と対向する矩形状の平面形状部分４２ｂを第２方向Ｙに平行な中心線Ｙ’で分割した矩形状の分割部分４２ｃの対角線の長さＬ６が８μｍ以下程度に設定される。
また、第３ｐ+型領域４２と第５ｐ+型領域４４とを十字状のレイアウトに配置した場合に（図８参照）、第３ｐ+型領域４２の、第２方向Ｙに第５ｐ+型領域４４と対向する略矩形状の平面形状部分４２ａ’は、当該略矩形状の平面形状部分４２ａ’の各頂点を、当該略矩形状の平面形状部分４２ａ’の中心側に凹むように切欠いた（えぐる）切欠部４５を有する平面形状としてもよい。これにより、第３ｐ+型領域４２の、第２方向Ｙに第５ｐ+型領域４４と対向する略矩形状の平面形状部分４２ａ’の対角線の長さ（当該略矩形状の平面形状部分４２ａ’の対角線上に位置する切欠部４５間の距離）Ｌ５’を、第３，５ｐ+型領域４２，４４の幅Ｌ２，Ｌ４よりも短くすることができる。
第３ｐ+型領域４２と第５ｐ+型領域４４とをＴ字状のレイアウトに配置（図９参照）した場合においても、第３ｐ+型領域４２の、第２方向Ｙに第５ｐ+型領域４４と対向する矩形状の平面形状部分４２ａ’を、第５ｐ+型領域４４と接触する各頂点に切欠部４５を有する平面形状としてもよい。この場合、第３ｐ+型領域４２の、第２方向Ｙに第５ｐ+型領域４４と対向する矩形状の平面形状部分４２ｂを第２方向Ｙに平行な中心線Ｙ’で分割した矩形状の分割部分４２ｃの対角線の長さＬ６を、第３，５ｐ+型領域４２，４４の幅Ｌ２，Ｌ４よりも短くすることができる。図１０には、切欠部４５の平面形状を円形状とした場合を示すが、切欠部４５の平面形状は種々変更可能である。
以上、説明したように、実施の形態１によれば、ｎ型電流拡散領域の内部において、ｐ型ベース領域、ｎ+型ソース領域およびｐ++型コンタクト領域の直下にこれらの領域に接して配置され、これらの領域の条件（不純物濃度及び幅）に依存してその幅が決まる第１ｐ+型領域の直下に、第２，３ｐ+型領域が深さ方向に多段に積層して配置されている。第１ｐ+型領域の直下に第２，３ｐ+型領域を多段に配置し、単位セル内のドリフト領域に接する寄生ＪＦＥＴ（ｎ型電流拡散領域の、第２ｐ+型領域と第４ｐ+型領域との間や、第２ｐ+型領域と第４ｐ+型領域との間、に挟まれた領域）の数を２つ以上に増やすことで、寄生ｐｉｎダイオードの順方向動作時におけるｎ型電流拡散領域のキャリアの広がり抵抗が最下部ｐ+型領域（第３ｐ+型領域）の幅で決まる。また、最下部ｐ+型領域の幅は、ｐ型ベース領域、ｎ+型ソース領域およびｐ++型コンタクト領域の条件に依存しないため、第１ｐ+型領域の幅よりも狭い８μｍ以下程度にすることができる。このため、寄生ｐｉｎダイオードの順方向動作時におけるｎ型電流拡散領域のキャリアの広がり抵抗を抑制することができ、寄生ｐｉｎダイオードに大電流（例えば３０００Ａ／ｃｍ2以上程度の動作電流）が流れた場合であっても、寄生ｐｉｎダイオード動作を抑制することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１１は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ型電流拡散領域３の内部に、ｎ型電流拡散領域３よりも不純物濃度の高いｎ+型領域（第６半導体領域）６１を設けた点である。
ｎ+型領域６１は、ｎ型電流拡散領域３の内部において、半導体基板３０のおもて面から、最下部ｐ+型領域（第３ｐ+型領域４２）のドレイン側の面までの深さに、半導体基板３０のおもて面に平行な方向（横方向）に一様に配置される。例えば、ｎ+型領域６１は深さ方向Ｚに例えばＪＦＥＴ領域３ａ，３ｂにわたる厚さｔで配置されてもよく、この場合、ｎ+型領域６１は第１，２ｐ+型領域７，４１に接する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｎ型電流拡散領域の内部に、ｎ型電流拡散領域よりも不純物濃度の高いｎ+型領域を設けることで、ＪＦＥＴ抵抗（ＪＦＥＴ領域の抵抗）を低減させることができる。
（実施例）
次に、第３ｐ+型領域４２の幅Ｌ２の上限値について検証した。図１２は、同一の半導体基板に配置されたｐｉｎダイオードおよびユニポーラ素子間の距離とバイポーラ電流との関係を示す特性図である。図１２の横軸は、図１３のｐｉｎダイオード７０ａおよびユニポーラ素子７０ｂ間の距離Ｃである。図１２の縦軸は、ユニポーラ素子７０ｂの電流量に対する半導体基板７５に配置されたバイポーラ素子（不図示）の電流量の割合（＝バイポーラ素子の電流量／ユニポーラ素子の電流量）である。
ユニポーラ素子７０ｂの電流量に対する半導体基板７５に配置されたバイポーラ素子の電流量の割合（以下、バイポーラ電流比とする）が１０％未満の範囲Ｂ１であれば、ｐｉｎダイオード動作による順方向劣化が生じない、または、製品の推奨仕様（使用年数等）に耐え得る特性が得られる程度にバイポーラ電流の電流量が少ないことが発明者により確認されている。したがって、バイポーラ電流比が１×１０-1以上の範囲Ｂ２である場合（すなわちユニポーラ素子７０ｂの電流量よりもバイポーラ素子の電流量が１０％以上多い場合）に、バイポーラ素子にｐｉｎダイオード動作による順方向劣化が生じているとする。
図１３は、図１２の検証に用いた試料の断面構造を示す断面図である。図１３に示す試料は、バイポーラ素子（不図示）と同一の半導体基板７５にユニポーラ素子７０ｂを内蔵する。半導体基板７５は、炭化珪素からなるｎ+型出発基板７１にｎ-型層７２をエピタキシャル成長させた炭化珪素エピタキシャル基板である。ｎ-型層７２の、ｎ+型出発基板７１側に対して反対側の表面層（半導体基板７５のおもて面の表面層）に、２つのｐ型領域７３を互いに離して選択的に形成した。ｎ-型層７２の、２つのｐ型領域７３に挟まれた部分（以下、ＪＦＥＴ領域とする）７４の幅ｗJFETを１．０μｍとした。
同一の半導体基板７５に配置された図示省略するバイポーラ素子を、本発明にかかるＭＯＳＦＥＴ（図１参照）のｎ型電流拡散領域３、ｐ型ベース領域４およびｎ+型ソース領域５からなる縦型の寄生ｎｐｎバイポーラトランジスタ（ボディーダイオード）と仮定する。ｐ型領域７３とｎ-型層７２およびｎ+型出発基板７１とのｐｎ接合で形成されるｐｉｎダイオード７０ａを、本発明にかかるＭＯＳＦＥＴ（図１参照）のｐ型ベース領域４および第１～３ｐ+型領域７，４１，４２とｎ型電流拡散領域３とのｐｎ接合で形成される寄生ｐｎダイオードと仮定する。ＪＦＥＴ領域７４と導電層（不図示）とからなるユニポーラ素子７０ｂを、図１の平面ＳＢＤ２０と仮定する。
図１３に示す試料においてバイポーラ素子をオンしたときにおける、バイポーラ電流比（ユニポーラ素子７０ｂの電流量に対する半導体基板７５に配置されたバイポーラ素子の電流量の割合）と、ｐｉｎダイオード７０ａとユニポーラ素子７０ｂとの距離Ｃと、の関係を図１２に示す。ｐｉｎダイオード７０ａとユニポーラ素子７０ｂとの距離Ｃは、本発明にかかるＭＯＳＦＥＴ（図１参照）の第３ｐ+型領域４２の幅Ｌ２に相当する。図１２には、バイポーラ素子の臨界電流密度Ｊｃを種々変更して測定した複数の結果を示す。図１３において、符号７６を付した矢印の向きは、ｐｉｎダイオード７０ａがユニポーラ素子７０ｂから離れる方向（すなわちｐｉｎダイオード７０ａとユニポーラ素子７０ｂとの距離Ｃが長くなる方向）である。
図１２に示す結果より、ｐｉｎダイオード７０ａとユニポーラ素子７０ｂとの距離Ｃが長くなるほど、バイポーラ電流が流れやすいことが確認された。その理由は、当該距離Ｃの長さ分だけｎ-型層７２が抵抗となり、ユニポーラ素子７０ｂのオン抵抗が増加するからである。この結果はバイポーラ素子の臨界電流密度Ｊｃを大きくするほど顕著にあらわれるが、バイポーラ素子の臨界電流密度Ｊｃを例えば３０００Ａ／ｃｍ2以上程度と高くした場合であっても、ｐｉｎダイオード７０ａとユニポーラ素子７０ｂとの距離Ｃが８μｍ以下であれば、バイポーラ電流が流れない、または、ｐｉｎダイオード７０ａの動作による順方向劣化が生じていないと言える程度にバイポーラ電流の電流量が少ないことが確認された。
したがって、本発明においては、プレーナゲート構造のＭＯＳＦＥＴの最下部ｐ+型領域である第３ｐ+型領域４２の幅Ｌ２が８μｍ以下程度であれば、バイポーラ電流が流れない、または、製品の推奨仕様（使用年数等）に耐え得る特性が得られる程度にバイポーラ電流の電流量が少ないことがわかる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、単位セルのＭＯＳゲートを半導体基板のおもて面に平行な方向に直線状に配置（すなわち複数配置されるすべての単位セルのＭＯＳゲートをストライプ状のレイアウトに配置）した場合を例に説明しているが、これに限らず、半導体基板のおもて面上から見て、複数のＭＯＳゲートをマトリクス状のレイアウトに配置してもよい。
すなわち、複数のＭＯＳゲートをマトリクス状のレイアウトに配置した場合、ｎ型電流拡散領域の内部において深さ方向にｐ++型コンタクト領域に対向するｐ+型領域（第１～３ｐ+型領域）は、ＪＦＥＴ領域の周囲を囲む環状に配置される。このため、上述した各実施の形態と同様に、最下部ｐ+型領域の幅を８μｍ以下程度にすれば同様の効果が得られる。また、複数の単位セルの各ＭＯＳゲートをマトリクス状のレイアウトに配置した場合、複数のＭＯＳゲートをストライプ状のレイアウトに配置した場合よりも、平面ＳＢＤの表面積を狭くしてもよい。
また、上述した各実施の形態では、ＭＯＳＦＥＴの各部（ｐ型ベース領域、ｎ+型ソース領域およびｐ++型コンタクト領域）の条件に依存してその幅が決まるｐ+型領域（第１ｐ+型領域）のドレイン側に、ＭＯＳＦＥＴの各部の条件に依存しない２つのｐ+型領域（第２，３ｐ+型領域）を多段に配置するとした場合を例に説明しているが、これに限らず、ＭＯＳＦＥＴの各部の条件に依存しない３つ以上のｐ+型領域を多段に配置した場合においても、これら３つ以上のｐ+型領域のうちの最もドレイン側に配置されたｐ+型領域（最下部ｐ+型領域）の幅を８μｍ以下程度にすることで同様の効果が得られる。
また、上述した各実施の形態では、炭化珪素からなる出発基板に炭化珪素層をエピタキシャル成長させてなる炭化珪素エピタキシャル基板を用いた場合を例に説明しているが、本発明にかかる半導体装置を構成する各領域を例えばイオン注入等により炭化珪素基板に形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）に適用した場合においても同様の効果を奏する。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、同一の半導体基板に平面ＳＢＤを内蔵したプレーナゲート構造のＭＯＳ型半導体装置に有用であり、特に、ＭＯＳＦＥＴに適している。
１ ｎ+型出発基板
２ ｎ-型ドリフト領域
３ ｎ型電流拡散領域
３ａ～３ｃ ＪＦＥＴ領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７，４１～４４ ｎ型電流拡散領域にイオン注入により形成された（埋め込んだ）ｐ+型領域
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１０ａ，１０ｂ コンタクトホール
１１，２１ 導電層
１２ ソース電極
１３ ドレイン電極
２０ 平面ＳＢＤ
３０ 半導体基板
３１ ｎ-型炭化珪素層
３１ａ，３１ｂ ｎ-型炭化珪素層の厚さを増した部分
３２ ｐ型炭化珪素層
４２ａ，４２ａ'，４２ｂ 最下部ｐ+型領域の、第２方向に連結部（第５ｐ+型領域）と対向する矩形状の平面形状部分
４２ｃ 最下部ｐ+型領域の、第２方向に連結部と対向する矩形状の平面形状部分の矩形状の分割部分
４５ 最下部ｐ+型領域の、第２方向に連結部と対向する矩形状の平面形状部分の切欠部
５１～５４ ｎ型部分領域
６１ ｎ+型領域
Ａ ＭＯＳＦＥＴの単位セル
Ｌ１～Ｌ４，Ｌ１１ ｎ型電流拡散領域にイオン注入により形成された（埋め込んだ）ｐ+型領域の幅
Ｌ５，Ｌ５’，Ｌ６ 最下部ｐ+型領域の、第２方向Ｙに連結部に対向する矩形状の平面形状の部分の対角線の長さ
Ｌ１０ ＭＯＳＦＥＴのセルピッチ
Ｘ ＭＯＳゲートを構成する各領域およびゲート電極が半導体基板のおもて面に平行な方向に直線状に延在する方向（第１方向）
Ｙ 半導体基板のおもて面に平行な方向で、かつ第１方向と直交する方向（第２方向）
Ｙ’ 最下部ｐ+型領域の、第２方向に連結部と対向する矩形状の平面形状部分の、第２方向に平行な中心線
Ｚ 深さ方向

Claims (7)

  1. シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
    前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなる第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面層に設けられた、前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域と、
    前記第１半導体層の、前記半導体基板側に対して反対側に設けられ、前記第１半導体領域を覆う、シリコンよりもバンドギャップの広い半導体からなる第２導電型の第２半導体層と、
    前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する第１導電型の第２半導体領域と、
    前記第２半導体層に前記第２半導体領域と離して選択的に設けられ、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達して前記第１半導体領域の一部をなす、前記第１半導体層よりも不純物濃度の高い第１導電型の第３半導体領域と、
    前記第２半導体層の、前記第２半導体領域および前記第３半導体領域以外の部分である第２導電型の第４半導体領域と、
    前記第４半導体領域の、前記第２半導体領域と前記第３半導体領域とに挟まれた部分の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体領域および前記第４半導体領域に電気的に接続された第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、を有するトランジスタと、
    前記第３半導体領域と、前記第３半導体領域にショットキー接触し、かつ前記第１電極に電気的に接続された導電層と、からなるショットキーバリアダイオードと、
    を備え、
    前記第１半導体領域の内部には、
    深さ方向に前記第２半導体領域および前記第４半導体領域と対向し、かつ前記第２半導体領域および前記第４半導体領域の前記第２電極側の面を覆う、前記第４半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、
    前記第５半導体領域よりも前記第２電極側に配置され、深さ方向に前記第５半導体領域に対向し、かつ前記第１電極側から前記第２電極側へ向かって多段に積層されて互いに接し積層構造をなす、前記第４半導体領域よりも不純物濃度の高い第２導電型の２段以上の第１埋め込み領域と、
    前記第５半導体領域および前記第１埋め込み領域と離して配置され、かつ深さ方向に前記第３半導体領域に対向する、前記第４半導体領域よりも不純物濃度の高い第２導電型の第２埋め込み領域と、
    前記第１埋め込み領域のうちの最も前記第２電極側に配置された最下部埋め込み領域と、前記第２埋め込み領域と、の間に配置され、前記最下部埋め込み領域と前記第２埋め込み領域とを連結する、前記第４半導体領域よりも不純物濃度の高い第２導電型の第３埋め込み領域と、がそれぞれ選択的に設けられており、
    前記第１埋め込み領域のうちの最も前記第１電極側に配置された最上部埋め込み領域は、前記第５半導体領域に接し、
    前記最下部埋め込み領域の幅は、前記第５半導体領域の幅よりも狭いことを特徴とする半導体装置。
  2. 前記第４半導体領域、前記第５半導体領域、前記第１埋め込み領域、前記第３半導体領域、前記第１半導体層および前記半導体基板からなる寄生ダイオードの臨界電流密度は３０００Ａ／ｃｍ2以上であり、
    前記トランジスタのセルピッチは１０μｍであり、
    前記最下部埋め込み領域の幅は８μｍ以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極は、前記半導体基板のおもて面に平行な第１方向に延びる直線状のレイアウトに配置され、
    前記第１埋め込み領域および前記第２埋め込み領域は、前記第１方向に延びる直線状のレイアウトに配置され、
    前記第３埋め込み領域は、前記半導体基板のおもて面に平行で、かつ前記最下部埋め込み領域と直交する第２方向に延びる直線状のレイアウトに配置され、前記最下部埋め込み領域と十字状のレイアウトをなし、
    前記最下部埋め込み領域の、前記第２方向に前記第３埋め込み領域と対向する矩形状の平面形状部分の対角線の長さは８μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ゲート電極は、前記半導体基板のおもて面に平行な第１方向に延びる直線状のレイアウトに配置され、
    前記第１埋め込み領域および前記第２埋め込み領域は、前記第１方向に延びる直線状のレイアウトに配置され、
    前記第３埋め込み領域は、前記半導体基板のおもて面に平行で、かつ前記最下部埋め込み領域と直交する第２方向に延びる直線状のレイアウトに配置され、前記最下部埋め込み領域とＴ字状のレイアウトをなし、
    前記最下部埋め込み領域の、前記第２方向に前記第３埋め込み領域と対向する矩形状の平面形状部分を前記第２方向に平行な中心線で分割した矩形状の分割部分の対角線の長さは８μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記最下部埋め込み領域の、前記第２方向に前記第３埋め込み領域と対向する前記矩形状の平面形状部分は、当該矩形状の平面形状部分の頂点を、当該矩形状の平面形状部分の中心側に凹むように切欠いた切欠き部を有する平面形状を有することを特徴とする請求項３または４に記載の半導体装置。
  6. 前記第１半導体領域の内部に、前記第１半導体領域よりも不純物濃度の高い第１導電型の第６半導体領域をさらに備えることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
  7. 前記第２半導体層を深さ方向に貫通して前記第１半導体層に達し、前記第２半導体領域に対して前記第３半導体領域と反対側に、前記第２半導体領域に接して配置された、前記第２半導体層よりも不純物濃度の高い第２導電型の第７半導体領域をさらに備え、
    前記第４半導体領域は、前記第２半導体層の、前記第２半導体領域、前記第３半導体領域および前記第７半導体領域以外の部分であり、
    前記第５半導体領域は、深さ方向に前記第２半導体領域、前記第４半導体領域および前記第７半導体領域と対向して選択的に設けられ、かつ前記第２半導体領域、前記第４半導体領域および前記第７半導体領域の前記第２電極側の面を覆うことを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
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* Cited by examiner, † Cited by third party
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007529115A (ja) 2003-12-30 2007-10-18 フェアチャイルド・セミコンダクター・コーポレーション パワー半導体デバイスおよびその製造方法
JP2011258635A (ja) 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置
WO2014038110A1 (ja) 2012-09-06 2014-03-13 三菱電機株式会社 半導体装置
WO2014125586A1 (ja) 2013-02-13 2014-08-21 富士電機株式会社 半導体装置
JP2018064047A (ja) 2016-10-13 2018-04-19 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007529115A (ja) 2003-12-30 2007-10-18 フェアチャイルド・セミコンダクター・コーポレーション パワー半導体デバイスおよびその製造方法
JP2011258635A (ja) 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置
WO2014038110A1 (ja) 2012-09-06 2014-03-13 三菱電機株式会社 半導体装置
WO2014125586A1 (ja) 2013-02-13 2014-08-21 富士電機株式会社 半導体装置
JP2018064047A (ja) 2016-10-13 2018-04-19 富士電機株式会社 半導体装置および半導体装置の製造方法

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