CN104303314B - 具有结终端扩展的半导体器件 - Google Patents

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Abstract

提供一种半导体器件(200)，包括：含碳化硅的衬底(202)；布置在衬底(202)上的漂移层(214)，漂移层含掺第一(n型)掺杂剂类型的漂移区(214)，以具有第一导电类型；与漂移区相邻并接近漂移层的表面(204)的第二区(216)。第二区掺第二(p型)掺杂剂类型，以具有第二导电类型。半导体器件还包括与第二(阱)区相邻布置的结终端扩展(JTE)(220)。JTE具有宽度Wjte且包括在第一、第二方向上被隔离且掺杂有变化浓度的第二(p型)掺杂剂类型的多个离散区(221)，以具有总体沿着远离主阻断结(230)边缘的方向减小的函数形式的第二导电类型的有效掺杂分布。宽度Wjte小于或等于一维耗尽宽度(Wdepl 1D)五倍的倍数，以及半导体器件的电荷容差大于1.0x1013/cm2。

Description

具有结终端扩展的半导体器件
相关申请的交叉引用
本申请要求史蒂芬.亚瑟(Steven Arthur)等的美国临时专利申请第61/648,149号的优先权和利益，其名称为“具有结终端扩展的半导体器件”(Semiconductor Devicewith Junction Termination Extension)，于2012年5月17日提交，其公开内容明确地通过引用整体包含于本文中。
背景技术
本发明总体上涉及半导体器件，特别涉及采用结终端扩展的基于碳化硅的器件。
反向阻断结的击穿电压通常用于限制由p-n结形成的半导体器件能够承受的最大反向电压。这样的阻断结可包括例如晶闸管、二极管、双极晶体管、绝缘栅晶体管的p-n结，或者金属氧化物半导体场效应晶体管(MOSFET)中的相应结。这种器件中的雪崩击穿发生在显著低于理想击穿电压的电压下，因为在反向偏压下在器件中的特定位置(“高场点”)处存在过高的电场。反向偏压下阻断结的高场点通常出现在沿着曲率区域的冶金结的略上方，例如在结的端部。
特别地，击穿电压对于高功率器件是关键的，例如碳化硅(SiC)器件，相关特性，例如对于活性剂量和界面电荷变化的鲁棒性在SiC器件中比在硅(Si)基器件中更重要。
半导体器件可采用任何不同的结构和方法来实现p-n结击穿电压的提高，例如接近p-n结授权(p-njunction entitlement)。例如，可在p-n结的终端部分附近采用结终端扩展(JTE)区。通常，JTE区可被视为毗连相反导电类型的半导体区的重掺杂半导体区的较轻度掺杂的延伸，其通常是轻微掺杂的，以形成前述p-n结。JTE区的主要功能是通过横向延伸阻断结减小高浓度电场，否则其将存在于p-n结的非终端部分附近，特别是在高场点(其通常靠近局部掺杂区的角)处。
除了击穿电压以外，JTE的设计还影响半导体器件的多个关键特性，包括可靠性、制造工艺复杂度和电荷容差(charge tolerance)，受到影响的许多特性具有复杂的相互关系。
因此希望提供一种改善基于碳化硅的半导体器件的关键特性(例如击穿电压、电荷容差和可靠性)的JTE设计。
附图说明
当参考附图阅读以下详细描述时，本发明的这些以及其他特征、方面和优点将变得更好理解，在各幅图中相同的附图标记代表相同的部件，其中：
图1是根据本发明的方面配置的示例二极管的剖视图；
图2是部分俯视图，显示用于示例结终端扩展(JTE)的变化的掺杂剂分布；
图3是根据本发明的方面配置的用于IGBT的阻断结的终端的剖视图；
图4是根据本发明的方面配置的示例台面二极管的剖视图；
图5显示跨越JTE长度的三个示例JTE有效掺杂分布(单一区、x1/2和x2)；
图6显示对于图5中使用的三种掺杂分布，所得到的对于JTE峰值剂量变化曲线的击穿电压灵敏度；
图7是二极管维定义的平面图，其可推广至一般的垂直式功率器件；
图8示意性显示具有变化横向JTE剂量的块结构G-JTE掩膜的示例布局；
图9是一般垂直式功率器件的维定义的平面图；
图10显示示例分级JTE(G-JTE)横向掺杂分布；
图11显示用于块结构G-JTE布局的示例单元电池；以及
图12显示围绕器件角生成单元电池，其中矩形块变为梯形，由半径确定的高度以步长λ增大。
具体实施方式
下面描述用于终止高压SiC结的技术，其可以获得极其接近一维平行平面击穿电压(1-D BVPP极限)的阻断电压，且改进对于活性剂量和界面电荷变化的鲁棒性，该鲁棒性在SiC功率器件应用中比在Si功率器件应用中更重要。这种用于特定配置的新的块结构分级结终端扩展(G-JTE)设计仅使用一种掩膜水平，其已经通过1.2kV SiC MOSFET和代表性的测试二极管实现。测试二极管的阻断电压(BV)达到大约1.6kV的1-D BVPP极限，具有11μm的n型的4H-SiC漂移层，掺杂ND＝9x1015/cm3，其中ND是施主浓度。已经实验验证了对于电荷灵敏度的鲁棒性，在较宽范围的注入JTE剂量(2x1013/cm2至4x1013/cm2以上)保持BV＞1.2kV，大大地优于传统的单一区JTE设计。该单一掩膜步骤的块结构G-JTE终端设计使其特别适用于更高的电压器件应用(＞3kV)，其中实现多个区的JTE，要求多个(达到四个)掩膜水平是常规使用的。应注意，在高达8kV下验证了该JTE设计。
参考图1-3和图5-10描述半导体器件200。应注意，虽然为了便于显示在图1中没有显示触点，但是如本领域中所知，半导体器件将包括触点。如图1所示，半导体器件200包括衬底202，衬底202包括碳化硅。漂移层214布置在衬底202上，且包括掺杂有第一掺杂剂类型的漂移区214，以具有第一导电类型。半导体器件200还包括与漂移区214相邻以及接近漂移层214的表面204的第二区216。第二区216掺杂有第二掺杂剂类型，以具有第二导电类型。
半导体器件200还包括与第二区216相邻布置的结终端扩展(JTE)220。如图所示，例如在图1和2中，结终端扩展220具有宽度wjte，且包括在第一方向272和第二方向274中(图2)被隔离且掺杂有变化浓度的第二(p型)掺杂剂类型的多个离散区221，以具有总体上沿着远离主阻断结230的边缘的方向减小的函数形式的第二导电类型的有效掺杂分布。应注意，“变化浓度”是指区的密度变化，而且该变化的密度限定变化的有效JTE剂量。通常，所有区将具有相同的剂量/掺杂。本文使用的“有效掺杂”是开放以接收JTE注入剂量的JTE面积相对于被采样的总面积的分数，这样对于该区其相当于以(分数)*(全部JTE剂量)来给量JTE。一些示例的有效掺杂水平包括全部JTE剂量的15％，50％和90％。宽度wjte(图1)小于或等于一维耗尽宽度Wdepl_1D的五(5)倍宽度的倍数，且半导体器件200的电荷容差大于1.0x1013/cm2。对于特定配置，界面(或者场氧化层)电荷密度可以为大约1x1012/cm2，或者甚至在大约1x1012/cm2的40-60％的范围内。有益的，电荷容差足以适应界面电荷密度。
应注意，图1中显示为Wdepl_1D的是外延层(epi)的厚度tepi，通常Wdepl_1D不等价于tepi。本文使用的电荷容差定义为对于击穿电压大于设计电压的特定JTE类型，JTE剂量范围的跨度。例如见表1。
表1针对三种示例JTE有效掺杂分布(单一区，x1/2和x2)的电荷容差
本文使用的“单一区”(图5中的附图标记520所示)指恒定剂量。如下讨论，有效掺杂分布(或者有效杂质浓度)可以根据所需的特定器件特征调整。对于特定配置，结终端扩展220的有效掺杂分布是远离主阻断结230边缘的距离x的单调递减函数N(x)。更特别地，控制结终端扩展220的有效掺杂分布的单调递减函数N(x)随着x1/2变化，更特别地，其为：
N(x)＝Nmax+(Nmin-Nmax)(x/wjte)1/2，
其中Nmax是主阻断结230边缘处的平均掺杂剂浓度，以及其中Nmin是结终端扩展220(图4中的320)的外边缘232(图4中的332)处的平均掺杂剂浓度。
图5显示跨越示例JTE的长度的三个示例掺杂分布，图6显示相应的剂量灵敏度曲线。JTE剂量可被视为净JTE剂量。除了上述的平方根函数形式(其由图5中的附图标记510指示)，图5还显示了随着x2(其由图5中的附图标记500指示)变化的控制结终端扩展220的有效掺杂分布的单调递减函数N(x)，更特别地，其为：
N(x)＝Nmax+(Nmin-Nmax)(x/wjte)2，
其中Nmax是主阻断结230边缘处的平均掺杂剂浓度，以及其中Nmin是结终端扩展220的外边缘232处的平均掺杂剂浓度。
如图6所示，虽然单一区(图5中的附图标记520)和平方(图5中的附图标记500)有效掺杂分布可以获得类似的峰值击穿电压(BV)值，但是平方根(图5中的附图标记510)有效掺杂分布提供最宽的电荷控制范围。例如，对于1200伏特器件，假设1200伏特器件的设计击穿规格比器件额定值(≥1380伏特)大15％，BV开平方根分布提供最宽的剂量范围，其满足该约束，(～1.8x1013至6.0x1013)。在图6中通过附图标记600指示设计电压。如果JTE剂量以3.5x1013/cm2为中心，理论上其可以适应大于+/-1.7x1013的电荷变化。通过比较单一区JTE可以获得类似的峰值BV值，但是电荷控制范围窄得多，约为以大约峰值BV剂量为中心+/-2x1012/cm2。
现在参考图1，半导体器件200还包括布置在漂移层214上方的钝化层206。对于特定配置，钝化层206包括多层结构。各种材料可用于钝化层206，包括但不限于二氧化硅、磷掺杂硅酸盐玻璃层(PSG)、氮化硅、聚酰亚胺等。应注意，这些是钝化层的示例材料，根据具体实施，钝化层可采取其他形式。
电荷容差是本发明的半导体器件的重要方面。为了确定其重要性，本发明提出以下设问：在SiC的终端区中可用的电荷的来源和大小是什么？以下表2.2中所列的是与硅的情况相比做出的估计。栅氧化层不与终端考量直接相关，而是被加入作为每种技术中控制电荷密度的下界。表中的电荷密度被视为界面处的有效电荷(如在电荷灵敏度曲线中建模的)，且被假设为正极性，但是电荷灵敏度曲线启示目标JTE的适当布置可以适应于任何极性。
表2.2在硅和SiC终端中电荷密度的大小估计
最重要的效应是对电荷密度有所贡献的那些效应，该电荷密度是击穿时支撑峰值电场所需密度的重要部分，对于硅，Q0_silicon～1.3x1012/cm2，对于SiC，Q0_SiC～1.3x1013/cm2。对于SiC，当目标JTE剂量设置为3.5x1013/cm2时，活化注入剂量的可能变化是最大的明显贡献者，产生～1x1013/cm2的不确定性。这可能比其他效应大，例如场氧化层电荷密度是未知的，推测在1012/cm2的范围内。
具有可以适应大范围的电荷变化而不消耗显著额外面积的终端是主要的优点，因为与硅相比SiC电荷(动态和静态)的过程控制相对不成熟。但是，与结终端扩展的设计关联的竞争因素可对电荷容差具有不同的影响。由于其对半导体器件的性能和可靠性的总体重要性，选择JTE设计以保证足够的电荷容差。
除了有效掺杂分布的函数形式，间隔和几何形状也能影响结终端扩展的电荷容差和总体性能。图7是具有有源面积(active area)920的二极管的维定义平面图，其可被推广到一般的垂直式功率器件。图2显示用于结终端扩展的示例“块”结构。本文使用的“块”221(图1)包括小的离散区221，其是注入掩膜(注入剂量)中的孔或者掩膜区(无剂量)。通过使用这些“块”改变孔相对于掩膜面积的量，上一部分中模拟的连续横向掺杂分布可以由多个离散区近似。参考图1和2，“G-JTE”是分级JTE结构。“LDG”是横向耗尽间隙240(图1)、340(图3和4)，其是外延层达到表面平面的区域。耗尽边缘260与耗尽间隙240相邻。场终止250(图1)、350(图3)是重掺杂区，掺杂有与外延层相同的类型(对于图1中显示的示例为N型)。场终止250的目的是阻止电场到达分离芯片的锯削间隔(saw street)。“锯削间隔”是切过衬底以从晶圆获得单一器件的切割锯削的地方。图2中显示一半的锯削间隔270。半导体被锯削破坏，如果允许任何电场到达它的话则提供漏隙或阻性表面。场终止250停止任何耗尽扩张，保证电场不到达锯削间隔。从几何方面看，外侧周边可占据芯片面积的显著部分。
实际中最小“块”尺寸(本文称为λ)由光刻和其他微电子工艺步骤限制，但是在λ～0(以下限定)的限制情况下，块结构G-JTE变为连续结构。图8示意性显示块结构G-JTE掩膜的示例布局。剂量从x＝0(100％注入剂量)以x-1/2变化，其中离散块尺寸为λ～1.3μm(如图所示)。
对于特定配置，假设最小有效掺杂不小于全部JTE剂量的15％，离散掺杂区221中的相邻区被在大约0至大约2.5λ范围内的间隔与其最近的邻居分离。但是，对于其他示例，最小有效掺杂可小于全部JTE剂量的15％。对于特定物理模型，λ可以限定为：
λ≤(1/10)*Wdepl_1D，
即λ被限定为小于或等于阻断结在其击穿电压下的一维耗尽宽度的宽度的十分之一。较高电压结构可使用较大的λ，因为其一维耗尽宽度较大。例如，对于BV～1000伏特，4HSiC中的Wdepl_1D～10μm，因此λ～1.0um，对于BV～3000伏特，Wdep1_1D～30μm以及λ≤3.0μm。如上所述，小结构能被印刷得多好是有极限的，这将界定λ的较低尺寸。
可使用分级硬掩膜(例如SiO2掩膜)形成分级“块”图案。通过分级JTE掩膜，图案从开放岛延伸到小孔。当设计分级掩膜时，可以使用校正因子获得用于有效掺杂分布的理想的函数形式。即可以针对接近效应校正用于生成SiO2掩膜中的岛和孔的图案的算法。
对于特定配置，结终端扩展220的有源面积与半导体器件200的总面积之间的比率大于大约百分之六十(60％)，更特别的，大于大约百分之六十五(65％)，且更特别的，大于大约百分之七十(70％)。现在参考图7和9，有源面积920是垂直式功率器件的对垂直电流流动直接有贡献的部分。例如，对于PIN二极管，有源面积920将是阳极面积(图7)。类似的，对于开关，有源面积是控制电流流动的电池的面积。对于图9中显示的功率器件(场效应晶体管，或者FET，或者绝缘栅双极晶体管，或者IGBT)，有源面积920现在不包括栅极焊盘和栅极流道。更一般的，垂直式功率器件的非有源面积部分的面积包括：为锯削间隔保留的面积，场停止区，或者被终端(LDG和JTE)占据的任何面积，以及被开销项目消耗的面积，例如栅极接触焊盘900或栅极流道910(如图9中显示)。总器件面积是从角到角的芯片面积(通常功率芯片为正方形或矩形)。对于特定示例，JTE可使用具有15％、50％和90％开放面积的相对小块(～1μm)形成。有益的，通过获得相对高的有源面积与总芯片面积之比(同时仍获得JTE的必要性能)，改进当器件处于“打开”状态时的电流传导。例如这可以通过保证终端长度(G-JTE+LDG+场终止)尽可能短来实现，同时仍满足所有设计目标，因为终端占据器件的外侧周边。
应注意，取决于具体掺杂，图1中指示的器件结构适用于多种器件类型。例如，对于特定配置，碳化硅衬底202具有n+导电类型，其中第一掺杂剂类型是n型，从而第一导电类型是n型，以及其中第二掺杂剂类型是p型，从而第二导电类型是p型。对于这种配置，p型第二区216和n型漂移层214形成p-n结，从而半导体器件200包括二极管。该示例二极管配置示意性显示在图1中。对于其他配置，衬底和漂移层是p型，第二区是n型。
类似的，对于图3中显示的配置，碳化硅衬底202具有p型导电类型，第一掺杂剂类型是n型，从而第一导电类型是n型。对于这种配置，第二掺杂剂类型是p型，从而第二导电类型是p型。对于这种配置，p型第二区216和n型漂移层214形成p-n结，衬底202和漂移层214形成另一个p-n结，从而半导体器件200包括晶体管，例如晶闸管或IGBT。该示例晶体管配置示意性显示在图3中。应注意，虽然图3显示非穿通型IGBT，但是JTE也同等适用于穿通型(punch-through)IGBT，其包括与漂移层相同类型的缓冲层(未显示)。
类似的，图3还示意性显示如下配置：碳化硅衬底202具有n+型导电类型，第一掺杂剂类型是p型，从而第一导电类型是p型。对于这种配置，第二掺杂剂类型是n型，从而第二导电类型是n型。对于这种配置，n型第二区216和p型漂移层214形成p-n结，衬底202和漂移层214形成另一个p-n结，从而半导体器件200包括晶体管，例如晶闸管或IGBT。图3中显示的器件200的其他方面类似于以上参考图1描述的方面。例如，结终端扩展220具有宽度wjte，且包括多个离散区221，离散区221掺杂有变化浓度的第二(n型)掺杂剂类型，以具有总体上沿着远离主阻断结230的边缘的方向减小的函数形式的第二导电类型的有效掺杂分布。结终端扩展220的外边缘232显示在图3中。耗尽边缘360与耗尽间隙340相邻。场终止350(图3)是重掺杂区，掺杂有与外延层相同的类型(对于图3显示的示例为N型)。如上所述，场终止350的目的是阻止任何电场到达分离相邻器件的锯削间隔。
此外，图3中显示的器件200还包括布置在漂移层214上方的钝化层206。以上参考图1描述了钝化层。
参考图2和4-10描述另一个半导体器件300的实施例。如图4所示，半导体器件300包括衬底302，衬底302包括碳化硅。漂移层314布置在衬底302上方，且掺杂有第一(n型)掺杂剂类型，以具有第一导电类型。阳极区316与漂移层314相邻布置，且掺杂有第二(p型)掺杂剂类型，以具有第二导电类型。半导体器件300还包括与阳极区316相邻布置且围绕阳极区316延伸的结终端扩展320。如图2和3所示，结终端扩展320具有宽度wjte，且包括沿第一方向和第二方向被分离且掺杂有变化浓度的第二(p型)掺杂剂类型的多个离散区321，以具有总体上沿着远离主阻断结330的边缘的方向减小的函数形式的第二导电类型的有效掺杂分布。宽度wjte(图3)小于或等于一维耗尽宽度Wdepl_1D的五(5)倍宽度的倍数，且半导体器件300的电荷容差大于1.0x1013/cm2。该示例台面二极管配置示意性地显示在图4中。
对于特定配置，阳极区316包括在漂移层314上外延生长且随后被部分刻蚀以形成阳极区316的材料。在图4中以附图标记322指示注入阳极台面侧壁中的JTE，JTE通过与位于较低刻蚀平面上的JTE相同类型的掺杂物理连接P+阳极至P型JTE图案。
对于特定配置，半导体器件300还包括布置在漂移层314上方的钝化层306。以上描述了钝化层。此外，场终止区350和锯削线位于实际器件中。但是，为了便于显示在图4中没有显示锯削线。
JTE 320与以上描述的JTE 220类似。特别的，应注意JTE 220、320对应于以下品质因数(figure of merit，FOM)的相对高值：
本文中，WJTE＝从主结边缘朝向锯削间隔的JTE的宽度，W1Ddepl＝轻微掺杂侧面上的一维垂直掺杂分布的耗尽宽度，因此较窄的JTE给出较大的第一项。对于特定配置，第一项应在大约0.2-1.0的范围内。
现在转向JTE FOM表达式中的第二项，Qtol＝以#/cm2为单位(与JTE剂量相同)的设计的电荷容差范围，如从剂量灵敏度曲线计算的，以及QEcritical＝平衡临界电场(来自于高斯定律)所需的电荷/cm2。这样，FOM中的第二项是JTE电荷容差除以通过高斯定律导出的产生临界4H-SiC击穿场所需的电荷，例如见《功率半导体器件的基本原理》，B·贾扬特·巴利加，施普林格科学出版社，2008(Fundamentals of Power Semiconductor Devices，B.Jayant Baliga，Springer-Science，2008)中的图3.5。临界场仅是结的轻微掺杂侧面上的掺杂的弱函数，对于1200伏特器件常见的9x1015/cm3掺杂材料为～3.1x106V/cm。这给出QEcritical＝ε*Ecritical＝(9.7)*(8.85x10-14F/cm)*(3.1x106V/cm)/(1.6x10-19库伦/电荷)，～1.7x1013电荷/cm2。虽然该值是针对1200V设计估计的，但是本领域技术人员将认识到QEcritical是器件额定值的函数。电荷容差取为BV的剂量宽度相比于设计电压以上的JTE剂量曲线，通常在额定BV以上＞15％(设计电压≥(BV额定值)*1.15)。Qtol以单位电荷的#/em2为单位给出(例如注入剂量的单位)。对于特定配置，Qtol＞1.0x1013，也可以更大。例如，表1中呈现的数据显示对于平方设计Qtol为1.5x1013，对于开平方根设计Qtol为4.4x1013，因此对于所示的1200伏特器件数据，对于Qtol＝1.0x1013，比率Qtol/QEcritical可以是0.6，对于平方设计是0.88，对于开平方根设计是2.6。
JTE FOM中的第三项是可获得的峰值击穿电压(BV)(BVpk，由于终端设计)与一维BV授权(entitlement)的比率，其通过针对主阻断结的一维掺杂分布计算雪崩BV给出。该比率应在0.80至1.0的范围内(＞一维授权的80％)，以及对于特定配置＞90％(比率＞0.9)。
JTE FOM中的第四项是对于给定的设计和表面电荷，在针对长期稳定性认为可接受的额定电压(例如1200伏特)下直接覆盖终端的钝化层中的最大峰值电场强度Ereliable与氧化物层中计算的峰值场Epk_oxide的比率。设计目标是保持Epk_oxide＜Ereliable，从而钝化具有长期可靠性。该比例应永不小于1.0，且可以较大(1.0-2.0的比率是典型的)。作为示例，对于二氧化硅，Ereliable～4x106V/cm是通常引用的，因为对于低于该值的值，二氧化硅具有延长的长期可靠性。
应注意，取决于具体掺杂，图4中显示的器件结构适用于多种器件类型。例如，对于特定配置，碳化硅衬底302具有n+导电类型，第一掺杂剂类型是n型，从而第一导电类型是n型。对于特定配置，第二掺杂剂类型是p型，从而第二导电类型是p型。对于该配置，p型阳极区316和n型漂移层314形成p-n结，从而半导体器件300包括台面二极管。该示例台面二极管配置示意性地显示在图4中。
类似的，对于其他配置，碳化硅衬底302具有p型导电类型，第一掺杂剂类型是n型，从而第一导电类型是n型。对于这些配置，第二掺杂剂类型是p型，从而第二导电类型是p型。对于该配置，p型阳极区316和n型漂移层314形成p-n结，衬底302和漂移层314形成另一个p-n结，从而半导体器件300包括晶体管，例如晶闸管或IGBT。
此外，对于其他配置，碳化硅衬底302具有n+型导电类型，第一掺杂剂类型是p型，从而第一导电类型是p型。对于这些配置，第二掺杂剂类型是n型，从而第二导电类型是n型。对于该配置，n型阳极区316和p型漂移层314形成p-n结，衬底302和漂移层314形成另一个p-n结，从而半导体器件200包括晶体管，例如晶闸管或IGBT。
还参考图1、2、11和12描述半导体器件。如图1所示，半导体器件包括具有第一表面和第二表面的半导体衬底(例如SiC衬底)；形成在衬底上的有源区；以及围绕有源区且具有宽度Wedge的边缘区。
如图2和12中所示，边缘区包括具有第二导电类型的杂质的多个离散角区。如图2和11所示，边缘区还包括具有第二导电类型的杂质的多个离散直区。如图2所示，至少一个直区毗连相应的角区。第二导电类型的有效杂质浓度(或有效掺杂分布，如上所述)沿着远离边缘区和有源区之间的界面的方向减小。如图11和12所示，角区的形状与直区的形状不同。边缘区的宽度Wedge小于或等于一维耗尽宽度(Wdepl_1D)的五(5)倍的倍数。
对于特定配置，至少一个直区具有矩形，以及至少一个角区具有梯形。图11显示示例正方形(矩形)直区，而图12显示示例梯形角区。对于更特别的配置，每个直区是矩形的，每个角区是梯形的。对于图11中显示的具体设置，直区是正方形。本领域技术人员将认识到，“正方形”、“矩形”和“梯形”区通常不是严格的正方形、矩形和梯形，而是由于所涉及的加工技术的内在限制通常具有一定程度的圆角。此外，这些形状(正方形、矩形和梯形)仅是掺杂JTE区的可能示例形状，区也可具有其他形状，例如圆形。
参考图1-3和5-8描述半导体器件。例如如图1和3所示，半导体器件包括具有第一表面和第二表面的半导体衬底(例如SiC衬底)；形成在衬底上的包括主阻断结的有源器件区；以及与主阻断结相邻的具有宽度Wedge的边缘区。
例如如图1和2所示，边缘区包括具有第一导电类型的多种杂质的多个离散区，其中边缘区中的第一导电类型的有效杂质浓度沿着远离主阻断结和边缘区之间的界面的方向减小。边缘区的宽度Wedge小于或等于一维耗尽宽度(Wdepl_1D)的五(5)倍的倍数。更特别的，边缘区具有至少大约1.0x1013/cm2的电荷容差。
有益的，上述结终端扩展在面积上是有效的，利用最小的芯片面积获得大BV/BVpp比率，这样最大化所允许的芯片有源面积，例如导致半导体器件的面积效率超过百分之七十(70％)。此外，上述结终端扩展具有能够针对较高和较低电压进行缩放的设计。上述结终端扩展的另一个显著益处是其电荷容差，即所得的半导体器件可适应于相对大的表面电荷摆动，例如在结终端扩展上方的钝化层中或者对应于碳化硅(SiC)的掺杂活动可变性。该改进的电荷容差对于SiC器件特别重要，其中界面电荷是未知且可能是动态的。
上述结终端扩展的另一个益处是其可靠性，即终端上的介电材料中的电场在可接受的极限内。例如，本设计的建模结果显示峰值静态场＜1MV/cm。其他益处包括在终端上提供具有免受划伤、潮湿和离子迁移影响的改善机械抵御力的钝化方案。此外，上述结终端扩展能够实际实施，因为其要求相对简单的加工且与FET工艺和材料兼容。此外，上述结终端扩展在高dV/dt下具有良好性能。
虽然本文仅显示和描述了本发明的特定特征，但是本领域技术人员将想到许多修改和变化。例如，虽然参考具体器件结构描述了本发明，但是其同样适用于其他垂直式器件结构，包括但不限于肖特基器件、结势垒JBS肖特基器件、MPS和双极结晶体管。类似的，虽然许多上述示例包括结终端扩展、耗尽区和场终止，但是上述JTE设计同样适用于不包括场终止的半导体器件。因此，应理解所附权利要求书旨在覆盖落入本发明的实质精神范围内的所有这样的修改和变化。

Claims (32)

1.一种半导体器件(200)，包括：
包括碳化硅的衬底(202)；
布置在所述衬底(202)上的漂移层(214)，所述漂移层包括掺杂有第一(n型)掺杂剂类型的漂移层(214)，以具有第一导电类型；
与所述漂移层(214)相邻以及接近所述漂移层(214)的表面(204)的第二区(216)，其中所述第二区(216)掺杂有第二(p型)掺杂剂类型，以具有第二导电类型；以及
与所述第二(阱)区(216)相邻布置的结终端扩展(220)，其中所述结终端扩展(220)具有宽度wjte且包括在第一方向和第二方向上被隔离且掺杂有变化浓度的第二(p型)掺杂剂类型的多个离散区(221)，以具有沿着远离主阻断结(230)的边缘的方向减小的函数形式的第二导电类型的有效掺杂分布，其中所述宽度wjte小于或等于一维耗尽宽度(Wdepl_1D)的宽度的五(5)倍的倍数，以及其中所述半导体器件(200)的电荷容差大于1.0x1013/cm2。
2.根据权利要求1所述的半导体器件(200)，其特征在于，所述结终端扩展(220)的有效掺杂分布是远离所述主阻断结(230)的边缘的距离x的单调递减函数N(x)。
3.根据权利要求2所述的半导体器件(200)，其特征在于，控制所述结终端扩展(220)的有效掺杂分布的所述单调递减函数N(x)随着x1/2变化。
4.根据权利要求2所述的半导体器件(200)，其特征在于，控制所述结终端扩展(220)的有效掺杂分布的所述单调递减函数是：
N(x)＝Nmax+(Nmin-Nmax)(x/wjte)1/2,
其中Nmax是所述主阻断结(230)的边缘处的平均掺杂剂浓度，以及
其中Nmin是所述结终端扩展(220)的外边缘(232)处的平均掺杂剂浓度。
5.根据权利要求1所述的半导体器件(200)，其特征在于，控制所述结终端扩展(220)的有效掺杂分布的单调递减函数是：
N(x)＝Nmax+(Nmin-Nmax)(x/wjte)2,
其中Nmax是所述主阻断结(230)的边缘处的平均掺杂剂浓度，以及
其中Nmin是所述结终端扩展(220)的外边缘(232)处的平均掺杂剂浓度。
6.根据权利要求1所述的半导体器件(200)，其特征在于，所述多个离散区(221)中的相邻掺杂区被在0至2.5λ的范围内的间隔与其最近的邻居分离，所述λ为由微电子工艺步骤限制的最小块尺寸。
7.根据权利要求6所述的半导体器件(200)，其特征在于，最小有效掺杂不小于全部结终端扩展剂量的15％。
8.根据权利要求1所述的半导体器件(200)，其特征在于，所述碳化硅衬底(202)具有n+导电类型，其中所述第一掺杂剂类型是n型，从而所述第一导电类型是n型，以及其中所述第二掺杂剂类型是p型，从而所述第二导电类型是p型。
9.根据权利要求1所述的半导体器件(200)，其特征在于，所述碳化硅衬底(202)具有p型导电类型，其中所述第一掺杂剂类型是n型，从而所述第一导电类型是n型，以及其中所述第二掺杂剂类型是p型，从而所述第二导电类型是p型。
10.根据权利要求1所述的半导体器件(200)，其特征在于，所述碳化硅衬底(202)具有n+型导电类型，其中所述第一掺杂剂类型是p型，从而所述第一导电类型是p型，以及其中所述第二掺杂剂类型是n型，从而所述第二导电类型是n型。
11.根据权利要求1所述的半导体器件(200)，其特征在于，所述宽度wjte在所述一维耗尽宽度(Wdepl_1D)的宽度的0.2-1.0倍的范围内，以及其中所述半导体器件(200)的电荷容差在QEcritical的0.9-2.6倍的范围内，其中，QEcritical＝平衡临界电场所需的电荷/cm2。
12.根据权利要求11所述的半导体器件(200)，其特征在于，峰值击穿电压(BVpk)在一维击穿电压授权BV1D的0.8-1.0倍的范围内。
13.一种半导体器件(300)，包括：
包括碳化硅的衬底(302)；
布置在所述衬底(302)上的漂移层(314)，所述漂移层掺杂有第一(n型)掺杂剂类型，以具有第一导电类型；
与所述漂移层(314)相邻布置的阳极区(316)，其中所述阳极区(316)掺杂有第二(p型)掺杂剂类型，以具有第二导电类型；以及
与所述阳极区(316)相邻布置且围绕所述阳极区(316)延伸的结终端扩展(320)，其中所述结终端扩展(320)具有宽度wjte且包括在第一方向和第二方向上被隔离且掺杂有变化浓度的第二(p型)掺杂剂类型的多个离散区(321)，以具有沿着远离主阻断结(330)的边缘的方向减小的函数形式的第二导电类型的有效掺杂分布，其中所述宽度wjte小于或等于一维耗尽宽度(Wdepl_1D)的宽度的五(5)倍的倍数，以及其中所述半导体器件(300)的电荷容差大于1.0x1013/cm2。
14.根据权利要求13所述的半导体器件(300)，其特征在于，所述阳极区(316)包括在所述漂移层(314)上外延生长以及随后被部分刻蚀以形成所述阳极区(316)的材料。
15.根据权利要求13所述的半导体器件(300)，其特征在于，所述结终端扩展(320)的有效掺杂分布是远离所述主阻断结(330)的边缘的距离x的单调递减函数N(x)。
16.根据权利要求15所述的半导体器件(300)，其特征在于，控制所述结终端扩展(320)的有效掺杂分布的所述单调递减函数N(x)随着x1/2变化。
17.根据权利要求15所述的半导体器件(300)，其特征在于，控制所述结终端扩展(320)的有效掺杂分布的所述单调递减函数是：
N(x)＝Nmax+(Nmin-Nmax)(x/wjte)1/2,
其中Nmax是所述主阻断结(330)的边缘处的平均掺杂剂浓度，以及
其中Nmin是所述结终端扩展(320)的外边缘(332)处的平均掺杂剂浓度。
18.根据权利要求15所述的半导体器件(300)，其特征在于，控制所述结终端扩展(320)的有效掺杂分布的所述单调递减函数是：
N(x)＝Nmax+(Nmin-Nmax)(x/wjte)2,
其中Nmax是所述主阻断结(330)的边缘处的平均掺杂剂浓度，以及
其中Nmin是所述结终端扩展(320)的外边缘(332)处的平均掺杂剂浓度。
19.根据权利要求13所述的半导体器件(300)，其特征在于，所述多个离散区(321)中的相邻掺杂区被在0至2.5λ的范围内的间隔与其最近的邻居分离，所述λ为由微电子工艺步骤限制的最小块尺寸。
20.根据权利要求19所述的半导体器件(300)，其特征在于，最小有效掺杂不小于全部结终端扩展剂量的15％。
21.根据权利要求13所述的半导体器件(300)，其特征在于，所述碳化硅衬底(302)具有n+导电类型，其中所述第一掺杂剂类型是n型，从而所述第一导电类型是n型，以及其中所述第二掺杂剂类型是p型，从而所述第二导电类型是p型。
22.根据权利要求13所述的半导体器件(300)，其特征在于，所述碳化硅衬底(302)具有p型导电类型，其中所述第一掺杂剂类型是n型，从而所述第一导电类型是n型，以及其中所述第二掺杂剂类型是p型，从而所述第二导电类型是p型。
23.根据权利要求13所述的半导体器件(300)，其特征在于，所述碳化硅衬底(302)具有n+型导电类型，其中所述第一掺杂剂类型是p型，从而所述第一导电类型是p型，以及其中所述第二掺杂剂类型是n型，从而所述第二导电类型是n型。
24.一种半导体器件，包括：
具有第一表面和第二表面的半导体衬底；
形成在所述衬底上的有源区；以及
围绕所述有源区且具有宽度Wedge的边缘区，其中所述边缘区包括：
具有第二导电类型的杂质的多个离散角区；以及
具有第二导电类型的杂质的多个离散直区，其中至少一个直区毗连相应角区，其中所述第二导电类型的有效杂质浓度沿着远离所述边缘区与所述有源区之间的界面的方向减小，其中所述角区的形状与所述直区的形状不同，以及其中所述边缘区的宽度Wedge小于或等于一维耗尽宽度(Wdepl_1D)的五(5)倍的倍数。
25.根据权利要求24所述的半导体器件，其特征在于，所述直区的至少其中之一具有矩形形状，且其中所述角区的至少其中之一具有梯形形状。
26.根据权利要求25所述的半导体器件，其特征在于，每个直区是矩形的，以及其中每个角区是梯形的。
27.根据权利要求25所述的半导体器件，其特征在于，所述直区的至少其中之一是正方形。
28.根据权利要求27所述的半导体器件，其特征在于，每个直区是正方形，以及其中每个角区是梯形的。
29.根据权利要求24所述的半导体器件，其特征在于，所述边缘区具有至少1.0x1013/cm2的电荷容差。
30.根据权利要求29所述的半导体器件，其特征在于，所述电荷容差足以适应至少1x1012/cm2的界面电荷密度。
31.一种半导体器件，包括：
具有第一表面和第二表面的半导体衬底；
形成在所述衬底上的包括主阻断结的有源器件区；以及
与所述主阻断结相邻且具有宽度Wedge的边缘区，其中所述边缘区包括具有第一导电类型的多种杂质的多个离散区，其中所述边缘区中的第一导电类型的有效杂质浓度沿着远离所述主阻断结与所述边缘区之间的界面的方向减小，以及其中所述边缘区的宽度Wedge小于或等于一维耗尽宽度(Wdepl_1D)的五(5)倍的倍数。
32.根据权利要求30所述的半导体器件，其特征在于，所述边缘区具有至少1.0x1013/cm2的电荷容差。
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