CN110534556B - 功率半导体器件、其终端结构、掩膜版和制备方法 - Google Patents

功率半导体器件、其终端结构、掩膜版和制备方法 Download PDF

Info

Publication number
CN110534556B
CN110534556B CN201910668260.9A CN201910668260A CN110534556B CN 110534556 B CN110534556 B CN 110534556B CN 201910668260 A CN201910668260 A CN 201910668260A CN 110534556 B CN110534556 B CN 110534556B
Authority
CN
China
Prior art keywords
rings
photoetching
etching
semiconductor device
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910668260.9A
Other languages
English (en)
Other versions
CN110534556A (zh
Inventor
曾丹
刘勇强
史波
肖婷
敖利波
陈道坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Gree Electric Appliances Inc of Zhuhai
Original Assignee
Gree Electric Appliances Inc of Zhuhai
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gree Electric Appliances Inc of Zhuhai filed Critical Gree Electric Appliances Inc of Zhuhai
Priority to CN201910668260.9A priority Critical patent/CN110534556B/zh
Publication of CN110534556A publication Critical patent/CN110534556A/zh
Application granted granted Critical
Publication of CN110534556B publication Critical patent/CN110534556B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/80Etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及一种功率半导体器件、其终端结构、掩膜版和制备方法,所述功率半导体器件设有主结,所述终端结构包括终端区,所述终端区包括多个依次环绕于所述主结之外的场限环;所述场限环包括第一传导类型的半导体离子,在远离所述主结的方向上,多个所述场限环的第一传导类型的半导体离子的掺杂浓度依次递减。通过将多个场限环内的第一传导类型的半导体离子的浓度设计为沿远离所述主结的方向依次递减,可以使半导体器件的耐压更加稳定,而且整个终端结构所占的面积大大减小,提高了生产效率,避免了半导体材料的浪费;而且呈一定梯度的离子浓度变化,还有效缓解了电场集中现象,提高了功率器件的反向阻断能力。

Description

功率半导体器件、其终端结构、掩膜版和制备方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种功率半导体器件、其终端结构、掩膜版和制备方法。
背景技术
功率半导体器件是当今电力电子领域的主流器件,是弱电控制强电的关键器件;其广泛应用于各种功率控制电路、驱动电路等电路中,尤其是在各种变频电机、光伏逆变及智能电网、新能源汽车、电力机车牵引驱动等领域有着不可替代的作用。
传统设计上的功率半导体器件在终端耐压结构的设计上多采用多场限环加场板的设计,场限环掺杂上多采用重掺。这种设计能够最大限度的保证器件的可靠性,同时对制程的要求也相对较低。但是这种设计方式,其终端耐压结构所占用的面积非常之大,造成了半导体材料的大量浪费,而且生产效率也因此受到一定影响;再者,电场集中现象严重,半导体器件的反向阻断能力差。
因此,需要提供一种功率半导体器件、其终端结构、掩膜版和制备方法来解决现有技术的不足。
发明内容
为了解决现有技术中的问题,本发明提供了一种功率半导体器件、其终端结构、掩膜版和制备方法。
一种功率半导体器件的终端结构,所述功率半导体器件设有主结,所述终端结构包括终端区,所述终端区包括多个依次环绕于所述主结之外的场限环;
所述场限环包括第一传导类型的半导体离子,在远离所述主结的方向上,多个所述场限环的第一传导类型的半导体离子的掺杂浓度依次递减。
进一步的,多个所述场限环的宽度均相同。
进一步的,任意两个相邻的所述场限环间的距离宽度均相同。
进一步的,还包括相互贴合连接衬底和外延层;
所述衬底和所述外延层均具有第二传导类型的半导体材料,所述第一传导类型的半导体离子和所述第二传导类型的半导体材料的传导类型相异;
所述场限环嵌设于所述外延层远离所述衬底的一侧内。
进一步的,多个所述场限环在所述外延层内的嵌设深度均相同。
进一步的,还包括钝化层,所述钝化层贴合于所述外延层远离所述衬底的一侧。
进一步的,所述主结嵌设于所述外延层远离所述衬底的一侧内,所述主结具有第一传导类型的半导体材料。
基于同一发明思路,本发明还提供了一种功率半导体器件的终端结构的掩膜版,所述掩膜版设有多个依次环绕的光刻环;
沿远离所述光刻环的轴心的方向,多个所述光刻环内的光刻区的面积依次递减。
进一步的,每个所述光刻环均设有一个或多个光刻区环,每个所述光刻环内的所有光刻区环组成其光刻区;
沿远离所述光刻环的轴心的方向,多个所述光刻环内的光刻区环的个数依次递增。
基于同一发明思路,本发明还提供了一种功率半导体器件的终端结构的制备方法,所述制备方法包括下述步骤:
于外延层上生长第一氧化层;
使用所述的掩膜版对所述第一氧化层进行刻蚀,刻蚀完成后所述第一氧化层出现多个依次环绕的刻蚀环,沿远离所述刻蚀环的轴心方向,多个所述刻蚀环内暴露出的外延层的面积依次递减;
向多个所述刻蚀环内注入第一传导类型的半导体离子,暴露出的所述外延层的表面上的所述第一传导类型的半导体离子进入到所述外延层内;
对注入到所述外延层内的所述第一传导类型的半导体离子进行推阱。
进一步的,所述于外延层上生长第一氧化层之前,还包括:
于衬底上生长所述外延层。
进一步的,每个所述刻蚀环均包括一个或多个暴露环,每个所述刻蚀环内的所有暴露环组成其暴露出的外延层;
沿远离所述刻蚀环的轴心的方向,多个所述刻蚀环内的暴露环的个数依次递增。
进一步的,所述使用所述的掩膜版对所述第一氧化层进行刻蚀,刻蚀完成后所述第一氧化层出现多个依次环绕的刻蚀环,沿远离所述刻蚀环的轴心方向,多个所述刻蚀环内暴露出的外延层的面积依次递减与所述向多个所述刻蚀环内注入第一传导类型的半导体离子,所述第二氧化层的表面上的所述第一传导类型的半导体离子穿过所述第二氧化层进入到所述外延层内之间,所述制备方法还包括:
于多个所述刻蚀环内暴露出的外延层上生长第二氧化层,所述第一氧化层的厚度大于所述第二氧化层的厚度。
进一步的,所述第一氧化层的厚度为4000-15000埃;所述第二氧化层的厚度为300-1000埃。
基于同一发明思路,本发明还提供了一种功率半导体器件,包括所述的功率半导体器件的终端结构。
本发明的技术方案与最接近的现有技术相比具有如下优点:
本发明提供的技术方案提供的功率半导体器件的终端结构,通过将多个场限环内的第一传导类型的半导体离子的掺杂浓度设计为沿远离所述主结的方向依次递减,可以使半导体器件的耐压更加稳定,而且整个终端结构所占的面积大大减小,提高了生产效率,避免了半导体材料的浪费;而且呈一定梯度的离子浓度变化,还有效缓解了电场集中现象,提高了功率器件的反向阻断能力。
附图说明
图1是本发明实施例1提供的功率半导体器件的终端结构的结构示意图;
图2是本发明实施例2提供的掩膜版的结构示意示意图;
图3是本发明实施例2提供的掩膜版的局部放大图;
图4是本发明实施例3提供的制备方法的流程图。
其中,1-主结光刻环;2-第一光刻环;3-第二光刻环;4-第三光刻环;5-第四光刻环;6-主结;7-第一场限环;8-第二场限环;9-第三场限环;10-第四场限环;11-外延层;12-第二光刻区环;13-第三光刻区环;14-第四光刻区环。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案,下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本申请一部分的实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都应当属于本申请保护的范围。
需要说明的是,本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象,而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换,以便这里描述的本申请的实施例。此外,术语“包括”和“具有”以及他们的任何变形,意图在于覆盖不排他的包含,例如,包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元,而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本申请中,术语“上”、“下”、“内”、“中”、“外”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本申请及其实施例,并非用于限定所指示的装置、元件或组成部分必须具有特定方位,或以特定方位进行构造和操作。
并且,上述部分术语除了可以用于表示方位或位置关系以外,还可能用于表示其他含义,例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言,可以根据具体情况理解这些术语在本申请中的具体含义。
此外,术语“设置”、“连接”、“固定”应做广义理解。例如,“连接”可以是固定连接,可拆卸连接,或整体式构造;可以是机械连接,或电连接;可以是直接相连,或者是通过中间媒介间接相连,又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言,可以根据具体情况理解上述术语在本申请中的具体含义。
需要说明的是,在不冲突的情况下,本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图1-4并结合实施例来详细说明本申请。图1是本发明实施例1提供的功率半导体器件的终端结构的结构示意图;图2是本发明实施例2提供的掩膜版的结构示意示意图;图3是本发明实施例2提供的掩膜版的局部放大图;以及,图4是本发明实施例3提供的制备方法的流程图。
实施例1
本发明提供了一种功率半导体器件的终端结构,所述功率半导体器件设有主结6,所述终端结构包括终端区,所述终端区包括多个依次环绕于所述主结6之外的场限环;所述场限环包括第一传导类型的半导体离子,在远离所述主结6的方向上,多个所述场限环的第一传导类型的半导体离子的掺杂浓度依次递减。如图1所示,为设置四个场限环的终端结构,从图中可以看出,主结6嵌设在外延层11内,而第一场限环7、第二场限环8、第三场限环9、第四场限环10依次环绕设置在主结6的外侧,且第一场限环7、第二场限环8、第三场限环9、第四场限环10均嵌设在外延层11内。
通过将多个场限环内的第一传导类型的半导体离子的掺杂浓度设计为沿远离所述主结6的方向依次递减,可以使半导体器件的耐压更加稳定,而且整个终端结构所占的面积大大减小,提高了生产效率,避免了半导体材料的浪费;而且呈一定梯度的离子浓度变化,还有效缓解了电场集中现象,提高了功率器件的反向阻断能力。
在本发明提供的此实施例中,多个所述场限环的宽度均相同。场限环的第一传导类型的半导体离子的浓度不同,但是其宽度是全部相同的,因此各个场限环内的第一传导类型的半导体离子的量也不同。
在本发明提供的此实施例中,任意两个相邻的所述场限环间的距离宽度均相同。多个场限环间的距离相同,便于多个场限环的离子浓度梯度的均匀性,利于提高半导体器件的耐压稳定性。
在本发明提供的此实施例中,还包括相互贴合连接衬底和外延层11;所述衬底和所述外延层11均具有第二传导类型的半导体材料,所述第一传导类型的半导体离子和所述第二传导类型的半导体材料的传导类型相异;所述场限环嵌设于所述外延层11远离所述衬底的一侧内。衬底的材料可以为碳化硅或硅基材料。衬底和外延层11作为终端的承载主体,不可或缺,而且其传导类型与场限环的传导类型是相异的,例如,当第一传导类型的半导体材料为P型半导体材料时,则当第一二传导类型的半导体材料为N型半导体材料;当第一传导类型的半导体材料为N型半导体材料时,则当第二传导类型的半导体材料为P型半导体材料。
在本发明提供的此实施例中,多个所述场限环在所述外延层11内的嵌设深度均相同。场限环的第一传导类型的半导体离子的浓度不同,但是其宽度和深度是全部相同的,因此各个场限环内的第一传导类型的半导体离子的量也不同。
在本发明提供的此实施例中,还包括钝化层,所述钝化层贴合于所述外延层11远离所述衬底的一侧。钝化层可以对终端区起到保护的作用。
在本发明提供的此实施例中,所述主结6嵌设于所述外延层11远离所述衬底的一侧内,所述主结6具有第一传导类型的半导体材料。半导体器件中的主结6和和终端结构是连接在一起的,共用一个衬底和外延层11,这样终端结构才能保护主结6在高电压时的操作。
实施例2
基于同一发明思路,本发明还提供了一种功率半导体器件的掩膜版,所述掩膜版设有多个依次环绕的光刻环;沿远离所述光刻环的轴心的方向,多个所述光刻环内的光刻区的面积依次递减。掩膜版中具有光刻环和非光刻环,而光刻环又内有具有光刻区和非光刻区,使用掩膜版对氧化层进行刻蚀时,只有光刻环内的光刻区下的氧化层会被刻蚀掉,进而氧化层之下的外延层得以暴露,本实施例中提供的掩膜版适用于制备实施例1中提供的功率半导体器件的终端结构,其设置的多个依次环绕的光刻环对应于多个场限环的制备,多个光刻环的光刻区面积依次递减,既可对应制备出的场限环的离子浓度递减,具体的对应关系见之于实施例3中的制备方法中,这里不做过多的赘述。
在本发明提供的此实施例中,每个所述光刻环均设有一个或多个光刻区环,每个所述光刻环内的所有光刻区环组成其光刻区;沿远离所述光刻环的轴心的方向,多个所述光刻环内的光刻区环的个数依次递增。通过设置多个光刻区环,且其数量依次递增,其面积依次递减,这样设置便于刻蚀过程中的进行,也有利于对场限环的离子浓度进行控制,便于制备出离子浓度递减的场限环。如图2和图3所示,为设置四个光刻环的掩膜版,且掩膜版上还设置有主结6光刻环1,而第一光刻环2、第二光刻环3、第三光刻环4和第四光刻环5依次环绕在主结6光刻环1的外侧;而且四个光刻环的组成各不相同,其中第一光刻环2包括一个第一光刻区环,而且第一光刻区环布满了第一光刻环的区域;第二光刻环3包括两个第二光刻区环12,而且两个光刻区环12之间存在一个间隙,间隙为非光刻区,两个第二光刻区环12的面积和小于第一光刻区环的面积;第三光刻环4包括三个第三光刻区环13,而且三个光刻区环13两两之间均存在间隙,间隙为非光刻区,三个第三光刻区环13的面积和小于两个第二光刻区环12的面积和;第四光刻环5包括四个第四光刻区环14,而且四个光刻区环14两两之间均存在间隙,间隙为非光刻区,四个第四光刻区环14的面积和小于三个第三光刻区环13的面积和。
实施例3
基于同一发明思路,本发明还提供了一种功率半导体器件的终端结构的制备方法,所述制备方法包括下述步骤:S1:于外延层上生长第一氧化层;S2:使用所述的掩膜版对所述第一氧化层进行刻蚀,刻蚀完成后所述第一氧化层出现多个依次环绕的刻蚀环,沿远离所述刻蚀环的轴心方向,多个所述刻蚀环内暴露出的外延层的面积依次递减;S3:向多个所述刻蚀环内注入第一传导类型的半导体离子,暴露出的所述外延层的表面上的所述第一传导类型的半导体离子进入到所述外延层内;S4:对注入到所述外延层内的所述第一传导类型的半导体离子进行推阱。
通过制备第一氧化层,再使用实施例2提供的掩膜版即掩膜版进行刻蚀,则第一氧化层中对应于掩膜版上的光刻环区的一部分被刻蚀掉,即形成多个依次环绕的刻蚀环,而刻蚀环中的第一氧化层也没有被全部刻蚀,只有对应于光刻环区的那一部分第一氧化层被刻蚀掉了,则此处的外延层得以暴露出来;然后向多个所述刻蚀环内注入第一传导类型的半导体离子,注入时是向整个外延层进行注入的,由于外延层表面有些位置被第一传导类型的半导体离子不能穿过的第一氧化层覆盖,因此只有注入到暴露出的外延层的表面的第一传导类型的半导体离子能够进入到外延层内,而注入到单位面积的外延层上的第一传导类型的半导体离子的量又完全相同,加之多个刻蚀环内暴露出的外延层面积依次递减,因此进入到各个场限环对应的刻蚀环内侧的第一传导类型的半导体离子的量依次递减,在推阱后,各个场限环内的离子扩散后,则不同场限环内的离子掺杂浓度依次递减,即可使整个终端结构所占的面积大大减小,提高了生产效率,避免了半导体材料的浪费;而且呈一定梯度的离子浓度变化,还有效缓解了电场集中现象,提高了功率器件的反向阻断能力。
在本发明提供的此实施例中,所述于外延层上生长第一氧化层之前,还包括:于衬底上生长所述外延层。衬底上形成外延层,即构成了第二种导电类型区。
在本发明提供的此实施例中,每个所述刻蚀环均包括一个或多个暴露环,每个所述刻蚀环内的所有暴露环组成其暴露出的外延层;沿远离所述刻蚀环的轴心的方向,多个所述刻蚀环内的暴露环的个数依次递增。暴露环即对应于实施例1提供的掩膜版的光刻环区,一个光刻环区下的第一氧化层被刻蚀掉后形成一个暴露环,一个暴露环或多个相邻近的暴露环组成了一个刻蚀环,暴露环内侧的外延层暴露出来,如果刻蚀环包括一个暴露环,则这一个暴露环构成暴露出的外延层,则这一个暴露环的面积即为该刻蚀环暴露出的外延层的面积;如果刻蚀环包括多个暴露环,则这多个暴露环构成暴露出的外延层,则这多个暴露环的面积即为该刻蚀环暴露出的外延层的面积。
在本发明提供的此实施例中,在步骤S2和步骤S3之间,还包括:
于多个所述刻蚀环内暴露出的外延层上生长第二氧化层,所述第一氧化层的厚度大于所述第二氧化层的厚度。
在暴露出的外延层上生长较之第一氧化层薄的第二氧化层,而第一氧化层和第二氧化层的厚度差异,使注入刻蚀环的第一传导类型的半导体离子能够穿过第二氧化层并进入其内侧的外延层内,而却不能穿过第一氧化层;因此当步骤S3注入离子时,注入到第二氧化层表面的第一传导类型的半导体离子能够穿过第二氧化层并进入其内侧的外延层,而第二氧化层所在位置又是对应于暴露出的外延层的,而相对于直接向暴露出的外延层表面注入离子,第二氧化层能够保护外延层表面,防止被离子破坏。
在本发明提供的此实施例中,所述第一氧化层的厚度为4000-15000埃;所述第一氧化层的厚度为300-1000埃。第一氧化层和第二氧化层分别在上述的厚度范围内时,二者差异巨大,足以满足第一氧化层无法被第一传导类型的半导体离子穿过,第二氧化层能够被第一传导类型的半导体离子穿过。
在上述制备步骤之后,还可以进行钝化层的制备,场板的制备,这些步骤都是本领域较为常见的步骤,这里不再一一赘述。
实施例4
基于同一发明思路,本发明还提供了一种功率半导体器件,包括所述的功率半导体器件的终端结构。所述功率半导体器件可以为肖特基二极管、结型施雷肖特基二极管、金属-氧化物半导体场效应晶体管、绝缘栅双极型晶体管等功率器件。
需要说明的是,在本文中,诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
最后应说明的是:以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (13)

1.一种功率半导体器件的终端结构,所述功率半导体器件设有主结(6),其特征在于,所述终端结构包括终端区,所述终端区包括多个依次环绕于所述主结(6)之外的场限环;所述场限环包括第一传导类型的半导体离子,在远离所述主结(6)的方向上,多个所述场限环第一传导类型的半导体离子的掺杂浓度依次递减;
每个所述场限环均设有一个或多个光刻区环,每个所述场限环内的所有光刻区环组成其光刻区;沿远离所述主结(6)的轴心的方向,多个所述场限环内的光刻区的面积依次递减;多个所述场限环内的光刻区环的个数依次递增。
2.根据权利要求1所述的功率半导体器件的终端结构,其特征在于,多个所述场限环的宽度均相同。
3.根据权利要求1所述的功率半导体器件的终端结构,其特征在于,任意两个相邻的所述场限环间的距离宽度均相同。
4.根据权利要求1所述的功率半导体器件的终端结构,其特征在于,还包括相互贴合连接衬底和外延层(11);
所述衬底和所述外延层(11)均具有第二传导类型的半导体材料,所述第一传导类型的半导体离子和所述第二传导类型的半导体材料的传导类型相异;
所述场限环嵌设于所述外延层(11)远离所述衬底的一侧内。
5.根据权利要求4所述的功率半导体器件的终端结构,其特征在于,多个所述场限环在所述外延层(11)内的嵌设深度均相同。
6.根据权利要求4所述的功率半导体器件的终端结构,其特征在于,还包括钝化层,所述钝化层贴合于所述外延层(11)远离所述衬底的一侧。
7.根据权利要求4所述的功率半导体器件的终端结构,其特征在于,所述主结(6)嵌设于所述外延层(11)远离所述衬底的一侧内,所述主结(6)具有第一传导类型的半导体材料。
8.一种功率半导体器件的终端结构的掩膜版,其特征在于,所述掩膜版设有多个依次环绕的光刻环;
沿远离所述光刻环的轴心的方向,多个所述光刻环内的光刻区的面积依次递减;
每个所述光刻环均设有一个或多个光刻区环,每个所述光刻环内的所有光刻区环组成其光刻区;
沿远离所述光刻环的轴心的方向,多个所述光刻环内的光刻区环的个数依次递增。
9.一种功率半导体器件的终端结构的制备方法,其特征在于,所述制备方法包括下述步骤:
于外延层上生长第一氧化层;
使用权利要求8所述的掩膜版对所述第一氧化层进行刻蚀,刻蚀完成后所述第一氧化层出现多个依次环绕的刻蚀环,沿远离所述刻蚀环的轴心方向,多个所述刻蚀环内暴露出的外延层的面积依次递减;
向多个所述刻蚀环内注入第一传导类型的半导体离子,暴露出的所述外延层的表面上的所述第一传导类型的半导体离子进入到所述外延层内;
对注入到所述外延层内的所述第一传导类型的半导体离子进行推阱每个所述刻蚀环均包括一个或多个暴露环,每个所述刻蚀环内的所有暴露环组成其暴露出的外延层;
沿远离所述刻蚀环的轴心的方向,多个所述刻蚀环内的暴露环的个数依次递增。
10.根据权利要求9所述的功率半导体器件的终端结构的制备方法,其特征在于,所述于外延层上生长第一氧化层之前,还包括:
于衬底上生长所述外延层。
11.根据权利要求9所述的功率半导体器件的终端结构的制备方法,其特征在于,所述使用权利要求8所述的掩膜版对所述第一氧化层进行刻蚀,刻蚀完成后所述第一氧化层出现多个依次环绕的刻蚀环,沿远离所述刻蚀环的轴心方向,多个所述刻蚀环内暴露出的外延层的面积依次递减与所述向多个所述刻蚀环内注入第一传导类型的半导体离子,所述第一氧化层的表面上的所述第一传导类型的半导体离子穿过所述第一氧化层进入到所述外延层内之间,还包括:
于多个所述刻蚀环内暴露出的外延层上生长第二氧化层,所述第一氧化层的厚度大于所述第二氧化层的厚度。
12.根据权利要求11所述的功率半导体器件的终端结构的制备方法,其特征在于,所述第一氧化层的厚度为4000-15000埃;所述第二氧化层的厚度为300-1000埃。
13.一种功率半导体器件,其特征在于,包括权利要求1至7任一项所述的功率半导体器件的终端结构。
CN201910668260.9A 2019-07-23 2019-07-23 功率半导体器件、其终端结构、掩膜版和制备方法 Active CN110534556B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910668260.9A CN110534556B (zh) 2019-07-23 2019-07-23 功率半导体器件、其终端结构、掩膜版和制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910668260.9A CN110534556B (zh) 2019-07-23 2019-07-23 功率半导体器件、其终端结构、掩膜版和制备方法

Publications (2)

Publication Number Publication Date
CN110534556A CN110534556A (zh) 2019-12-03
CN110534556B true CN110534556B (zh) 2020-11-17

Family

ID=68660781

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910668260.9A Active CN110534556B (zh) 2019-07-23 2019-07-23 功率半导体器件、其终端结构、掩膜版和制备方法

Country Status (1)

Country Link
CN (1) CN110534556B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103824760A (zh) * 2014-01-30 2014-05-28 株洲南车时代电气股份有限公司 一种碳化硅功率器件结终端的制造方法
CN104134687A (zh) * 2014-07-08 2014-11-05 成都星芯微电子科技有限公司 一种半导体器件终端环的拐角结构、制造工艺及光掩膜板
CN104303314A (zh) * 2012-05-17 2015-01-21 通用电气公司 具有结终端扩展的半导体器件
CN106298866A (zh) * 2015-05-19 2017-01-04 北大方正集团有限公司 超结mosfet器件及其制造方法
KR20170045837A (ko) * 2015-10-20 2017-04-28 한국전기연구원 전계제한링이 형성된 전력반도체용 소자 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104303314A (zh) * 2012-05-17 2015-01-21 通用电气公司 具有结终端扩展的半导体器件
CN103824760A (zh) * 2014-01-30 2014-05-28 株洲南车时代电气股份有限公司 一种碳化硅功率器件结终端的制造方法
CN104134687A (zh) * 2014-07-08 2014-11-05 成都星芯微电子科技有限公司 一种半导体器件终端环的拐角结构、制造工艺及光掩膜板
CN106298866A (zh) * 2015-05-19 2017-01-04 北大方正集团有限公司 超结mosfet器件及其制造方法
KR20170045837A (ko) * 2015-10-20 2017-04-28 한국전기연구원 전계제한링이 형성된 전력반도체용 소자 및 그 제조방법

Also Published As

Publication number Publication date
CN110534556A (zh) 2019-12-03

Similar Documents

Publication Publication Date Title
JP3938964B2 (ja) 高耐圧半導体装置およびその製造方法
CN109216351B (zh) 具有集成二极管的碳化硅mosfet器件及其制造方法
KR100731141B1 (ko) 반도체소자 및 그의 제조방법
CN113745116B (zh) 超级结器件及其制造方法
US20220037462A1 (en) Semiconductor device
CN111799322B (zh) 面向高频应用的双沟槽型SiC MOSFET结构及制造方法
JPH01138759A (ja) 高耐圧プレーナ素子
US20200020798A1 (en) Power mosfet with an integrated pseudo-schottky diode in source contact trench
CN113808951B (zh) 一种抗电磁干扰超结mos器件及其制造方法
CN113035931B (zh) 沟槽式金属氧化物半导体场效应管器件及其制造方法
CN111341832B (zh) 结终端结构及其制备方法
CN112397506A (zh) 沟槽栅功率器件及其制造方法
CN114300539A (zh) 一种辐射加固的ldmos器件结构及制备方法
CN110534556B (zh) 功率半导体器件、其终端结构、掩膜版和制备方法
CN111146294A (zh) 肖特基二极管及其制备方法
CN214068711U (zh) 集成电路
CN114141859A (zh) 一种通过多晶硅条提高可靠性的mos器件及其制造方法
SE541291C2 (en) Feeder design with high current capability
TWI524524B (zh) 功率半導體元件之製法及結構
CN112310188A (zh) 横向变掺杂终端结构及其制造方法
CN211088282U (zh) 一种快恢复二极管
CN111146287A (zh) 半导体器件结构及其制备方法
CN107275391B (zh) 用于碳化硅半导体功率器件的复合终端结构及制备方法
CN107359209B (zh) 半导体器件及相应制造方法
KR20180032771A (ko) 쇼트키 배리어 다이오드 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant