CN111146287A - 半导体器件结构及其制备方法 - Google Patents

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CN111146287A CN201811308076.5A CN201811308076A CN111146287A CN 111146287 A CN111146287 A CN 111146287A CN 201811308076 A CN201811308076 A CN 201811308076A CN 111146287 A CN111146287 A CN 111146287A
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Abstract

本发明提供一种半导体器件结构及其制备方法，包括：第一掺杂类型的衬底、第二掺杂类型的第一阱区、第一漏极、第一源极、第一栅氧化层、多晶硅栅极、第二栅氧化层、第二掺杂类型的衬底材料层、第二掺杂类型的第二阱区、第二漏极、第二源极及第一掺杂类型的体区。本发明的半导体器件结构在获得高耐压的前提下，可以有效降低比导通电阻，打破了现有的硅极限。

Description

半导体器件结构及其制备方法
技术领域
本发明属于半导体技术领域，特别是涉及一种半导体器件结构及其制备方法。
背景技术
传统RESURF(降低表面电场)技术的LDMOS(Lateral Diffused MOSFET，横向扩散金属氧化物半导体)的主体部件均位于体硅衬底中，一般通过在第一掺杂类型的漂移区(譬如N型漂移区)注入相应的第二掺杂类型的埋层(譬如P型埋层)，通过互相耗尽来提高半导体器件结构的耐压；然而，提高耐压与降低比导通电阻(导通电阻×面积)是矛盾的，低比导通电阻要求浓度更高的第一掺杂类型的漂移区，而这些第一掺杂类型的漂移区如果不能被第二掺杂类型的区域耗尽，则耐压会大幅降低。因此，要实现耕地的比导通电阻就需要在深的第一掺杂类型的阱中引入更多更深的第二掺杂类型的埋层来耗尽浓度更高的深的第一掺杂类型的阱，然而，引入的第二掺杂类型的埋层越多，工艺越难实现。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及其制备方法，用于解决现有技术中存在的上述问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件结构，所述半导体器件结构包括：
第一掺杂类型的衬底；
第二掺杂类型的第一阱区，位于所述第一掺杂类型的衬底内；
第一漏极，位于所述第二掺杂类型的第一阱区内；
第一源极，位于所述第一掺杂类型的衬底内；
第一栅氧化层，位于所述第一掺杂类型的衬底上表面；
多晶硅栅极，位于部分所述第一栅氧化层的上表面；
第二栅氧化层，位于所述多晶硅栅极的上表面及部分所述第一栅氧化层的上表面；
第二掺杂类型的衬底材料层，位于所述第二栅氧化层的上表面；
第二掺杂类型的第二阱区，位于所述第二掺杂类型的衬底材料层内；
第二漏极，位于所述第二掺杂类型的衬底材料层内，且位于所述第二掺杂类型的第二阱区的一侧；所述第二漏极与所述第一漏极短接；
第二源极，位于所述第二掺杂类型的衬底材料层内，且位于所述第二掺杂类型的第二阱区背离所述第二漏极的一侧；所述第二源极与所述第一源极短接；
第一掺杂类型的体区，位于所述第二掺杂类型的衬底材料层内，且位于所述第二源极与所述第二掺杂类型的第二阱区之间。
作为本发明的半导体器件结构的一种优选方案，所述半导体器件结构还包括场氧化层，位于所述第一掺杂类型的衬底表面，且位于所述第一掺杂类型的衬底与所述第一栅氧化层之间。
作为本发明的半导体器件结构的一种优选方案，所述半导体器件结构还包括：
第一掺杂类型的阱区，位于所述第一掺杂类型的衬底内；所述第一源极位于所述第一掺杂类型的阱区内；
第一掺杂类型的重掺杂区域，位于所述第一掺杂类型的阱区内，且与所述第一源极相短接。
作为本发明的半导体器件结构的一种优选方案，所述半导体器件结构还包括；
介质层，位于所述第二掺杂类型的衬底材料层的上表面及裸露的所述场氧化层的上表面；
漏极电极，位于所述介质层内及所述介质层的上表面，所述漏极电极将所述第一漏极与所述第二漏极短接；
源极电极，位于所述介质层内及所述介质层的上表面，所述源极电极将所述第一源极与所述第二源极短接。
作为本发明的半导体器件结构的一种优选方案，所述第二漏极为第二掺杂类型的漏极；所述第二源极沿长度方向包括若干个交替排布的第一掺杂类型的掺杂区域及第二掺杂类型的掺杂区域。
作为本发明的半导体器件结构的一种优选方案，所述场氧化层的厚度为1000埃～20000埃；所述第一栅氧化层的厚度为100埃～2000埃；所述第二栅氧化层的厚度为100埃～2000埃；所述第二掺杂类型的衬底材料层的厚度为0.1μm～10μm。
作为本发明的半导体器件结构的一种优选方案，所述半导体器件结构还包括第一掺杂类型的埋层，所述第一掺杂类型的埋层位于所述第二掺杂类型的第一阱区内，且位于所述第一源极与所述第一漏极之间。
作为本发明的半导体器件结构的一种优选方案，所述半导体器件结构包括N层所述第一掺杂类型的埋层，N层所述第一掺杂类型的埋层沿所述第二掺杂类型的第一阱区的深度方向平行间隔排布；所述第二掺杂类型的第一阱区内的掺杂离子的剂量为所述第一掺杂类型的埋层内掺杂离子的剂量的N+1倍，其中，N为大于等于2的整数。
作为本发明的半导体器件结构的一种优选方案，相邻各层所述第一掺杂类型的埋层之间的间距相等。
作为本发明的半导体器件结构的一种优选方案，相邻各层所述第一掺杂类型的埋层之间的间距不等。
作为本发明的半导体器件结构的一种优选方案，所述第一掺杂类型的埋层内第一掺杂离子的剂量与所述第二掺杂类型的第一阱区内的第二掺杂离子的剂量及所述第二掺杂类型的第二阱区内第二掺杂类型离子的剂量相同。
作为本发明的一种优选方案，所述第一掺杂类型的埋层沿自所述第一源极至所述第一漏极的方向分割为多段子埋层，相邻两段所述子埋层之间具有间距。
本发明还提供一种半导体器件结构的制作方法，所述半导体器件结构的制备方法包括如下步骤：
1)提供第一掺杂类型的衬底；
2)于所述第一掺杂类型的衬底内形成第二掺杂类型的第一阱区；
3)于所述第一掺杂类型的衬底表面上形成第一栅氧化层；
4)于部分所述第一栅氧化层的上表面形成多晶硅栅极；
5)于所述多晶硅栅极的上表面及部分裸露的所述第一栅氧化层的上表面形成第二栅氧化层，所述第二栅氧化层覆盖所述多晶硅栅极；
6)于所述第二栅氧化层的上表面形成第二掺杂类型的衬底材料层；
7)于所述第二掺杂类型的衬底材料层内形成第一掺杂类型的体区；
8)于所述第二掺杂类型的第一阱区内形成第一漏极，于所述第一掺杂类型的衬底内形成第一源极，并于所述第二掺杂类型的衬底材料层内形成第二漏极及第二源极，其中，所述第二源极与所述第一源极均位于所述第一掺杂类型的体区的同一侧，所述第二漏极与所述第一漏极均位于所述第一掺杂类型的体区背离所述第二源极的一侧，且所述第二漏极与所述第一掺杂类型的体区之间具有间距，以于所述第二漏极与所述第一掺杂类型的体区之间形成第二掺杂类型的第二阱区；
9)将所述第一漏极与所述第二漏极短接，并将所述第一源极与所述第二源极短接。
作为本发明的半导体器件结构的制作方法的一种优选方案，在步骤2)与步骤3)之间，还包括在所述第一掺杂类型的衬底表面形成场氧化层的步骤，此时，步骤3)中，所述第一栅氧化层形成于所述场氧化层的上表面。
作为本发明的半导体器件结构的制作方法的一种优选方案，在步骤2)与步骤3)之间形成所述场氧化层之后还包括于所述第一掺杂类型的衬底内形成第一掺杂类型的阱区的步骤；步骤8)中，所述第一源极形成于所述第一掺杂类型的阱区内。
作为本发明的半导体器件结构的制作方法的一种优选方案，在步骤8)中，还包括于所述第一掺杂类型的阱区内形成第一掺杂类型的重掺杂区域的步骤，所述第一掺杂类型的重掺杂区域与所述第一源极相短接。
作为本发明的半导体器件结构的制作方法的一种优选方案，步骤9)包括如下步骤：
9-1)于所述第二掺杂类型的衬底材料层的上表面及所述场氧化层的上表面形成介质层；
9-2)于所述介质层内分别形成与部分所述第一漏极、部分所述第二漏极、部分所述第一源极及部分所述第二源极相连接的开口；
9-3)于对应于所述第一漏极及所述第二漏极的所述开口内及所述介质层的上表面形成漏极电极，所述漏极电极将所述第一漏极与所述第二漏极短接；于对应于所述第一源极及所述第二源极的所述开口内及所述介质层的上表面形成源极电极，所述源极电极将所述第一源极与所述第二源极短接。
作为本发明的半导体器件结构的制作方法的一种优选方案，步骤2)与步骤3)之间还包括于所述第二掺杂类型的第一阱区内形成第一掺杂类型的埋层的步骤。
作为本发明的半导体器件结构的制作方法的一种优选方案，于所述第二掺杂类型的第一阱区内形成N层所述第一掺杂类型的埋层，N层所述第一掺杂类型的埋层沿所述第二掺杂类型的第一阱区的深度方向平行间隔排布，其中，N为大于等于2的整数。
作为本发明的半导体器件结构的制作方法的一种优选方案，步骤2)中形成的所述第二掺杂类型的第一阱区内的掺杂离子的剂量为所述第一掺杂类型的埋层内掺杂离子的剂量的N+1倍。
作为本发明的半导体器件结构的制作方法的一种优选方案，所述第一掺杂类型的埋层沿自所述第一源极至所述第一漏极的方向分割为多段子埋层，相邻两段所述子埋层之间具有间距。
如上所述，本发明的半导体器件结构及其制备方法，具有以下有益效果：通过在多晶硅栅极上形成第二掺杂类型的衬底材料层，并于第一掺杂类型的衬底及第二掺杂类型的衬底材料层内形成并联关系的器件结构，位于第一掺杂类型衬底内的器件结构与位于第二掺杂类型的衬底材料层内的器件结构共用多晶硅栅极，相较于传统的半导体器件相当于引入了额外的导电通道，在获得高耐压的前提下，可以有效降低比导通电阻，从而打破了现有的硅极限。
附图说明
图1至图4显示为本发明实施例一中提供的不同示例的半导体器件结构的截面结构示意图。
图5显示为本发明实施例二中提供的半导体器件结构的制备方法的流程图。
图6显示为本发明实施例二中提供的半导体器件结构的制备方法中步骤1)所得结构的截面结构示意图。
图7显示为本发明实施例二中提供的半导体器件结构的制备方法中步骤2)所得结构的截面结构示意图。
图8至图13显示为本发明实施例二中提供的半导体器件结构的制备方法中步骤3)所得结构的截面结构示意图。
图14显示为本发明实施例二中提供的半导体器件结构的制备方法中步骤4)所得结构的截面结构示意图。
图15显示为本发明实施例二中提供的半导体器件结构的制备方法中步骤5)所得结构的截面结构示意图。
图16显示为本发明实施例二中提供的半导体器件结构的制备方法中步骤6)所得结构的截面结构示意图。
图17显示为本发明实施例二中提供的半导体器件结构的制备方法中步骤7)所得结构的截面结构示意图。
图18显示为本发明实施例二中提供的半导体器件结构的制备方法中步骤8)所得结构的截面结构示意图。
图19显示为图18的俯视结构示意图。
图20至图22显示为本发明实施例二中提供的半导体器件结构的制备方法中步骤9)所得结构的截面结构示意图。
元件标号说明
10 第一掺杂类型的衬底
11 第二掺杂类型的第一阱区
12 第一栅氧化层
13 多晶硅栅极
14 第二栅氧化层
15 第二掺杂类型的衬底材料层
16 第二掺杂类型的第二阱区
17 第一漏极
18 第二漏极
19 第一源极
20 第二源极
201 第一掺杂类型的掺杂区域
202 第二掺杂类型的掺杂区域
21 第一掺杂类型的体区
22 场氧化层
23 第一掺杂类型的阱区
24 第一掺杂类型的重掺杂区域
25 介质层
251 开口
26 漏极电极
27 源极电极
28 第一掺杂类型的埋层
281 子埋层
S1～S9 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图22需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种半导体器件结构，所述半导体器件结构包括：第一掺杂类型的衬底10；第二掺杂类型的第一阱区11，所述第二掺杂类型的第一阱区11位于所述第一掺杂类型的衬底10内；第一漏极17，所述第一漏极17位于所述第二掺杂类型的第一阱区11内；第一源极19，所述第一源极19位于所述第一掺杂类型的衬底10内；第一栅氧化层12，所述第一栅氧化层12位于所述第一掺杂类型的衬底10的上表面；多晶硅栅极13，所述多晶硅栅极13位于部分所述第一栅氧化层12的上表面；第二栅氧化层14，所述第二栅氧化层14位于所述多晶硅栅极13的上表面及部分所述第一栅氧化层12的上表面；第二掺杂类型的衬底材料层15，所述第二掺杂类型的衬底材料层15位于所述第二栅氧化层14的上表面；第二掺杂类型的第二阱区16，所述第二掺杂类型的第二阱区16位于所述第二掺杂类型的衬底材料层15内；第二漏极18，所述第二漏极18位于所述第二掺杂类型的衬底材料层15内，且位于所述第二掺杂类型的第二阱区16的一侧；所述第二漏极18与所述第一漏极17短接；第二源极20，所述第二源极20位于所述第二掺杂类型的衬底材料层15内，且位于所述第二掺杂类型的第二阱区16背离所述第二漏极18的一侧；所述第二源极20与所述第一源极19短接；第一掺杂类型的体区21，所述第一掺杂类型的体区21位于所述第二掺杂类型的衬底材料层15内，且位于所述第二源极20与所述第二掺杂类型的第二阱区16之间。
作为示例，所述第一掺杂类型可以为P型，则所述第二掺杂类型可以为N型。
作为示例，所述第一掺杂类型也可以为N型，则所述第二掺杂类型可以为P型。
作为示例，所述第一掺杂类型的衬底10可以包括但不仅限于硅衬底。
作为示例，所述第二掺杂类型的第一阱区11可以通过离子注入及高温推结工艺形成，所述第二掺杂类型的第一阱区11内的离子注入剂量可以为1×1012/cm2～8×1012/cm2，所述第二掺杂类型的第一阱区11的结深可以为1微米～20微米。
作为示例，所述第一栅氧化层12及所述第二栅氧化层14的厚度可以根据实际需要进行设定，所述第一栅氧化层12及所述第二栅氧化层14的厚度太薄会导致所述半导体器件结构的耐压不够，而所述第一栅氧化层12及所述第二栅氧化层14的厚度太厚又会导致阈值电压Vth太高；优选地，本实施例中，所述第一栅氧化层12的厚度可以为100埃～2000埃；所述第二栅氧化层14的厚度可以为100埃～2000埃。
作为示例，所述第二掺杂类型的衬底材料层15的材料可以与为但不仅限于进行第二掺杂类型离子掺杂后的单晶硅或多晶硅。
作为示例，所述第二掺杂类型的衬底材料层15的厚度可以为0.1微米～10微米。
需要说明的是，图1中并未示意出所述第二掺杂类型的衬底材料层15的标号，图1中所述第二掺杂类型的第一阱区16、所述第一掺杂类型的体区21、所述第二漏极18及所述第二源极20所在的区域共同构成所述第二掺杂类型的衬底材料层15对应的区域。所述第一掺杂类型的体区21、所述第二漏极18及所述第二源极20为通过在所述第二掺杂类型的衬底材料层15内再次进行离子注入而形成。
作为示例，所述第二掺杂类型的第二阱区16的掺杂浓度可以根据实际需要进行设定，优选地，本实施例中，所述第二掺杂类型的第二阱区16的掺杂浓度可以为1×1014/cm3到1×1016/cm3。
作为示例，请参阅图19，所述第二漏极18为第二掺杂类型的漏极；所述第二源极20沿长度方向包括若干个交替排布的第一掺杂类型的掺杂区域201及第二掺杂类型的掺杂区域202。
作为示例，所述半导体器件结构还包括场氧化层22，所述场氧化层22位于所述第一掺杂类型的衬底10表面，且位于所述第一掺杂类型的衬底10与所述第一栅氧化层12之间。
作为示例，所述半导体器件结构还包括第一掺杂类型的阱区23及第一掺杂类型的重掺杂区域24，其中，所述第一掺杂类型的阱区23，位于所述第一掺杂类型的衬底10内；所述第一源极19位于所述第一掺杂类型的阱区23内；所述第一掺杂类型的重掺杂区域24位于所述第一掺杂类型的阱区23内，且与所述第一源极19相短接；具体的，所述第一掺杂类型的重掺杂区域24位于所述第一源极19背离所述第一掺杂类型的第一阱区11一侧。
作为示例，所述场氧化层22的厚度可以根据实际需要进行设定，所述场氧化层22的厚度太厚会导致生长时间过长，成本增加，所述场氧化层22的厚度太薄则起不到场氧化层的隔离作用；优选地，本实施例中，所述场氧化层22的厚度可以为1000埃～20000埃。
作为示例，所述第二掺杂类型的第二阱区16作为所述第二掺杂类型的衬底材料层15的漂移区，所述第一掺杂类型的阱区23作为所述第一掺杂类型的衬底10的背栅衬底，所述第一掺杂类型的体区21作为所述第二掺杂类型的衬底材料层15的背栅衬底。
作为示例，所述第一漏极17、所述第一源极19、所述第二漏极18、所述第二源极20及所述第一掺杂类型的重掺杂区域24均可以为重掺杂区域，所述第一漏极17、所述第一源极19、所述第二漏极18、所述第二源极20及所述第一掺杂类型的重掺杂区域24的掺杂剂量可以为1×1015/cm2到1×1016/cm2。
作为示例，所述半导体器件结构还包括；介质层25、漏极电极26及源极电极27，其中，所述介质层25位于所述第二掺杂类型的衬底材料层的上表面及裸露的所述场氧化层的上表面，所述漏极电极26位于所述介质层25内及所述介质层25的上表面，所述漏极电极26将所述第一漏极17与所述第二漏极18短接，即所述第一漏极17与所述第二漏极18经由所述漏极电极26相连接；所述源极电极27位于所述介质层25内及所述介质层25的上表面，所述源极电极27将所述第一源极19与所述第二源极20短接，即所述第一源极19与所述第二源极20经由所述源极电极27相连接。
在另一示例中，如图2所示，所述半导体器件结构还可以包括第一掺杂类型的埋层28，所述第一掺杂类型的埋层28位于所述第二掺杂类型的第一阱区11内，且位于所述第一源极19与所述第一漏极17之间。通过在所述第二掺杂类型的第二阱区23内设置所述第一掺杂类型的埋层28，可以提高所述第二掺杂类型的第二阱区23的掺杂浓度，从而降低比导通电阻(Ronsp)。
在另一示例中，如图3所示，所述半导体器件结构还包括一层第一掺杂类型的埋层28，所述第一掺杂类型的埋层28沿自所述第一源极19至所述第一漏极17的方向分割为多段子埋层281，相邻两段所述子埋层281之间具有间距。通过将所述第一掺杂类型的埋层28分段地置于所述第二掺杂类型的第一阱区11内，使得所述半导体器件结构获得多峰值表面电场分布，且拥有两个导电通道；与传统的半导体器件结构相比，本发明的半导体器件结构在获得相同耐压的前提下，拥有更短的漂移区长度及更高的漂移区浓度，从而具有更低的比导通电阻。
在又一示例中，如图4所示，相较于图3中所述的半导体器件结构，该示例中的所述半导体器件结构包括N层所述第一掺杂类型的埋层28，N层所述第一掺杂类型的埋层28沿所述第二掺杂类型的第一阱区11的深度方向平行间隔排布；所述第二掺杂类型的第一阱区11内的掺杂类型离子的剂量为所述第一掺杂类型的埋层28内掺杂离子的剂量的N+1倍，其中，N为大于等于2的整数。通过设置N层所述第一掺杂类型的埋层28，可以进一步提高所述第二掺杂类型的第二阱区23的掺杂浓度，从而进一步降低比导通电阻。
作为示例，相邻各层所述第一掺杂类型的埋层28之间的间距相等，相邻各层所述第一掺杂类型的埋层28之间的间距也可以不等。
作为示例，上述各层第一掺杂类型的埋层28中，各段所述子埋层281的掺杂浓度可以相同，也可以不同，优选地，本实施例中，各段所述子埋层281的掺杂浓度不完全相同；具体的，自左至右(即自所述第一漏极17至所述第一源极19)，各段所述子埋层281的掺杂浓度可以梯度变化，也可以交替变化，还可以无规则变化。
作为示例，上述各层所述第一掺杂类型的埋层28中分割成的各段所述子埋层281的宽度可以相同，也可以不同；优选地，该层所述第一掺杂类型的埋层28中分割成的各段所述子埋层281的宽度不同；更为优选地，本实施例中，自所述第一漏极17至所述第一源极19，各层所述第一掺杂类型的埋层28中各段所述子埋层281的宽度逐渐减小。当然，在其他示例中，自所述第一漏极17至所述第一源极19，各层所述第一掺杂类型的埋层28中各段所述子埋层281的宽度也可以逐渐增大。
需要说明的是，所谓的“所述第一掺杂类型的埋层28中各段所述子埋层281的宽度”是指沿自所述第一漏极17至所述第一源极19方向的尺寸。
作为示例，各层所述第一掺杂类型的埋层28分割的所述子埋层281段数可以根据实际需要进行设定，优选地，本实施例中，各层所述第一掺杂类型的埋层28沿自所述第一漏极17至所述第一源极19的方向分割为2～10段。
作为示例，各层所述第一掺杂类型的埋层28中，相邻各段所述子埋层281之间的间距可以相等，也可以不等。各层所述第一掺杂类型的埋层28中，相邻各段所述子埋层281之间的间距可以根据实际需要进行设定，优选地，本实施例中，各层所述第一掺杂类型的埋层28中，相邻各段所述子埋层281之间的间距小于或等于3μm。
当然，在其他示例中，还可以在如图2所示的半导体器件结构的基础上将所述第一掺杂类型的埋层28的层数由一层设置为N层。
作为示例，所述第一掺杂类型的埋层28内第一掺杂离子的总剂量与所述第二掺杂类型的第一阱区11内的第二掺杂离子的剂量及所述第二掺杂类型的第二阱区16内第二掺杂类型离子的剂量相同。
本发明的半导体器件结构适用于20V～1500V的应用，通过改变漂移区的长度Ldrift可以实现不同的耐压需求，漂移区的长度Ldrift的范围可以为1微米～200微米。
本发明通过在所述多晶硅栅极13上形成所述第二掺杂类型的衬底材料层15，并于所述第一掺杂类型的衬底10及所述第二掺杂类型的衬底材料层15内形成并联关系的器件结构，位于所述第一掺杂类型衬底10内的器件结构与位于所述第二掺杂类型的衬底材料层15内的器件结构共用所述多晶硅栅极13，相较于传统的半导体器件相当于引入了额外的导电通道，在获得高耐压的前提下，可以有效降低比导通电阻，从而打破了现有的硅极限。
实施例二
请参阅图5，本发明还提供一种半导体器件结构的制作方法，所述半导体器件结构的制备方法包括如下步骤：
1)提供第一掺杂类型的衬底；
2)于所述第一掺杂类型的衬底内形成第二掺杂类型的第一阱区；
3)于所述第一掺杂类型的衬底表面上形成第一栅氧化层；
4)于部分所述第一栅氧化层的上表面形成多晶硅栅极；
5)于所述多晶硅栅极的上表面及部分裸露的所述第一栅氧化层的上表面形成第二栅氧化层，所述第二栅氧化层覆盖所述多晶硅栅极；
6)于所述第二栅氧化层的上表面形成第二掺杂类型的衬底材料层；
7)于所述第二掺杂类型的衬底材料层内形成第一掺杂类型的体区；
8)于所述第二掺杂类型的第一阱区内形成第一漏极，于所述第一掺杂类型的衬底内形成第一源极，并于所述第二掺杂类型的衬底材料层内形成第二漏极及第二源极，其中，所述第二源极与所述第一源极均位于所述第一掺杂类型的体区的同一侧，所述第二漏极与所述第一漏极均位于所述第一掺杂类型的体区背离所述第二源极的一侧，且所述第二漏极与所述第一掺杂类型的体区之间具有间距，以于所述第二漏极与所述第一掺杂类型的体区之间形成第二掺杂类型的第二阱区；
9)将所述第一漏极与所述第二漏极短接，并将所述第一源极与所述第二源极短接。
在步骤1)中，请参阅图5中的S1步骤及图6，提供第一掺杂类型的衬底10。
作为示例，首先提供一衬底，然后通过离子注入工艺在所述衬底内注入第一掺杂类型的离子以形成所述第一掺杂类型的衬底10。
作为示例，所述第一掺杂类型的衬底10可以包括但不仅限于硅衬底。
作为示例，所述第一掺杂类型可以为P型，也可以为N型。需要说明的是，所述第一掺杂类型为P型时，后续提到的第二掺杂类型为N型；所述第一掺杂类型为N型时，后续提到的第二掺杂类型为P型。
在步骤2)中，请参阅图5中的S2步骤及图7，于所述第一掺杂类型的衬底10内形成第二掺杂类型的第一阱区11。
作为示例，于所述第一掺杂类型的衬底10内形成所述第二掺杂类型的第一阱区11包括如下步骤：
2-1)采用离子注入工艺在所述第一掺杂类型的衬底10内注入第二掺杂类型的离子，离子注入的剂量为1×1012/cm2～8×1012/cm2；
2-2)通过高温推结形成所述第二掺杂类型的第一阱区11，形成的所述第二掺杂类型的第一阱区11的结深为1μm-20μm。
作为示例，在步骤2)之后还可以包括于所述第二掺杂类型的第一阱区11内形成第一掺杂类型的埋层28的步骤。具体的，可以依据图形化的掩膜层(所述图形化的掩膜层定于出所述第一掺杂类型的埋层28的形状及位置)采用离子注入工艺在所述第二掺杂类型的第一阱区11内形成所述第一掺杂类型的埋层28，离子注入的剂量可以为1×1012/cm2到8×1012/cm2。通过在所述第二掺杂类型的第一阱区11内设置所述第一掺杂类型的埋层28，可以提高所述第二掺杂类型的第二阱区23的掺杂浓度，从而降低比导通电阻(Ronsp)。
在一示例中，形成的所述第一掺杂类型的埋层28可以为一层，且所述第一掺杂类型的埋层28为不间断连续结构，如图8所示。
在另一示例中，形成的所述第一掺杂类型的埋层28可以为一层，且所述第一掺杂类型的埋层27沿自所述源极26至所述漏极27的方向分割为多段子埋层271，相邻两段所述子埋层271之间具有间距，如图9所示。过将所述第一掺杂类型的埋层28分段地置于所述第二掺杂类型的第一阱区11内，使得所述半导体器件结构获得多峰值表面电场分布，且拥有两个导电通道；与传统的半导体器件结构相比，本发明的半导体器件结构在获得相同耐压的前提下，拥有更短的漂移区长度及更高的漂移区浓度，从而具有更低的比导通电阻。
在又一示例中，形成的所述第一掺杂类型的埋层28可以为N层，N层所述第一掺杂类型的埋层28沿所述第二掺杂类型的第一阱区11的深度方向平行间隔排布，其中，N为大于等于2的整数。该示例中，各层所述第一掺杂类型的埋层28可以为不间断连续结构，也可以为沿自所述源极26至所述漏极27的方向分割为多段子埋层271的结构，如图10所示。所述半导体器件结构包括N层所述第一掺杂类型的埋层28时，所述第二掺杂类型的第一阱区11内的掺杂类型离子的剂量为所述第一掺杂类型的埋层28内掺杂离子的剂量的N+1倍，其中，N为大于等于2的整数。通过设置N层所述第一掺杂类型的埋层28，可以进一步提高所述第二掺杂类型的第一阱区11的掺杂浓度，从而进一步降低比导通电阻。
作为示例，所述第一掺杂类型的埋层28为N层时，相邻各层所述第一掺杂类型的埋层28之间的间距相等，相邻各层所述第一掺杂类型的埋层28之间的间距也可以不等。
作为示例，上述各层第一掺杂类型的埋层28中，各段所述子埋层281的掺杂浓度可以相同，也可以不同，优选地，本实施例中，各段所述子埋层281的掺杂浓度不完全相同；具体的，自左至右(即自后续形成的所述第一漏极17至所述第一源极19)，各段所述子埋层281的掺杂浓度可以梯度变化，也可以交替变化，还可以无规则变化。
作为示例，上述各层所述第一掺杂类型的埋层28中分割成的各段所述子埋层281的宽度可以相同，也可以不同；优选地，该层所述第一掺杂类型的埋层28中分割成的各段所述子埋层281的宽度不同；更为优选地，本实施例中，自后续形成的所述第一漏极17至所述第一源极19，各层所述第一掺杂类型的埋层28中各段所述子埋层281的宽度逐渐减小。当然，在其他示例中，自后续形成的所述第一漏极17至所述第一源极19，各层所述第一掺杂类型的埋层28中各段所述子埋层281的宽度也可以逐渐增大。
需要说明的是，所谓的“所述第一掺杂类型的埋层28中各段所述子埋层281的宽度”是指沿自后续形成的所述第一漏极17至所述第一源极19方向的尺寸。
作为示例，各层所述第一掺杂类型的埋层28分割的所述子埋层281段数可以根据实际需要进行设定，优选地，本实施例中，各层所述第一掺杂类型的埋层28沿自后续形成的所述第一漏极17至所述第一源极19的方向分割为2～10段。
作为示例，各层所述第一掺杂类型的埋层28中，相邻各段所述子埋层281之间的间距可以相等，也可以不等。各层所述第一掺杂类型的埋层28中，相邻各段所述子埋层281之间的间距可以根据实际需要进行设定，优选地，本实施例中，各层所述第一掺杂类型的埋层28中，相邻各段所述子埋层281之间的间距小于或等于3μm。
作为示例，步骤2)之后还包括在所述第一掺杂类型的衬底10表面形成场氧化层22的步骤，如图11所示。具体的，可以采用热氧化法、物理气相沉积法或化学气相沉积法在所述第一掺杂类型的衬底10表面形成所述场氧化层22，优选地，本实施例中，采用热氧化法在所述第一掺杂类型的衬底10表面形成所述场氧化层22。
作为示例，所述场氧化层22的厚度可以根据实际需要进行设定，优选地，本实施例中，所述场氧化层22的厚度可以为1000埃～20000埃。
需要说明的是，所述场氧化层22可以在形成所述第一掺杂类型的埋层28之后形成，也可以在形成所述第一掺杂类型的埋层28之前形成。
作为示例，形成所述场氧化层22之后还包括于所述第一掺杂类型的衬底10内形成第一掺杂类型的阱区23的步骤，如图12所示。
在步骤3)中，请参阅图5中的S3步骤及图13，于所述第一掺杂类型的衬底10表面上形成第一栅氧化层12。
作为示例，可以采用热氧化工艺、物理气相沉积工艺或化学气相沉积工艺形成所述第一栅氧化层12。
作为示例，所述第一栅氧化层12的厚度可以根据实际需要进行设定，优选地，本实施例中，所述栅氧化层13的厚度可以为100埃～2000埃。
在步骤4)中，请参阅图5中的S4步骤及图14，于部分所述第一栅氧化层12的上表面形成多晶硅栅极13。
作为示例，可以先采用物理气相沉积工艺或化学气相沉积工艺于所述第一栅氧化层12的上表面沉积一层多晶硅层，然后采用光刻刻蚀工艺刻蚀所述多晶硅层以形成所述多晶硅栅极13。
在步骤5)中，请参阅图5中的S5步骤及图15，于所述多晶硅栅极13的上表面及部分裸露的所述第一栅氧化层12的上表面形成第二栅氧化层14，所述第二栅氧化层14覆盖所述多晶硅栅极13。
作为示例，可以采用热氧化工艺、物理气相沉积工艺或化学气相沉积工艺形成所述第二栅氧化层14。
作为示例，所述第二栅氧化层14的厚度可以根据实际需要进行设定，优选地，本实施例中，所述第二栅氧化层14的厚度可以为100埃～3000埃。
在步骤6)中，请参阅图5中的S6步骤及图16，于所述第二栅氧化层14的上表面形成第二掺杂类型的衬底材料层15。
作为示例，所述第二掺杂类型的衬底材料层15的材料可以为但不仅限于进行第二掺杂类型离子掺杂后的单晶硅或多晶硅。
作为示例，所述第二掺杂类型的衬底材料层15的厚度可以为0.1微米～10微米。
作为示例，可以先于所述第二栅氧化层14的上表面形成一层本征衬底材料层，然后采用离子注入工艺对所述本征衬底材料层进行离子注入以形成所述第二掺杂类型的衬底材料层15。
作为示例，本实施例中，所述第二掺杂类型的衬底材料层15内第二掺杂类型的离子的掺杂浓度可以为1×1014/cm3到1×1016/cm3。
在步骤7)中，请参阅图5中的S7步骤及图17，于所述第二掺杂类型的衬底材料层15内形成第一掺杂类型的体区21。
作为示例，采用离子注入工艺于所述第二掺杂类型的衬底材料层15内注入第一掺杂类型的离子以形成所述第一掺杂类型的体区21。
在步骤8)中，请参阅图5中的S8步骤及图18，于所述第二掺杂类型的第一阱区11内形成第一漏极17，于所述第一掺杂类型的衬底10内形成第一源极19，具体的，于所述第一掺杂类型的阱区23内形成所述第一源极19，并于所述第二掺杂类型的衬底材料层15内形成第二漏极18及第二源极20；其中，所述第二源极20与所述第一源极19均位于所述第一掺杂类型的体区21的同一侧，所述第二漏极18与所述第一漏极17均位于所述第一掺杂类型的体区21背离所述第二源极20的一侧，且所述第二漏极18与所述第一掺杂类型的体区21之间具有间距，以于所述第二漏极18与所述第一掺杂类型的体区21之间形成第二掺杂类型的第二阱区16。
作为示例，采用自对准工艺形成所述第一漏极17、所述第二漏极18、所述第一源极19及所述第二源极。
所述第二掺杂类型的第二阱区16作为所述第二掺杂类型的衬底材料层15的漂移区。
作为示例，在步骤8)中，还包括于所述第一掺杂类型的阱区23内形成第一掺杂类型的重掺杂区域24的步骤，所述第一掺杂类型的重掺杂区域24与所述第一源极19相短接，且所述第一掺杂类型的重掺杂区域24位于所述第一源极19背离所述第二掺杂类型的第一阱区11的一侧。
作为示例，所述第一漏极17、所述第一源极19、所述第二漏极18、所述第二源极20及所述第一掺杂类型的重掺杂区域24均可以为重掺杂区域，所述第一漏极17、所述第一源极19、所述第二漏极18、所述第二源极20及所述第一掺杂类型的重掺杂区域24的掺杂剂量可以为1×1015/cm2到1×1016/cm2。
作为示例，如图19，所述第二漏极18为第二掺杂类型的漏极；所述第二源极20沿长度方向包括若干个交替排布的第一掺杂类型的掺杂区域201及第二掺杂类型的掺杂区域202。
在步骤9)中，请参阅图5中的S9步骤及图20至图22，将所述第一漏极17与所述第二漏极18短接，并将所述第一源极19与所述第二源极20短接。
作为示例，步骤9)包括如下步骤：
9-1)于所述第二掺杂类型的衬底材料层15的上表面及所述场氧化层22的上表面形成介质层25，如图20所示；具体的，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述介质层25；
9-2)于所述介质层25内分别形成与部分所述第一漏极17、部分所述第二漏极18、部分所述第一源极19及部分所述第二源极20相连接的开口251；
9-3)于对应于所述第一漏极17及所述第二漏极18的所述开口251内及所述介质层25的上表面形成漏极电极26，所述漏极电极26将所述第一漏极17与所述第二漏极18短接；于对应于所述第一源极19及所述第二源极20的所述开口251内及所述介质层25的上表面形成源极电极27，所述源极电极27将所述第一源极19与所述第二源极20短接，如图22所示；具体的，可以采用物理气相沉积法或化学气相沉积法于对应于所述第一漏极17及所述第二漏极18的所述开口251内、对应于所述第一源极19及所述第二源极20的所述开口251内、所述介质层25的上表面沉积电极材料层，通过光刻刻蚀工艺形成所述漏极电极26及所述源极电极27。
综上所述，本发明提供一种半导体器件结构及其制备方法，所述半导体器件结构包括：第一掺杂类型的衬底；第二掺杂类型的第一阱区，位于所述第一掺杂类型的衬底内；第一漏极，位于所述第二掺杂类型的第一阱区内；第一源极，位于所述第一掺杂类型的衬底内；第一栅氧化层，位于所述第一掺杂类型的衬底上表面；多晶硅栅极，位于部分所述第一栅氧化层的上表面；第二栅氧化层，位于所述多晶硅栅极的上表面及部分所述第一栅氧化层的上表面；第二掺杂类型的衬底材料层，位于所述第二栅氧化层的上表面；第二掺杂类型的第二阱区，位于所述第二掺杂类型的衬底材料层内；第二漏极，位于所述第二掺杂类型的衬底材料层内，且位于所述第二掺杂类型的第二阱区的一侧；所述第二漏极与所述第一漏极短接；第二源极，位于所述第二掺杂类型的衬底材料层内，且位于所述第二掺杂类型的第二阱区背离所述第二漏极的一侧；所述第二源极与所述第一源极短接；第一掺杂类型的体区，位于所述第二掺杂类型的衬底材料层内，且位于所述第二源极与所述第二掺杂类型的第二阱区之间。本发明通过在多晶硅栅极上形成第二掺杂类型的衬底材料层，并于第一掺杂类型的衬底及第二掺杂类型的衬底材料层内形成并联关系的器件结构，位于第一掺杂类型衬底内的器件结构与位于第二掺杂类型的衬底材料层内的器件结构共用多晶硅栅极，相较于传统的半导体器件相当于引入了额外的导电通道，在获得高耐压的前提下，可以有效降低比导通电阻，从而打破了现有的硅极限。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (21)

1.一种半导体器件结构，其特征在于，所述半导体器件结构包括：
第一掺杂类型的衬底；
第二掺杂类型的第一阱区，位于所述第一掺杂类型的衬底内；
第一漏极，位于所述第二掺杂类型的第一阱区内；
第一源极，位于所述第一掺杂类型的衬底内；
第一栅氧化层，位于所述第一掺杂类型的衬底上表面；
多晶硅栅极，位于部分所述第一栅氧化层的上表面；
第二栅氧化层，位于所述多晶硅栅极的上表面及部分所述第一栅氧化层的上表面；
第二掺杂类型的衬底材料层，位于所述第二栅氧化层的上表面；
第二掺杂类型的第二阱区，位于所述第二掺杂类型的衬底材料层内；
第二漏极，位于所述第二掺杂类型的衬底材料层内，且位于所述第二掺杂类型的第二阱区的一侧；所述第二漏极与所述第一漏极短接；
第二源极，位于所述第二掺杂类型的衬底材料层内，且位于所述第二掺杂类型的第二阱区背离所述第二漏极的一侧；所述第二源极与所述第一源极短接；
第一掺杂类型的体区，位于所述第二掺杂类型的衬底材料层内，且位于所述第二源极与所述第二掺杂类型的第二阱区之间。
2.根据权利要求1所述的半导体器件结构，其特征在于：所述半导体器件结构还包括场氧化层，位于所述第一掺杂类型的衬底表面，且位于所述第一掺杂类型的衬底与所述第一栅氧化层之间。
3.根据权利要求2所述的半导体器件结构，其特征在于：所述半导体器件结构还包括：
第一掺杂类型的阱区，位于所述第一掺杂类型的衬底内；所述第一源极位于所述第一掺杂类型的阱区内；
第一掺杂类型的重掺杂区域，位于所述第一掺杂类型的阱区内，且与所述第一源极相短接。
4.根据权利要求2所述的半导体器件结构，其特征在于：所述半导体器件结构还包括；
介质层，位于所述第二掺杂类型的衬底材料层的上表面及裸露的所述场氧化层的上表面；
漏极电极，位于所述介质层内及所述介质层的上表面，所述漏极电极将所述第一漏极与所述第二漏极短接；
源极电极，位于所述介质层内及所述介质层的上表面，所述源极电极将所述第一源极与所述第二源极短接。
5.根据权利要求1所述的半导体器件结构，其特征在于：所述第二漏极为第二掺杂类型的漏极；所述第二源极沿长度方向包括若干个交替排布的第一掺杂类型的掺杂区域及第二掺杂类型的掺杂区域。
6.根据权利要求1所述的半导体器件结构，其特征在于：所述场氧化层的厚度为1000埃～20000埃；所述第一栅氧化层的厚度为100埃～2000埃；所述第二栅氧化层的厚度为100埃～2000埃；所述第二掺杂类型的衬底材料层的厚度为0.1μm～10μm。
7.根据权利要求1所述的半导体器件结构，其特征在于：所述半导体器件结构还包括第一掺杂类型的埋层，所述第一掺杂类型的埋层位于所述第二掺杂类型的第一阱区内，且位于所述第一源极与所述第一漏极之间。
8.根据权利要求7所述的半导体器件结构，其特征在于：所述半导体器件结构包括N层所述第一掺杂类型的埋层，N层所述第一掺杂类型的埋层沿所述第二掺杂类型的第一阱区的深度方向平行间隔排布；所述第二掺杂类型的第一阱区内的掺杂离子的剂量为所述第一掺杂类型的埋层内掺杂离子的剂量的N+1倍，其中，N为大于等于2的整数。
9.根据权利要求8所述的半导体器件结构，其特征在于：相邻各层所述第一掺杂类型的埋层之间的间距相等。
10.根据权利要求8所述的半导体器件结构，其特征在于：相邻各层所述第一掺杂类型的埋层之间的间距不等。
11.根据权利要求7所述的半导体器件结构，其特征在于：所述第一掺杂类型的埋层内第一掺杂离子的剂量与所述第二掺杂类型的第一阱区内的第二掺杂离子的剂量及所述第二掺杂类型的第二阱区内第二掺杂类型离子的剂量相同。
12.根据权利要求7至11中任一项所述的半导体器件结构，其特征在于：所述第一掺杂类型的埋层沿自所述第一源极至所述第一漏极的方向分割为多段子埋层，相邻两段所述子埋层之间具有间距。
13.一种半导体器件结构的制备方法，其特征在于，所述半导体器件结构的制备方法包括如下步骤：
1)提供第一掺杂类型的衬底；
2)于所述第一掺杂类型的衬底内形成第二掺杂类型的第一阱区；
3)于所述第一掺杂类型的衬底表面上形成第一栅氧化层；
4)于部分所述第一栅氧化层的上表面形成多晶硅栅极；
5)于所述多晶硅栅极的上表面及部分裸露的所述第一栅氧化层的上表面形成第二栅氧化层，所述第二栅氧化层覆盖所述多晶硅栅极；
6)于所述第二栅氧化层的上表面形成第二掺杂类型的衬底材料层；
7)于所述第二掺杂类型的衬底材料层内形成第一掺杂类型的体区；
8)于所述第二掺杂类型的第一阱区内形成第一漏极，于所述第一掺杂类型的衬底内形成第一源极，并于所述第二掺杂类型的衬底材料层内形成第二漏极及第二源极，其中，所述第二源极与所述第一源极均位于所述第一掺杂类型的体区的同一侧，所述第二漏极与所述第一漏极均位于所述第一掺杂类型的体区背离所述第二源极的一侧，且所述第二漏极与所述第一掺杂类型的体区之间具有间距，以于所述第二漏极与所述第一掺杂类型的体区之间形成第二掺杂类型的第二阱区；
9)将所述第一漏极与所述第二漏极短接，并将所述第一源极与所述第二源极短接。
14.根据权利要求13所述的半导体器件结构的制备方法，其特征在于：在步骤2)与步骤3)之间，还包括在所述第一掺杂类型的衬底表面形成场氧化层的步骤，此时，步骤3)中，所述第一栅氧化层形成于所述场氧化层的上表面。
15.根据权利要求14所述的半导体器件结构的制备方法，其特征在于：在步骤2)与步骤3)之间形成所述场氧化层之后还包括于所述第一掺杂类型的衬底内形成第一掺杂类型的阱区的步骤；步骤8)中，所述第一源极形成于所述第一掺杂类型的阱区内。
16.根据权利要求15所述的半导体器件结构的制备方法，其特征在于：在步骤8)中，还包括于所述第一掺杂类型的阱区内形成第一掺杂类型的重掺杂区域的步骤，所述第一掺杂类型的重掺杂区域与所述第一源极相短接。
17.根据权利要求13所述的半导体器件结构的制备方法，其特征在于：步骤9)包括如下步骤：
9-1)于所述第二掺杂类型的衬底材料层的上表面及所述场氧化层的上表面形成介质层；
9-2)于所述介质层内分别形成与部分所述第一漏极、部分所述第二漏极、部分所述第一源极及部分所述第二源极相连接的开口；
9-3)于对应于所述第一漏极及所述第二漏极的所述开口内及所述介质层的上表面形成漏极电极，所述漏极电极将所述第一漏极与所述第二漏极短接；于对应于所述第一源极及所述第二源极的所述开口内及所述介质层的上表面形成源极电极，所述源极电极将所述第一源极与所述第二源极短接。
18.根据权利要求13所述的半导体器件结构的制备方法，其特征在于：步骤2)与步骤3)之间还包括于所述第二掺杂类型的第一阱区内形成第一掺杂类型的埋层的步骤。
19.根据权利要求18所述的半导体器件结构的制备方法，其特征在于：于所述第二掺杂类型的第一阱区内形成N层所述第一掺杂类型的埋层，N层所述第一掺杂类型的埋层沿所述第二掺杂类型的第一阱区的深度方向平行间隔排布，其中，N为大于等于2的整数。
20.根据权利要求19所述的半导体器件结构的制备方法，其特征在于：步骤2)中形成的所述第二掺杂类型的第一阱区内的掺杂离子的剂量为所述第一掺杂类型的埋层内掺杂离子的剂量的N+1倍。
21.根据权利要求18至20中任一项所述的半导体器件结构的制备方法，其特征在于：所述第一掺杂类型的埋层沿自所述第一源极至所述第一漏极的方向分割为多段子埋层，相邻两段所述子埋层之间具有间距。
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TWI816403B (zh) * 2022-05-19 2023-09-21 大陸商北京集創北方科技股份有限公司 半導體裝置、電子電路、記憶裝置、以及資訊處理裝置

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