JP2015520512A - 接合終端拡張を有する半導体デバイス - Google Patents

接合終端拡張を有する半導体デバイス Download PDF

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Abstract

半導体デバイス（２００）が提供され、シリコンカーバイドと、基板（２０２）の上に配置され、第１の導電型を有するように第１の（ｎ型）ドーパント型によりドーピングされるドリフト領域（２１４）を含むドリフト層（２１４）と、ドリフト領域に隣接し、ドリフト層の表面（２０４）に近位である第２の領域（２１６）と、を含む基板（２０２）を含む。第２の領域は、第２の導電型を有するように第２の（ｐ型）ドーパント型によりドーピングされる。半導体デバイスは、第２の（ウェル）領域に隣接して配置される接合終端拡張（ＪＴＥ）（２２０）をさらに含む。ＪＴＥは、幅ｗjteを有し、第１の方向および第２の方向において分離され、第２の（ｐ型）ドーパント型の変化する濃度によりドーピングされる複数の離散領域（２２１）を含み、そのようにして、主ブロッキング接合（２３０）の端部から離れる方向に沿って一般的に減少する関数形式の第２の導電型の有効ドーピングプロファイルを有する。幅ｗjteは、１次元空乏幅（Ｗdepl_1D）の５倍以下であり、半導体デバイスの電荷許容値は１ｃｍ2当たり１．０ｘ１０13より大きい。【選択図】図１

Description

本発明は、一般的には半導体デバイスに関し、特に接合終端拡張を用いるシリコンカーバイドをベースとするデバイスに関する。
逆ブロッキング接合の降伏電圧は、典型的には、ｐｎ接合が形成された半導体デバイスが耐え得る最大の逆方向電圧を制限するように働く。このようなブロッキング接合は、例えば、サイリスタ、ダイオード、バイポーラトランジスタ、絶縁ゲートトランジスタのｐｎ接合、または金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）の対応する接合を含むことができる。極端に高い電界が逆バイアス下のデバイスの特定の位置（「高電界点」）に存在するために、このようなデバイスでは、アバランシェ降伏は理想降伏電圧より実質的に低い電圧で発生する。逆バイアス下のブロッキング接合の高電界点は、通常、例えば接合端部におけるような湾曲領域に沿って冶金学的接合の僅かに上で発生する。
特に、例えばシリコンカーバイド（ＳｉＣ）デバイスなどの高出力デバイスでは降伏電圧は極めて重要であって、例えば活性ドーズ量および界面電荷変動に対する堅固性などの関連した性質は、ＳｉＣデバイスでは、シリコン（Ｓｉ）をベースとするデバイスよりも重要である。
ｐｎ接合の降伏電圧を高めるために、半導体デバイスは、例えばｐｎ接合エンタイトルメントの近くで、様々な構造および方法のいずれかを用いることができる。例えば、接合終端拡張（ＪＴＥ）領域は、ｐｎ接合の終端部分の近くで用いることができる。一般に、ＪＴＥ領域は、上述のｐｎ接合を形成するために、反対の導電型の半導体領域に隣接し、通常軽くドーピングされる、重くドーピングした半導体領域のより軽くドーピングされた拡張と考えることができる。ＪＴＥ領域の主な機能は、ブロッキング接合を横方向に拡張することによって、さもなければｐｎ接合の非終端部分の近傍、特に高電界点（典型的には、局所的にドーピングした領域のコーナーに近い）に存在する電界の高い集中を低減することである。
降伏電圧の他に、ＪＴＥの設計は、信頼性、製造プロセスの複雑さ、および電荷耐性を含む、半導体デバイスのいくつかの重要な性質に影響を及ぼし、影響を受ける性質の多くは複雑な相互関係を有する。
米国特許出願公開第２０１０／２８９０３２号明細書
したがって、シリコンカーバイドをベースとする半導体デバイスの降伏電圧、電荷耐性、および信頼性などの重要な性質を改善するＪＴＥ設計を提供することが望ましい。
本発明のこれらの、ならびに他の特徴、態様および利点は、添付の図面を参照しつつ以下の詳細な説明を読めば、より良く理解されよう。添付の図面では、図面の全体にわたって、類似する符号は類似する部分を表す。
本発明の態様に従って構成される例示的ダイオードの断面図である。 例示的接合終端拡張（ＪＴＥ）の変化するドーパントプロファイルを示す部分的な平面図である。 本発明の態様に従って構成されるＩＧＢＴのブロッキング接合の終端の断面図である。 本発明の態様に従って構成される例示的メサ型ダイオードの断面図である。 ＪＴＥの長さ方向の３つの例示的ＪＴＥ有効ドーピングプロファイル（単一のゾーン、ｘ1/2およびｘ2）を示す図である。 図５で用いられる３つのドーピングプロファイルのＪＴＥピークドーズ量変化曲線に対する、結果として生じる降伏電圧の感度を示す図である。 一般的な垂直電力デバイスに一般化可能なダイオードの寸法を定義する平面図である。 変化する横方向ＪＴＥドーズ量を有するブリック構造Ｇ−ＪＴＥマスクの例示的レイアウトを模式的に示す図である。 一般的な垂直電力デバイスの寸法を定義する平面図である。 例示的傾斜ＪＴＥ（Ｇ−ＪＴＥ）横方向ドーピングプロファイルを示す図である。 ブリック構造Ｇ−ＪＴＥレイアウトの例示的ユニットセルを示す図である。 λのステップの半径方向の増加により高さが決定される、矩形のブリックが台形になるデバイスコーナーの周辺のユニットセルの生成を示す図である。
１次元平行平面降伏電圧（１−Ｄ ＢＶPP限界）に極めて近いブロッキング電圧を達成することができ、ＳｉＣではＳｉ電力デバイス応用より重要となる活性ドーズ量および界面電荷変動に対する改善された堅固性を提供する、高電圧ＳｉＣ接合を終端するための技術について、以下で説明する。この新規なブリック構造傾斜接合終端（Ｇ−ＪＴＥ）設計は、特定の構成では１レベルのマスクのみを使用し、１．２ｋＶのＳｉＣ ＭＯＳＦＥＴおよび代表的なテストダイオードで実現された。１１μｍのＮＤ＝９ｘ１０15／ｃｍ3でドーピングしたｎ型４Ｈ−ＳｉＣドリフト層を有するテストダイオードのブロッキング電圧（ＢＶ）は、約１．６ｋＶの１−Ｄ ＢＶPP限界に到達した。ここで、ＮＤはドナー濃度である。電荷感度に対する堅固性が実験的に検証され、注入されたＪＴＥドーズ量の広い範囲（２ｘ１０13／ｃｍ2から４×１０13／ｃｍ2以上まで）にわたって、ＢＶ＞１．２ｋＶを維持し、従来の単一ゾーンＪＴＥ設計を大きく上回っている。この単一マスク工程のブリック構造Ｇ−ＪＴＥ終端設計は、複数ゾーンＪＴＥを実装することが日常的に用いられ、複数の（４枚までの）マスクレベルを必要とする、特により高電圧のデバイス応用（＞３ｋＶ）に向いている。ＪＴＥ設計が８ｋＶまで検証された点に留意すべきである。
半導体デバイス２００について、図１〜図３および図５〜図１０を参照して説明する。図を簡略化するために図１ではコンタクトを示していないが、周知のように、半導体デバイスがコンタクトを含むことに留意されたい。図１に示すように、半導体デバイス２００は、シリコンカーバイドを含む基板２０２を含む。ドリフト層２１４は、基板２０２の上に配置され、第１の導電型を有するように第１のドーパント型によりドーピングされるドリフト領域２１４を含む。半導体デバイス２００は、ドリフト領域２１４に隣接し、ドリフト層２１４の表面２０４に近位である第２の領域２１６をさらに含む。第２の領域２１６は、第２の導電型を有するように、第２のドーパント型によりドーピングされる。
半導体デバイス２００は、第２の領域２１６に隣接して配置される接合終端拡張（ＪＴＥ）２２０をさらに含む。例えば、図１および図２に示すように、接合終端拡張２２０は、幅ｗjteを有し、第１の方向２７２および第２の方向２７４（図２）において分離され、第２の（ｐ型）ドーパント型の変化する濃度によりドーピングされる複数の離散領域２２１を含み、そのようにして、主ブロッキング接合２３０の端部から離れる方向に沿って一般的に減少する関数形式の第２の導電型の有効ドーピングプロファイルを有する。「変化する濃度」によって、領域の密度が変化することを意味し、有効ＪＴＥドーズ量を定義するのは、この変化する密度であることに留意すべきである。典型的には、全ての領域は、同じドーズ量／ドーピング量を有する。ここで用いられるように、「有効ドーピング」は、サンプリングされている全面積に対するＪＴＥ注入ドーズ量を受け取るために開いているＪＴＥ領域の割合であり、したがって、それは、その領域について（割合）＊（全ＪＴＥドーズ量）でＪＴＥをドーピングすることと等価である。いくつかの例示的な有効ドーピングレベルは、全ＪＴＥドーズ量の１５％、５０％、および９０％を含む。幅ｗjte（図１）は、１次元空乏幅Ｗdepl_1Dの５倍以下であり、半導体デバイス２００の電荷許容値は１ｃｍ2当たり１．０ｘ１０13より大きい。特定の構成では、界面（またはフィールド酸化膜）の電荷密度は、１ｘ１０12／ｃｍ2、または、１ｘ１０12／ｃｍ2の約４０〜６０％の範囲であり得る。有益なことに、この電荷許容値は界面電荷密度に適応するために十分である。
Ｗdepl_1Dとして図１に示すものはエピ層の厚さｔepiであるが、一般的には、Ｗdepl_1Dはｔepiに等しくない点に留意されたい。ここで用いられるように、電荷許容値は降伏電圧が設計電圧より大きい特定のＪＴＥ型のＪＴＥドーズ量範囲のスパンとして定義される。例えば、表１を参照のこと。
ここで用いられるように、「単一ゾーン」（図５では符号５２０で示す）は一定のドーズ量を指す。後述するように、有効ドーピングプロファイル（または有効不純物濃度）は、所望する特定の素子特性に応じて調整することができる。特定の構成では、接合終端拡張２２０の有効ドーピングプロファイルは、主ブロッキング接合２３０の端部からの距離ｘの単調減少関数Ｎ（ｘ）である。さらに、より詳しくは、接合終端拡張２２０の有効ドーピングプロファイルを支配する単調減少関数Ｎ（ｘ）は、ｘ1/2で変化し、さらに、より詳しくは、
Ｎ（ｘ）＝Ｎmax＋（Ｎmin−Ｎmax）（ｘ／ｗjte）1/2
である。ここで、Ｎmaxは主ブロッキング接合２３０の端部の平均ドーパント濃度であり、Ｎminは接合終端拡張２２０（図４では３２０）の外縁部２３２（図４では３３２）の平均ドーパント濃度である。
図５は、ＪＴＥの長さ方向の３つの例示的ＪＴＥ有効ドーピングプロファイルを示し、図６は、対応するドーズ量感度曲線を示す。ＪＴＥドーズ量は、正味のＪＴＥドーズ量として示すことができる。上記の平方根関数形式（図５では符号５１０で示す）の他に、図５は、ｘ2で変化する接合終端拡張２２０の有効ドーピングプロファイルを支配する単調減少関数Ｎ（ｘ）を示し（図５では符号５００で示す）、より詳しくは、
Ｎ（ｘ）＝Ｎmax＋（Ｎmin−Ｎmax）（ｘ／ｗjte）2
である。ここで、Ｎmaxは主ブロッキング接合２３０の端部の平均ドーパント濃度であり、Ｎminは接合終端拡張２２０の外縁部２３２の平均ドーパント濃度である。
図６に示すように、単一ゾーン（図５の符号５２０）および２次（図５の符号５００）の有効ドーピングプロファイルは、同様のピーク降伏電圧（ＢＶ）値を達成することができるが、平方根（図５の符号５１０）有効ドーピングプロファイルは最も広い電荷制御範囲を提供する。例えば、１２００ボルトのデバイスについて、１２００ボルトのデバイスの設計降伏仕様はデバイス定格より１５％大きい（≧１３８０ボルト）と仮定すると、平方根関数によるＢＶの分布は、この制約条件（およそ１．８ｘ１０13から６．０ｘ１０13まで）を満たす最も広いドーズ量範囲を提供する。設計電圧は、図６の符号６００によって示す。ＪＴＥドーズ量の中心が３．５ｘ１０13／ｃｍ2にある場合には、それは＋／−１．７×１０13より大きな電荷変化に理論的に適応することができる。比較すると、単一ゾーンＪＴＥは同様のピークＢＶ値を達成することができるが、電荷制御範囲は非常により狭く、ピークＢＶドーズ量の周りの約＋／−２ｘ１０12／ｃｍ2に集中している。
図１に戻ると、半導体デバイス２００は、ドリフト層２１４の上に配置されるパッシベーション層２０６をさらに含む。特定の構成では、パッシベーション層２０６は、多層構造を含む。パッシベーション層２０６のために様々な材料を用いることができ、酸化シリコン、燐ドープ珪酸塩ガラス層（ＰＳＧ）、窒化シリコン、およびポリイミドが挙げられるが、これらに限定されない。これらはパッシベーション層のための例示的材料であり、パッシベーション層は具体的な実施に応じて他の形をとることができる点に留意されたい。
電荷許容値は、本発明の半導体デバイスの重要な側面である。本発明の発明者は、その重要性を決定するために、以下の修辞的質問を提起した。ＳｉＣの終端領域で利用可能な電荷の供給源および大きさは何か？シリコンの場合と比較した推定値を、下記の表２．２に示す。ゲート酸化膜は、終端の考慮すべき点に直接関連しないが、各技術について電荷密度の制御のための下限として追加される。表の電荷密度は（電荷感度曲線でモデル化されるように）界面の有効電荷として扱い、正極性であると仮定しているが、しかし、電荷感度曲線は、目標とするＪＴＥの適切な配置がいずれの極性にも適応できることを示唆している。
最も重要である効果は、降伏においてピーク電界を維持するのに必要な電荷密度の重要な部分である電荷密度に寄与するものであり、シリコンではＱ0_silicon〜１．３×１０12／ｃｍ2、ＳｉＣではＱ0_SiC〜１．３×１０13／ｃｍ2である。ＳｉＣでは、目標とするＪＴＥドーズ量が３．５ｘ１０13／ｃｍ2に設定される場合には、活性注入ドーズ量の可能な変化は、約１ｘ１０13／ｃｍ2の不確定性を生成する最大の明らかな要因である。これは、おそらく他の効果より大きく、例えば、フィールド酸化膜電荷密度は不明であり、１０12／ｃｍ2の範囲であると推測される。
ＳｉＣ電荷（動的および静的な）のプロセス制御がシリコンと比較して比較的未熟であるために、多くの余分な領域を消費せずに電荷変化の広い範囲に適応できる終端を有することは主要な利点である。しかし、接合終端拡張の設計と関係する競合要因は、電荷許容値に様々な影響を及ぼす可能性がある。半導体デバイスの性能および信頼性に対するその全体的な重要性のために、ＪＴＥ設計は充分な電荷許容値を確実にするように選択される。
有効ドーピングプロファイルの関数形式の他に、間隔および幾何学的形状が、接合終端拡張の電荷許容値および全体の性能に影響を及ぼす可能性がある。図７は、一般的な垂直電力デバイスに一般化することができる、活性領域９２０を有するダイオードの寸法を定義する平面図である。図２は、接合終端拡張の例示的「ブリック」構造を示す。ここで用いられるように、「ブリック」２２１（図１）は、注入マスク（注入ドーズ量）の開口またはマスクされた領域（ドーズ量でない）の小さい離散領域２２１を含む。これらの「ブリック」を用いる開口した領域対マスクされた領域の量の変化によって、以前のセクションでシミュレーションされた連続した横方向のドーピングプロファイルを、いくつかの離散領域によって近似することができる。図１および図２に示すように、「Ｇ−ＪＴＥ」は、傾斜したＪＴＥ構造である。「ＬＤＧ」は横方向の空乏ギャップ２４０（図１）、３４０（図３および４）であり、それはエピが表面平面に到達する領域である。空乏端部２６０は、空乏ギャップ２４０と隣接する。フィールドストップ２５０（図１）、３５０（図３）は高ドープ領域であって、エピ（図１では例としてＮ型）と同じ型でドーピングされる。フィールドストップ２５０の目的は、電界がチップを分離するソー・ストリートに達することを防止することである。「ソー・ストリート」は、デバイスをウェハから切り離すためにダイシングソーが基板を切断するところである。半分のソー・ストリート２７０を図２に示す。半導体はソーイングによって損傷を受け、電界がそれに到達することができる場合には、リークしやすい、または抵抗性の表面をもたらす。フィールドストップ２５０は、電界がソー・ストリートに到達しないことを確実にする空乏拡張を停止させる。幾何学的には、外周部はチップ面積の大きな部分を占める可能性がある
最小「ブリック」サイズ（ここではλと呼ぶ）は、リソグラフィおよび他のマイクロエレクトロニクスのプロセス工程によって実際に制限されるが、λ〜０である極限の場合（下記に定義）では、ブリック構造Ｇ−ＪＴＥは連続的構造になる。図８は、ブリック構造Ｇ−ＪＴＥマスクの例示的レイアウトを模式的に示す。ドーズ量は、λ〜１．３μｍ（図示する）の離散ブリックサイズで、ｘ＝０（１００％の注入ドーズ量）からｘ-1/2により変化する。
特定の構成では、離散ドーピング領域２２１の隣接するものは、最隣接のものから約０から約２．５λまでの範囲の間隔で分離され、最小の有効ドーピングは、完全なＪＴＥドーズ量の１５％以上であると仮定する。しかし、他の実施例では、最小の有効ドーピングは完全なＪＴＥドーズ量の１５％より小さくてもよい。特定の物理モデルでは、λは、
λ≦（１／１０）＊Ｗdepl_1D
と定義することができる。
すなわち、λは、その降伏電圧においてブロッキング接合の１次元空乏幅の１／１０以下に定義される。１Ｄ空乏幅がより大きくなるので、より高い電圧構造はより大きいλを用いることができる。例えば、ＢＶ〜１０００ボルトに対して、４Ｈ ＳｉＣではＷdepl_1D〜１０μｍであり、したがって、λ〜１．０μｍである。ＢＶ〜３０００ボルトに対しては、Ｗｄｅｐｌ＿１Ｄ〜３０μｍおよびλ≦３．０μｍである。上述したように、小さい構造をどの程度良好に印刷することができるかという限界があり、これはλのより小さい寸法を束縛する。
傾斜「ブリック」パターンは、例えばＳｉＯ2マスクなどの傾斜ハードマスクを用いて形成することができる。傾斜ＪＴＥマスクを用いて、パターンは、開いたアイランドから小さいホールまで対応する。傾斜マスクを設計する場合に、有効ドーピングプロファイルのための所望の関数形式を達成するために補正係数を用いることができる。すなわち、ＳｉＯ2マスクのアイランドおよびホールのパターンを生成するために用いるアルゴリズムは、近接効果のために修正することができる。
特定の構成では、半導体デバイス２００の全面積に対する接合終端拡張２２０の活性領域の比は約６０％より大きく、より詳しくは約６５％より大きく、さらにより詳しくは約７０％より大きい。次に図７および図９を参照すると、活性領域９２０は、垂直方向の電流に直接関与する垂直電力デバイスのその部分である。例えば、ＰＩＮダイオードについては、活性領域９２０はアノード領域（図７）である。同様に、スイッチについては、活性領域は、電流を制御するセルの領域である。図９に示す電力デバイス（電界効果トランジスタすなわちＦＥＴ、または絶縁ゲートバイポーラトランジスタすなわちＩＧＢＴ）については、活性領域９２０はここではゲートパッドおよびゲートランナーを除外する。さらに一般的にいえば、活性領域の一部でない垂直電力デバイスの領域は、ソー・ストリート、フィールドストップ領域、もしくは終端（ＬＤＧおよびＪＴＥ）が占める任意の領域のために残しておく領域、および、例えばゲートコンタクトパッド９００またはゲートランナー９１０（図９に示す）などのオーバヘッド項目によって消費される領域を含む。総デバイス面積は、コーナーからコーナー（通常、電力チップは正方形または長方形である）までのチップの面積である。特定の例では、ＪＴＥは、１５％、５０％、および９０％の開放面積を有する比較的小さいブリック（〜１μｍ）を用いて形成することができる。有益なことに、総チップ面積比に対する比較的高い活性を（ＪＴＥの必要な性能を依然として達成しながら）達成することによって、デバイスが「オン」状態にある場合の電流伝導は改良される。これは、例えば、依然として全ての設計目標を満たしながら、終端がデバイスの外周部を占めるにつれて、終端長（Ｇ−ＪＴＥ＋ＬＤＧ＋フィールドストップ）をできるだけ短くしなければならないことを確実にすることによって、達成することができる。
具体的なドーピングに応じて、図１に示すデバイス構造は、いくつかのデバイス形式に適用できる点に留意する必要がある。例えば、特定の構成では、シリコンカーバイド基板２０２は、ｎ＋導電型を有し、第１の導電型がｎ型になるように第１のドーパント型はｎ型であり、第２の導電型がｐ型になるように第２のドーパント型はｐ型である。この構成では、ｐ型の第２の領域２１６およびｎ型のドリフト層２１４はｐｎ接合を形成し、そのようにして半導体デバイス２００はダイオードを含む。この例示的ダイオード構成を図１に模式的に示す。他の構成では、基板およびドリフト層はｐ型であり、第２の領域はｎ型である。
同様に、図３に示す構成では、シリコンカーバイド基板２０２はｐ型の導電型を有し、第１の導電型がｎ型になるように第１のドーパント型はｎ型である。この構成では、第２の導電型がｐ型になるように、第２のドーパント型はｐ型である。この構成では、ｐ型の第２の領域２１６およびｎ型ドリフト層２１４はｐｎ接合を形成し、基板２０２およびドリフト層２１４は別のｐｎ接合を形成し、そのようにして、半導体デバイス２００は、例えばサイリスタまたはＩＧＢＴトランジスタを含む。この例示的トランジスタ構成を図３に模式的に示す。図３では非パンチスルーＩＧＢＴを示しているが、ＪＴＥがパンチスルーＩＧＢＴにも同様に等しく適用することができ、それはドリフト層と同じ型のバッファ層（図示せず）を含むことに留意すべきである。
同様に、また図３は、シリコンカーバイド基板２０２がｎ＋型の導電型を有し、第１の導電型がｐ型になるように第１のドーパント型はｐ型である構成を模式的に示す。この構成では、第２の導電型がｎ型になるように、第２のドーパント型はｎ型である。この構成では、ｎ型の第２の領域２１６およびｐ型ドリフト層２１４はｐｎ接合を形成し、基板２０２およびドリフト層２１４は別のｐｎ接合を形成し、そのようにして、半導体デバイス２００は、例えばサイリスタまたはＩＧＢＴトランジスタを含む。図３に示すデバイス２００の他の態様は、図１について上述したものと同様である。例えば、接合終端拡張２２０は、幅ｗjteを有し、第２の（ｎ型）ドーパント型の変化する濃度によりドーピングされる複数の離散領域２２１を含み、そのようにして、主ブロッキング接合２３０の端部から離れる方向に沿って一般的に減少する関数形式の第２の導電型の有効ドーピングプロファイルを有する。接合終端拡張２２０の外縁部２３２を図３に示す。空乏端部３６０は、空乏ギャップ３４０と隣接する。フィールドストップ３５０（図３）は高ドープ領域であって、エピ（図３では例としてＮ型）と同じ型でドーピングされる。上述したように、フィールドストップ３５０の目的は、電界が隣接するデバイスを分離するソー・ストリートに達することを防止することである。
さらに、図３に示すデバイス２００は、ドリフト層２１４の上に配置されるパッシベーション層２０６をさらに含む。パッシベーション層については、図１を参照して上述している。
別の半導体デバイス３００の実施形態について、図２および図４〜図１０を参照して説明する。図４に示すように、半導体デバイス３００は、シリコンカーバイドを含む基板３０２を含む。ドリフト層３１４は、基板３０２の上に配置され、第１の導電型を有するように第１の（ｎ型）ドーパント型によりドーピングされる。アノード領域３１６は、ドリフト層３１４に隣接して配置され、第２の導電型を有するように第２の（ｐ型）ドーパント型によってドーピングされる。半導体デバイス３００は、アノード領域３１６に隣接して配置され、アノード領域３１６の周囲に延長する接合終端拡張３２０をさらに含む。図２および図３に示すように、接合終端拡張３２０は、幅ｗjteを有し、第１の方向および第２の方向において分離され、第２の（ｐ型）ドーパント型の変化する濃度によりドーピングされる複数の離散領域３２１を含み、そのようにして、主ブロッキング接合３３０の端部から離れる方向に沿って一般的に減少する関数形式の第２の導電型の有効ドーピングプロファイルを有する。幅ｗjte（図３）は、１次元空乏幅Ｗdepl_1Dの５倍以下であり、半導体デバイス３００の電荷許容値は１ｃｍ2当たり１．０ｘ１０13より大きい。この例示的メサ型ダイオード構成を図４に模式的に示す。
特定の構成では、アノード領域３１６は、ドリフト層３１４の上にエピタキシャル成長され、アノード領域３１６を形成するために続いて部分的にエッチングされる材料を含む。アノードメサ側壁へのＪＴＥ注入は、図４の符号３２２で示し、下のエッチングされた平面にあるＪＴＥと同じ型のドーピングを介して、物理的にＰ＋アノードをＰ型ＪＴＥパターンに接続する。
特定の構成では、半導体デバイス３００は、ドリフト層３１４の上に配置されるパッシベーション層３０６をさらに含む。パッシベーション層については、上述している。さらに、実際のデバイスでは、フィールドストップ領域３５０およびソーラインがある。しかし、ソーラインは図を簡略にするため図４には示していない。
ＪＴＥ３２０は、上記のＪＴＥ２２０に類似する。具体的には、ＪＴＥ２２０、３２０が以下の性能指数（ＦＯＭ）の比較的高い値に対応することに留意されたい。
ここで用いられるように、ＷJTEは主接合端部からソー・ストリートに向かうＪＴＥの幅であり、Ｗ1Ddeplは低ドーピングした側の１次元垂直ドーピングプロファイルの空乏幅であり、より狭いＪＴＥはより大きい第１項を与える。特定の構成では、第１項は約０．２〜１．０の範囲であるべきである。
次にこのＪＴＥ ＦＯＭのこの表式の第２項については、ドーズ量感度曲線から計算されるように、Ｑｔｏｌは＃／ｃｍ2を単位とする設計の電荷許容値範囲（ＪＴＥドーズ量と同じ）であり、ＱＥｃｒｉｔｉｃａｌは臨海電界のバランスをとるために（ガウスの法則から）必要とされる電荷／ｃｍ2である。したがって、ＦＯＭの第２項は、ガウスの法則から導かれる臨界４Ｈ−ＳｉＣ降伏電界を生成するために必要とされる電荷で割ったＪＴＥ電荷許容値の比である。例えば、Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ，Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ，Ｓｐｒｉｎｇｅｒ−Ｓｃｉｅｎｃｅ，２００８の図３．５を参照のこと。臨界電界は、接合の低ドーピング側のドーピングの弱い関数だけであって、１２００ボルトのデバイスに対して一般的な９ｘ１０15／ｃｍ3にドーピングされた材料では約３．１×１０6ボルト／ｃｍである。これは、ＱＥcritical＝ε＊Ｅcritical＝（９．７）＊（８．８５ｘ１０-14Ｆ／ｃｍ）＊（３．１ｘ１０6Ｖ／ｃｍ）／（１．６ｘ１０-19クーロン／電荷）であり、近似的に１．７ｘ１０13電荷／ｃｍ2を与える。この値は１２００Ｖの設計のために見積もられたものであるが、ＱＥcriticalがデバイス定格の関数であることを当業者は認めるであろう。電荷許容値は、典型的には定格ＢＶより１５％高い設計電圧［設計電圧＞（定格ＢＶ）＊１．１５］より上のＢＶ対ＪＴＥドーズ量曲線のドーズ量幅と考えられる。Ｑｔｏｌは、単位電荷の数／ｃｍ2（例えば注入ドーズ量の単位）を単位として与えられる。特定の構成では、Ｑtol＞１．０×１０13であり、それより大きくてもよい。例えば、表１に示すデータは、２次の設計では１．５×１０13、平方根関数の設計では４．４×１０13のＱtolを示し、したがって、Ｑtol／ＱＥcritical比はＱtol＝１．０ｘ１０13に対して０．６であり、示した１２００ボルトのデバイスデータについては、２次の設計では０．８８であり、平方根関数の設計では２．６となり得る。
ＪＴＥ ＦＯＭの第３項は、１Ｄ降伏電圧エンタイトルメントに対する達成可能なピーク降伏電圧（ＢＶ）（ＢＶpk、終端設計による）の比であり、主ブロッキング接合の１ＤドーピングプロファイルのアバランシェＢＶを計算することによって与えられる。この比は、０．８０から１．０までの範囲（１Ｄエンタイトルメントの８０％より大きい）であるべきであり、特定の構成では９０％より大きい（比＞０．９）。
ＪＴＥ ＦＯＭの第４項は、所与の設計および表面電荷について酸化物層の算出されたピーク電界Ｅpk_oxideに対する、長期信頼性のために許容できるとみなされる定格電圧（例えば１２００ボルト）で終端を直接覆うパッシベーション層の最大ピーク電界強度Ｅreliableの比である。設計目標は、パシベーションが長期信頼性を有するように、Ｅpk_oxide＜Ｅreliableを保つことである。この比は、決して１．０より小さくなってはならないものであり、それより大きくすることができる（１．０〜２．０の比が典型的である）。一例として、酸化シリコンでは、その値より下で二酸化シリコンが長期信頼性を延長した値として、Ｅreliable〜４×１０6Ｖ／ｃｍが一般に引用される。
具体的なドーピングに応じて、図４に示すデバイス構造は、いくつかのデバイス形式に適用できる点に留意する必要がある。例えば、特定の構成では、シリコンカーバイド基板３０２はｎ＋導電型を有し、第１の導電型がｎ型になるように第１のドーパント型はｎ型である。この構成では、第２の導電型がｐ型になるように、第２のドーパント型はｐ型である。この構成では、ｐ型のアノード領域３１６およびｎ型のドリフト層３１４はｐｎ接合を形成し、そのようにして半導体デバイス３００はメサ型ダイオードを含む。この例示的メサ型ダイオード構成を図４に模式的に示す。
同様に、他の構成では、シリコンカーバイド基板３０２はｐ型の導電型を有し、第１の導電型がｎ型になるように第１のドーパント型はｎ型である。これらの構成では、第２の導電型がｐ型になるように、第２のドーパント型はｐ型である。この構成では、ｐ型のアノード領域３１６およびｎ型ドリフト層３１４はｐｎ接合を形成し、基板３０２およびドリフト層３１４は別のｐｎ接合を形成し、そのようにして、半導体デバイス３００は、例えばサイリスタまたはＩＧＢＴトランジスタを含む。
さらに、他の構成では、シリコンカーバイド基板３０２はｎ＋型の導電型を有し、第１の導電型がｐ型になるように第１のドーパント型はｐ型である。これらの構成では、第２の導電型がｎ型になるように、第２のドーパント型はｎ型である。この構成では、ｎ型のアノード領域３１６およびｐ型ドリフト層３１４はｐｎ接合を形成し、基板３０２およびドリフト層３１４は別のｐｎ接合を形成し、そのようにして、半導体デバイス２００は、例えばサイリスタまたはＩＧＢＴトランジスタを含む。
半導体デバイスについて、また図１、図２、図１１、および図１２を参照して説明する。図１に示すように、半導体デバイスは、第１の表面および第２の表面を有する半導体基板（例えばＳｉＣ基板）と、基板の上に形成される活性領域と、活性領域を囲み、幅Ｗedgeを有する端部領域と、を含む。
図２および図１２に示すように、端部領域は、第２の導電型の不純物を有するいくつかの離散コーナー領域を含む。図２および図１１に示すように、端部領域は、第２の導電型の不純物を有するいくつかの離散ストレート領域をさらに含む。図２に示すように、ストレート領域の少なくとも１つは、コーナー領域のそれぞれのものに隣接する。第２の導電型の有効不純物濃度（または、上述したように、有効ドーピングプロファイル）は、端部領域と活性領域との間の界面から離れる方向に沿って減少する。図１１および図１２に示すように、コーナー領域の形状は、ストレート領域の形状と異なる。端部領域の幅Ｗedgeは、１次元空乏幅（Ｗdepl_1D）の５倍以下である。
特定の構成では、ストレート領域の少なくとも１つは矩形形状を有し、コーナー領域の少なくとも１つは台形形状を有する。図１１は例示的な正方形（矩形）のストレート領域を示し、図１２は例示的な台形のコーナー領域を示す。より特定の構成では、ストレート領域の各々は矩形であり、コーナー領域の各々は台形である。図１１に示す具体的な配置では、ストレート領域は正方形である。当業者によって認識されるように、「正方形」、「矩形」、および「台形」の領域は、典型的には、完全な正方形、矩形、または台形ではなく、むしろ、典型的には、関係するプロセス技術の固有の限界の結果として、いくらか丸いコーナーを有する。さらに、これらの形状（矩形、正方形、および台形）は、ドーピングしたＪＴＥ領域の可能性がある例示的形状にすぎず、その領域は、同様に、例えば円形などの他の形状を有することができる。
半導体デバイスについて、図１〜図３、および図５〜図８を参照して説明する。図１および図３に示すように、例えば、半導体デバイスは、第１の表面および第２の表面を有する半導体基板（例えばＳｉＣ基板）と、主ブロッキング接合を含む基板の上に形成される活性デバイス領域と、幅Ｗedgeを有し、主ブロッキング接合に隣接する端部領域と、を含む。
例えば、図１および図２に示すように、端部領域は、第１の導電型のいくつかの不純物を有するいくつかの離散領域を含み、端部領域の第１の導電型の有効不純物濃度は、主ブロッキング接合と端部領域との間の界面から離れる方向に沿って減少する。端部領域の幅Ｗedgeは、１次元空乏幅（Ｗdepl_1D）の５倍以下である。より詳しくは、端部領域は、少なくとも約１．０ｘ１０13／ｃｍ2の電荷許容値を有する。
有益なことに、上記の接合終端拡張は、大きなＢＶ／ＢＶpp比を達成する最小のチップ面積を用いて、許容できるチップ活性面積を最大にするので、面積効率が良い。例えば、結果として半導体デバイスの面積効率は７０％を超える。さらに、上記の接合終端拡張は、より高い電圧およびより低い電圧のために拡張性のある設計を有する。上記の接合終端拡張の別の重要な利点は、それらの電荷許容値である。すなわち、結果として得られる半導体デバイスは、例えば接合終端拡張の上のパッシベーション層の、または、シリコンカーバイド（ＳｉＣ）のドーピング活性化のばらつきに対応する、表面電荷の比較的大きい揺れに適応することができる。界面電荷が未知であり、動的であり得るＳｉＣデバイスでは、この改良された電荷許容値は特に重要である。
上記の接合終端拡張のさらに別の利点はそれらの信頼性であり、すなわち、終端の上の誘電体の電界は許容限界内である。例えば、本設計のためのモデリング結果は、ピーク静電界が１ＭＶ／ｃｍより小さいことを示す。他の利点は、スクラッチ、湿気、およびイオン輸送からの改良された機械的排除を有する終端の上のパッシベーション方式を提供することを含む。さらに、上記の接合終端拡張は、それらが比較的単純な処理を必要とし、ＦＥＴ処理および材料と互換性があるという点で、実施するのに実用的である。さらに、上記の接合終端拡張は、高いｄＶ／ｄｔの下で良好な能力を有する。
本発明の特定の特徴だけを本明細書に図示し記載しているが、多くの改変および変形が当業者に想到されるであろう。例えば、特定のデバイス構造に関して本発明を記載しているが、これらに限らないが、ショットキーデバイス、接合障壁ＪＢＳショットキーデバイス、ＭＰＳ、およびバイポーラ接合トランジスタを含む他の垂直デバイス構造に、本発明を等しく適用することができる。同様に、上記の実施例の多くが接合終端拡張、空乏領域、およびフィールドストップを含むが、上記のＪＴＥ設計はフィールドストップを含まない半導体デバイスに等しく適用することができる。したがって、添付した特許請求の範囲は、本発明の真の要旨に含まれるこのような全ての改変および変形を包含することを意図していると理解すべきである。
２００ 半導体デバイス
２０２ シリコンカーバイド基板
２０４ 表面
２０６ パッシベーション層
２１４ ドリフト層（ドリフト領域）
２１６ 第２の領域
２２０ 接合終端拡張（ＪＴＥ）
２２１ 離散領域
２３０ 主ブロッキング接合
２３２ 外縁部
２４０ 空乏ギャップ
２５０ フィールドストップ
２６０ 空乏端部
２７０ ソー・ストリート
２７２ 第１の方向
２７４ 第２の方向
３００ 半導体デバイス
３０２ シリコンカーバイド基板
３０６ パッシベーション層
３１４ ドリフト層
３１６ アノード領域
３２０ 接合終端拡張（ＪＴＥ）
３２１ 離散領域
３２２ ＪＴＥ注入
３３０ 主ブロッキング接合
３４０ 空乏ギャップ
３５０ フィールドストップ
３６０ 空乏端部
５００ ２次関数の有効ドーピングプロファイル
５１０ 平方根関数の有効ドーピングプロファイル
５２０ 単一ゾーンの有効ドーピングプロファイル
６００ 設計電圧
９００ ゲートコンタクトパッド
９１０ ゲートランナー
９２０ 活性領域

Claims (32)

  1. シリコンカーバイドを含む基板（２０２）と、
    前記基板（２０２）の上に配置され、第１の導電型を有するように第１の（ｎ型）ドーパント型によりドーピングされるドリフト領域（２１４）を含むドリフト層（２１４）と、
    前記ドリフト領域（２１４）に隣接し、前記ドリフト層（２１４）の表面（２０４）に近位であって、第２の導電型を有するように第２の（ｐ型）ドーパント型によりドーピングされる第２の領域（２１６）と、
    前記第２の（ウェル）領域（２１６）に隣接して配置される接合終端拡張（２２０）と、を含み、
    前記接合終端拡張（２２０）は、幅ｗjteを有し、第１の方向および第２の方向において分離され、前記第２の（ｐ型）ドーパント型の変化する濃度によりドーピングされる複数の離散領域（２２１）を含み、そのようにして、主ブロッキング接合（２３０）の端部から離れる方向に沿って一般的に減少する関数形式の前記第２の導電型の有効ドーピングプロファイルを有し、前記幅ｗjteは、１次元空乏幅（Ｗdepl_1D）の５倍以下であり、半導体デバイス（２００）の電荷許容値は１ｃｍ2当たり１．０ｘ１０13より大きい、半導体デバイス（２００）。
  2. 前記接合終端拡張（２２０）の前記有効ドーピングプロファイルは、前記主ブロッキング接合（２３０）の前記端部からの距離ｘの単調減少関数Ｎ（ｘ）である、請求項１に記載の半導体デバイス（２００）。
  3. 前記接合終端拡張（２２０）の前記有効ドーピングプロファイルを支配する前記単調減少関数Ｎ（ｘ）は、ｘ1/2で変化する、請求項２に記載の半導体デバイス（２００）。
  4. 前記接合終端拡張（２２０）の前記有効ドーピングプロファイルを支配する前記単調減少関数は、
    Ｎ（ｘ）＝Ｎmax＋（Ｎmin−Ｎmax）（ｘ／ｗjte）1/2であり、
    ここで、Ｎmaxは前記主ブロッキング接合（２３０）の前記端部の平均ドーパント濃度であり、Ｎminは前記接合終端拡張（２２０）の外縁部（２３２）の平均ドーパント濃度である、請求項２に記載の半導体デバイス（２００）。
  5. 前記接合終端拡張（２２０）の前記有効ドーピングプロファイルを支配する前記単調減少関数は、
    Ｎ（ｘ）＝Ｎmax＋（Ｎmin−Ｎmax）（ｘ／ｗjte）2であり、
    ここで、Ｎmaxは前記主ブロッキング接合（２３０）の前記端部の平均ドーパント濃度であり、Ｎminは前記接合終端拡張（２２０）の外縁部（２３２）の平均ドーパント濃度である、請求項１に記載の半導体デバイス（２００）。
  6. 前記離散ドーピング領域（２２１）の隣接するものは、最隣接のものから約０から約２．５λまでの範囲の間隔で分離される、請求項１に記載の半導体デバイス（２００）。
  7. 最小の有効ドーピングは、完全なＪＴＥドーズ量の１５％以上である、請求項６に記載の半導体デバイス（２００）。
  8. 前記シリコンカーバイド基板（２０２）は、ｎ＋導電型を有し、前記第１の導電型がｎ型になるように、前記第１のドーパント型はｎ型であり、前記第２の導電型がｐ型になるように、前記第２のドーパント型はｐ型である、請求項１に記載の半導体デバイス（２００）。
  9. 前記シリコンカーバイド基板（２０２）は、ｐ型導電型を有し、前記第１の導電型がｎ型になるように、前記第１のドーパント型はｎ型であり、前記第２の導電型がｐ型になるように、前記第２のドーパント型はｐ型である、請求項１に記載の半導体デバイス（２００）。
  10. 前記シリコンカーバイド基板（２０２）は、ｎ＋型導電型を有し、前記第１の導電型がｐ型になるように、前記第１のドーパント型はｐ型であり、前記第２の導電型がｎ型になるように、前記第２のドーパント型はｎ型である、請求項１に記載の半導体デバイス（２００）。
  11. 前記幅ｗjteは、１次元空乏幅（Ｗdepl_1D）の０．２〜１．０倍の範囲であり、前記半導体デバイス（２００）の電荷許容値は、ＱＥｃｒｉｔｉｃａｌの０．９〜２．６倍の範囲である、請求項１に記載の半導体デバイス（２００）。
  12. ピーク降伏電圧（ＢＶpk）は、１次元降伏電圧エンタイトルメントＢＶ1Dの０．８〜１．０倍の範囲である、請求項１１に記載の半導体デバイス（２００）。
  13. シリコンカーバイドを含む基板（３０２）と、
    第１の導電型を有するように第１の（ｎ型）ドーパント型によりドーピングされる前記基板（３０２）の上に配置されるドリフト層（３１４）と、
    前記ドリフト層（３１４）に隣接して配置され、第２の導電型を有するように第２の（ｐ型）ドーパント型によってドーピングされるアノード領域（３１６）と、
    前記アノード領域（３１６）に隣接して配置され、前記アノード領域（３１６）の周囲に延長する接合終端拡張（３２０）と、を含み、
    前記接合終端拡張（３２０）は、幅ｗjteを有し、第１の方向および第２の方向において分離され、前記第２の（ｐ型）ドーパント型の変化する濃度によりドーピングされる複数の離散領域（３２１）を含み、そのようにして、主ブロッキング接合（３３０）の端部から離れる方向に沿って一般的に減少する関数形式の前記第２の導電型の有効ドーピングプロファイルを有し、前記幅ｗjteは、１次元空乏幅（Ｗdepl_1D）の５倍以下であり、半導体デバイス（３００）の電荷許容値は１ｃｍ2当たり１．０ｘ１０13より大きい、半導体デバイス（３００）。
  14. 前記アノード領域（３１６）は、前記ドリフト層（３１４）の上にエピタキシャル成長され、前記アノード領域（３１６）を形成するために続いて部分的にエッチングされる材料を含む、請求項１３に記載の半導体デバイス（３００）。
  15. 前記接合終端拡張（３２０）の前記有効ドーピングプロファイルは、前記主ブロッキング接合（３３０）の前記端部からの距離ｘの単調減少関数Ｎ（ｘ）である、請求項１３に記載の半導体デバイス（３００）。
  16. 前記接合終端拡張（３２０）の前記有効ドーピングプロファイルを支配する前記単調減少関数Ｎ（ｘ）は、ｘ1/2で変化する、請求項１５に記載の半導体デバイス（３００）。
  17. 前記接合終端拡張（３２０）の前記有効ドーピングプロファイルを支配する前記単調減少関数は、
    Ｎ（ｘ）＝Ｎmax＋（Ｎmin−Ｎmax）（ｘ／ｗjte）1/2であり、
    ここで、Ｎmaxは前記主ブロッキング接合（３３０）の前記端部の平均ドーパント濃度であり、Ｎminは前記接合終端拡張（３２０）の外縁部（３３２）の平均ドーパント濃度である、請求項１５に記載の半導体デバイス（３００）。
  18. 前記接合終端拡張（３２０）の前記有効ドーピングプロファイルを支配する前記単調減少関数は、
    Ｎ（ｘ）＝Ｎmax＋（Ｎmin−Ｎmax）（ｘ／ｗjte）2であり、
    ここで、Ｎmaxは前記主ブロッキング接合（３３０）の前記端部の平均ドーパント濃度であり、Ｎminは前記接合終端拡張（３２０）の外縁部（３３２）の平均ドーパント濃度である、請求項１５に記載の半導体デバイス（３００）。
  19. 前記離散ドーピング領域（３２１）の隣接するものは、最隣接のものから約０から約２．５λまでの範囲の間隔で分離される、請求項１３に記載の半導体デバイス（３００）。
  20. 最小の有効ドーピングは、完全なＪＴＥドーズ量の１５％以上である、請求項１９に記載の半導体デバイス（３００）。
  21. 前記シリコンカーバイド基板（３０２）は、ｎ＋導電型を有し、前記第１の導電型がｎ型になるように、前記第１のドーパント型はｎ型であり、前記第２の導電型がｐ型になるように、前記第２のドーパント型はｐ型である、請求項１３に記載の半導体デバイス（３００）。
  22. 前記シリコンカーバイド基板（３０２）は、ｐ型導電型を有し、前記第１の導電型がｎ型になるように、前記第１のドーパント型はｎ型であり、前記第２の導電型がｐ型になるように、前記第２のドーパント型はｐ型である、請求項１３に記載の半導体デバイス（３００）。
  23. 前記シリコンカーバイド基板（３０２）は、ｎ＋型導電型を有し、前記第１の導電型がｐ型になるように、前記第１のドーパント型はｐ型であり、前記第２の導電型がｎ型になるように、前記第２のドーパント型はｎ型である、請求項１３に記載の半導体デバイス（３００）。
  24. 第１の表面および第２の表面を有する半導体基板と、
    前記基板の上に形成される活性領域と、
    前記活性領域を囲み、幅Ｗｅｄｇｅを有する端部領域と、を含み、
    前記端部領域は、
    第２の導電型の不純物を有する複数の離散コーナー領域と、
    前記第２の導電型の不純物を有する複数の離散ストレート領域と、を含み、
    前記ストレート領域の少なくとも１つは、前記コーナー領域のそれぞれに隣接し、前記第２の導電型の有効不純物濃度は、前記端部領域と前記活性領域との間の界面から離れる方向に沿って減少し、前記コーナー領域の形状は、前記ストレート領域の形状と異なり、前記端部領域の前記幅Ｗedgeは、１次元空乏幅（Ｗdepl_1D）の５倍以下である、半導体デバイス。
  25. 前記ストレート領域の少なくとも１つは矩形形状を有し、前記コーナー領域の少なくとも１つは台形形状を有する、請求項２４に記載の半導体デバイス。
  26. 前記ストレート領域の各々は矩形であり、前記コーナー領域の各々は台形である、請求項２５に記載の半導体デバイス。
  27. 前記ストレート領域の少なくとも１つは正方形である、請求項２５に記載の半導体デバイス。
  28. 前記ストレート領域の各々は正方形であり、前記コーナー領域の各々は台形である、請求項２７に記載の半導体デバイス。
  29. 前記端部領域は、少なくとも約１．０ｘ１０13／ｃｍ2の電荷許容値を有する、請求項２４に記載の半導体デバイス。
  30. 前記電荷許容値は、少なくとも約１ｘ１０12／ｃｍ2の界面電荷密度に適応するのに十分である、請求項２９に記載の半導体デバイス。
  31. 第１の表面および第２の表面を有する半導体基板と、
    前記基板上に形成され、主ブロッキング接合を含む活性デバイス領域と、
    幅Ｗｅｄｇｅを有し、前記主ブロッキング接合に隣接する端部領域と、を含み、
    前記端部領域は、第１の導電型の複数の不純物を有する複数の離散領域を含み、
    前記端部領域の前記第１の導電型の有効不純物濃度は、前記主ブロッキング接合と前記端部領域との間の界面から離れる方向に沿って減少し、前記端部領域の前記幅Ｗedgeは、１次元空乏幅（Ｗdepl_1D）の５倍以下である、半導体デバイス。
  32. 前記端部領域は、少なくとも約１．０ｘ１０13／ｃｍ2の電荷許容値を有する、請求項３１に記載の半導体デバイス。
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