JP2019503071A - 炭化ケイ素超接合パワーデバイス用のエッジ終端設計 - Google Patents

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Abstract

本明細書で開示される主題は、炭化ケイ素(SiC)パワーデバイスに関し、より具体的には、SiC超接合(SJ)パワーデバイスに関する。SiC−SJデバイスは、第1の導電型の複数のSiC半導体層を含み、複数のSiC半導体層の第1および第2のSiC半導体層は、それらの間に界面を形成して活性領域に隣接して配置された終端領域を備え、第1および第2のSiC半導体層の終端領域は、第2の導電型の複数の注入領域を備え、第1のSiC半導体層の終端領域の有効ドーピングプロファイルは、第2のSiC半導体層の終端領域の有効ドーピングプロファイルとは異なる。【選択図】図1

Description

本明細書で開示される主題は、炭化ケイ素(SiC)パワーデバイスに関し、より具体的には、SiC超接合(SJ)パワーデバイスに関する。
半導体パワーデバイスに関して、超接合(垂直電荷バランスとも呼ばれる)設計は、いくつかの利点を提供する。たとえば、超接合デバイスは、従来設計されたユニポーラパワーデバイスと比較して、オン抵抗が低減し、導通損失が減少する。SiC SJドリフト層は、金属酸化物半導体電界効果トランジスタ(MOSFET)、接合電界効果トランジスタ(JFET)、バイポーラ接合トランジスタ(BJT)、ダイオードなどの様々なパワーデバイス、ならびに中電圧(たとえば、2kV〜10kV)および高電圧(たとえば、10kV以上)の電力変換に関連する用途に有用であり得る他のデバイスに適用することができる。
ケイ素(Si)超接合(SJ)デバイスでは、垂直ピラーの活性領域などの設計特徴は、p型のドーパントをn型のSiデバイス層に注入または拡散することによって形成/実施され得る。これらのSi−SJデバイスの垂直ピラーは、Siデバイス層の厚さ(たとえば、数十マイクロメートル)を通って延び、これは、既存のSi注入および/または拡散方法の一方または両方を使用して達成することができる。Si−SJデバイスのエッジ終端領域は、活性セルと同様のイオン注入プロセスおよび拡散ドーパントによって、または酸化ケイ素(SiO)、ケイ素またはポリケイ素(Si)の充填トレンチを使用することによって実施することができる。エッジ終端領域は、一般に、逆バイアス中に活性領域のエッジ近傍の電界クラウディングを防止する。
しかし、炭化ケイ素(SiC)では、大きな違いがある。たとえば、ドーパントは、Siより拡散係数が著しく低い。結果として、垂直電荷バランスピラーを有する活性領域などのデバイス設計特徴がSi処理の典型的な注入エネルギを使用してエピタキシャル層にドーパントを注入することによって作製される場合、ドーパントは、SiC層に深く浸透することができない。たとえば、Siデバイス作製のための一般的な高容量イオン注入システムは、約380keVまでのドーパント注入エネルギが可能である。このような注入エネルギは、SiC層に約0.5μm〜約1μmの最大深さまでのドーパント注入のみが可能である。さらに、技術的制約および不完全なドーパントの活性化のために、SiCデバイスの作製中に注入ドーピングとその場エピタキシャル成長ドーピングの両方によって提供される有効ドーピング濃度は、設計されたドーピング濃度から約20%まで変化し得る。したがって、SiCベースの超接合パワーデバイスを作製する場合、所望のn型およびp型ドーピング制御の両方を達成することは困難である。
さらに、逆バイアス下でSiC−SJデバイスに存在する著しく高い電界により、従来のSiエッジ終端技術のいくつかがSiC−SJデバイスで利用できなくなる。したがって、SiC−SJデバイスに効果的なエッジ終端設計を提供して、逆バイアス中の信頼性の高いロバストなデバイス動作を保証することが望ましい。
国際公開第2013/173414号
一実施形態では、SiC−SJデバイスは、第1の導電型の複数のSiC半導体層を含み、前記複数のSiC半導体層の第1および第2のSiC半導体層は、それらの間に界面を形成して活性領域に隣接して配置された終端領域を備え、前記第1および前記第2のSiC半導体層の前記終端領域は、第2の導電型の複数の注入領域を備え、前記第1のSiC半導体層の前記終端領域の有効ドーピングプロファイルは、前記第2のSiC半導体層の前記終端領域の有効ドーピングプロファイルとは異なる。
別の実施形態では、炭化ケイ素(SiC)超接合(SJ)デバイスは、第1の導電型の第1のSiC半導体層を含み、前記第1のSiC半導体層は、前記第1のSiC半導体層の活性領域および終端領域を形成する第2の導電型の第1の複数の注入領域を備え、前記第1のSiC半導体層の前記終端領域は、第1の有効ドーピングプロファイルを有する。前記デバイスは、前記第1のSiC半導体層の下に配置され、前記第1の半導体層より基板層に近い前記第1の導電型の少なくとも1つの第2のSiC半導体層を含み、前記少なくとも1つの第2のSiC半導体層は、前記少なくとも1つの第2のSiC半導体層の第2の活性領域および第2の終端領域を形成する前記第2の導電型の第2の複数の注入領域を含み、前記少なくとも1つの第2のSiC半導体層の前記第2の終端領域は、前記第1の有効ドーピングプロファイルとは異なる第2の有効ドーピングプロファイルを有する。
別の実施形態では、炭化ケイ素(SiC)超接合(SJ)デバイスを製造する方法は、第1の導電型を有する下側SiC半導体層をSiC基板層の上部に作製すること、第2の導電型を有する第1の複数の注入領域を前記下側SiC半導体層の一部に形成することによって活性領域を前記下側SiC半導体層に作製すること、および第1の有効ドーピングプロファイルに従って前記第2の導電型を有する第2の複数の注入領域を前記活性領域に隣接する前記下側SiC半導体層の別の部分に形成することによって終端領域を前記下側SiC半導体層に作製することによって、前記SiC−SJデバイスの前記下側SiC半導体層を作製することを含む。前記方法はさらに、前記第1の導電型を有する上部SiC半導体層を前記下側SiC半導体層の上に形成すること、前記第2の導電型を有する第3の複数の注入領域を前記上部SiC半導体層の一部に形成することによって活性領域を前記上部SiC半導体層に作製すること、および第2の有効ドーピングプロファイルに従って前記第2の導電型を有する第4の複数の注入領域を前記活性領域に隣接する前記上部SiC半導体層の別の部分に形成することによって終端領域を前記上部SiC半導体層に作製することによって、前記SiC−SJデバイスの前記上部SiC半導体層を作製することを含み、前記第1の有効ドーピングプロファイルは、前記第2の有効ドーピングプロファイルとは異なる。
本発明のこれらおよび他の特徴、態様、および利点は、添付の図面を参照して以下の詳細な説明を読めば、よりよく理解されよう。図面を通じて、同様の符号は、同様の部分を表す。
本手法のいくつかの実施形態による、ドーピングのフローティング領域を含む終端領域を有する多層炭化ケイ素超接合(SiC−SJ)ショットキーダイオードの一部の断面図を示す概略図である。 逆バイアス条件下で存在する電界を示す等電位線を含む、ドーピングのフローティング領域の形態のSiC−SJデバイスの実施形態の終端領域を示す概略図である。 逆バイアス条件下で存在する電界を示す等電位線を含む、ドーピングの領域が連続的なピラーの形態の終端領域を有するSiC−SJデバイスの実施形態の終端領域を示す概略図である。 図1のSiC−SJデバイスの一実施形態の終端領域の形成に関連するいくつかのステップを示す概略図である。 本手法のいくつかの実施形態による、第1(上側、上部)のエピタキシャル層の終端領域および第2(下側、埋め込み)のエピタキシャル層の終端領域の有効ドーピングプロファイル対活性領域/終端領域界面からの距離の一例をプロットしたグラフである。 2層3.3kV SiC−SJデバイスの例示的な実施形態の一部の断面図を示す概略図である。 図6のSiC−SJデバイスの降伏電圧依存性対第1(上側、上部)および第2(下側)のSiCエピタキシャル層の終端領域のピーク量(Nmax)を示す、図6のSiC−SJデバイスの実施形態の降伏電圧等高線プロットの一例を示す図である。 3層3.3kV SiC−SJデバイスの例示的な実施形態の終端領域の断面図である。 第1(上側、上部)、第2(中間、埋め込み)、および第3(下側、埋め込み)のSiC半導体層の終端領域のピーク量(Nmax)の降伏電圧依存性を示す、図8のSiC−SJデバイスの実施形態の降伏電圧等高線プロットの一例を示す図である。 図6に示す3.3kV SiC−SJデバイスのある特定の実施形態の降伏電圧対電荷不均衡の程度(%)を示すグラフである。 勾配終端設計および「ストライプ」セルが注入された活性領域を有する、図1のSiC−SJデバイスの一実施形態の第2(下側、埋め込み)のエピタキシャル層の上面図である。 勾配終端領域および正方形のセルが注入された活性領域を有する、図1のSiC−SJデバイスの一実施形態の第2(下側、埋め込み)のエピタキシャル層の上面図である。 図11の第2(下側、埋め込み)のエピタキシャル層の活性領域と終端領域との間の界面の拡大図である。 図11の第2(下側、埋め込み)のエピタキシャル層の活性領域と終端領域との間の界面の拡大図である。 図12の第2(下側、埋め込み)のエピタキシャル層の活性領域と終端領域との間の界面の拡大図である。
1つまたは複数の特定の実施形態について、以下で説明する。これらの実施形態の簡潔な説明を提供するために、実際の実装のすべての特徴が本明細書で説明されているわけではない。エンジニアリングまたは設計プロジェクトのような実際の実装の開発においては、開発者の特定の目的を達成するために、たとえばシステム関連および事業関連の制約条件への対応等実施に特有の決定を数多くしなければならず、また、これらの制約条件は実装ごとに異なる可能性があることが理解されるべきである。さらに、そのような開発の努力が、複雑かつ時間を必要とするものであり得るが、それでもなお本開示の恩恵を被る当業者にとって設計、作製、および製造の日常的な取り組みにすぎないと考えられることを理解すべきである。
特に明記しない限り、本明細書で使用される技術用語および科学用語は、本開示が属する当業者により一般的に理解されるものと同じ意味を有する。本明細書で使用される用語「第1の」、「第2の」などは、いかなる順序、量、または重要性も意味するものではなく、むしろ1つの要素と別の要素とを区別するために使用される。また、本開示の様々な実施形態の要素を導入するとき、単数の表現は、その要素が1つまたは複数あることを意味するものである。「備える(comprising)」、「含む(including)」、および「有する(having)」という用語は、包括的なものであって、列挙された要素以外の付加的な要素が存在し得ることを意味している。さらに、本開示の「一実施形態」または「実施形態」への言及は、列挙された特徴が組み込まれた、さらなる実施形態の存在を除外すると解釈されることを意図してはいないことを理解されたい。範囲が開示されている場合には、同じ構成要素または特性に関するすべての範囲の端点は、包括的なものであって、独立して組み合わせることができる。量に関連して使用される修飾語「約」は、記載された値を含み、文脈によって指示される意味を有する(たとえば、特定の量の測定に関連するプロセス変動または誤差の程度を含む)。修飾語「実質的に」は、記述的用語と組み合わせて使用される場合、記述的用語が主として、主に、または優位に適用される(たとえば、時間の90%超、95%超、または99%超に適用される)ことを伝えることを意図しており、当業者によって理解されるプロセス変動および技術的制限から生じる可能性のある限定された例外を説明するために使用されてもよい。
本明細書で使用される場合、用語「層」は、連続的または不連続的な形で下にある表面の少なくとも一部に配置された材料を指す。さらに、用語「層」は、配置された材料の均一な厚さを必ずしも意味するものではなく、配置された材料は均一または可変の厚さを有してもよい。さらに、本明細書で使用される用語「層」は、文脈上他に明確に指示されない限り、単一の層または複数の層を指す。
本明細書で使用される場合、用語「配置された」は、特に明記しない限り、互いに直接接触して配置された、または間に介在層を有することによって間接的に配置された層を指す。本明細書で使用される用語「隣接する」は、2つの層が連続して配置され、互いに直接接触していることを意味する。
本開示では、層/デバイスが別の層または基板の「上に」あると記載されているとき、層/デバイスは、互いに直接接触するか、または層とデバイスの間に1つ(または複数)の層または特徴を有することができることを理解されたい。さらに、用語「上に」は、層/デバイスの互いに対する相対的な位置を表し、上または下の相対的な位置はデバイスの観察者への配向に依存するため、「上部にある」とことを必ずしも意味してはいない。さらに、「上部」、「底部」、「上」、「下」、「上側」、「埋め込み」およびこれらの用語の変形の使用は、便宜上なされ、特に明記しない限り、構成要素の特定の配向を必要としない。これを念頭において、本明細書で使用される場合、用語「下側」、「埋め込み」、「中間」、または「底部」は、基板層に比較的近い特徴(たとえば、エピタキシャル層、終端領域)を指し、用語「上部」または「上側」は、基板層から比較的遠い特定の特徴(たとえば、エピタキシャル層、終端領域)を指す。
本明細書で使用される場合、用語「隣接する」または「近接する」は、領域または表面の異なる組成または構造の説明の文脈で使用されるとき、「すぐ隣」を指し、また、説明中の構成要素の間に存在する他の構成要素が、構成要素の少なくともいずれか1つの組成または構造それぞれに関してそれほど変化しない状況を指す。
本実施形態は、SiC超接合(SiC−SJ)デバイスとも呼ばれるSiC垂直電荷バランスデバイスを製造するための設計および方法を対象とする。開示された設計および方法は、金属酸化物半導体電界効果トランジスタ(MOSFET)、接合電界効果トランジスタ(JFET)、バイポーラ接合トランジスタ(BJT)、ダイオードなどのSiC−SJデバイス、ならびに中電圧(たとえば、2kV〜10kV)および高電圧(たとえば、10kV以上)の電力変換に関連する用途に有用であり得る他のSiC−SJデバイスの製造に有用である。以下に説明するように、開示されたSiC−SJデバイス設計は、繰り返されるエピタキシャル成長およびドーパント注入ステップを使用して実施される多層終端領域を含む。本明細書で使用される場合、用語「多層」、ならびに、たとえば「2層」、「3層」、「4層」などの特定の数の層への言及は、本明細書ではエピ層とも呼ばれるエピタキシャルSiC層の数を指す。
開示されたSiC−SJ設計および製造技術は、上述したように、Siと比較してSiCにおけるドーパントの拡散係数およびイオン注入範囲が小さいにもかかわらず、SiC−SJデバイスの効果的なエッジ終端を可能にする。一般に、開示された終端設計は、SiC−SJデバイスに有効なエッジ終端を提供するために、多数の設計パラメータを満たす。たとえば、開示された終端設計は、デバイス資格に近いブロッキング電圧を提供する。開示された終端設計はまた、プロセス変動(たとえば、注入領域におけるドーパント濃度、エピタキシャル層におけるドーパント濃度、ドーピング活性化率など)に対して比較的ロバストである。さらに、開示された終端設計は、定格電圧(たとえば、3kV以上)で安定した長期動作を提供する。さらに、開示された終端設計は、ダイ面積の消費部分が少なく、製造コストが比較的低い。さらに、ある特定の開示されたSiC−SJデバイスの実施形態は、既存のSi/SiCデバイス製造によって使用される大容量イオン注入システムなどの、一般的な半導体作製装置を使用して製造することができ、付加的なコスト上の利益をもたらす。
以下に詳細に説明するように、開示されたSiC−SJ終端設計は、特定の方法で配置されたn型および/またはp型ドーピング1つまたは複数の領域を含み、SiC−SJデバイスの活性領域の外側の電界の大きさを高電圧ブロッキング動作下で徐々に減少させることができる。様々な実施形態では、ドーピングのこれらの領域は、切断ブロック、連続的なピラー、ストライプ、セグメント、グリッド、ドット、または任意の他の適切な形状として実現されてもよい。ある特定の実施形態では、ドーピングのこれらの領域は、「フローティング」と記載することができ、これらは、デバイス端子と電気的に接触していないか、または外部印加バイアス下にあることを意味するが、他の実施形態では、これらの領域の少なくとも一部は、デバイス端子と電気的に接触していてもよい。開示されたSiC−SJデバイスの終端領域におけるこれらの注入領域の位置および寸法は、高いブロッキング電圧を達成するように設計され、電界クラウディング効果から生じる早期のデバイス破壊を防止し、特に長期の高温/高電圧動作にさらされる場合、これらのデバイスの信頼できる動作を可能にする。
図1は、本手法の実施形態による、SiC−SJデバイス10(すなわち、ショットキーダイオード)の実施形態の終端領域6および活性領域8の断面図を示す概略図である。SiC−SJデバイス10の図示された部分は、上部コンタクト12および誘電層14を含み、かつSiC基板層20の下に配置された底部コンタクト18を含む。さらに、SiC−SJデバイス10の終端領域6は、界面7(すなわち、活性領域8と終端領域6が接触する部分)から終端領域6の外側端部9に延びる幅(W)を有する。
図示されたSiC−SJデバイス10は、3つのエピタキシャルSiC層24、26、および28を含む。デバイス10の終端領域6のエピ層の部分は、本明細書では、それぞれSiC層24、26、および28の終端領域24A、26A、および28Aと呼ばれる。さらに、終端領域6は、本明細書では、エピ層24の終端領域6a、エピ層26の終端領域6b、およびエピ層28の終端領域6cを有するまたは含んでいるとして記載することができる。デバイス10の活性領域8に配置されたこれらのエピ層の部分は、本明細書では、それぞれエピ層24、26、および28の活性領域24B、26B、および28Bと呼ばれる。他の実施形態では、SiC−SJデバイス10は、任意の適切な数のエピ層、たとえば、3、4、5、6またはそれ以上のエピ層を含んでもよく、各々所望のブロッキング能力を提供するためのそれぞれの活性および終端領域を含む。例示的な実施形態では、エピ層の数によって提供されるブロッキング能力は、約2kV〜約10kVの範囲である。図1に示すSiC−SJデバイス10の場合、エピ層24は、厚さ30を有し、エピ層26は、厚さ32を有し、エピ層28は、厚さ34を有し、これについては後に詳述する。
図示されたSiC−SJデバイス10のエピ層24、26、および28の各々は、特定のドーピング濃度の第1のドーパントタイプを有し、これらのエピ層のドーピング濃度は、ある特定の実施形態では同じであってもよく、ある特定の他の実施形態では異なっていてもよい。さらに、エピ層24、26、および28は、SiC−SJデバイス10の電界を再形成するために利用される、第1のドーパントタイプとは反対の第2のドーパントタイプの注入領域を含む。ある特定の実施形態では、これらの注入領域は、フローティング領域36および38を含み、図1のデバイス10のために切断ブロックの形態で実装される。フローティング領域36、38が特定の方法で配置されると、SiC−SJデバイス10の活性領域8の外側の電界の強さを高電圧ブロッキング動作下で徐々に減少させる。図示されたSiC−SJデバイス10の場合、エピ層24および26はまた、SiC−SJパワーデバイス10の活性領域8に電界分布を画定する第2のドーパントタイプの注入領域である電荷バランス領域40を含む。ある特定の実施形態では、電荷バランス領域40は、図1に示され、すべての目的のためにその全体が参照により組み込まれる、2015年6月26日に出願された同時係属中の米国特許出願第14/752,446号、表題「ACTIVE AREA DESIGNS FOR SILICON CARBIDE SUPER−JUNCTION POWER DEVICES」に開示されているドーピングのフローティング領域とすることができる。他の実施形態では、活性領域8は、本開示による、ドーピングの連続的な非フローティング電荷バランスピラー、または任意の他の適切な電荷バランスもしくは超接合特徴を含んでもよい。図示されたSiC−SJショットキーデバイス10の場合、活性領域28Bのエピ層28は、ドープ領域を含まないが、他のタイプのSiC−SJデバイス(たとえば、SJ−MOSFET、SJ−UMOSFET、SJ−JFET、SJ−ジャンクションバリアコントロールドショットキー(JBS)ダイオード)の場合、活性領域28Bは、本開示による、ドープ領域または他の適切な特徴を含むことができる。
一般に、上述のように、図示されたSiC−SJデバイス10のフローティング領域36および38は、それらが存在するエピ層24、26、および28と比較して反対のドーピング(たとえば、反対のドーパントタイプ)を有する領域である。図1に示すSiC−SJデバイス10の実施形態が逆バイアス下でオフ状態にあるとき、フローティング領域36および38は空乏化して、適切に配置されたときに電界が活性領域8の周辺内(すなわち、終端領域6内)で再形成されるようにするイオン化ドーパント(不動電荷)を提供する。より具体的には、領域36および38が逆バイアス下で空乏化すると、電界ピークを防止し、SiC−SJデバイス10の活性領域8からの距離が増加するにつれて徐々に減少する大きさの電界分布をもたらす。後述するように、逆バイアス下でのSiC−SJデバイス10の終端領域6における特定の電界分布は、たとえば、ドーパントの分布(たとえば、フローティング領域36および38のドーパント濃度、寸法、および位置)に依存する。
図1に示すSiC−SJデバイス10の実施形態では、フローティング領域36および38は、特定の厚さ42を有する。他の実施形態では、フローティング領域36および38は、それぞれのエピタキシャル層の厚さ全体(たとえば、厚さ30、32、および34)を通って延び、図3に関して本明細書で説明されるように、ドーピングの連続的なピラーを形成することができる。さらに、図1の図示された実施形態では、フローティング領域36および38の幅44、ならびに終端領域6のフローティング領域36と38との間の間隔46は、終端領域6における有効シートドーピング濃度を徐々に減少させるために、SiC−SJデバイス10の活性領域8からの距離が増加するにつれて変化する(たとえば、減少または増加する)。他の実施形態では、フローティング領域36および38の幅44は、フローティング領域36と38との間の間隔46が実質的に一定のままである一方、活性領域8からの距離が増加するにつれて実質的に減少することが理解されよう。さらに他の実施形態では、フローティング領域36と38との間の間隔46は、フローティング領域36および38の幅44が実質的に一定のままである一方、活性領域8からの距離が増加するにつれて実質的に増加する。ある特定の実施形態では、幅44は、約0.8μm〜約5μmであってもよい。さらに、ある特定の実施形態では、間隔46は、一般に、それぞれのエピ層の厚さより小さくてもよい(たとえば、厚さ30、32、または34未満)。さらに、ある特定の実施形態では、各エピ層24、26、および28のフローティング領域36および38は、異なる厚さ42、幅44、および間隔46を有することができる。さらに、ある特定の実施形態では、複数のマスキング/リソグラフィステップを使用して、エピ層の終端領域(たとえば、終端領域24A、26A、および28A)を作製することができる。
図2は、ドーピングの切断ブロックとして実施される、フローティング領域36および38を含む終端領域6を有するSiC−SJデバイス10の一実施形態の断面図を示す。さらに、図2は、逆バイアス条件下でSiC−SJデバイス10の終端領域6に存在する電界も示す等電位線50を含む。等電位線50の強さは、線が互いに近接している場合にはより強く、線50の間の間隔が大きい場合にはより弱いものとして表される。図2のSiC−SJデバイス10の活性領域8は、簡略化のために実線ブロックで表されているが、本明細書で説明されるように、活性領域8は、現在開示されている実施形態に従って、任意の適切な電荷バランス特徴を含むことができることに留意されたい。図2に示すように、図示されたSiC−SJデバイス10の終端領域6のフローティング領域36および38は、デバイスの活性領域8からの電界の有効な再成形を可能にする。図2の矢印52によって示されるように、電界の強さは、一般に、図2の破線54によって示されるように、活性領域8からの距離が増加するにつれて、電界の強さが十分に減少して実質的に無効になるまで減少する。
比較のために、図3は、終端領域6のすべてのエピ層を通って(たとえば、図1に示すように、厚さ30、32、および34を通って)延びる連続した垂直ピラー62の形態のフローティング領域36を含む終端領域6を有するSiC−SJデバイス60の別の実施形態の断面図を示す。図2と同様に、図3は、逆バイアス条件下でSiC−SJデバイス10の終端領域6に存在する電界を表す等電位線50を含む。図2のフローティング領域36および38と同様に、図示されたSiC−SJデバイス60の終端領域6の連続的なピラー62は、デバイスの活性領域8からの電界の有効な再成形を可能にする。図3の矢印52によって示されるように、電界の強さは、一般に、図3の破線54によって示されるように、活性領域8からの距離が増加するにつれて、電界の強さが十分に減少するまで減少する。したがって、図2のSiC−SJデバイス10のフローティング領域36および38と図3のSiC−SJデバイス60の連続的なピラー62の両方は、有効なエッジ終端を提供することができる。
ある特定の実施形態では、図1のSiC−SJデバイス10の終端領域6におけるドーピングの切断ブロックとして実施されるフローティング領域36および38は、図3のSiC−SJデバイス60の連続的なピラーの実施形態と比較して作製が著しく容易な構造を表す。すなわち、SiC−SJデバイス60の連続的なピラー62を形成するために、イオン注入プロセスは、ドーパントがそれぞれのエピ層の底部に浸透することができるような十分な注入エネルギを提供すべきであり、または終端領域6のすべてのエピ層の厚さ全体を通って延びる連続的なピラー62を提供するために、多数の薄いエピ成長ステップの後に浅いイオン注入ステップを行うべきである。
上述したように、SiCでは、高容量イオン注入ツールによって提供される注入エネルギ(たとえば、380keV)を使用して約1μmの浸透深さが達成され、したがって、SiC−SJデバイス60の各エピ層は、そのようなツールを使用するために1μm以下の厚さを維持すべきである。しかし、一般に、SiC−SJデバイスのすべてのエピ層の合計厚さは、約3kV以上の所望のブロッキング電圧(BV)を提供するために、一般に約20μmより厚くすべきである。このように、高容量イオン注入ツールを使用して作製された連続的なピラー62を利用するSiC−SJデバイス60では、これは約30回のSiCエピタキシャル成長およびイオン注入ステップを繰り返すことができる。あるいは、連続的なピラー62は、構造がより少ないステップで作製され得るように、より高い注入エネルギ(たとえば、380keVより大きい)を可能にする特殊またはカスタム注入ツールを使用して形成され得る。しかし、高エネルギイオン注入は、ケイ素オンインシュレータ(SOI)、ポリシリコン、高Z(原子番号)金属(たとえば、白金、モリブデン、金など)、厚い酸化ケイ素、または有機材料(たとえば、ポリイミド)などのマスキング材料を使用した特別なマスキング技術を必要とし、約2μm〜50μmのセルピッチを画定することを理解すべきである。対照的に、SiC−SJデバイス10のドーピングの切断ブロックとして実施されるフローティング領域36および38は、より低コストのプロセス(たとえば、高容量注入ツール)を利用して製造することが容易であり、従来の一次元(1−D)平行平面接合設計よりも優れた性能を提供する。
図4A〜図4Eは、終端領域形成を含む作製の例示的な方法における様々な段階での、図1のSiC−SJデバイス10の一実施形態の断面図を示す。例示的な作製は、たとえば、化学気相成長法(CVD)を使用してエピ層24がSiC基板層20の上部に形成されている図4Aに示す構造から開始する。続いて、図4Bに示すように、終端領域6aを終端領域24Aに形成すると共に、エピ層24の活性領域24Bを形成するために、イオン注入を使用することができる。特に、フローティング領域36を終端領域24Aに注入することができ、電荷バランス領域40をエピ層24の活性領域24Bに注入することができる。ある特定の実施形態では、エピ層24の終端領域24Aおよび活性領域24Bは、同じ注入ステップを使用して形成してもよく、他の実施形態では、別個の注入ステップを使用して形成してもよい。他の実施形態では、上述したように、終端領域6aのフローティング領域36および/または活性領域24Bの電荷バランス領域40は、エピ層24の厚さ30全体を通って延びてもよい。
図4Cに示すように、例示的な作製を続けることで、次にエピ層26が初期層24の上部に形成される。続いて、図4Dに示すように、終端領域6bおよび活性領域26Bをエピ層26に形成するために、イオン注入を使用することができる。特に、フローティング領域36を終端領域26Aに注入することができ、電荷バランス領域40をエピ層26の活性領域26Bに注入することができる。エピ層24の場合と同様に、ある特定の実施形態では、エピタキシャル層26の終端領域6bおよび活性領域26Bは、同じ注入ステップを使用して形成してもよく、他の実施形態では、エピ層26の終端領域6bおよび活性領域26Bは、別個の注入ステップを使用して形成してもよい。他の実施形態では、上述したように、終端領域6bのフローティング領域36および/または活性領域26Bの電荷バランス領域40は、エピ層26の厚さ32全体を通って延びてもよい(図1に示すように)。図4Cおよび図4Dに示すステップは、図1に示すSiC−SJ構造10のより大きい多層の実施形態を形成するために複数回(たとえば、2、3、4、5回、またはそれ以上)繰り返され得ることが理解されよう。
図4Eに示すように、例示的な作製を続けることで、次にエピ層28がエピ層26の上部に形成される。続いて、図4Dに示すように、終端領域6cおよび活性領域28Bをエピタキシャル層28に形成するために、1つまたは複数のイオン注入ステップを使用することができる。上述のように、図示された活性領域28Bは、ドープ領域を含まないが、他のタイプのSiC−SJデバイス(たとえば、SJ−MOSFET、SJ−UMOSFET、SJ−JFET、SJ−JBSダイオード)の場合、活性領域28Bは、本開示による、ドープ領域または他の適切な特徴を含むことができる。さらに、他の実施形態では、上述したように、終端領域6cのフローティング領域38は、図1に示すように、エピ層28の厚さ34全体を通って延びてもよい。すべてのエピ層(たとえば、層24、26、28)が形成され注入された後、図4Eに示すように、SiC−SJデバイス10の残りの部分(たとえば、誘電層14、上部コンタクト12、底部コンタクト18など)を追加して、図1に示すSiC−SJデバイス10の実施形態を提供することができる。
上述したように、終端領域6の領域36および38には、同じドーパントタイプ(たとえば、p型またはn型ドーパント)が注入され、同じ材料(たとえば、Al、B、N、Pなど)を利用して、かつ電荷バランス領域40を活性領域8に作製するのに使用される同じイオン注入ステップ中に同じ量/エネルギを使用して注入することができ、作製時間およびコストを低減することができる。他の実施形態では、終端領域6の領域は、異なるドーパント材料および/または量/エネルギを使用して注入してもよく、これは作製時間およびコストを増加させ得るが、終端領域6がSiC−SJデバイス10の活性領域8とは別個に最適化されるような大きな柔軟性を可能にする。たとえば、ある特定のドーパント(たとえば、ホウ素)を、SiC−SJデバイスの活性領域8ではなく、終端部に望ましいとされ得るより広いドーピング再分布および/または領域マージングを提供するようにSiC中に拡散する。したがって、ある特定の実施形態では、終端領域6の注入領域は、SiC−SJデバイス10の活性領域8の注入領域とは異なるドーパント(たとえば、ホウ素)を含むことができる。さらに、ある特定の実施形態では、異なるセットのフォトリソグラフィマスクを使用して、電荷バランス領域40ならびに領域36および38を各エピ層(たとえば、層24、26、および28)に形成することができ、各エピ層24、26、および28の終端部6a、6b、および6cの仕上げの改良を可能にする。
開示された終端設計の1つの設計パラメータは、SiC−SJデバイス10の各エピ層の終端部のための有効ドーピングプロファイルである。本明細書で使用される場合、終端部の「有効ドーピングプロファイル」は、エピ層24、26、および28の活性領域8と終端領域6との間の界面7から外側へのエピ層の終端部に沿った距離によって、シートドーピング濃度がどのように変化するのかを示す。本明細書で使用される場合、シートドーピング濃度(N)は、単位面積当たりの平均ドーピング濃度またはエピ層の一部の単位面積当たりの有効平均ドーピングのいずれかを指すことができ、以下に説明するように計算することができる。すなわち、Nは、均一な導電型の領域を表すときの単位面積当たりの平均ドーピング濃度を表すが、異なる導電型の領域を含むエピ層の部分については、Nは、有効シートドーピング濃度を表す。
たとえば、終端領域6aの有効ドーピングプロファイルは、活性領域8と終端領域6との間の界面7からの距離が増加してSiC−SJデバイス10の周辺に向かうにつれて、終端領域6aのシートドーピング濃度がどのように変化するのかを示す。各エピ層の終端部(たとえば、図1に示すように、エピ層24の終端領域6a、エピ層26の終端領域6b、エピ層28の終端領域6c)は、異なる有効ドーピングプロファイルを有することができることが理解されよう。特に、上側(たとえば、上部、埋め込まれていない)終端領域6cは、典型的には、下側(たとえば、底部、埋め込み)終端部6aおよび6bとは異なる有効ドーピングプロファイルを有する。しかし、本明細書で説明されるように、すべてのエピ層24、26、および28における終端領域の有効ドーピングプロファイルは、一般に、下降傾向を有する。このように、図1のSiC−SJデバイス10および図3のSiC−SJデバイスの場合、終端領域6における有効ドーピング濃度は、終端領域6と活性領域8との間の界面7からの距離が増加するにつれて減少する。
図5のグラフ70は、SiC−SJデバイス10の一実施形態の上側終端部(たとえば、エピ層28の終端領域6c)と埋め込み終端部(たとえば、エピ層24の終端領域6a)の両方に対する有効ドーピングプロファイルの例をプロットする。より具体的には、グラフ70は、エピ層の終端部の一部(任意の単位)対終端領域6に沿った距離d(たとえば、終端領域6と活性領域8との間の界面7からの距離、任意の単位)のシートドーピング濃度をプロットする。ある特定の実施形態では、第1(上側、上部)の終端領域6cの有効ドーピングプロファイルは、図5のグラフ70に示す曲線72によって定義される。曲線72は、以下の式によって定義される高速減少関数を表す:
式1
ある特定の実施形態では、第2(下側、埋め込み)の終端領域6aまたは6bの有効ドーピングプロファイルは、図5のグラフ70に示す曲線74によって定義される。曲線74は、以下の式によって定義される低速減少関数を表す:
式2
式1と式2の両方について、N(d)は、終端領域6に沿った距離(たとえば、図11および図12の上面図でより明確に示すように、エピ層の活性領域8と終端領域6との間の界面7からの距離)である、dの関数としてのエピ層の終端部のシートドーピングである。さらに、Nmaxは、活性領域8と終端領域6との間の界面7に最も近い終端部の部分における平均ドーピング濃度であり、Nminは、エピ層の終端領域6の外側端部9における平均ドーピング濃度であり、Wは、終端領域6の幅である。他の実施形態では、他のドーピングプロファイルは、ステップ関数、または活性領域8からの距離が増加することによるシートドーピングの単調な減少を含んでもよい。
ある特定の実施形態では、下側エピ層24および26の場合、終端部の有効Nmaxは、フローティング領域40の有効シートドーピングと等しくてもよい。たとえば、電荷バランス領域40の有効シートドーピングは、これらの電荷バランス領域40のドーピング濃度をSiC−SJデバイス10の単位セル面積に正規化することによって計算することができる。あるいは、イオン注入を使用して電荷バランス領域40を活性領域24Bまたは26Bに作製する場合、同じ注入量を使用して終端領域を形成することができる。
ある特定の実施形態では、上側エピ層28の終端領域6cのNmax値は、約6×1012cm−2からQinterfaceを引いた値より大きく、約3×1013cm−2より小さくてもよく、Qinterfaceは、固定電荷またはトラップ電荷の1つまたは複数に主に起因する界面電荷である。Qinterfaceは、埋め込みエピ層24および26の場合と同一ではなく、したがって、埋め込みエピ層24および26の終端部6aまたは6bのNmax値は、約6×1012cm−2より大きく、約3×1013cm−2より小さくてもよいことに留意されたい。さらに、埋め込み終端領域26Aおよび24Aの注入領域36は、上部終端領域28Aの注入領域38とは異なる割合で活性化されてもよく、これにより、上側エピ層対下側エピ層との所望の有効ドーピングプロファイルの間に相違が生じることもある。さらに、ある特定の実施形態では、プロセス変動に十分に鈍感である終端領域6を提供するために、十分に小さいダイ面積を占めるNminは、Nmaxの約10%〜約50%に維持され得る一方、Nmin−は、エピタキシャル成長後の半導体層のシートドーピング濃度であるNepi以上である。さらに、ある特定の実施形態では、終端領域6の幅Wは、SiCエピタキシャル層の1つの全厚さの約2倍〜約5倍であってもよい。たとえば、図1に示すSiC−SJデバイス10の場合、終端領域6の幅Wは、SiCエピタキシャル層24、26、または28の1つの厚さ(たとえば、厚さ30、32、または34)の約2倍〜5倍であってもよい。
図6は、2層3.3kV SiC−SJデバイス80の一実施形態の一部の断面図を示す概略図である。図6に示すSiC−SJデバイス80は、2つのエピ層:SiC基板層20に配置された第2(下側、埋め込み)のエピ層26と、第2のエピ層26に配置された第1(上側、上部)のエピ層28とを含む。第2(下側)のエピ層26は、終端領域6bと、活性領域26Bとを含み、第1(上側)のエピ層28は、終端領域6cと、活性領域28Bとを含む。さらに、終端領域6bおよび6cは、簡略化のために実線ブロックとして示されているが、終端部6bおよび6cは、図1に示す領域36および38と同様に、注入領域を含むことに留意されたい。さらに、図6に示すSiC−SJデバイス80の場合、2つのエピ層26および28は各々、約15μmの厚さを有し、注入領域の厚さ42は、約1μmであり、終端領域6bおよび6cの各々のWは、約60μm〜約150μmの範囲にある。さらに、終端領域6bの有効ドーピングプロファイルは、図5の曲線74に対応し、終端領域6cの有効ドーピングプロファイルは、図5の曲線72に対応し、Nminは、Nmaxの約20%であり、Qinterface=0である。
図7は、図6のSiC−SJデバイス80の実施形態の降伏電圧感度輪郭プロット90であり、上側終端領域6cの異なるNmax(垂直軸上の上側終端領域ピーク量)および下側終端領域6bの異なるNmax(水平軸上の下側終端領域ピーク量)に対する異なる降伏電圧輪郭を示す。プロット90の各曲線は、異なる降伏電圧を表す(すなわち、曲線92は、2.3kVを表し、曲線94は、2.5kVを表し、曲線96は、2.7kVを表し、曲線98は、2.9kVを表し、曲線100は、3.1kVを表し、曲線102は、3.3kVを表す)。プロット90によって示されるように、SiC−SJデバイス80の実施形態は、下側終端領域6bのNmaxが約8×1012cm−2〜約1×1013cm−2であるときに3.3kVより大きい降伏電圧を提供し、上側終端領域6cのNmaxは、約8×1012cm−2〜約1.4×1013cm−2である。
図8は、3層3.3kV SiC−SJデバイス110の一実施形態の一部の断面図を示す概略図である。図8に示すSiC−SJデバイス110は、3つのエピ層:SiC基板層20に配置された第3(下側)のエピ層24と、層24の上に配置された第2(中間)のエピ層26と、層26の上に配置された第1(上側)のエピ層28とを含む。下側エピ層24は、終端領域6aと、活性領域24Bとを含み、中間エピ層26は、終端領域6bと、活性領域26Bとを含み、上側エピ層28は、終端領域6cと、活性領域28Bとを含む。さらに、エピ層24、26、および28の終端部6a、6b、および6cは、簡略化のために実線ブロックとして示されているが、図8に示すSiC−SJデバイス110の終端部6a、6b、および6cは、図1に示すフローティング領域36および38と同様に、注入領域によって表すことができることに留意されたい。さらに、図8に示すSiC−SJデバイス110の場合、3つのエピ層24、26、および28は各々、10μmの厚さ(y軸によって示される)を有し、終端領域6aおよび6bの注入領域の厚さ42は、1μmであり、終端部6a、6b、および6cのWは、140μmである。さらに、上側終端領域6cの有効ドーピングプロファイルは、図5の曲線72に対応し、埋め込み終端部6aおよび6bの有効ドーピングプロファイルは、図5の曲線74に対応し、Nminは、Nmaxの20%であり、Q=0である。
図9は、図8のSiC−SJデバイス110の降伏電圧感度輪郭プロット120であり、上側終端領域6cの異なるNmax(左垂直軸上の上側終端部ピーク量)、下側終端領域6aの異なるNmax(右垂直軸上の下側終端部ピーク量)、および中間終端領域6bの異なるNmax(水平軸上の中間終端部ピーク量)に対する異なる降伏電圧輪郭を示す。キー122によって示されるように、プロット120の各陰影領域は、2kV〜3.5kVの範囲の異なる降伏電圧範囲を表す。図7のプロット90と同様に、図9のプロット120は、図8に示すSiC−SJデバイス110の実施形態が、下側および中間終端部6aおよび6bのNmaxが約7×1012cm−2〜約1×1013cm−2であり、上側終端領域6cのNmaxが約1.2×1013cm−2〜約2.3×1013cm−2である場合に降伏電圧が3.3kVより大きくなることを示している。
図10は、図8に示す3.3kV SiC−SJデバイス110の実施形態の降伏電圧(垂直軸上)対電荷不均衡の程度(水平軸上のパーセント(%))をプロットしたグラフ130である。本明細書で使用される場合、電荷不均衡は、エピ層の終端部におけるシートドーピングの目標値からの偏差の程度を指す。終端部6a、6b、または6cのドーパント濃度の変動、および/またはエピ層24、26、または28のドーパント濃度の変動により、SiC−SJデバイス110の実施形態にある程度の電荷不均衡が存在する可能性がある。図10の垂直線132および134によって示すように、SiC−SJデバイス110は、終端領域6の終端部6a、6b、および6cによって提供される電荷が不均衡である(たとえば、最適から約±10%の範囲にわたって)場合でも、3.3kV以上の降伏電圧を提供することができる。
図11〜図15は、本手法の実施形態による、SiC−SJデバイス10の部分の上面図(図1の断面図に垂直)を示す。より具体的には、図11〜図15は、SiC−SJデバイス10の実施形態の埋め込みエピ層(たとえば、エピ層24の一部)の上面図を示す。図11〜図15において、各陰影領域(たとえば、黒色ピクセルまたは正方形)は、注入領域132(たとえば、注入領域40および36などのp型領域)を表し、白色の背景は、エピ層の残りの部分(たとえば、n型)を表す。ある特定の実施形態では、これらの注入領域132は、図1に示すように、層24の厚さ30の一部のみ(たとえば、約1μm以下)を通って(y軸に沿って)延びてもよく、これにより終端領域6aの注入領域132および/またはエピ層24の活性領域24Bの注入領域は、(たとえば、図1に示すように)断面図で切断ブロックとして現れる。ある特定の実施形態では、これらの注入領域は、エピ層24の厚さ30全体を通って(y軸に沿って)延びてもよく、これにより終端領域6aの注入領域および/または活性領域24Bの注入領域は、(たとえば、図3に示すように)断面図で連続的なピラーとして現れる。さらに、図11〜図15に示すエピ層24の場合、各注入領域は、ほぼ同じ注入量を受け、材料およびプロセス変動に対してある程度の許容差がある。他の実施形態では、異なる注入領域が異なる注入量を受けることができるように、複数のマスクを使用してエピ層24の終端領域24Aおよび活性領域24Bを注入することができる。
図11は、SiC−SJデバイス10の一実施形態の埋め込みエピ層24の注入領域132の上面図を示す。図11において、図示された構造は、層24の活性領域24Bの周囲に配置された勾配終端領域6aを含む。終端領域6aの注入領域132は、注入領域36を表し、活性領域24Bの注入領域132は、電荷バランス領域40を表すことが理解されよう。さらに、図11では、図示された活性領域24Bの注入領域132が、z軸に沿って整列されてストライプセル140を形成する。
図12は、SiC−SJデバイス10の別の実施形態の埋め込みエピ層24の注入領域132の別の実施形態の上面図を示す。図12において、図示された埋め込みエピ層24は、活性領域24Bの周囲に配置された勾配終端領域6aを含む。ここでも、図示された終端領域6aの注入領域132は、注入領域36を表し、図示された活性領域24Bの注入領域132は、電荷バランス領域40を表す。さらに、図12では、図示された活性領域24Bの注入領域132は、x軸に沿って互い違いに配置され、正方形のセル150を生成する。
図5の曲線74に関して上述したように、終端領域6aの有効ドーピングプロファイルは、終端領域6aのシートドーピングが活性領域24Bからの距離が増加するにつれてどのように減少するのかを示す。図11および図12に示すエピ層24の実施形態では、これは、終端領域6aの注入領域132の密度を低減することによって(たとえば、終端領域24Aの単位面積当たりの注入領域の数を減らすことによって)達成され、活性領域24Bと終端領域24Aとの間の界面7からの距離dは増加する。終端領域24Aの一部の有効シートドーピング濃度は、注入された終端領域6aの部分の割合(すなわち、注入領域132を有する割合)に総注入量を乗算することによって計算することができる。たとえば、終端領域6aの特定の部分の20%が注入される(すなわち、注入領域132によって占有される)場合、かつ終端領域6aの総注入量が8×1012cm−2である場合、終端領域24Aの特定の部分の有効シートドーピングは、1.6×1012cm−2(注入種の完全な活性化を前提とする)となるであろう。同様に、上述したように、活性領域24Bの有効シートドーピング濃度は、電荷バランス領域40を注入するために使用される総ドーパント注入量を考慮し、かつエピ層24の総活性領域24Bを正規化することによって計算することができる。
図11および図12に示す埋め込みエピ層24の図示された実施形態では、終端領域6aと活性領域24Bとの間の「シームレスな」接続として本明細書で言及し得るものを提供するために、終端部の最大有効量(Nmax)および活性領域24Bの有効量(N)は、ほぼ同じでなければならない。これにより、活性領域8と終端領域6との間の界面7における電界ピークが低減または低下される。SiC−SJデバイス10の上側活性領域(たとえば、図1に示すエピ層28の活性領域28B)にブロッキング(p−n)接合を形成する注入領域は、上側エピ層の終端領域の最大有効量(Nmax)にかかわらず、任意の適切なシートドーピングを有することができることに留意されたい。
したがって、図13および図14に示す図11のエピ層24の拡大された上面図ならびに図15に示す図12のエピ層24の拡大された上面図に見られるように、終端領域6aの注入領域132(たとえば、注入領域36)の間のサイズ、形状、および距離を制御することによって、終端領域6aと活性領域24Bとの間のシームレスな接続を達成することができる。また、図11および図12に示すエピ層24の実施形態では、湾曲コーナ160における非対称性が考慮され、その結果、終端領域6aの最大有効量(Nmax)および活性領域24Bの電荷バランス領域40の有効量(N)は、湾曲コーナ160の存在にもかかわらず、終端領域6aと活性領域24Bとの間のシームレスな接続を提供するために実質的に一致することが理解されよう。他の実施形態では、終端領域6aの注入領域132および活性領域24Bの注入領域132を別個に注入することができ、これはシームレスな接続をもたらすことができ、上述した有効量ルールに従うことを条件として、異なる設計ルール(たとえば、特徴サイズ)、注入量/種などを利用して、終端領域24Aおよび活性領域24Bにおける独立した最適化も可能にすることが理解されよう。
本手法の技術的効果は、SiC中のドーパントの拡散係数が低いにもかかわらず、SiC−SJデバイスの有効エッジ終端を含む。開示された終端設計は、デバイス資格に近いブロッキング電圧を提供し、また、プロセスおよび/または材料特性の変動に対して比較的ロバストである。さらに、開示された終端設計は、定格電圧(たとえば、3kV以上)で安定した長期動作を提供する。さらに、開示された終端設計は、ダイ面積の消費部分が少なく、製造コストが比較的低い。さらに、ある特定の開示されたSiC−SJデバイスの実施形態は、約380keV以下の注入エネルギを使用する高容量イオン注入ツールを使用して製造することができる。
本明細書は、本発明を開示するために実施例を用いており、最良の形態を含んでいる。また、いかなる当業者も本発明を実施することができるように実施例を用いており、任意のデバイスまたはシステムを製作し使用し、任意の組み込まれた方法を実行することを含んでいる。本発明の特許可能な範囲は、特許請求の範囲によって定義され、当業者が想到する他の実施例を含むことができる。このような他の実施例は、特許請求の範囲の文言との差がない構造要素を有する場合、または特許請求の範囲の文言との実質的な差がない等価の構造要素を含む場合、特許請求の範囲の技術的範囲に包含される。
6 終端領域
6A 終端領域、終端部
6B 終端領域、終端部
6C 終端領域、終端部
7 界面
8 活性領域
9 外側端部
10 SiC−SJデバイス、SiC−SJパワーデバイス、SiC−SJショットキーデバイス、SiC−SJ構造
12 上部コンタクト
14 誘電層
18 底部コンタクト
20 SiC基板層
24 エピタキシャルSiC層、SiCエピタキシャル層、初期層、エピ層
24A 終端領域
24B 活性領域
26 エピタキシャルSiC層、SiCエピタキシャル層、エピ層
26A 終端領域
26B 活性領域
28 エピタキシャルSiC層、SiCエピタキシャル層、エピ層、
28A 終端領域
28B 活性領域
30 厚さ
32 厚さ
34 厚さ
36 フローティング領域、注入領域
38 フローティング領域、注入領域
40 電荷バランス領域、フローティング領域、注入領域
42 厚さ
44 幅
46 間隔
50 等電位線
52 矢印
54 破線
60 SiC−SJデバイス
62 連続的なピラー、連続した垂直ピラー
70 グラフ
72 曲線
74 曲線
80 SiC−SJデバイス
90 降伏電圧感度輪郭プロット
92 曲線
94 曲線
96 曲線
98 曲線
100 曲線
102 曲線
110 SiC−SJデバイス
120 降伏電圧感度輪郭プロット
122 キー
130 グラフ
132 垂直線、注入領域
134 垂直線
140 ストライプセル
150 正方形のセル
160 湾曲コーナ

Claims (27)

  1. 第1の導電型の複数のSiC半導体層を備え、前記複数のSiC半導体層の第1および第2のSiC半導体層は、それらの間に界面(7)を形成して活性領域(8、24B、26B、28B)に隣接して配置された終端領域(6、24A、26A、28A)を備え、前記第1および前記第2のSiC半導体層の前記終端領域(6、24A、26A、28A)は、第2の導電型の複数の注入領域(36、38、40、132)を備え、前記第1のSiC半導体層の前記終端領域(6、24A、26A、28A)の有効ドーピングプロファイルは、前記第2のSiC半導体層の前記終端領域(6、24A、26A、28A)の有効ドーピングプロファイルとは異なる、炭化ケイ素(SiC)超接合(SJ)デバイス(10、60、80、110)。
  2. 前記複数の注入領域(36、38、40、132)の少なくとも一部が、フローティング領域(36、38、40)である、請求項1に記載のSiC−SJデバイス(10、60、80、110)。
  3. 前記複数の注入領域(36、38、40、132)の少なくとも1つの注入領域(36、38、40、132)が、前記複数のSiC半導体層の厚さ全体を通って延びる、請求項1に記載のSiC−SJデバイス(10、60、80、110)。
  4. 前記第1または前記第2のSiC半導体層の前記終端領域(6、24A、26A、28A)の各前記複数の注入領域(36、38、40、132)が、それぞれの幅(44)を有し、前記複数の注入領域(36、38、40、132)の前記それぞれの幅(44)が、前記第1または前記第2のSiC半導体層内の前記終端領域(6、24A、26A、28A)の前記幅(44)に沿って前記活性領域(8、24B、26B、28B)と前記終端領域(6、24A、26A、28A)との間の前記界面(7)からの距離が増加するにつれて減少する、請求項1に記載のSiC−SJデバイス(10、60、80、110)。
  5. 前記第1または前記第2のSiC半導体層の前記終端領域(6、24A、26A、28A)の前記複数の注入領域(36、38、40、132)の間の間隔(46)が、前記第1または前記第2のSiC半導体層内の前記終端領域(6、24A、26A、28A)の前記幅(44)に沿って前記活性領域(8、24B、26B、28B)と前記終端領域(6、24A、26A、28A)との間の前記界面(7)からの距離が増加しても実質的に一定のままである、請求項4に記載のSiC−SJデバイス(10、60、80、110)。
  6. 前記第1または前記第2のSiC半導体層の前記終端領域(6、24A、26A、28A)の前記複数の注入領域(36、38、40、132)の間の間隔(46)が、前記第1または前記第2のSiC半導体層の前記終端領域(6、24A、26A、28A)の前記幅(44)に沿って前記活性領域(8、24B、26B、28B)と前記終端領域(6、24A、26A、28A)との間の前記界面(7)からの距離が増加するにつれて増加または減少する、請求項1に記載のSiC−SJデバイス(10、60、80、110)。
  7. 各前記複数の注入領域(36、38、40、132)が、それぞれの幅(44)を有し、前記複数の注入領域(36、38、40、132)の前記それぞれの幅(44)が、前記第1または前記第2のSiC半導体層の前記終端領域(6、24A、26A、28A)の前記幅(44)に沿って前記活性領域(8、24B、26B、28B)と前記終端領域(6、24A、26A、28A)との間の前記界面(7)からの距離が増加しても実質的に一定のままである、請求項6に記載のSiC−SJデバイス(10、60、80、110)。
  8. 各前記複数の注入領域(36、38、40、132)が、それぞれの幅(44)を有し、前記複数の注入領域(36、38、40、132)の前記それぞれの幅(44)が、約0.8μm〜約5μmである、請求項1に記載のSiC−SJデバイス(10、60、80、110)。
  9. 前記第1または第2のSiC半導体層の前記終端領域(6、24A、26A、28A)の前記複数の注入領域(36、38、40、132)の間の間隔(46)が、前記第1または前記第2のSiC半導体層の厚さ(42)より小さい、請求項1に記載のSiC−SJデバイス(10、60、80、110)。
  10. 前記第1のSiC半導体層の前記終端領域(6、24A、26A、28A)の前記複数の注入領域(36、38、40、132)の厚さ(42)、幅(44)、間隔(46)およびドーピング濃度の1つまたは複数が、前記第2のSiC半導体層の前記終端領域(6、24A、26A、28A)の前記複数の注入領域(36、38、40、132)のそれぞれの厚さ(42)、幅(44)、間隔(46)、およびドーピング濃度とは異なる、請求項1に記載のSiC−SJデバイス(10、60、80、110)。
  11. すべての前記複数のSiC半導体層の合計厚さ(42)が、約20μmより大きい、請求項1に記載のSiC−SJデバイス(10、60、80、110)。
  12. 第1の導電型の第1のSiC半導体層であって、前記第1のSiC半導体層は、前記第1のSiC半導体層の活性領域(8、24B、26B、28B)および終端領域(6、24A、26A、28A)を形成する第2の導電型の第1の複数の注入領域(36、38、40、132)を備え、前記第1のSiC半導体層の前記終端領域(6、24A、26A、28A)は、第1の有効ドーピングプロファイルを有する第1のSiC半導体層と、
    前記第1のSiC半導体層の下に配置され、前記第1の半導体層より基板層(20)に近い前記第1の導電型の少なくとも1つの第2のSiC半導体層であって、前記少なくとも1つの第2のSiC半導体層は、前記少なくとも1つの第2のSiC半導体層の第2の活性領域(8、24B、26B、28B)および第2の終端領域(6、24A、26A、28A)を形成する前記第2の導電型の第2の複数の注入領域(36、38、40、132)を含み、前記少なくとも1つの第2のSiC半導体層の前記第2の終端領域(6、24A、26A、28A)は、前記第1の有効ドーピングプロファイルとは異なる第2の有効ドーピングプロファイルを有する第2のSiC半導体層とを備える、炭化ケイ素(SiC)超接合(SJ)デバイス(10、60、80、110)。
  13. 前記活性領域(8、24B、26B、28B)の前記複数の注入領域(36、38、40、132)が、ストライプセル(140)を形成するように整列されるか、または正方形のセル(150)を形成するように互い違いに配置される、請求項12に記載のSiC−SJデバイス(10、60、80、110)。
  14. 前記第1の有効ドーピングプロファイルが、以下の式によって定義され、
    N(d)が、前記第1のSiC半導体層の前記活性領域(8、24B、26B、28B)と前記終端領域と(6、24A、26A、28A)の間の界面(7)からの距離dの関数としての前記第1のSiC半導体層の前記終端領域(6、24A、26A、28A)のシートドーピング密度であり、Nmaxが、前記第1のSiC半導体層の前記活性領域(8、24B、26B、28B)と前記終端領域(6、24A、26A、28A)との間の前記界面(7)の前記第1のSiC半導体層の前記終端領域(6、24A、26A、28A)の平均ドーピング濃度であり、Nminが、前記終端領域(6、24A、26A、28A)の外側端部(9)の前記第1のSiC半導体層の前記終端領域(6、24A、26A、28A)の平均ドーピング濃度であり、Wが、前記第1のSiC半導体層の前記終端領域(6、24A、26A、28A)の幅(44)である、請求項12に記載のSiC−SJデバイス(10、60、80、110)。
  15. 3×1013cm−2>Nmax>(6×1012cm−2−Qinterface)であって、
    interfaceが、界面電荷である、請求項14に記載のSiC−SJデバイス(10、60、80、110)。
  16. minが、Nmaxの約10%〜Nmaxの約50%であり、Nminが、前記第1のSiC半導体層の第1の導電型のシートドーピング濃度以上である、請求項14に記載のSiC−SJデバイス(10、60、80、110)。
  17. 前記第2の有効ドーピングプロファイルが、以下の式によって定義され、
    N(d)が、前記少なくとも1つの第2のSiC半導体層の活性領域(8、24B、26B、28B)と前記終端領域と(6、24A、26A、28A)の間の前記界面(7)からの距離dの関数としての前記少なくとも1つの第2のSiC半導体層の前記終端領域(6、24A、26A、28A)のシートドーピング濃度であり、Nmaxが、前記少なくとも1つの第2のSiC半導体層の前記活性領域(8、24B、26B、28B)と前記終端領域(6、24A、26A、28A)との間の前記界面(7)の前記少なくとも1つの第2のSiC半導体層の前記終端領域(6、24A、26A、28A)の平均ドーピング濃度であり、Nminが、前記終端領域(6、24A、26A、28A)の外側端部(9)の前記少なくとも1つの第2のSiC半導体層の前記終端領域(6、24A、26A、28A)の平均ドーピング濃度であり、Wが、前記少なくとも1つの第2のSiC半導体層の前記終端領域(6、24A、26A、28A)の幅(44)である、請求項12に記載のSiC−SJデバイス(10、60、80、110)。
  18. maxが、前記少なくとも1つの第2のSiC半導体層の前記活性領域(8、24B、26B、28B)の最大有効シートドーピングと実質的に等しく、前記少なくとも1つの第2のSiC半導体層の前記活性領域(8、24B、26B、28B)と前記終端領域(6、24A、26A、28A)との間に実質的にシームレスな接続をもたらす、請求項17に記載のSiC−SJデバイス(10、60、80、110)。
  19. 6×1012cm−2<Nmax<3×1013cm−2である、請求項17に記載のSiC−SJデバイス(10、60、80、110)。
  20. minが、Nmaxの約10%〜Nmaxの約50%であり、Nminが、前記少なくとも1つの第2のSiC半導体層の第1の導電型のシートドーピング密度以上である、請求項17に記載のSiC−SJデバイス(10、60、80、110)。
  21. 前記第1のSiC半導体層の前記終端領域(6、24A、26A、28A)の幅(44)および前記少なくとも1つの第2のSiC半導体層の前記終端領域(6、24A、26A、28A)の幅(44)が、前記第1のSiC半導体層の厚さ(42)または前記少なくとも1つの第2のSiC半導体層の1つの厚さ(42)の約2〜5倍である、請求項12に記載のSiC−SJデバイス(10、60、80、110)。
  22. 炭化ケイ素(SiC)超接合(SJ)デバイス(10、60、80、110)を製造する方法であって、
    第1の導電型を有する下側SiC半導体層をSiC基板層(20)の上部に形成すること、
    第2の導電型を有する第1の複数の注入領域(36、38、40、132)を前記下側SiC半導体層の一部に形成することによって活性領域(8、24B、26B、28B)を前記下側SiC半導体層に作製すること、および
    第1の有効ドーピングプロファイルに従って前記第2の導電型を有する第2の複数の注入領域(36、38、40、132)を前記活性領域(8、24B、26B、28B)に隣接する前記下側SiC半導体層の別の部分に形成することによって終端領域(6、24A、26A、28A)を前記下側SiC半導体層に作製すること、
    を含む前記SiC−SJデバイス(10、60、80、110)の前記下側SiC半導体層を作製することと、
    前記第1の導電型を有する上部SiC半導体層を前記下側SiC半導体層の上に形成すること、
    前記第2の導電型を有する第3の複数の注入領域(36、38、40、132)を前記上部SiC半導体層の一部に形成することによって活性領域(8、24B、26B、28B)を前記上部SiC半導体層に作製すること、および
    第2の有効ドーピングプロファイルに従って前記第2の導電型を有する第4の複数の注入領域(36、38、40、132)を前記活性領域(8、24B、26B、28B)に隣接する前記上部SiC半導体層の別の部分に形成することによって終端領域(6、24A、26A、28A)を前記上部SiC半導体層に作製すること、
    を含む前記SiC−SJデバイス(10、60、80、110)の前記上部SiC半導体層を作製することとを含み、前記第1の有効ドーピングプロファイルは、前記第2の有効ドーピングプロファイルとは異なる、方法。
  23. 前記第1の複数の注入領域(36、38、40、132)および前記第2の複数の注入領域(36、38、40、132)が、同じ注入量を使用して注入され、前記第3の複数の注入領域(36、38、40、132)および前記第4の複数の注入領域(36、38、40、132)が、同じ注入量を使用して注入される、請求項22に記載の方法。
  24. 前記第1、第2、第3および第4の複数の注入領域(36、38、40、132)が、約400keV未満の注入エネルギを使用して注入される、請求項22に記載の方法。
  25. 前記第1、第2、第3、または第4の複数の注入領域(36、38、40、132)の少なくとも1つが、約400keVより大きい注入エネルギを使用して注入される、請求項22に記載の方法。
  26. 前記第1の複数の注入領域(36、38、40、132)および前記第2の複数の注入領域(36、38、40、132)を形成することが、前記第1の複数の注入領域(36、38、40、132)および前記第2の複数の注入領域(36、38、40、132)を約1μm以下の深さまで注入することを含む、請求項22に記載の方法。
  27. 前記第1の複数の注入領域(36、38、40、132)および前記第2の複数の注入領域(36、38、40、132)が、単一の注入ステップを使用して形成され、前記第3の複数の注入領域(36、38、40、132)および前記第4の複数の注入領域(36、38、40、132)が、別の単一の注入ステップを使用して形成される、請求項22に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021005846A1 (ja) * 2019-07-08 2021-01-14 株式会社デンソー 半導体装置とその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704949B1 (en) * 2016-06-30 2017-07-11 General Electric Company Active area designs for charge-balanced diodes
US11233157B2 (en) * 2018-09-28 2022-01-25 General Electric Company Systems and methods for unipolar charge balanced semiconductor power devices
US10957759B2 (en) * 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
US11031472B2 (en) * 2018-12-28 2021-06-08 General Electric Company Systems and methods for integrated diode field-effect transistor semiconductor devices
US11373857B2 (en) * 2019-05-14 2022-06-28 Infineon Technologies Ag Semiconductor surface smoothing and semiconductor arrangement
CN112993008A (zh) * 2019-12-13 2021-06-18 南通尚阳通集成电路有限公司 电荷平衡器件及其制造方法
CN113555447B (zh) * 2021-06-09 2024-02-09 浙江芯科半导体有限公司 一种基于金刚石终端结构的4H-SiC肖特基二极管及制作方法
CN114497182A (zh) * 2021-12-16 2022-05-13 陕西半导体先导技术中心有限公司 一种基于体内多区终端结构的功率器件及制备方法
CN114497179A (zh) * 2021-12-16 2022-05-13 苏州锴威特半导体股份有限公司 一种功率器件的体内多段终端结构及制备方法
CN114864704B (zh) * 2022-07-11 2022-09-27 成都功成半导体有限公司 具有终端保护装置的碳化硅jbs及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168327A (ja) * 1999-12-09 2001-06-22 Hitachi Ltd 半導体装置とそれを用いたパワースイッチング駆動システム
JP2003528470A (ja) * 2000-03-20 2003-09-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 高圧固体装置の終端構造
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP2015520512A (ja) * 2012-05-17 2015-07-16 ゼネラル・エレクトリック・カンパニイ 接合終端拡張を有する半導体デバイス

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03173180A (ja) * 1989-12-01 1991-07-26 Hitachi Ltd 半導体素子
US6037632A (en) 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
JP3908572B2 (ja) 2002-03-18 2007-04-25 株式会社東芝 半導体素子
US7737469B2 (en) 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
US7595241B2 (en) 2006-08-23 2009-09-29 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
US7948033B2 (en) 2007-02-06 2011-05-24 Semiconductor Components Industries, Llc Semiconductor device having trench edge termination structure
US9640609B2 (en) * 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
US7842590B2 (en) * 2008-04-28 2010-11-30 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate including laser annealing
EP2413348B1 (en) 2009-03-26 2020-11-18 SUMCO Corporation Semiconductor substrate, semiconductor device, and method of producing semiconductor substrate
US8476698B2 (en) 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
CN102214689B (zh) 2010-04-06 2012-11-07 上海华虹Nec电子有限公司 超级结器件的终端保护结构及其制造方法
CN102738232B (zh) 2011-04-08 2014-10-22 无锡维赛半导体有限公司 超结功率晶体管结构及其制作方法
US20130087852A1 (en) 2011-10-06 2013-04-11 Suku Kim Edge termination structure for power semiconductor devices
US8546875B1 (en) 2012-03-14 2013-10-01 Infineon Technologies Austria Ag Vertical transistor having edge termination structure
EP2973669A4 (en) * 2013-03-15 2016-11-09 United Silicon Carbide Inc IMPROVED VJFET DEVICES
US9209292B2 (en) * 2013-07-18 2015-12-08 Infineon Technologies Austria Ag Charge compensation semiconductor devices
US9064738B2 (en) * 2013-07-19 2015-06-23 Cree, Inc. Methods of forming junction termination extension edge terminations for high power semiconductor devices and related semiconductor devices
US9735237B2 (en) * 2015-06-26 2017-08-15 General Electric Company Active area designs for silicon carbide super-junction power devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168327A (ja) * 1999-12-09 2001-06-22 Hitachi Ltd 半導体装置とそれを用いたパワースイッチング駆動システム
JP2003528470A (ja) * 2000-03-20 2003-09-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 高圧固体装置の終端構造
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP2015520512A (ja) * 2012-05-17 2015-07-16 ゼネラル・エレクトリック・カンパニイ 接合終端拡張を有する半導体デバイス

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021005846A1 (ja) * 2019-07-08 2021-01-14 株式会社デンソー 半導体装置とその製造方法
JP2021012966A (ja) * 2019-07-08 2021-02-04 トヨタ自動車株式会社 半導体装置とその製造方法
JP7107284B2 (ja) 2019-07-08 2022-07-27 株式会社デンソー 半導体装置とその製造方法

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