KR100485131B1 - 반도체 소자의 접합 마감 구조 - Google Patents

반도체 소자의 접합 마감 구조 Download PDF

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Abstract

본 발명은 반도체 소자의 접합 마감(junction termination) 기술에 관한 것으로, 특히 반도체 소자의 항복전압 특성 개선을 위한 실리콘 산화막 트렌치와 전계 제한 확산링(Floating Field Limiting Ring: 이하 FLR이라 칭함)을 이용한 반도체 소자의 접합 마감 구조에 관한 것이다.
본 발명의 접합 마감 구조는 제1 도전형의 반도체층과; 상기 제1 도전형의 반도체층에 형성된 제2 도전형의 주접합영역과; 상기 주접합영역과 간격을 두고, 각각 서로 이격 되어 형성된 적어도 하나 이상의 제2 도전형의 접합 마감 영역(FLR: floating feld limiting ring) 및 소자의 항복전압 특성을 개선하기 위해, 상기 주접합영역과 상기 접합 마감 영역 사이 또는 상기 적어도 하나 이상의 접합 마감 영역들 사이에 형성된 트렌치 구조의 절연층을 포함하는 것을 특징으로 한다.

Description

반도체 소자의 접합 마감 구조{JUNCTION TERMINATION FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 접합 마감(junction termination) 기술에 관한 것으로, 특히 반도체 소자의 항복전압 특성 개선을 위한 실리콘 산화막 트렌치와 전계 제한 확산링(Floating Field Limiting Ring: 이하 FLR이라 칭함)을 이용한 반도체 소자의 접합 마감 구조에 관한 것이다.
일반적으로, 전력소자(power device) 설계 시 소자의 중요한 특성은 항복전압(breakdown voltage), 순방향 특성(on-resistance), 고속 스위칭(fast switching speed), low/high level injection, ruggedness 등이 있다. 특히 고전압 또는 대전류가 흐르는 환경에서 동작하는 전력용 반도체 소자의 항복전압 특성은 순방향 특성(On-Resistance Characteristics)과 함께 중요하다.
실제로 반도체 소자의 접합(junction)은 무한하지 않으므로, 활성영역(active region)이 끝나는 영역에는 전계가 집중되어 쉽게 애벌런치 항복이 일어난다. 그러므로 활성영역이 끝나는 영역에 접합 마감(junction termination) 기술을 적용하여 접합 마감 영역을 형성하여야 한다. 접합 마감 기술은 반도체 소자의 항복전압을 소자의 길이가 무한일 때의 전압 즉, Parallel-Plane 항복전압(1-D 항복전압)으로 올리는 것이다. 활성영역은 실제 반도체 소자가 동작하는 부분으로 소자의 특성을 결정짓는 부분이며, 접합 마감 영역은 접합 마감 기술을 설계하여 반도체 소자의 항복 전압 특성을 개선시키는 영역이다. 활성영역의 항복전압은 도핑농도(비저항), 저농도 도핑층의 두께, 표면의 접합 깊이 등에 의해 결정되며, 접합 마감 영역의 항복 전압은 상기 3가지 활성영역의 항복전압을 결정하는 요소와 공핍영역(depletion region)의 곡률(curvature), 표면 상태(surface condition), 산화막 두께(oxide thickness)에 의해 결정된다. 접합 마감 영역의 항복전압이 활성영역의 항복전압보다 크도록 설계하여야 한다.
종래의 항복전압을 높이는 접합 마감(junction termination) 기술은 FLR(Floating Field Limiting Ring), FP(Field Plate), JTE(Junction Termination Extension) 등이 있다.
상기 FLR 기술은 반도체 표면에 FLR을 설계하여 주접합(main junction)의 전계 집중 현상을 완화시키는 것이다. 도 1a 및 도 1b는 종래의 FLR 기술을 이용한 접합 마감 구조의 단면을 나타내는 도면이다.
먼저, 도 1a는 수직형 PNP 바이폴라 트랜지스터의 주접합에 P+ FLR 및 N+ 채널 스토퍼(channel stopper)를 형성한 FLR 접합 마감(junction termination) 구조의 단면도이다. PNP 바이폴라 트랜지스터는 캐소드전극(Cathode Electrode, 12), P+ 캐소드 접합(Cathode, 11), N- 드리프트층(14), N+ 버퍼층(15), P+ 애노드층(Anode, 16) 및 애노드 전극(Anode Electrode, 17)으로 구성된다. FLR은 반도체 표면에 P+ 접합(13) 또는 N+ 채널 스토퍼(18)를 설계하여 구현된다. 상기 N- 드리프트층(14) 표면의 P+ FLR(13)은 주접합(11)의 공핍영역 내에 위치하며 공핍영역의 곡률 반경을 크게 하여 주접합의 높은 전계를 분산시키는 역할을 한다. 상기 N+ 채널 스토퍼(channel stopper, 18)는 반도체 표면의 누설 전류를 감소시키는 역할을 한다.
이러한, FLR의 설계변수로는 실리콘 기판의 농도와 길이, FLR 접합의 농도와 깊이, 주접합과 FLR 사이의 간격(d) 등이 있다. 특히 주접합과 FLR 사이의 간격(d)은 항복전압 특성에 민감하다. FLR 설계에 의해 원통형 접합(cylindrical junction)인 주접합의 항복 전압이 상승되며, 반도체 소자의 항복전압은 FLR에 걸리는 최대 전계에 의해 결정된다.
도 1b는 여러 개의 FLR을 설계한 접합 마감 구조의 단면을 나타내는 도면이다. 도 1b에서와 같이 여러 개의 FLR을 설계하는 것이 1 개의 FLR을 설계하는 것보다 공핍영역 경계를 완만하게 하며, 주접합(11)의 전계 집중현상을 완화시켜 중급 전력소자(200 내지 1000V급 소자)에 사용한다.
상기 도1a 및 도 1b의 FLR의 설계 변수와 시뮬레이션 결과로 얻은 접합 마감 특성은 아래 표 1과 같다. N+ 채널 스토퍼는 시뮬레이션에서는 설계하지 않았으며, 대신 공핍 영역이 오른쪽 끝에 닿지 않도록 N- 드리프트층의 폭을 충분히 넓게 200㎛로 하였다.
P+캐소드 및 P+ FLR 도핑농도 1019 cm-3
접합영역 폭 5 ㎛
접합 깊이 5 ㎛
N-드리프트 도핑 농도 1014 cm-3
폭 200㎛
두께 50 ㎛
N+ 버퍼층 도핑농도 1016 cm-3
두께 10 ㎛
P+애노드 도핑농도 1018 cm-3
두께 10 ㎛
시뮬레이션 변수 및 결과 P+FLR의 개수 Wsp1 Wsp2 Wsp3 BV 접합 마감 영역
1 11 ㎛ 498.35 V 28 ㎛
2 9 ㎛ 10 ㎛ 604.80 V 49 ㎛
3 7 ㎛ 9 ㎛ 11 ㎛ 698.62 V 70 ㎛
상기 시뮬레이션 결과를 보듯이 종래의 FLR 기술은 사용된 FLR의 개수가 늘어날수록 공핍영역의 곡률 반경이 커지며, P+ FLR 주위로 N- 드리프트층에 전계가 분산되어 최대 전계값이 낮아져서 항복 전압이 높아지게 된다. 그러나 상기 종래의 FLR 기술은 FLR 사이의 거리가 커서(10㎛정도) FLR을 늘릴수록 접합 마감 영역이 크게 증가하는 단점이 있다.
항복전압을 높이는 다른 접합 마감 기술은 활성영역이 끝나는 부분에 FP(Field Plate)를 설계하는 것이다. 도 2는 FP를 설계한 접합 마감 구조의 단면도이다.
도 2에 도시된 바와 같이, FP는 공핍영역 내의 반도체 표면 위에 얇은 실리콘 산화막(21)을 형성한 뒤, 금속전극(12)을 증착한 일반 모스 게이트(Metal-Oxide Semiconductor Gate) 구조이다. FP의 중요한 설계변수는 실리콘 산화막(21)의 위치 및 두께이다. FP에 걸리는 전압은 반도체 표면의 공핍영역의 확장에 큰 영향을 미친다. N- 드리프트층(14) 위의 FP 게이트에 양의 전압을 인가하면 표면에서 전자를 밀어내는 공핍영역이 증가한다. 통상 FP의 전압은 주접합의 전압에 단락시켜 사용한다. 그러나, 상기 FP 기술은 FP가 끝나는 반도체 표면에 높은 전계가 걸리는 것이며, 특히 실리콘 산화막(21)의 두께가 얇은 경우 심각하다. 일반적으로 저전력(1000V 이하급) 소자에 사용되는 FP 기술은 작은 접합 마감 영역을 가지지만, 높은 항복전압을 얻으려면 두꺼운 산화막 두께가 필요하고 표면 상태에 따라 민감하게 항복전압 특성이 변하는 단점이 있다.
도 3은 접합 마감 확장구조(Junction Termination Extension; JTE)의 단면을 나타내는 도면이다.
도 3에서, JTE 기술은 주접합(11)이 끝나는 반도체 표면에 넓고 낮은 농도의 P 접합(19)을 이온 주입하여 형성한 구조이다. 그러나, 상기 JTE 기술은 넓은 접합 마감 영역과 정확한 이온주입 공정 제어가 필요하며, 반도체 표면 전하가 항복전압 특성에 민감한 영향을 미치는 문제점이 있다.
상기 FLR, FP 및 JTE 기술 이외에도 SIPOS(Semi Resistive Field Plate), Bevel edge 기술, 깊은 트렌치(Deep silicon trench) 기술 등이 접합 마감에 응용되고 있다. 상기 SIPOS 기술은 상기 FP 구조의 산화막 위에 준저항층(semi resistive layer)(SiO, SiN 계열의 층)을 증착 시킨 뒤, 다시 산화막으로 페시베이션(passivation)한 구조이다. 상기 준저항층의 저항 성분으로 인해 반도체 표면에 차이를 가지는 전압이 가해져서 보다 공핍 영역의 곡률 반경이 크게 된다. 그러나 상기 종래 기술은 넓은 면적을 필요로 하지 않지만, SIPOS 증착 공정이 복잡하며 SIPOS 막질에 따라 항복 전압이 민감하게 변하는 단점을 가진다.
Bevel edge 기술은 실리콘 기판의 표면을 일정한 기울기를 가지도록 식각하여, 공핍층 경계의 기울기를 수평으로 펴주어 반도체 소자의 항복 전압을 높여준다.
깊은 트렌치(Deep silicon trench) 기술은 공핍영역 내 실리콘 표면에서 깊은 트렌치(50 내지 100 ㎛ 이상 깊이)를 형성하여 공핍영역 기울기를 거의 수평으로 펴줘 항복 전압이 parallel plane 항복전압에 근접하도록 하는 기술이다. 그러나 상기 bevel edge 기술이나 깊은 트렌치 기술은 실리콘의 식각이 쉽지 않아 공정상 어려움이 큰 단점이 따른다.
따라서, 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 본 발명의 목적은 반도체 소자의 사이즈 증가 없이 항복전압을 높일 수 있는 반도체 소자의 접합 마감 구조를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명은 제1 도전형의 반도체층과; 상기 제1 도전형의 반도체층에 형성된 제2 도전형의 주접합영역과; 상기 주접합영역과 간격을 두고, 각각 서로 이격 되어 형성된 적어도 하나 이상의 제2 도전형의 접합 마감 영역(FLR: floating feld limiting ring) 및 소자의 항복전압 특성을 개선하기 위해, 상기 주접합영역과 상기 접합 마감 영역 사이 또는 상기 적어도 하나 이상의 접합 마감 영역들 사이에 형성된 트렌치 구조의 절연층을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 절연층은 상기 주접합영역과 상기 접합 마감 영역과의 사이 또는 상기 적어도 하나 이상의 접합 마감 영역들 사이의 상기 제1 도전형의 반도체층의 최상층이 일부 노출되도록 형성된 것을 특징으로 한다.
더욱 바람직하게는, 상기 접합 마감 영역이 끝나는 영역으로부터 간격을 두고 형성된 제1 도전형의 채널 스톱영역을 더 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도 4 내지 도 14를 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
도 4는 본 발명의 제1 실시예에 따른 접합 마감 구조를 나타내는 단면도로서, 본 실시예는 수직형(vertical) PNP 바이폴라 트랜지스터(BJT) 구조이며, 절연 게이트 바이폴라 트랜지스터(IGBT)나 모스 구동 사이리스터(Mos Controlled Thyristor)등에 응용할 수 있다. 또한 다이오드(diode) 및 전력용 모스(Power MOSFET)의 경우에도 응용이 가능하다.
도 4를 참조하면, 본 실시예의 접합 마감구조는 P+ 캐소드 접합(Cathode, 21), N- 드리프트층(24), N+ 버퍼층(25) 및 P+ 애노드층(Anode, 26)로 구성된 PNP 바이폴라 트랜지스터의 주접합(21)에 공핍영역의 곡률 반경을 크게 하게 하여 상기 주접합(21)의 높은 전계를 분산시키는 P+ FLR(23)과 N+ 채널 스토퍼(28)를 포함하며, 상기 주접합(21)과 P+ FLR(23) 사이에 실리콘 산화막(SiO2) 트렌치(30)가 형성된 구조를 갖는다. 상기 실리콘 산화막 트렌치(30)에 의하여 상기 N- 드리프트층(24)의 보다 많은 전계를 잡아주며, 상기 트렌치(30)와 P+ FLR(23)에 의하여 전계가 분산되고 공핍영역의 곡률 반경(depletion region curve radius)을 크게 해준다. 따라서, 전계가 분산되어 임계 전계에 도달하는 전압, 즉 항복 전압이 높아지게 된다.
일반적으로 실리콘 산화막의 유전율은 3.9로 실리콘의 유전율 11.9의 1/3 수준이다. 따라서 포아송(Poisson) 법칙에 의하여 상기 실리콘 산화막은 소자 항복에 이르는 지탱할 수 있는 최대 전계값이 실리콘의 3배가 되어 항복전압 특성을 개선할 수 있다. 또한 주접합(21)의 높은 전계는 실리콘 산화막 트렌치(30)와 N- 드리프트 실리콘층(24)에 고르게 분산되어 최대 전계값은 감소되며 따라서 반도체 소자의 항복전압은 높아지게 된다. 본 실시예에서는 상기 트렌치를 매우는 절연막으로 실리콘 산화막을 사용하였으나, 실리콘의 유전율보다 낮은 유전율을 갖는 다른 물질로 대체 가능하다.
본 제1 실시예의 설계 변수는 하기 표 2와 같다. 트렌치 깊이의 최적값은 4 ㎛이며, P+ FLR의 폭(Wp), 깊이(Tp)는 모두 5 ㎛이며, 본 실시예는 트렌치 폭(Wox)을 주 설계 변수로 하여 FLR을 구성한 경우이다. 또한, N- 드리프트층(24)의 두께(W N )는 50 ㎛이며, 농도(N DN )는 1E14(1014cm -13)이다. 펀치 스루(punch-through) 구조의 수직형 PNP 바이폴라 트랜지스터의 이상적인 애벌런치(avalanche)항복 전압인 parallel-plane BVcbo, BVceo을 수식적으로 계산하면 다음과 같다.
n은 접합 형태에 따라서 3 내지 6 사이의 값이다. (n = 4.5로 가정)
여기서, 상기 Ec는 임계 전기장(critical electric field), E1은 임의의 N- 드리프트 전기장을 나타낸다. 상기 수식에 의한 값을 시뮬레이션 결과인 BVceo=772V와 비교하면 수식과 시뮬레이션 결과가 거의 일치함을 확인할 수 있다.
트렌치 매립 절연막 트렌치 깊이(Tox) 4 ㎛
P+캐소드 및 P+ FLR 도핑농도 1019 cm-3
접합영역 폭(Wp) 5 ㎛
접합 깊이(Tp) 5 ㎛
N- 드리프트 도핑농도 1014 cm-3
폭 200㎛
두께 50 ㎛
N+ 버퍼층 도핑농도 1016 cm-3
두께 10 ㎛
P+애노드 도핑농도 1018 cm-3
두께 10 ㎛
시뮬레이션변수 및 결과 트렌치 개수 Wox1 Wox2 Wox3 Wox4 BV 접합 마감 영역
1 3.0㎛ 448 V 17.0 ㎛
2 2.5㎛ 3.0㎛ 517 V 29.5 ㎛
3 1.5㎛ 2.5㎛ 3.0㎛ 580 V 41.0 ㎛
4 1.0㎛ 1.5㎛ 2.5㎛ 3.0㎛ 625 V 52.0㎛
본 제1 실시예의 접합 마감 구조는 트렌치의 개수를 확장할 수 있다. 도 5a는 트랜치를 1개만 형성한 구조이며, 도 5b는 항복전압을 보다 높이기 위해 3 개의 트렌치를 형성하여 접합 마감 영역을 확장한 구조이다.
도 5a를 참조하여 본 제1 실시예의 제조방법을 설명하면 다음과 같다. 본 설명에서 P+ 캐소드 접합(Cathode, 21), N- 드리프트층(24), N+ 버퍼층(25) 및 P+ 애노드층(Anode, 26)로 구성된 PNP 바이폴라 트랜지스터의 제조과정은 공지기술이므로 생략하고, 접합 마감 구조 형성에 대한 과정만을 설명하고자 한다.
상기 주접합(21)이 형성된 실리콘 기판(24)에 상기 주접합(21)과 소정 간격 이[격] 되도록 트렌치를 형성한 다음, SiO2를 증착시켜 상기 트렌치가 완전히 채워지도록 한다. 이어서, 상기 SiO2를 에치 백(etch-back)하여 상기 실리콘 기판(24)의 최상층과 상기 트렌치 매립 SiO2층(30)을 평탄화 한 뒤, 상기 트렌치 옆[측벽]에 P+ FLR(21)을 이온 주입(ion implant)하여 형성한다. 이어서, 상기 실리콘 기판(24) 표면을 따라 흐르는 누설전류(leakage current)를 줄이도록 상기 P+ FLR(23)이 끝나는 영역에 N+ 이온 주입하여 N+ 채널 스토퍼(28)를 형성한다.
도 5b는 3 개의 트렌치를 형성하여 접합 마감 영역을 확장한 구조로서, 다수의 절연막 트렌치(31 내지 33) 및 FLR(23)이 연속적으로 연결된 구조이다. 상기 다수의 트렌치와 N- 드리프트 실리콘에 전계가 고르게 걸리게 되며, 상기 다수의 FLR이 공핍영역의 경계를 완만하게 하여 항복 전압을 높일 수 있다.
도 6은 본 제1 실시예와 상기 종래기술에 의한 접합 마감 영역의 총 면적에 따른 항복전압을 시뮬레이션 결과를 비교하여 나타낸 도면이다. 도면에서 A는 본 발명에 의한 결과를, B는 종래기술에 의한 결과를 나타내고, C는 이상적인 Parallel-Plane 항복전압을 나타내는 그래프이다. 본 발명에 의한 결과(A)가 종래기술에 의한 결과(B)에 비해 동일한 접합 마감 영역 면적에서 높은 항복전압 특성을 가짐을 알 수 있다.
도 7은 발명의 제2 실시예에 따른 접합 마감 구조를 나타내는 단면도로서, 상기 제1 실시예와 마찬가지로 수직형(vertical) PNP 바이폴라 트랜지스터(BJT)에 적용한 경우이다.
도 7을 참조하면, 본 제2 실시예의 접합 마감구조는 상기 제1 실시예와는 달리 P+ FLR(23)과 절연막 트렌치(40) 사이에 간격(Wsp)을 두어 그 사이의 N- 드리프트층(24)에도 전계가 걸리도록한 구조로서, 상기 제1 실시예에 의한 결과보다 개선된 접합 마감 특성을 갖는다.
본 제2 실시예의 최적화는 트렌치 1개를 설계한 구조에서부터 시작한다. 도 7에서 N- 드리프트층(24)의 농도, P+ FLR(23)의 농도 및 접합 깊이가 정해진 상태에서의 본 실시예의 항복 전압은 트렌치의 폭(Wox), 트렌치의 깊이(Tox), 트렌치와 FLR 사이의 거리(Wsp)에 따라 민감하게 변한다. 본 실시예의 설계 변수는 하기 표 3과 같다. 마찬가지로, N+ 채널 스토퍼는 시뮬레이션에서는 설계하지 않았으며, 대신 전계가 오른쪽 끝에 닿지 않도록 N- 드리프트층의 폭을 충분히 넓게 200㎛로 하였다. 또한, 트렌치 2개를 설계한 구조의 Wsp2 = -1은 1번째 P+ FLR과 2번째 트렌치가 붙어있음을 의미한다.
상기 표2 및 표 3을 통해 알 수 있는 바와 같이 제1 실시예의 트렌치 깊이의 최적값은 4 ㎛이지만, 본 제2 실시예의 트렌치 깊이의 최적값은 3㎛이다.
삭제
도 8은 본 제2 실시예의 트렌치 깊이에 따른 항복 전압을 나타낸 그래프이다. 본 실시예에서는 트렌치 깊이 3 ㎛에서 가장 좋은 항복 전압 특성을 나타낸다. 이와 같이 상기 제1 실시예와 본 제2 실시예의 최적화된 트렌치 깊이가 각각 4 ㎛, 3㎛로 서로 다른 이유는 접합 마감 구조가 다르기 때문이다. 즉, 제1 실시예의 접합 마감 영역 내에서 전계를 버티는 영역은 트렌치 뿐이지만, 본 실시예에서는 트렌치 뿐만 아니라 트렌치와 P+ FLR 사이의 N- 드리프트층도 전계를 버티기 때문이다.
본 실시예의 항복 전압 특성은 트렌치의 폭(Wox)과 트렌치와 FLR 사이의 거리(Wsp)에 따라 민감하게 변한다.
도 9는 본 제2 실시예에 따른, 1개의 트렌치를 갖는 FLR에서 트렌치의 폭(Wox)과 트렌치와 FLR 사이의 거리(Wsp)에 따른 항복 전압을 나타낸 도면이다.
도 9에서, 트렌치의 폭(Wox)과 트렌치와 FLR 사이의 거리(Wsp)의 합이 8 ㎛일 때 가장 높은 항복 전압 520.83V를 나타낸다. 또한 트렌치의 폭(Wox)과 트렌치와 FLR 사이의 거리(Wsp)의 합이 7 ㎛ 또는 8 ㎛로 일정할 때는 트렌치의 폭(Wox)이나 트렌치와 FLR 사이의 거리(Wsp)가 서로 변해도 항복 전압이 거의 일치한다. 그리고 다른 경우보다 높은 항복 전압 특성을 보여준다. 즉, 본 실시예의 항복 전압 특성에 영향을 미치는 가장 중요한 설계 변수 중 하나는
( 트렌치 너비 ) + (트렌치와 P + FLR 사이의 거리 )
이다. 이와 같이 트렌치의 폭(Wox)과 트렌치와 FLR 사이의 거리(Wsp)가 항복 전압 특성에 영향을 미치는 이유는 전계가 트렌치, 트렌치와 P+ FLR 사이의 N- 드리프트층에 나뉘어 분포하기 때문이다.
도 10a 및 도 10b는 본 제2 실시예에 따라 트렌치 1개를 설계한 경우 FLR에 걸리는 전계를 나타낸 것으로, 도 10a는 소자의 표면에 걸리는 전계이고, 도 10b는 표면에서 2.5 ㎛ 깊은 영역에 걸리는 전계이다.
도 10a 및 도 10b에서, 본 실시예에 의하면 전계가 N- 드리프트층과 트렌치에 모두 걸리기 때문에 최고치(P1, P2)가 2개임을 알 수 있다. 이에 비해 종래 기술에 의하면 최고치(C)가 1개이다. 이와 같이 본 실시예에 의하면 종래의 FLR에 비해 좀 더 전계 분산이 잘 되며, 더 높은 전계를 견디어 높은 항복 전압 특성을 가진다.
도 11은 항복 전압을 좀 더 높이기 위해 트렌치(41,42,43,44)와 P+ FLR(31,32,33,34)의 개수를 4개로 확장한 경우의 구조를 나타내는 도면이다. 마찬가지로 트렌치(41 내지 44)를 P+ FLR(31 내지 34)에 바로 붙여 설계하지 않고, 간격을 두어서 형성된 구조를 갖는다.
도 12a는 상기 종래기술(도 1a)에 따라 트렌치를 3개 형성한 경우의 임계 전계(critical electric field)에 도달하기 직전의 이온화 충돌(impact ionization)이 일어나는 정도 및 영역을 보여주는 도면이고, 도 12b는 본 실시예에 따라 트렌치 4개를 설계한 경우의 임계 전계(critical electric field)에 도달하기 직전의 이온화 충돌(impact ionization)이 일어나는 정도 및 영역을 보여주는 도면이다. 도 12에서 본 발명에 의한 경우가 보다 넓은 영역에서 충격 이온화를 일으키게 하며, P+ 캐소드의 원통형 주접합의 전계 집중 현상을 완화시켜 항복 전압 특성을 개선함을 알 수 있다.
도 13은 접합 마감 영역 면적에 따른 항복전압 특성을 나타낸 그래프이다. 상기 본 발명의 제2 실시예에 따라 트렌치와 P+ FLR 사이에 간격을 둔 경우(X)가 본 발명의 제1 실시예에 따라 트렌치와 P+ FLR을 일렬로 연결한 경우(A)에 비해 크게 개선된 항복전압 특성을 나타냄을 알 수 있다. 본 발명의 제2 실시예에 의하면, 동일한 항복 전압에서 상기 종래기술(B)에 비해 접합 마감 영역의 면적을 20 % 이상 감소시킬 수 있다. 또한, 본 발명의 제2 실시예에 따라 4개의 트렌치를 형성한 구조는 이상적인 Parallel Plane 항복전압(C)인 772V의 99%인 767.42V라는 거의 이상(ideal) 값에 근접한 항복 전압 특성을 갖는다.
도 14는 본 제2 실시예에 의한 전류-전압 특성을 나타내는 도면으로, 가로축은 애노드 전압을, 세로축은 누설전류를 각각 나타낸다.
도 14에서 0는 FLR 구조를 사용하지 않은 경우의 특성을 나타내고, 1, 2, 3, 4는 본 발명의 제2 실시예에 따라 각각 트렌치의 개수를 확장했을 경우 각각의 트렌치 개수에 대응되는 전압-전류 특성을 나타낸다. 그리고, P는 이상적인 Parallel Plane일 때의 전압-전류 특성을 나타낸다. 트렌치 개수가 증가할수록 이상적인 경우에 근접함을 알 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 실리콘 산화막 트렌치와 전계 제한 확산링을 이용하여 반도체 소자의 접합 마감 구조를 형성한 본 발명은, 실리콘 산화막 트렌치에 의하여 N- 드리프트층의 보다 많은 전계를 잡아주며, 상기 트렌치와 P+ FLR에 의하여 전계가 분산되고 공핍영역의 곡률 반경을 크게 해준다. 따라서, 반도체 소자의 사이즈 증가 없이 임계 전계에 도달하는 전압, 즉 항복 전압이 높일 수 있다.
도 1a 및 도 1b는 종래의 FLR 기술을 이용한 접합 마감 구조의 단면을 나타내는 도면,
도 2는 FP를 이용한 접합 마감 구조의 단면도,
도 3은 접합 마감 확장구조(Junction Termination Extension; JTE)의 단면을 나타내는 도면,
도 4는 본 발명의 제1 실시예에 따른 접합 마감 구조를 나타내는 단면도,
도 5a는 본 제1 발명의 제1 실시예에 따른, 1개의 트랜치를 갖는 접합 마감 구조를 나타내는 단면도,
도 5b는 본 발명의 제1 실시예에 따른, 3 개의 트렌치를 갖는 접합 마감 구조를 나타내는 단면도,
도 6은 본 발명의 제1 실시예와 종래기술에 의한 접합 마감 영역의 총 면적에 따른 항복전압을 시뮬레이션 결과를 비교하여 나타낸 도면,
도 7은 본 발명의 제2 실시예에 따른 접합 마감 구조를 나타내는 단면도,
도 8은 본 발명의 제2 실시예에 따른, 트렌치 깊이에 따른 항복 전압을 나타내는 도면,
도 9는 본 발명의 제2 실시예에 따른, 1개의 트렌치를 갖는 접합 마감 구조에서 트렌치의 폭(Wox)과 트렌치와 FLR 사이의 거리(Wsp)에 따른 항복 전압을 나타내는 도면,
도 10a 및 도 10b는 본 발명의 제2 실시예에 따라 1개의 트렌치를 갖는 경우 FLR에 걸리는 전계를 나타내는 도면,
도 11은 본 발명의 제2 실시예에 따른, 4개의 트렌치를 갖는 접합 마감 구조를 나타내는 단면도,
도 12a는 종래기술에 따라 트렌치를 3개 형성한 경우의 임계 전계에 도달하기 직전의 충격 이온화가 일어나는 정도 및 영역을 보여주는 도면,
도 12b는 본 발명의 제2 실시예에 따른, 4개의 트렌치를 갖는 경우의 임계 전계에 도달하기 직전의 이온화 충돌이 일어나는 정도 및 영역을 보여주는 도면,
도 13은 접합 마감 영역 면적에 따른 항복전압 특성을 나타내는 도면,
도 14는 본 발명의 제2 실시예에 따른 전류-전압 특성을 나타내는 도면.

Claims (4)

  1. 제1 도전형의 반도체층과;
    상기 제1 도전형의 반도체층에 형성된 제2 도전형의 주접합영역과;
    상기 주접합영역과 간격을 두고, 각각 서로 이격 되어 형성된 적어도 하나 이상의 제2 도전형의 접합 마감 영역(FLR: floating feld limiting ring) 및
    소자의 항복전압 특성을 개선하기 위해, 상기 주접합영역과 상기 접합 마감 영역 사이 또는 상기 적어도 하나 이상의 접합 마감 영역들 사이에 형성된 트렌치 구조의 절연층을 포함하는 것을 특징으로 하는 반도체 소자의 접합 마감 구조.
  2. 제 1 항에 있어서, 상기 트렌치 구조의 절연층은
    상기 주접합영역과 상기 접합 마감 영역과의 사이 또는 상기 적어도 하나 이상의 접합 마감 영역들 사이의 상기 제1 도전형의 반도체층의 최상층이 일부 노출되도록 형성된 것을 특징으로 하는 반도체 소자의 접합 마감 구조.
  3. 제 1 항에 있어서, 상기 트렌치 구조의 절연층은
    상기 주접합영역과 상기 접합 마감 영역과의 사이 또는 상기 적어도 하나 이상의 접합 마감 영역들 사이의 상기 제1 도전형의 반도체층의 최상층이 노출되지 않도록 형성된 것을 특징으로 하는 반도체 소자의 접합 마감 구조.
  4. 제 1 항 또는 제 3 항 중 어느 한 항에 있어서, 상기 접합 마감 영역이 끝나는 영역으로부터 간격을 두고 형성된 제1 도전형의 채널 스톱영역을 더 포함하는 것을 특징으로 하는 반도체 소자의 접합 마감 구조.
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