JPH0799304A

JPH0799304A - 半導体装置及び電力変換装置

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Publication number: JPH0799304A
Application number: JP14897294A
Authority: JP
Inventors: Tetsuro Mizoguchi; 哲朗溝口; Masahiro Nagasu; 正浩長洲; Hideo Kobayashi; 秀男小林; Tsutomu Yao; 勉八尾
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-06-30
Filing date: 1994-06-30
Publication date: 1995-04-11
Anticipated expiration: 2016-10-02
Also published as: JP3214236B2

Abstract

(57)【要約】【目的】ＳＩサイリスタの低損失特性と、ＧＴＯの高耐
圧かつノーマリオフ特性を兼ね備えた大電力素子を実現
する。【構成】ｐ形ゲート層１０を覆うようにして、不純物総
量が１０¹⁴cm^-2以下ないし10¹²cm^-2以上かつ１０¹⁴cm^-2
以下のｐ- 層１１を設ける。【効果】不純物総量を、１０¹²cm^-2以上とすれば、ノー
マリオフ特性となる。アバランシェ降伏で決まる耐圧は
ゲートのバイアス状態に殆ど依存しないので、ゲート回
路の異常動作時にも高アノード耐圧が保たれる。以上の
構造により、ＧＴＯと殆ど同じ耐圧特性が得られる。こ
の条件で耐圧を維持しつつ、ｐ- 層１１を貫通する領域
２０の単位面積あたりの不純物総量を、１０¹⁴cm^-2以下
とすると、カソードからの電子の注入量を大きくできる
ので、大幅な低損失化ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大電力装置における高
周波での使用に特に好適な半導体装置に関する。

【０００２】

【従来の技術】交通，産業及び電力分野における数ｋ
Ｖ，数ｋＡ級の自己消弧形スイッチング素子の高性能化
の要求が強い。現状、この範囲の自己消弧形素子として
は、GTOサイリスタ(Gate Turn Off Thyristor．以下、
単にＧＴＯと呼ぶ）が、主流である。一方、ＳＩサイリ
スタ(Static Induction Thyristor．静電誘導サイリス
タ)は、ＧＴＯ以上の高周波での使用が期待される素子
である。このことは、例えば、第６回ＳＩデバイスシン
ポジウム講演論文集ＳＩＤ−９２−（１）−１，ｐ１〜
ｐ６（１９９３年１月発行）で述べられている。素子を
高周波動作させると、スイッチング時に素子で発生する
電力損失即ちスイッチング損失が周波数に比例して大き
くなる。この損失による素子の温度上昇の問題が非常に
厳しくなるので、スイッチング損失の低減、特にスイッ
チング損失中多くを占める電流ターンオフ時の損失、即
ちターンオフ損失の低減が必要である。ターンオフ損失
の低減のためには、ターンオフ期間を短縮すべく、素子
内部のキャリアの消滅を速めるよう、γ線や電子線を素
子に照射してキャリアのライフタイムを短縮することが
有効である。しかしながら、キャリアのライフタイムを
短縮すると、素子の定常オン時のキャリア量が減少し、
オン時の素子での電位降下、即ちオン電圧の増加を招
き、オン時の定常損失即ちオン損失を増加させる。以上
のことから、ターンオフ損失とオン損失の間にはトレー
ドオフ関係があることが判る。オン電圧の増加を抑え、
ターンオフ損失を低減できる素子が、高周波での使用に
有利な素子である。

【０００３】以上述べた観点から、ＧＴＯとＳＩサイリ
スタを比較する。

【０００４】ＧＴＯは、高不純物濃度のｐベース層を持
ち、キャリアのライフタイムをある程度短縮すると、こ
のｐベース層のキャリアのライフタイムも短くなり、カ
ソードから注入された電子の内、ｐベース層を透過して
ｎベースに達する電子の数が極端に減る。このため、タ
ーンオフ損失をある程度以上減らしても、これに伴うオ
ン電圧の急激な上昇という悪影響の方が勝る。

【０００５】一方、ＳＩサイリスタは、高不純物濃度の
ｐベース層が無いため、オン電圧の上昇を抑えつつライ
フタイムを短縮して、ターンオフ損失を低減できる。即
ち、ＳＩサイリスタでは、電子の注入効率が非常に大き
いという特徴が低損失化をもたらす。加えて、ＳＩサイ
リスタでは、電子の注入効率が非常に大きいため、ｎ-
層中のカソード側のキャリア濃度をｎ- 層中のアノード
側のキャリア濃度より大きくして、更なる低損失化が可
能である。すなわち、ＳＩサイリスタではｎ- 層中のカ
ソード側のキャリア濃度を大きくして、オン電圧を高め
ずにターンオフ損失を低減できる。

【０００６】

【発明が解決しようとする課題】しかしながら、高耐
圧、特に４.５ｋＶ以上の定格電圧のＳＩサイリスタに
は、耐圧面での課題が残されている。ＳＩサイリスタ
は、ＧＴＯのｐベースにあたる層を持たないため、ゲー
ト電位によりチャネルに負電位の電位障壁を形成してア
ノード電圧を阻止する。従ってゲートに大きな逆バイア
ス電圧を印加しなければ、高いアノード電圧を阻止でき
ない。また、ＳＩサイリスタは、ＧＴＯのｐベースに当
たる層を持たず、ＧＴＯのようにアノード電圧を水平な
ｐｎ接合面で受け止めることができないため、高耐圧化
が難しい。更に、ＳＩサイリスタは、電流通路であるチ
ャネルを挟んで隣あうｐ形ゲート層から広がる空乏層が
ピンチして、アノード電圧を阻止するため、チャネルの
幅他が耐圧に大きく影響する。すなわち、チャネル，ｐ
形ゲート層他の加工ばらつきが、耐圧に大きく影響す
る。素子内に一箇所でも耐圧が低い箇所があると、素子
全体の耐圧がその低耐圧値に制限されるため、歩留まり
良く所望の耐圧を得ることが難しい。

【０００７】ＳＩサイリスタの耐圧特性を向上する公知
技術としては、特開昭61−100966号公報に記載されてい
るようにｐ形ゲート層に接する低濃度のｐ層を付加する
手段が挙げられる。しかし、付加するｐ層が不用意に低
濃度であったり濃度の分布が考慮されていないと耐圧向
上の効果は小さい。この公知技術においては、低濃度の
ｐ層の厚さ、及び不純物濃度が、比較的小さなアノード
電圧及びゲート接点の開放時に、相応の空間電荷領域が
ｎ+ エミッタに到達し、それによりサイリスタを導通切
換するように選択されている。つまり、ノーマリオン特
性となるよう、低濃度のｐ層の不純物総量を小さくして
いる。このような低濃度のｐ層の条件では、ゲートに逆
バイアスを印加してアノード電圧を阻止している時に、
ゲート端子とカソード端子間が不本意に開放されたり或
いは短絡されると、高いアノード電圧を阻止出来なくな
る。即ち、素子が誤動作を起こし易い。

【０００８】本発明は、上記の問題点を考慮してなされ
たものであり、高耐圧特性と低損失特性を併せ持つ半導
体装置を提供する。

【０００９】

【課題を解決するための手段】以下本発明の概要を述べ
るが、ここで「不純物濃度は」、アクセプタ不純物濃度
とドナー不純物濃度の差の絶対値、即ち実質的な不純物
濃度を示すものとする。また、「不純物総量」は、この
実質的な不純物濃度に対応した量とする。

【００１０】本発明の半導体装置では、一対の主表面を
持った半導体基体に、一方主表面に隣接する一方導電型
の第１の半導体層と、第１の半導体層に隣接する第１の
半導体層より不純物濃度が低い他方導電型の第２の半導
体層を設ける。さらに、第２の半導体層に隣接する一方
導電型の第３の半導体層と、第３の半導体層及び他方の
主表面に隣接して、第３の半導体層より不純物濃度が高
い他方導電型の第４の半導体層を設ける。ここで、第２
の半導体層と第４の半導体層との間に設けられた第３の
半導体層の不純物総量を１０¹⁴cm^-2以下とする。そし
て、半導体装置に主電流を流すために、半導体基体の一
方の主表面には、第１の半導体層にオーミック接触する
一方の主電極を設け、半導体基体の他方の主表面には、
第４の半導体層にオーミック接触する他方の主電極を設
ける。そしてさらに、主電流を制御するために、第３の
半導体層に制御電極を電気的に接続する。

【００１１】また、本発明の半導体装置では、上記の構
成において、第２の半導体層と第４の半導体層との間に
おける第３の半導体層の不純物総量を１０¹²cm^-2以上か
つ１０¹⁴cm^-2以下とする。

【００１２】

【作用】本発明によれば、オフ状態において、他方導電
型の第２の半導体層と一方導電型の第３の半導体層との
接合により印加電圧を阻止するので、耐圧が向上する。
さらに、第２の半導体層と第４の半導体層との間に設け
られた第３の半導体層の不純物総量を１０¹⁴cm^-2以下と
することにより、第３の半導体層内のキャリアの輸送効
率が増大するので、第４の半導体層から第２の半導体層
へのキャリアの注入量を大きくできる。その結果、キャ
リアのライフタイムの短縮等によりターンオフ損失を低
減した場合でも、オン電圧を低く抑えることができる。
すなわち、本発明の半導体装置は、低オン電圧特性と低
ターンオフ損失特性を兼ね備えている。

【００１３】また、本発明によれば、第２の半導体層と
第４の半導体層との間における第３の半導体層の不純物
総量を１０¹²cm^-2以上かつ１０¹⁴cm^-2以下とするが、１
０¹²cm^-2以上とすることにより、制御電極の信号の有無
や極性に関わらず電圧を阻止できる。すなわち、ノーマ
リオフ特性が得られる。従って、上述の作用効果と併せ
て、高耐圧特性と低損失特性を併せ持つ半導体装置を実
現できる。

【００１４】

【実施例】以下、実施例を示しながら、本発明を詳細に
説明する。

【００１５】（実施例１）図１，図２は、本発明の一実
施例であり、４.５ｋＶ級素子の構造を示す。図１
（ａ）は、平面パターンの概略を、（ｂ）は、半導体装
置のサブユニット、即ちセグメントの平面パターンを、
（ｃ）はセグメントの断面構造の概略を示す。図２
（ａ）は素子周辺部の断面構造の概略を、（ｂ）はセグ
メントを構成する半導体装置の最小ユニット、即ち、単
位素子の断面構造の概略をそれぞれ示す。図１（ａ）で
１のハッチ部は、セグメントと、ゲート配線領域から構
成されている。多くのＧＴＯの公知例と同じく、多数の
セグメントが、円の中心に対して、放射状に並べられて
いる。２がゲート電極で、１内のゲート配線は、このゲ
ート電極２につながっていて、ゲート電極２を経由し
て、ゲート電流を通電する。３は、素子の周辺領域であ
り、素子の周辺部で、必要な耐圧を持たせるために必要
な領域である。

【００１６】次にセグメントの構造を、図１（ｂ)(ｃ）
により説明する。このように溝１２の底にゲートを設け
た構造は、一般にリセスゲート形と呼ばれている。以
下、リセスゲート形素子を第一の実施例と呼ぶ。４がア
ノード電極（第１の主電極）、５がカソード電極（第２
の主電極）である。セグメントの周囲には、ゲート配線
６が設けられていて、（ａ）に関して述べたように、ゲ
ート配線６は、ゲート電極２につながっている。ゲート
配線６は、セグメントに対してゲート電極としての作用
をするので、以下、６をゲート電極（制御電極）とも呼
ぶ。７がホールの注入のためのｐ+ 層（第１の半導体
層），８がｐ+ 層７よりも低濃度不純物濃度のｎ- 層
（第２の半導体層），９が電子の注入のためのカソード
ｎ+ 層（第４の半導体層），１０がゲートのｐ+ 層（第
５の半導体層），１１がｐ- 層（第３の半導体層）であ
る。ｐ- 層１１は、ゲートのｐ+ 層１０とカソードｎ+
層９をｎ- 層８から隔離している。あとで詳述するが、
ｎ- 層８とｎ+ 層９との間のｐ- 層１１の不純物総量
は、少なくとも１０¹⁴cm^-2以下とする。

【００１７】本実施例では、ｐ- 層１１とｎ- 層８のｐ
ｎ接合１８は平面状とされている。なお、本実施例で
は、いわゆるアノード短絡構造を採用した。また、ゲー
ト部形成のために、溝１２を設け、セグメント内部の溝
１２をレジン１３により充填した。１４は、溝の側壁部
の表面特性を安定化するために設けた酸化珪素膜であ
る。１５は、セグメント内部のゲート配線の役割をする
低抵抗のシリサイド層である。シリサイド材料として、
ここでは、ＴｉＳｉ₂(チタンシリサイド）を使ってい
る。１６は、素子の表面保護用のレジン層である。

【００１８】さて、図１（ｂ),（ｃ）から判るように、
セグメントは、更に小さい半導体装置のユニットである
単位素子１７が多数配列されて構成されている。図２
（ｂ）はこの単位素子の断面図を示す。一方、図２３は
従来の素子における単位素子の断面図を示す。図２３
（ａ）は従来のリセスゲート型ＳＩサイリスタの単位素
子を、図２３（ｂ）は従来のＧＴＯの単位素子を示す。
従来のＳＩサイリスタでは、ｐ- 層１１が無い点、ＧＴ
Ｏでは、ｐ層３０が本実施例のｐ- 層１１よりも高不純
物濃度かつ高不純物総量である。

【００１９】図３は、単位素子１７のカソード５付近の
断面図を示す。まず、本図を用いて、本実施例における
ゲートｐ+ 層１０の範囲の定義を説明する。ゲートｐ+
層１０は、ゲート層として形成され、ｐ- 層１１と導電
型が同じではあるがｐ- 層１１よりも不純物の濃度が高
い領域である。すなわち、ｐ- 層１１に比べてその不純
物濃度の大きさを無視できない領域である。以下の定義
は、この点を考慮したものである。

【００２０】図３（ａ）は、ゲート配線層１５付近の拡
大図を示す。本実施例では、ゲート配線層１５に接する
ゲートのｐ+ 層１０は、最高不純物濃度が、１×１０¹⁸
cm^-3以上であることが前提である。領域２０は、不純物
濃度が、最高不純物濃度の１／１０とする。溝１２の底
から、領域２０のｎ- 層８に最も近い位置（この場合平
面である）までの距離をｌ１とする。ゲートｐ+ 層１０
は、溝１２の底からの距離ｌ２が３×ｌ１以下の領域と
定義する。

【００２１】図３（ｂ）はチャネル幅Ｗの定義を示す。
ゲートｐ+ 層１０に挟まれた領域をチャネルの一部と定
義する。ゲートｐ+ 層１０間の最短距離をチャネル幅Ｗ
と定義する。本実施例では、遮断耐量を大きくするため
に、チャネル幅Ｗを数μｍ〜数十μｍとする。ゲートの
ｐ+ 層１０の濃度勾配は非常に大きい。従って、この定
義によるチャネル幅Ｗは、チャネルがｎ- 領域８である
従来のＳＩサイリスタにおける、ゲートｐ+ 層１０間の
最短距離として定義されるチャネル幅Ｗと事実上同じと
考えて良い。

【００２２】図３（ｃ）における２１が、低濃度層１１
を垂直に貫通する領域である。この領域の不純物総量を
水平断面積当たりに換算した量を、ｐ- 層１１の不純物
総量と呼び、Ｑと記す。本実施例は、Ｑの値が、１０¹⁴
cm^-2以下、１０¹²cm^-2以上かつ１０¹⁴cm^-2以下、或いは
更に好ましくは１０¹²cm^-2以上かつ１０¹³cm^-2以下とす
る。これらのＱの値は、低濃度層を貫通する任意の位置
及び面積の領域に関して一定である。例えば、この領域
を２１１の如く選んでもよい。

【００２３】この不純物総量Ｑの特性への影響を以下説
明して行く。

【００２４】図４は、本実施例と同様の構成の素子にお
ける、不純物総量Ｑと素子特性（アノード耐圧，オン電
圧，ターンオフ損失）の関係を示す。

【００２５】図４（ａ）は、不純物総量Ｑとアノード耐
圧及びオン電圧の関係を示す。オン電圧は、ターンオフ
損失は同程度の値に調整する。ｐ- 層１１が設けられ、
０＜Ｑ≦１０¹⁴cm^-2の素子は、従来のＳＩサイリスタに
比べてアノード耐圧が大幅に高く、従来のＧＴＯに比べ
て、オン電圧が大幅に低い。また、１０¹²cm^-2≦Ｑ≦１
０¹⁴cm^-2の素子では、特にアノード耐圧が高い。更に、
１０¹²cm^-2≦Ｑ≦10¹³cm^-2の素子では、従来のＳＩサイ
リスタに殆ど等しい低オン電圧と、ＧＴＯに殆ど等しい
高耐圧を兼ね備えた、素子特性が得られている。

【００２６】図４（ｂ）は、不純物総量Ｑとアノード耐
圧及びターンオフ損失の関係を示す。但し、オン電圧は
同程度の値に調整する。ｐ- 層１１が設けられた０＜Ｑ
≦１０¹⁴cm^-2の素子は、従来のＳＩサイリスタに比べて
アノード耐圧が大幅に高く、従来のＧＴＯに比べて、タ
ーンオフ損失が大幅に小さい。また、１０¹²cm^-2≦Ｑ≦
１０¹⁴cm^-2の素子では、特にアノード耐圧が高い。更
に、１０¹²cm^-2≦Ｑ≦１０¹³cm^-2の素子では、従来のＳ
Ｉサイリスタに殆ど等しい小さなターンオフ損失と、従
来ＧＴＯに殆ど等しい高耐圧を兼ね備えた素子特性が得
られている。

【００２７】次に、このように不純物総量Ｑにより、特
性に差が出た理由に関して説明する。

【００２８】図５は、ｐ- 層１１の不純物総量Ｑとアノ
ード耐圧の関係を示す。パラメータは、チャネル幅Ｗで
ある。ゲートカソード端子間が開放された場合について
示す。従来のＳＩサイリスタでは、ｐ- 層１１が無いた
め、ゲートに逆バイアス電圧を印加しなければ、チャネ
ルの電位障壁を形成することが難しい。そのため、ゲー
トカソード端子間が開放された場合は、チャネル幅Ｗが
非常に短い場合のみ、ある程度のアノード電圧を阻止で
きるが、チャネル幅Ｗが少し長くなると、オン状態とな
る、即ちノーマリオン特性となる。このように、従来の
ＳＩサイリスタでは、耐圧はチャネル幅Ｗに大きく影響
される。不純物総量Ｑが、Ｑ＞０cm^-2即ち、ｐ- 層１１
が設けられた素子では、耐圧は向上し、耐圧のチャネル
幅Ｗへの依存は小さくなる。しかし、不純物総量Ｑが、
Ｑ＜１０¹²cm^-2の場合、空乏層が容易にカソードｎ+ 層
９に達する、即ちパンチスルーするため、耐圧は低い。
チャネル幅Ｗが小さい場合には、パンチスルーを阻止で
きるが、チャネル幅Ｗが大きい場合、やはり阻止できな
い。これに対し、不純物総量Ｑを大きくするにつれ、電
位障壁の距離が増え、Ｑ≧１０¹²cm^-2でパンチスルーに
よる降伏が無くなって、耐圧は高くなる。そして、耐圧
は、あとで、詳述するが、アバランシェ降伏で決まるよ
うになる。また、耐圧のチャネル幅Ｗへの依存性も小さ
くなる。これは、パンチスルー阻止のために隣合うゲー
ト間における空乏層のピンチを必要としないためであ
る。この場合、アノード耐圧はゲートカソード間の開放
時，短絡時及びゲートカソード間に印加可能な任意の逆
バイアス電圧を印加した場合において殆ど同じであり、
ノーマリオフ特性が得られる。本実施例による素子の場
合、耐圧特性は、ＧＴＯの場合と殆ど等しくなってい
る。また、リーク電流やアノード電圧のｄｖ／ｄｔによ
る誤点弧もＧＴＯ並みに起きにくい。

【００２９】ところで、耐圧が、アバランシェ降伏で決
まるようになると、素子の使い勝手の点で非常に有利で
ある。本発明による素子は、ゲート逆バイアス時でも、
ゲート端子開放時でも殆ど同じアノード電圧を阻止でき
る。一般的に表現すると、耐圧はゲートのバイアス状態
に殆ど依存しない。厳密に言うと、ゲート逆バイアス時
には、ゲート逆バイアス分だけ耐圧は低くなるが、ゲー
トのバイアス状態による耐圧の差は、高々定格耐圧の５
％程度である。従って、ゲート回路の故障及び断線事故
の場合も、誤点弧は起きない。また、ゲートカソード間
短絡事故による誤動作も起きない。

【００３０】図６は、ゲートカソード間短絡時の素子の
内部状態を示す。（ａ）は、不純物総量Ｑが本実施例よ
りも小さい素子の場合である。ｐｎ接合１８から拡がっ
た空乏層が容易にカソードｎ+ 層９に達する、即ちパン
チスルーするため、カソード電極５に、実線の矢印で示
すような電流が流れる。また、ゲートｐ+ 層１０を通じ
てゲート電極２にも電流が流れる。素子内のキャリアの
量が不充分即ちアノード印加電圧が高い不完全ラッチ状
態で、電流が流れている。そのため、この動作状態は、
素子が熱破壊し易く、危険である。（ｂ）は、本実施例
の素子の場合である。空乏層がカソードｎ+ 層９にパン
チスルーしないため、ゲートカソード間短絡時も充分に
アノード電圧を阻止できる。アノード電圧を降伏電圧ま
で高めたとき、アバランシェ降伏が起き、破線の矢印が
示すように専らゲートにアバランシェ電流が流れる。従
って、本実施例の素子は、ゲート回路の異常動作時に
も、確実にアノード電圧を阻止できる。このことは、回
路動作の高信頼化と保護回路の簡素化というメリットを
もたらす。

【００３１】次に、不純物総量Ｑが、損失或いはオン電
圧，ターンオフ損失に及ぼす影響を述べる。

【００３２】図７は、単位素子１７の中央部における、
素子の縦方向の不純物濃度分布と、素子の通常のオン時
の電子濃度の分布を示す。下に示した図が、素子の縦方
向の模式図を示し、上図はこの模式図における各部の電
子濃度を示したものである。これらの素子では、ｎ- 層
８のライフタイムは、１０μｓ以下の同程度の値とされ
ている。（ｂ),（ｃ）が本実施例によるＱの値を持つ素
子の場合である。本発明による（ｂ),（ｃ）の場合、電
子濃度は、（ａ）の従来のＳＩサイリスタの場合と殆ど
同じである。（ｄ）は、ｐ- 層１１の不純物総量Ｑが、
本実施例大きい場合であるＱ＞１０¹⁴cm^-2の場合を示
す。他の場合と比べて、ｐ- 層１１の電子濃度が、極端
に小さくなっている。ｐ- 層１１の不純物量Ｑがこのよ
うに大きくなると、ｐ- 層１１のキャリアのライフタイ
ムが短くなるために、ｎ+ 層９から注入された電子がｐ
- 層１１内を輸送されてｎ- 層８に到達する効率が低下
する。そのため、このように電子濃度が小さくなる。言
い替えれば従来のＳＩサイリスタの特徴であるｎ+ 層９
からｎ- 層８への大きな電子の注入効率が損なわれてい
る。

【００３３】図７のキャリア分布から、図４における、
不純物総量Ｑとオン電圧及びターンオフ損失の関係を説
明できる。図７において、ターンオフ損失の大部分を発
生させるいわゆるテイル電流を生じさせるのは、このｎ
- 層８のアノードｐ+ 層７付近のキャリアである。従っ
て、この部分のキャリア量を減らすことが、ターンオフ
損失の低減に対して有効である。

【００３４】図７では、（ａ）〜（ｄ）の全ての場合
で、ｎ- 層８のアノードｐ+ 層７付近でのキャリア量は
大体同じであり、ｎ- 層８のキャリアのライフタイムも
全て同程度であるため、ターンオフ損失は殆ど同じであ
る。次にｎ- 層８のｐ- 層１１付近のキャリア分布に着
目する。（ｄ）の場合のみ、ｎ- 層８のｐ- 層１１付近
のキャリア濃度が小さい。このため、（ｄ）の場合は、
他の場合に比べてオン電圧が高くなる。即ち、（ｄ）の
場合は、ターンオフ損失を他の場合と同じくした場合、
オン電圧が他の場合より高くなる。このため、図４
（ａ）に示したように、不純物総量Ｑが１０¹⁴cm^-2より
も大きい場合、オン電圧は高くなる。次に、図７（ｄ）
における素子のｎ- 層８のキャリアのライフタイムを調
整して、オン電圧を他の素子と同程度に下げると、ター
ンオフ損失は、他の素子に比べて大きくなる。そのた
め、図４（ｂ）に示したように、不純物総量Ｑが１０¹⁴
cm^-2よりも大きい場合、ターンオフ損失は大きくなる。

【００３５】図８は、オン電圧とターンオフ損失のトレ
ードオフ関係を示す。各ｐ- 層１１の不純物総量Ｑの素
子について、ｎ- 層８のキャリアのライフタイムをパラ
メータとして示したものである。（ｂ),（ｃ）の本実施
例による素子の場合、従来のＳＩサイリスタとほぼ同じ
優れたトレードオフ関係が得られている。本実施例によ
る素子は、幅広いターンオフ損失の範囲でオン電圧が小
さい、或いは幅広いオン電圧の範囲で、ターンオフ損失
が小さい。トレードオフが良くなる理由は以下の通りで
ある。

【００３６】図７において、本発明による素子（ｂ),
（ｃ）のキャリア分布は、ｎ- 層８のｐ- 領域１１の付
近のキャリア濃度が、ｎ- 層８のｐ+ 層７付近のキャリ
ア濃度より大きい。これにより、オン電圧とターンオフ
損失をともに小さくできる。このようなキャリア濃度分
布は、本実施例においては、カソードからの電子の注入
効率が大きいという特性を使い、更にアノード短絡構造
を使ってアノード側のｐ+ 層７からのホールの注入量を
小さく抑えたことにより、得られる。尚、従来のＧＴＯ
では、ｐベースの不純物総量が（ｄ）の場合よりも更に
大きいため、図７の場合よりキャリアのライフタイムを
長くしても、すなわち１０μｓよりも長いライフタイム
でも、図７（ｄ）のようなキャリア分布となる。そのた
め、ターンオフ損失とオン電圧のトレードオフ関係は、
（ｄ）の場合よりも更に悪くなる。４.５ｋＶ級のＧＴ
Ｏでは、ライフタイムを１０μｓより短くすると、素子
は十分ラッチしない、即ち正常な動作をしなくなる。見
方を変えると、本実施例によれば、１０μｓ以下とい
う、４.５ｋＶ級のような高耐圧の素子においても、短
いキャリアのライフタイムの適用が可能になる。なお、
本実施例においては溝１２の側壁部に表面安定化のため
に酸化珪素膜１４を設けているが、これにより溝１２の
側壁部の表面再結合が抑えられ、短いキャリアのライフ
タイムによる電子の注入効率の低下を防止している。ま
た、電子の注入はｐ- 層１１の厚さにも影響されるの
で、好ましくは、Ｑ≦１０¹³cm^-2の場合で、ｐ- 層１１
の厚さは５０μｍ以下にする。

【００３７】以上のように、本実施例による不純物総量
を適用すれば、損失の点で優れた素子が得られる。尚、
Ｑが小さい程、スイッチング損失のうち、ターンオン損
失も小さくなり、その点でも、本発明のＱを小さくする
手段は好ましい。また、上述したアノード短絡構造と同
様な作用を得るために、ｐ+ 層７付近に、ｎバッファ層
或いはプロトン照射などの方法によりキャリアライフタ
イムを低減した領域を設けても良い。また、アノードｐ
+ 層７の濃度を１０¹⁸cm^-3以下としても良い。或いは、
これらの構造を併用しても良い。

【００３８】以上、ｐ- 層１１の不純物総量Ｑを、Ｑ≦
１０¹⁴cm^-2または１０¹²cm^-2≦Ｑ≦１０¹⁴cm^-2とするこ
との作用効果について述べた。尚、このＱの範囲のう
ち、特に１０¹²cm^-2≦Ｑ≦６×１０¹²cm^-2とすれば、低
損失化に有利である。一方、特に６×１０¹²cm^-2≦Ｑ≦
１×１０¹³cm^-2とすれば、アノード耐圧及びこの信頼性
の点で好ましい。

【００３９】図９は、図１，図２に示した実施例１の素
子の作製工程フローを示す。ｎ形Ｓｉ基板を準備し
（ａ）、これにｐ- 層１１をｐ形不純物の熱拡散により
形成し（ｂ）、次いで素子周辺部のｐ層１９を熱拡散に
より形成する（ｃ）。その後、アノード側のｐ+ 層７及
びｎ+ 層を形成し（ｄ）、次いでカソード側のｎ+ 層９
を形成する（ｅ）。次に、異方性ドライエッチングによ
り溝１２を形成する(ｆ)。酸化珪素膜形成後、酸化珪素
膜に異方性ドライエッチングを施し、溝の側壁部に酸化
珪素膜１４を残すようにする（ｇ）。次にｐ形不純物の
拡散により、溝の底部にゲートのｐ+ 層１０を形成し、
次いで、Ｓｉ露出部に自己整合的にシリサイド層１５を
形成する（ｈ）。次にセグメント内の溝をレジンで埋め
レジン層１３を形成した後（ｉ）、電極及び素子表面保
護用のレジン層１６を形成する（ｊ）。その後、γ線或
いは電子線の照射によるライフタイム制御およびパッケ
ージ工程を経て、素子が完成する。素子周辺部のｐ層１
９は、ｐ- 層１１よりも不純物量が高いため、同じ熱処
理による拡散で形成すると、ｐ層１９の方が深くなり、
形成されたｐｎ接合は凸部を持つようになる。このこと
は、後で述べるが、アノード耐圧上好ましくない。本作
製工程におけるようにｐ- 層１１のみを前もって拡散し
ておけば、両者の拡散深さを調節でき、この部分のｐｎ
接合１８を平面状にできる。ｐ- 層１１の不純物とし
て、ｐ層１９の不純物より拡散の速いものを使い、同じ
熱処理による拡散で形成しても、この目的は達せられ
る。図１，図２の例ではｐ- 層１１は表面にＢ（ボロ
ン）をイオン打ち込みして熱拡散することで形成した
が、打ち込み量の調節により、容易に所望の条件のｐ-
層１１を形成できた。ｐ- 層１１の不純物としては、Ａ
ｌ（アルミニウム）やＧａ（ガリウム）を使っても良い
し、デポジション他の方法で拡散源を形成しても良い。
拡散層の条件が相当ばらついても安定に高性能素子を形
成できる利点により、種々のｐ- 層１１の形成方法が適
用可能である。

【００４０】図１０は、図９の製法によるｐ- 層１１の
不純物分布の例を示す。ｐ- 層１１及びゲートｐ+ 層１
０は、ガウス分布に沿った不純物分布である。これによ
れば、ゲート耐圧も高くできる。条件Ｃでは、ゲート耐
圧８０Ｖ、他の２条件では、１００Ｖ〜１８０Ｖであ
る。表１に示した不純物総量Ｑ′，Ｑ″と寸法ｌ２も、
特性に対して重要な量である。本発明では、これらの量
も規定する。次に、Ｑ′，Ｑ″及びｌ２の推奨数値範囲
の、特性向上効果を説明する。

【００４１】まず、Ｑ′とＱ″の定義を述べる。ｌ２の
定義に関しては、図３に関して既に述べた。

【００４２】図３（ｄ）において、２２が、ゲートｐ+
層１０の、ｎ- 層８に最も近い部分である水平面であ
り、２３が、この水平面を含む水平面である。そして、
領域２４が、ｐ- 層１１のうち、水平面２３よりもｎ-
層８側にある領域である。この領域の不純物総量を水平
断面積当たりに換算した量を、単にｐ- 層１１のｎ-層
８側の不純物総量と呼びＱ′と記す。

【００４３】次に、図３（ｅ）において、２５が、ゲー
トｐ+ 層１０の、ｎ+ 層９に最も近い部分であり、２６
が、この部分を含む水平面である。そして、領域２７
が、ｐ- 層１１のうち、水平面２２よりもｎ+ 層９側に
ある領域である。この領域の不純物総量を水平断面積当
たりに換算した量を、単にｐ- 層１１のｎ+ 層９側の不
純物総量と呼びＱ″と記す。

【００４４】以下、Ｑ′，Ｑ″及びｌ２の特性への影響
を説明して行く。

【００４５】図１１は、これらの効果を示す。

【００４６】図１１（ａ）は、不純物総量Ｑ′とアノー
ド耐圧の関係を示す。ゲートカソード間電圧が０Ｖの場
合である。Ｑ′≧１.２×１０¹¹cm^-2とすれば、アノー
ド耐圧はが高くなる。また、耐圧のチャネル幅Ｗへの依
存性も非常に小さくなり、耐圧歩留まりも良くなる。こ
こで、Ｑ′＜１.２×１０¹¹cm^-2で見られる耐圧の低下
は、前述のＱ＜１０¹²cm^-2の場合に比べて緩やかなもの
である。すなわち、Ｑ′≧１.２×１０¹¹cm^-2にするこ
とにより、このような緩やかな耐圧の低下も防止でき、
Ｑ≧１０¹²cm^-2という条件はと相まって、確実に高耐圧
を得られ、耐圧歩留まりが向上する。この点は、図１１
（ｂ）及び（ｃ）においても同様である。

【００４７】図１１（ｂ）は、不純物総量Ｑ″とアノー
ド耐圧の関係を示す。ゲートカソード間電圧が−１００
Ｖの場合である。このようなバイアス状態となるのは、
アノード電流ターンオフ時である。このようなゲート逆
バイアス電圧が高い場合のアノード耐圧特性を向上する
ためには、Ｑ″の条件が重要であり、Ｑ″≧８×10¹¹cm
^-2とすれば、アノード耐圧は高くなる。また、耐圧のチ
ャネル幅Ｗへの依存性も非常に小さくなり、耐圧歩留ま
りも良くなる。

【００４８】図１１（ｃ）は、ｌ２とアノード耐圧，オ
ン電圧の関係を示す。Ｑ，Ｑ′，Ｑ″を本発明の規定値
とした上で、１μｍ≦ｌ２≦３μｍとすれば、アノード
耐圧が高くなるとともにオン電圧も低く抑えられる。

【００４９】図１１の依存性をもたらすメカニズムを、
以下説明する。

【００５０】図１２は、図１１（ａ）に関するものであ
る。４０００Ｖ程度のアノード電圧を印加した時の、等
電位線の分布と電界が最大となる位置を示す。ゲートカ
ソード間が開放の場合である。（ａ）は不純物総量Ｑ′
が、本実施例の規定範囲よりも小さい場合である。ゲー
トｐ+ 層１０の底部の湾曲部で、電界が最大となってい
て、ここで、アバランシェ降伏を起こしやすくなってい
る。この状態よりも、アノード印加電圧を少し高める
と、ここでの電界が、限界値に達して、アバランシェ降
伏を起こし、これ以上のアノード電圧を阻止できなくな
る。電界が最大となった理由は、次のとおりである。ｐ
ｎ接合１８から侵入した空間電荷層即ち、空乏層がこの
ゲートｐ+ 層１０の底部の湾曲部に到達して、ゲートｐ
+ 層１０内にも空乏層を生じさせる。ゲートｐ+ 層１０
内の空乏層の空間電荷密度はｐ- 層１１のそれに比べて
高いので、電荷量の平衡を保つべく、ゲートｐ+ 層１０
内の空乏層の拡がりは、ｐ- 層１１のそれに比べて小さ
くなる。そのため、ゲートｐ+ 層１０の底部の湾曲部で
等電位線も湾曲しており、その影響で、この部分の電界
が強くなる。（ｂ）は不純物総量Ｑ′が、本実施例の規
定範囲内ではあるが、比較的小さい場合である。（ａ）
の場合に比べて不純物総量Ｑ′が大きいため、ｐｎ接合
１８からの空乏層の侵入が小さくなり、ゲートｐ+ 層１
０の底部の湾曲部での電位分布の不均一、即ち等電位線
の曲がりは小さくなる。また、ゲートｐ+ 層１０内部の
空間電荷量が減る。以上の効果で、（ａ）の場合に比べ
て、最大電界値は小さくなり、アバランシェ降伏電圧即
ち耐圧は高くなる。（ｃ）は不純物総量Ｑ′が、本実施
例の規定範囲内であるが、（ｂ）の場合よりも大きい場
合である。（ｂ）の場合と同じ理由でゲートｐ+ 層１０
の底部の湾曲部の最大電界値は更に小さくなり、最大電
界は、ｐｎ接合１８で生じている。このような条件で
は、耐圧の向上効果は、より確かなものになる。また、
（ａ）の条件では、チャネル幅Ｗを大きくすると、ｐ-
層１１内への空乏層の侵入が大きくなり、等電位線の曲
がりが大きく、即ち最大電界が大きくなっている。
（ｂ),（ｃ）の本発明の素子では、空乏層の侵入が小さ
くなり最大電界はチャネル幅Ｗに殆ど依存しなくなる。

【００５１】図１３は、図１１（ｂ）に関するものであ
る。３０００Ｖ以上のアノード電圧を印加した時の、等
電位線の分布と電界が最大となる位置を示す。ゲートカ
ソード電圧が−１００Ｖの場合である。（ａ）は、ｐ-
層１１が無い従来のＳＩサイリスタの場合である。従来
のＳＩサイリスタも、ゲートカソード間に逆バイアス電
圧を印加すれば、チャネルに電位障壁を形成でき、高い
電圧を阻止できるようになる。さて、ｐ- 層１１が無
く、ゲートｐ+ 層１０とｎ- 層８からなる曲面ｐｎ接合
でアノード電圧を阻止するため、ゲート電位である−１
００Ｖ及び−80Ｖの等電位線は、ゲートｐ+ 層１０に沿
った形で曲がっている。このため、ｐ+層１０において
電界強度が最大となっている。（ｂ）は、ｐ- 層１１を
持つが、Ｑ″の値が、本実施例の規定よりも小さい場合
である。ｐ- 層１１があるにもかかわらず、ゲート電位
の−１００Ｖの等電位線は、（ａ）の場合に同じく、ゲ
ートｐ+ 層１０に沿った形で曲がっている。この場合、
ｐ- 層１１のｎ+ 層９側の不純物総量Ｑ″が小さいた
め、ゲート逆バイアスにより、ｐ- 層１１とｎ+ 層９か
らなるｐｎ接合から拡がる空乏層、即ち電界が著しくｐ
- 層１１内に侵入して、ゲートｐ+ 層１０に到達する。
そして、この空乏層が、ｐｎ接合１８から侵入してきた
空乏層と衝突して、等電位線をゲートｐ+ 層１０に沿っ
て大きく曲げる。いわば、逆ピンチ作用が生じている。
（ｃ）の、Ｑ″が本発明の規定範囲である場合、全ての
等電位線は、単位素子を横切っていて、（ａ)(ｂ）の場
合に比べ、等電位線の曲がりは小さい、即ち最大電界は
小さくなっている。この場合、Ｑ″が大きく、ゲート逆
バイアスによる空乏層は、ゲートｐ+ 層１０には到達せ
ず、逆ピンチ作用が生じない。そのため、電界は緩和さ
れ、アノード耐圧が高くなる。また、（ｂ）の条件で
は、チャネル幅Ｗを大きくすると、ゲート逆バイアスに
よるｐ- 層１１内への空乏層の侵入が大きくなり、等電
位線の曲がりが大きく、即ち最大電界が大きくなる。
（ｃ）の本実施例の素子では、ゲート逆バイアスによる
ｐ- 層１１内への空乏層の侵入が小さくなり、最大電界
はチャネル幅Ｗに殆ど依存しなくなる。

【００５２】次に、図１１（ｃ）の依存性が生じるメカ
ニズムを述べる。

【００５３】本実施例では、ゲート抵抗を低くするため
に、ゲートｐ+ 層１０の最高不純物濃度を１×１０¹⁸cm
^-3以上に高くする。通常、アノード耐圧の点からは、ゲ
ートｐ+ 層１０の最高不純物濃度を高くすることは好ま
しくない。ゲートｐ+ 層１０の濃度が高いと、ゲートｐ
+ 層１０とｐ- 層１１で空乏層の拡がりの差が大きいた
めに電位線が大きく曲がるとともに、ゲートｐ+ 層１０
内部の空間電荷量が増える。これらの影響で、ゲートｐ
+ 層１０底部の湾曲部で大きな電界が生じ易くなる。電
界を低減するためには、ゲートｐ+ 層１０の溝１２の底
からの深さｌ２を大きくする必要がある。こうすると、
ゲートｐ+ 層１０の不純物拡散の横方向拡がりが大きく
なり、ゲートｐ+ 層１０端部の曲率半径を大きくでき、
電界は緩和される。しかしながら、ｌ２が大き過ぎる
と、オン電圧の不本意な上昇を招く。理由は、ゲートｐ
+ 層１０に挟まれた電流通路の縦方向距離が大きくなる
こと、また、ゲートｐ+ 層１０の不純物拡散の横拡がり
距離が大きくなるため、ゲートｐ+ 層１０に挟まれた電
流通路の面積割合が小さくなることである。なお、本実
施例の１μｍ≦ｌ２≦３μｍというゲートｐ+ 層１０の
深さは、従来のＳＩサイリスタの場合と比べると、小さ
い値であり、素子の低オン電圧の点から有利である。

【００５４】ところで、先に述べたように、本実施例で
は、ゲートｐ+ 層１０の最高不純物濃度を１×１０¹⁸cm
^-3以上と高くする。ゲートｐ+ 層１０の不純物濃度が高
いと、ゲートｐ+ 層１０の抵抗成分およびゲートｐ+ 層
１０とゲート配線層１５との接触抵抗成分を減らし、ゲ
ート回路の寄生抵抗成分を減らすことができる。その結
果、高速かつ確実な電流ターンオフが可能になる。特
に、ゲートｐ+ 層１０の最高不純物濃度を１０¹⁹cm^-3以
上と高くすると、ゲート配線層１５としてメタルシリサ
イドやシリコンを添加したアルミニウムを使っても、オ
ーミックコンタクトを形成できる。また、ゲート配線層
１５としてゲートｐ+ 層１０のみを使っても、ゲート回
路の寄生抵抗成分を相当減らすことができる。これらの
場合、ゲート配線層１５として、添加物の無いアルミニ
ウムを使う場合と異なり、ゲート配線層１５のマイグレ
ーションを抑制できるので、ゲート配線を微細化するこ
とができる。また、オーミック電極の形成時に、突起状
の、いわゆるスパイクが発生して、その突起形状によ
り、耐圧不良が発生する問題も無くなる。ゲート配線層
１５として、添加物の無いアルミニウムを使う場合は、
ゲート配線層１５自体の抵抗を非常に小さくできるとい
う利点がある。上述のスパイクの発生防止のためには、
ゲートｐ+ 層と添加物の無いアルミニウム層の間に、メ
タルシリサイド層やシリコンを添加したアルミニウム層
を挿入した構造とすることも有効である。不純物総量
Ｑ′，Ｑ″及びｌ２の数値規定に関して述べた。本実施
例による素子の場合、先に述べたように、低損失化のた
め、ｐ- 層１１の不純物総量Ｑを、ＧＴＯのｐベース層
３０と比べて小さい値としている。そのため、空乏層が
ｐ-層１１に比較的侵入し易い。その結果、平面ｐｎ接
合１８でアノード電圧を阻止しつつも、等電位線は曲が
り、ゲートｐ+ 層１０底部の湾曲部で、大きな電界が生
じアバランシェ降伏を生じ、これによって耐圧が決まる
傾向がある。また、ターンオフ動作を高速で確かなもの
にするべく、ゲートに高い逆バイアス電圧を印加する
と、逆ピンチ効果により、アバランシェ降伏を生じ易く
なる傾向もある。このような傾向は、本発明と同様に平
面接合をもってはいるが、従来のＧＴＯでは見られない
傾向である。上述したＱ′，Ｑ″及びｌ２は、これらの
傾向を少なくして、耐圧を向上するものである。

【００５５】これまでは、本発明を適用した実施例の動
作を説明してきたが、実際に本発明を適用して高耐圧を
得るために留意すべき点を以下説明する。

【００５６】まず、図１（ａ）において２に対応する部
分、即ち図２（ａ）に示した周辺領域でも充分な耐圧が
得られる構造が必要である。図２（ａ）により、阻止の
周辺領域の断面構造の要点を述べる。素子の側面部に
は、いわゆるベベリング加工が施してある。素子周辺部
には、ｐ+ 層１０およびシリサイド層１５の形成工程
で、これらの層をそれぞれ１０１，１５１として形成し
た。ｐ- 層１１は、低濃度であるため、周辺部にｐ- 層
１１のみが形成されていると、ｐ- 層１１の表面部にＭ
ＯＳ効果によりチャネルが形成され、アノード−ゲート
間のリーク電流が増えたり、素子の長期使用後にアノー
ド耐圧が劣化する問題があるが、ｐ+ 層101は、この有
害なチャネルの形成を阻止する作用をする。また、ｐ-
層１１より不純物濃度が高いｐ層１９を設け、チャネル
の形成を一層確実に阻止している。ｐ層１９は、素子内
部の電位分布に対する素子外部の電荷の影響を小さくす
る作用も持つため、素子の長期使用後にアノード耐圧が
劣化する問題を回避する役割もする。

【００５７】次に接合構造が不規則性を生じる箇所での
電界緩和を考慮する必要がある。

【００５８】まず、図１（ｃ），図２（ａ）を見ると、
ゲート電極６を設けた溝と、セグメント内部の溝とでは
深さが違うことが判る。これは、異方性ドライエッチン
グにより溝を形成する際に溝の幅によりエッチレートが
異なることによる。このような溝の深さの差が大きくな
るのは、低オン電圧化のため、ｎ+ 層９の面積割合を増
やすべくセグメント内部の溝幅を微細化したときであ
る。この溝深さの違いに伴い、ｐ+ 層１１の縦方向の位
置も異なっている。このことは、チャネル幅Ｗが実効的
に大幅に長くなることを意味する。従って、ｐ- 層１１
が無い従来のＳＩサイリスタの場合、アノード耐圧を低
く制限するのは、セグメント最外部の単位素子であっ
た。ｐ- 層１１によりアノード電圧を阻止するｐｎ接合
を平面状にして高耐圧を得るという観点からすると、図
１（ｃ）及び図２（ａ）に示したようにｐ- 層１１とｎ
- 層８のｐｎ接合１８は、ゲート電極６を設けた溝のゲ
ートｐ+ 層１０の底面よりもｎ- 層８側に設けることが
必要である。そして、低濃度層ｐ- 層１１のうち、ゲー
ト電極６を設けた溝のゲートｐ+ 層１０の底面を含む水
平面よりもｎ- 層８側の領域の不純物総量を、水平方向
の断面積当たりに換算した量、即ち実効的Ｑ′が重要で
ある。Ｑ≦１０¹⁴cm^-2の条件下で、実効的Ｑ′を出来る
だけ大きくすることが耐圧のために有利であり、実効的
Ｑ′≧１.２×１０¹¹cm^-2とするのが適正である。尚、
この場合も低濃度層ｐ- 層１１のカソード９側の不純物
総量Ｑ″を、Ｑ″≧８×１０¹¹cm^-2としておいても差し
支えなく、むしろ、それが望ましい。かくして、アノー
ド耐圧を低下させることなく、セグメント内部の溝幅を
１０μｍに微細化できる。このことも、低オン電圧化に
寄与する。

【００５９】次に図２（ａ）において、ｐ- 層１１がｐ
層１９より極端に浅いと、ｐ層１９底部の凸形状の影響
のため、アノード耐圧は悪化する。ｐ- 層１１とｐ層１
９の深さがあまり違わぬようにするか、或いは、図２
（ａ）に示したようにｐ- 層１１をｐ層１９より深くし
ｐｎ接合を平面状にすることが好ましい。

【００６０】図１４は、第一の実施例の一変形例におけ
る不純物分布を示す。溝を形成して、その底にゲートｐ
+ 層１０を形成する点は、先の実施例に同じであるが、
この例では、ｐ- 層１１をエピタキシャル成長により成
長させる。不純物総量の制御が比較的容易であった。ま
た、不純物総量Ｑ，Ｑ′を大きくしつつ、最高不純物濃
度を小さく抑えての高ゲート耐圧実現が容易である。

【００６１】次に、第一の実施例における、ｎ+ 層９の
平面パターンの例を述べる。

【００６２】図１５は、ｎ+ 層９の平面パターンの例を
示す。ｎ+ と印した部分が、ｎ+ 層９であり、これ以外
の部分は、溝１２である。これらのｎ+ 層９の集まり
が、セグメントを構成して、セグメントが、ＧＴＯの多
くの公知例の場合に同じく、円盤状の素子内に放射状に
配置される。ｌ５は数十μｍ〜３００μｍ、ｌ６は１mm
〜４mm程度とすれば良い。（ａ）は、一つの平面パター
ンが長方形の場合である。ｎ+ 層９の面積割合を大きく
でき、低オン電圧を得易い。（ｂ）は、一つの平面パタ
ーンが正方形の場合である。（ａ）の場合と比べて、ｐ
+ 層１０がより高密度であるため、高耐圧を得易い。ま
た、更なる高速、高遮断耐量を実現できる。ホトマスク
作製も比較的容易である。（ｃ）は、一つの平面パター
ンが円形の場合である。（ａ)(ｂ）の場合と比べて、ｐ
+ 層１０が最も高密度であるため、最も高耐圧を得易
い。いずれの場合も、ｎ+ 幅ｌ３を数μｍ〜数十μｍと
したこと、また、溝１２の底のｐ+ 層１０が高密度に設
けられるため、ターンオフ時のゲートからのホールの引
き抜き効率は良い。そのため、いずれもＧＴＯに比べ
て、高速，高遮断耐量が得られる。溝幅ｌ４は、数μｍ
〜数十μｍの範囲が好ましい。

【００６３】図１６は、第一の実施例の一変形例を示
す。この例では、アノード短絡構造を使わず、代わりに
アノードｐ+ 層７（この場合、アノードｐ層７と呼ぶ）
の不純物濃度を１０¹⁸cm^-3以下と小さくすることによっ
て、アノードｐ層７からｎ- 層８へのホールの注入を抑
制する。その結果、ｎ- 層８のｐ- 領域１１の付近のキ
ャリア濃度が、ｎ- ８のアノードｐ領域７の付近のキャ
リア濃度よりも大きくなるキャリア分布が得られる。好
ましくは、アノードｐ層７の不純物濃度を１０¹⁶cm^-3〜
１０¹⁷cm^-3とすると、オン電圧とターンオフ損失のトレ
ードオフの改善効果は大きい。また、アノード短絡構造
を使った場合に比べてターンオンが速い。これは、ター
ンオン時に、アノードｐ層７の全領域から一斉にホール
注入が始まるからである。

【００６４】図１７は、図１６の構成に加え、アノード
ｐ層７とアノード電極アルミニウム層４の間にシリサイ
ド層２８を挿入した例である。シリサイド層２８は、ア
ルミニウム層４からのアルミニウム拡散のバリアとな
り、アノード電極アルミニウム層４からアノードｐ層７
へのアルミニウムの拡散を防止するので、低濃度アノー
ドｐ層７の形成が容易となる。シリサイド層２８を使わ
ずに、アノード電極４の材料として、シリコンを添加し
たアルミニウムを使っても良い。

【００６５】（実施例２）図１８，図１９は、エピタキ
シャル成長を使って作製された、いわゆる埋込ゲート形
素子である。このタイプの素子を第二の実施例と呼ぶ。
本実施例でも、ゲートｐ層を高不純物濃度のｐ+ 層１０
としている。埋め込まれたゲートｐ+ 層１０を持つの
で、ゲートｐ+ 層１０の領域の定義が、第一の実施例の
場合と異なる。

【００６６】図１９（ｃ）で、２９は、ゲートｐ+ 層１
０中で不純物濃度が最高となる位置である。これは、こ
の場合、狭い領域であり、事実上点と見なせる。２０
が、不純物濃度が、最高濃度の１／１０以上の領域であ
る。そして、２９と領域２０の最もｎ- 層８に近い部分
２２までの距離をｌ１とする。２９から、ｌ２＝３×ｌ
１の距離の範囲内の領域をゲートｐ+ 層１０と定義す
る。このゲートｐ+ 層１０の定義に基づき、ｐ- 層１０
各部の不純物総量Ｑ，Ｑ′，Ｑ″及びｌ２は、上述した
実施例１と同じ値とされ、同様の効果を生じる。

【００６７】低濃度ｐ- 層１１は、エピタキシャル成長
による層１１１と、エピタキシャル成長の前に拡散によ
り形成された層１１２から構成されるため、各部の不純
物総量Ｑ，Ｑ′，Ｑ″を調節し易い。

【００６８】図２０は、代表的な、ｐ- 層１１の条件と
不純物濃度分布を示す。エピタキシャル成長層１１１の
不純物濃度によりＱ″を、拡散による層１１２の不純物
量によりＱ′を、それぞれ独立に調整できる。従って、
図１０の場合に比べ、高ゲート耐圧と高アノード耐圧
を、同時に実現し易い。従来の埋込ゲート形ＳＩサイリ
スタでは、エピタキシャル成長時にｐ+ 層１０の不純物
がＳｉ外にアウトデイフュージョンしてチャネル領域に
再び拡散される、いわゆるオートドーピングの悪影響
（ターンオン時間及びオン電圧の増大等）が大きかっ
た。ｐ- 層１１の適用により、アノード耐圧を高く保ち
つつ、チャネル幅Ｗを長くできるので、このアウトデイ
フュージョンの影響は小さくなり、大口径素子を歩留ま
り良く製造できる。

【００６９】（他の実施例）図２１は、本発明のその他
の実施例を、単位素子のカソード５付近の拡大図にて示
す。いずれの素子も、ｐ- 層１１により、カソードｎ+
層９及びゲートｐ+層１０がｎ- 層８と隔てられてい
る。また、図３と同様に定義されるｐ- 層の各部の不純
物総量は、上述した実施例で規定される値である。

【００７０】（ａ）は、溝１２に沿った、比較的高濃度
の低濃度層１１３を持つ構造である。この低濃度層１１
３は、ゲートｐ+ 層１０底部の湾曲部の電界を緩和し、
オン時には電流通路となる。前者の電界緩和作用によ
り、ゲートｐ+ 層１０は、厚くする必要は無く、単にゲ
ート配線層１５とのオーミックコンタクトのためのみに
設けられる。以上のことから、この素子は低オン電圧の
点で有利である。また、低濃度層１１３は、溝１２の側
壁部の表面部の不本意に形成されたチャネルによる悪影
響を回避する役割も持つ。

【００７１】（ｂ）は、溝１２の底の付近に、比較的高
濃度の低濃度層１１５を持つ構造である。この低濃度層
の役割は、（ａ）の場合に同じである。（ａ）の場合に
比べ、この低濃度層の領域が狭い分、低オン電圧化によ
り有利である。

【００７２】（ｃ）は、溝１２の底から、ｐ- 層１１を
拡散形成した構造である。ｐ- 層１１の厚さを薄くしつ
つも、比較的高濃度とすることで、高耐圧が得られる。
そして、ｐ- 層１１の厚さが薄いため、低オン電圧化に
有利である。ｐ- 層１１とｎ+ 層９の間に介在するｎ-
層８１は、低不純物濃度のｎ- 基板の一部である。この
ため、後で述べる（ｄ）のｎ- 層８１がエピタキシャル
成長で形成される場合に比べて、より低オン電圧化に有
利である。また、ゲート逆バイアスにより空乏層が、専
らｎ- 層８１側に拡がるため、逆ピンチ効果による耐圧
低下が生じにくいという利点を持つ。

【００７３】（ｄ）は、埋込ゲート構造の場合であり、
ｐ- 層１１とｎ+ 層９の間にｎ- 層８１が介在する構造
である。本実施例も、高耐圧低オン電圧化に有利であ
る。特にｐｎ接合１８を平面状にできるため、高アノー
ド耐圧及び高ゲート耐圧の点で有利である。

【００７４】（ｅ）は、埋込ゲート構造の場合であり、
埋込ゲート層１０に沿った、比較的高濃度の低濃度層１
１５を持つ構造である。（ｂ）の場合と同じ理由で、低
オン電圧化に有利である。

【００７５】（ｆ）は拡散ゲート構造の場合である。製
造が容易で製造歩留まりが高い。

【００７６】ｐ- 層１１を薄くしての低オン電圧化に有
利である。

【００７７】（電力変換装置の実施例）以下、本発明を
適用した半導体装置を用いた電力変換装置の一例につい
て述べる。

【００７８】図２２は、実施例１の半導体装置（Ｓ
Ｗ₁₁，ＳＷ₁₂，ＳＷ₂₁，ＳＷ₂₂，ＳＷ₃₁，ＳＷ₃₃）をス
イッチング素子として使って構成した電動機駆動回路用
インバータ装置の１例を示す。２個のスイッチング素子
（例えばＳＷ₁₁とＳＷ₁₂）が直列に接続されて１相分の
インバータ単位が構成されている。また各々のスイッチ
ング素子には、フライホイールダイオードＦＤが逆並列
に接続されている。さらに、各々のスイッチング素子に
は、スイッチング素子を急峻な電圧の上昇から保護する
ために、いわゆるスナバ回路Ｓが並列に接続される。こ
のスナバ回路は、ダイオードＳＤと抵抗ＳＲの並列回路
にコンデンサＳＣを直列に接続したものである。各相に
おける２個のスイッチング素子の直列接続点は、それぞ
れ交流端子Ｔ₃，Ｔ₄，Ｔ₅に接続される。各交流端子に
３相誘導電動機が接続される。上アーム側のスイッチン
グ素子のアノードは、３個とも共通であり、直流端子Ｔ
₁において直流電圧源の高電位側と接続されている。下
アーム側のスイッチング素子のカソードは、３個とも共
通であり、直流端子Ｔ₂において直流電圧源の低電位側
と接続されている。このような構成の装置において、各
スイッチング素子のスイッチング動作により直流を交流
に変換することにより、３相誘導電動機を駆動する。上
下アーム側の各スイッチング素子のゲートとカソード間
には、スイッチング動作を制御するためのゲート回路が
接続される。

【００７９】本実施例によれば、スイッチング素子が高
耐圧かつ低損失なので、インバータ装置を高耐圧化でき
るとともに、高効率化できる。また、高性能素子が歩留
まり良くできることから、システムの高性能化が、低コ
ストで実現できる。なお、本電力変換装置においては、
実施例１の半導体装置他の実施例の半導体装置も用いる
ことができ、この場合も同様な効果がある。

【００８０】尚、上記の実施例として４.５ｋＶ級素子
について説明したが、本発明は他の耐圧の素子に対して
も適用できる。また、上記各実施例においては、各半導
体層の導電型を逆にしても良い。

【００８１】

【発明の効果】以上、本発明によれば、低損失特性と高
耐圧特性を兼ね備えた半導体素子を実現できる。そし
て、この半導体素子により、電力変換装置を大容量化す
るとともに高効率化する。本発明の構成によれば、製造
条件が変動しても、歩留まり良く素子を作製することが
できる。

【図面の簡単な説明】

【図１】本発明の第一の実施例であるリセスゲート型素
子を示し、（ａ）は素子全体の平面図、（ｂ）はセグメ
ントの平面図、（ｃ）はセグメントの断面図である。

【図２】本発明の第一の実施例を示し、（ａ）は周辺領
域の断面図、（ｂ）は単位素子の断面図である。

【図３】単位素子のカソード付近の断面図。

【図４】不純物総量Ｑと素子特性の関係。

【図５】不純物総量Ｑとアノード耐圧の関係。

【図６】ゲートカソード間短絡時の素子の内部状態。

【図７】単位素子の中央部における、素子の縦方向の不
純物濃度分布と、素子の通常のオン時の電子濃度の分
布。

【図８】オン電圧とターンオフ損失のトレードオフ関
係。

【図９】素子の作製工程フロー。

【図１０】図９の製法によるｐ- 層の不純物分布の例。

【図１１】（ａ）は不純物総量Ｑ′とアノード耐圧の関
係、（ｂ）は不純物総量Ｑ″とアノード耐圧の関係、
（ｃ）はｐ+ 層の寸法ｌ２とアノード耐圧及びオン電圧
の関係である。

【図１２】図１１（ａ）のメカニズムの説明図。

【図１３】図１１（ｂ）のメカニズムの説明図。

【図１４】第１の実施例の１変形例における不純物分
布。

【図１５】カソードｎ+ 層の平面パターン。

【図１６】第１の実施例の一変形例。

【図１７】図１６において、アノードｐ層とアノード電
極アルミニウム層の間にシリサイド層を挿入した例。

【図１８】第２の実施例である埋込ゲート型素子。

【図１９】第２の実施例である埋込ゲート型素子。

【図２０】ｐ- 層１１の条件と不純物濃度分布。

【図２１】本発明のその他の実施例。

【図２２】本発明の半導体装置を用いた電力変換装置の
一例。

【図２３】従来のリセスゲート型ＳＩサイリスタと従来
のＧＴＯ。

【符号の説明】

４…アノード電極、５…カソード電極、６…ゲート配
線、７…アノードｐ+ 層、８…ｎ- 層、９…ｎ+ 層、１
０…ゲートｐ+ 層、１１…ｐ- 層、１２…溝。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｊ (72)発明者八尾勉茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】一対の主表面と、一方主表面に隣接する一方導電型の第１の半導体層と、第１の半導体層に隣接し、第１の半導体層より不純物濃
度が低い他方導電型の第２の半導体層と、第２の半導体層に隣接する一方導電型の第３の半導体層
と、第３の半導体層及び他方の主表面に隣接し、第３の半導
体層より不純物濃度が高い他方導電型の第４の半導体層
と、を有する半導体基体を備え、半導体基体の一方の主表面において、第１の半導体層に
オーミック接触する一方の主電極と、半導体基体の他方の主表面において、第４の半導体層に
オーミック接触する他方の主電極と、第３の半導体層に電気的に接続する制御電極と、を設
け、第２の半導体層と第４の半導体層との間における第３の
半導体層の不純物総量が、１０¹⁴cm^-2以下であることを
特徴とする半導体装置。
【請求項２】一対の主表面と、一方主表面に隣接する一方導電型の第１の半導体層と、第１の半導体層に隣接し、第１の半導体層より不純物濃
度が低い他方導電型の第２の半導体層と、第２の半導体層に隣接する一方導電型の第３の半導体層
と、第３の半導体層及び他方の主表面に隣接し、第３の半導
体層より不純物濃度が高い他方導電型の第４の半導体層
と、を有する半導体基体を備え、半導体基体の一方の主表面において、第１の半導体層に
オーミック接触する一方の主電極と、半導体基体の他方の主表面において、第４の半導体層に
オーミック接触する他方の主電極と、第３の半導体層に電気的に接続する制御電極と、を設
け、第２の半導体層と第４の半導体層との間における第３の
半導体層の不純物総量が、１０¹²cm^-2以上かつ１０¹⁴cm
^-2以下であることを特徴とする半導体装置。
【請求項３】請求項１または請求項２に記載の半導体装
置において、不純物総量が、１０¹²cm^-2以上かつ１０¹³
cm^-2以下であることを特徴とする半導体装置。
【請求項４】請求項１ないし請求項３のいずれか１項に
記載の半導体装置において、他方の主表面側から第４の
半導体層を貫き第３の半導体層に到達するように選択的
に掘り込まれた凹部を設けることを特徴とする半導体装
置。
【請求項５】請求項４に記載の半導体装置において、凹
部の底部に制御電極がオーミック接触することを特徴と
する半導体装置。
【請求項６】一対の主表面と、一方主表面に隣接する一方導電型の第１の半導体層と、第１の半導体層に隣接し、第１の半導体層より不純物濃
度が低い他方導電型の第２の半導体層と、第２の半導体層に隣接する一方導電型の第３の半導体層
と、第３の半導体層及び他方の主表面に隣接し、第３の半導
体層より不純物濃度が高い他方導電型の第４の半導体層
と、第３の半導体層に形成する、第３の半導体層よりも不純
物濃度が高い一方導電型の第５の半導体層と、を有する
半導体基体を備え、半導体基体の一方の主表面において、第１の半導体層に
オーミック接触する一方の主電極と、半導体基体の他方の主表面において、第４の半導体層に
オーミック接触する他方の主電極と、第３の半導体層に電気的に接続する制御電極と、を設
け、第２の半導体層と第４の半導体層との間における第３の
半導体層の不純物総量が、１０¹⁴cm^-2以下であることを
特徴とする半導体装置。
【請求項７】一対の主表面と、一方主表面に隣接する一方導電型の第１の半導体層と、第１の半導体層に隣接し、第１の半導体層より不純物濃
度が低い他方導電型の第２の半導体層と、第２の半導体層に隣接する一方導電型の第３の半導体層
と、第３の半導体層及び他方の主表面に隣接し、第３の半導
体層より不純物濃度が高い他方導電型の第４の半導体層
と、第３の半導体層に形成する、第３の半導体層よりも不純
物濃度が高い一方導電型の第５の半導体層と、を有する
半導体基体を備え、半導体基体の一方の主表面において、第１の半導体層に
オーミック接触する一方の主電極と、半導体基体の他方の主表面において、第４の半導体層に
オーミック接触する他方の主電極と、第３の半導体層に電気的に接続する制御電極と、を設
け、第２の半導体層と第４の半導体層との間における第３の
半導体層の不純物総量が、１０¹²cm^-2以上かつ１０¹⁴cm
^-2以下であることを特徴とする半導体装置。
【請求項８】請求項６または請求項７に記載の半導体装
置において、不純物総量が、１０¹²cm^-2以上かつ１０¹³
cm^-2以下であることを特徴とする半導体装置。
【請求項９】請求項６ないし請求項８のいずれか１項に
記載の半導体装置において、第５の半導体層が、第２の
半導体層と第４の半導体層との間において、第３の半導
体層に設けられていることを特徴とする半導体装置。
【請求項１０】請求項６ないし請求項９のいずれか１項
に記載の半導体装置において、他方の主表面側から第４
の半導体層を貫き第３の半導体層に到達するように選択
的に掘り込まれた凹部を設けることを特徴とする半導体
装置。
【請求項１１】請求項１０に記載の半導体装置におい
て、凹部の底部に制御電極がオーミック接触することを
特徴とする半導体装置。
【請求項１２】請求項６ないし請求項８のいずれか１項
に記載の半導体装置において、他方の主表面側から第４
の半導体層を貫き第３の半導体層に到達するように選択
的に掘り込まれた凹部を設け、第５の半導体層を凹部の
底部に形成することを特徴とする半導体装置。
【請求項１３】請求項１２に記載の半導体装置におい
て、凹部の底部に形成する第５の半導体層に制御電極が
オーミック接触することを特徴とする半導体装置。
【請求項１４】一対の主表面と、一方主表面に隣接する一方導電型の第１の半導体層と、第１の半導体層に隣接し、第１の半導体層より不純物濃
度が低い他方導電型の第２の半導体層と、第２の半導体層に隣接する一方導電型の第３の半導体層
と、第３の半導体層及び他方の主表面に隣接し、第３の半導
体層より不純物濃度が高い他方導電型の第４の半導体層
と、他方の主表面側から第４の半導体層を貫き第３の半導体
層に到達するように選択的に掘り込まれた凹部と、凹部の底に形成された第３の半導体層よりも不純物濃度
が高い一方導電型の第５の半導体層と、を有する半導体
基体を備え、半導体基体の一方の主表面において、第１の半導体層に
オーミック接触する一方の主電極と、半導体基体の他方の主表面において、第４の半導体層に
オーミック接触する他方の主電極と、第５の半導体層にオーミック接触する制御電極と、を設
け、第２の半導体層と第４の半導体層との間における第３の
半導体層の不純物総量が、１０¹⁴cm^-2以下であることを
特徴とする半導体装置。
【請求項１５】請求項６ないし請求項１４のいずれか１
項に記載の半導体装置において、第５の半導体層の第２
の半導体層に最も近い箇所と第２の半導体層との間にお
ける第３の半導体層の不純物総量が１.２×１０¹¹cm^-2
以上であることを特徴とする半導体装置。
【請求項１６】請求項６ないし請求項１５のいずれか１
項に記載の半導体装置において、第５の半導体層の第４
の半導体領域に最も近い箇所と第４の半導体層との間に
おける第３の半導体層の不純物総量８×１０¹¹cm^-2以上
であることを特徴とする半導体装置。
【請求項１７】請求項１２ないし請求項１４のいずれか
１項に記載の半導体装置において、凹部の底面から、第
５の半導体層の第２の半導体層に最も近い箇所までの距
離が、１μｍ以上かつ３μｍ以下であることを特徴とす
る半導体装置。
【請求項１８】請求項６ないし請求項８のいずれか１項
に記載の半導体装置において、第５の半導体層が第３の
半導体層内に形成された埋め込み層であり、第５の半導
体領域の第４の半導体領域に最も近い箇所と第５の半導
体層の第２の半導体層に最も近い箇所との間の距離が、
２μｍ以上且つ６μｍ以下であることを特徴とする半導
体装置。
【請求項１９】請求項１ないし請求項１８のいずれか１
項に記載の半導体装置において、第二の半導体層に、こ
の層より不純物濃度が高い他方導電型の第６の半導体層
を設け、一方の主表面において、第６の半導体層が第１
の半導体層と第１の主電極により短絡されることを特徴
とする半導体装置。
【請求項２０】請求項１ないし請求項１９のいずれか１
項に記載の半導体装置において、第２の半導体層と第２
の半導体層との間に、第２の半導体層より不純物濃度が
高い他方導電型の第７の半導体層を設けることを特徴と
する半導体装置。
【請求項２１】請求項１ないし請求項２０のいずれか１
項に記載の半導体装置において、第２の半導体層と第１
の半導体層との間に、第２の半導体領域よりキャリアの
ライフタイムが短い他方導電型の第８の半導体層が設け
られていることを特徴とする半導体装置。
【請求項２２】請求項１ないし請求項２１のいずれか１
項に記載の半導体装置において、第１の半導体層の不純
物濃度の最大値が、１０¹⁸cm^-3以下であることを特徴と
する半導体装置。
【請求項２３】一対の直流端子と、交流出力の相数と同数の交流端子と、一対の直流端子間に接続され、スイッチング素子と逆極
性のダイオードとの並列回路を有するアームを２個直列
に接続した構成から成り、アームの相互接続点が異なる
交流端子に接続された、交流出力と同数のインバータ単
位と、を備え、スイッチング素子が、一対の主表面と、一方主表面に隣接する一方導電型の第１の半導体層と、第１の半導体層に隣接し、第１の半導体層より不純物濃
度が低い他方導電型の第２の半導体層と、第２の半導体層に隣接する一方導電型の第３の半導体層
と、第３の半導体層及び他方の主表面に隣接し、第３の半導
体層より不純物濃度が高い他方導電型の第４の半導体層
と、を有する半導体基体を備え、半導体基体の一方の主表面において、第１の半導体層に
オーミック接触する一方の主電極と、半導体基体の他方の主表面において、第４の半導体層に
オーミック接触する他方の主電極と、第３の半導体層に電気的に接続する制御電極と、を設
け、第２の半導体層と第４の半導体層との間における第３の
半導体層の不純物総量が、１０¹⁴cm^-2以下であることを
特徴とする電力変換装置。
【請求項２４】一対の直流端子と、交流出力の相数と同数の交流端子と、一対の直流端子間に接続され、スイッチング素子と逆極
性のダイオードとの並列回路を有するアームを２個直列
に接続した構成から成り、アームの相互接続点が異なる
交流端子に接続された、交流出力と同数のインバータ単
位と、を備え、スイッチング素子が、一対の主表面と、一方主表面に隣接する一方導電型の第１の半導体層と、第１の半導体層に隣接し、第１の半導体層より不純物濃
度が低い他方導電型の第２の半導体層と、第２の半導体層に隣接する一方導電型の第３の半導体層
と、第３の半導体層及び他方の主表面に隣接し、第３の半導
体層より不純物濃度が高い他方導電型の第４の半導体層
と、を有する半導体基体を備え、半導体基体の一方の主表面において、第１の半導体層に
オーミック接触する一方の主電極と、半導体基体の他方の主表面において、第４の半導体層に
オーミック接触する他方の主電極と、第３の半導体層に電気的に接続する制御電極と、を設
け、第２の半導体層と第４の半導体層との間における第３の
半導体層の不純物総量が、１０¹²cm^-2以上かつ１０¹⁴cm
^-2以下であることを特徴とする電力変換装置。