TW201611240A - 半導體裝置 - Google Patents

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TW201611240A
TW201611240A TW104128902A TW104128902A TW201611240A TW 201611240 A TW201611240 A TW 201611240A TW 104128902 A TW104128902 A TW 104128902A TW 104128902 A TW104128902 A TW 104128902A TW 201611240 A TW201611240 A TW 201611240A
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semiconductor
semiconductor region
semiconductor device
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Tsuneo Ogura
Shinichiro Misu
Tomoko Matsudai
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Toshiba Kk
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Abstract

實施形態之半導體裝置具備：第1電極與第2電極；第1半導體區域，其設置於該等電極之間；第1元件區域，其具有設置於第1半導體區域與第1電極之間之第2半導體區域、設置於第1半導體區域與第2電極之間之第3半導體區域、設置於第3半導體區域與第2電極之間之第4半導體區域、以及隔著第1絕緣膜設置於第1半導體區域、第3半導體區域及第4半導體區域內之第3電極；第2元件區域，其具有設置於第1半導體區域與第1電極之間且雜質濃度高於第1半導體區域之第1導電型之第5半導體區域、及設置於第1半導體區域與第2電極之間之第2導電型之第6半導體區域；及分離區域，其具有第2導電型之第7半導體區域，且位於第1元件區域與第2元件區域之間，上述第2導電型之第7半導體區域設置於第1半導體區域與第2電極之間且與第2電極相接。

Description

半導體裝置 相關申請案
本申請案享有以日本專利申請案2014-185432號(申請日：2014年9月11日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
作為兼具IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極電晶體)與二極體之半導體裝置，有逆導通型之IGBT(Insulated Gate Bipolar Transistor)。於逆導通型之IGBT中，p型集極區域之一部分被置換為n型區域，該n型區域作為二極體之陰極區域發揮功能。
然而，於逆導通型之IGBT中，因被導入至IGBT之p型基極區域之雜質元素而導致電洞之注入變多，故而存在難以進行二極體之高速開關化之情形。
本發明之實施形態提供一種可提高開關速度之半導體裝置。
實施形態之半導體裝置具備：第1電極；第2電極；第1導電型之第1半導體區域，其設置於上述第1電極與上述第2電極之間；第1元件區域，其具有設置於上述第1半導體區域與上述第1電極之間之第2導電型之第2半導體區域、設置於上述第1半導體區域與上述第2電極之間之第2導電型之第3半導體區域、設置於上述第3半導體區域與上述 第2電極之間之第1導電型之第4半導體區域、以及隔著第1絕緣膜設置於上述第1半導體區域、上述第3半導體區域及上述第4半導體區域內之第3電極；第2元件區域，其具有設置於上述第1半導體區域與上述第1電極之間且雜質濃度高於上述第1半導體區域之第1導電型之第5半導體區域、及設置於上述第1半導體區域與上述第2電極之間之第2導電型之第6半導體區域；及分離區域，其具有第2導電型之第7半導體區域，且位於上述第1元件區域與上述第2元件區域之間，上述第2導電型之第7半導體區域設置於上述第1半導體區域與上述第2電極之間且與上述第2電極相接。
1‧‧‧半導體裝置
2‧‧‧半導體裝置
3‧‧‧半導體裝置
4‧‧‧半導體裝置
5‧‧‧半導體裝置
6‧‧‧半導體裝置
7‧‧‧半導體裝置
10‧‧‧電極(第1電極)、陰極電極、集極電極
11‧‧‧電極(第2電極)、陽極電極、射極電極
13‧‧‧角部
15‧‧‧絕緣層
18‧‧‧誘發區域
20‧‧‧半導體區域(第1半導體區域)
20a‧‧‧第1部分
20b‧‧‧第2部分
20c‧‧‧第3部分
21‧‧‧半導體區域
21a‧‧‧部分、基極區域
21b‧‧‧部分、本徵區域
21c‧‧‧部分
22‧‧‧半導體區域
22a‧‧‧部分、緩衝區域
22b‧‧‧部分、陰極區域
22c‧‧‧部分
25‧‧‧集極區域(第2半導體區域)
26‧‧‧陰極區域(第5半導體區域)
27‧‧‧半導體區域(第10半導體區域)
28‧‧‧半導體區域(第11半導體區域)
30‧‧‧基極區域(第3半導體區域)
31‧‧‧陽極區域(第6半導體區域)
32‧‧‧陽極區域(第8半導體區域)
33‧‧‧半導體區域(第9半導體區域)
35‧‧‧半導體區域(第7半導體區域)
36‧‧‧半導體區域
40‧‧‧射極區域(第4半導體區域)
50‧‧‧閘極電極(第3電極)
51‧‧‧閘極絕緣膜(第1絕緣膜)
52‧‧‧連接區域(第1連接區域)
53‧‧‧絕緣膜(第2絕緣膜)
54‧‧‧連接區域(第2連接區域)
55‧‧‧絕緣膜(第3絕緣膜)
56‧‧‧電極(第4電極)
57‧‧‧電極(第5電極)
101‧‧‧IGBT區域(第1元件區域)
102‧‧‧FWD區域(第2元件區域)
103‧‧‧分離區域
500‧‧‧半導體裝置
501‧‧‧半導體裝置
a‧‧‧線
b‧‧‧線
c‧‧‧線
d‧‧‧線
e‧‧‧線
e‧‧‧電子電流
e2‧‧‧電子
e3‧‧‧電子
f‧‧‧線
h‧‧‧電洞電流
h2‧‧‧電洞
h3‧‧‧電洞
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1(a)係表示第1實施形態之半導體裝置之模式性剖視圖，圖1(b)係表示第1實施形態之半導體裝置之模式性俯視圖。
圖2(a)及圖2(b)係表示第1實施形態之半導體裝置之導通狀態之模式性剖視圖。
圖3(a)及圖3(b)係表示第1實施形態之半導體裝置之FWD區域之恢復狀態之模式性剖視圖。
圖4(a)及圖4(b)係表示第1參考例之半導體裝置之作用之模式性剖視圖。
圖5(a)及圖5(b)係表示第2參考例之半導體裝置之作用之模式性剖視圖。
圖6(a)及圖6(b)係表示第1實施形態之半導體裝置之作用之模式性剖視圖。
圖7(a)係表示半導體裝置內之恢復時之載子密度之模擬結果之一例之曲線圖，圖7(b)~圖7(d)係圖7(a)所示之模擬中所使用之半導體裝置之模型。
圖8係表示第2實施形態之半導體裝置之模式性剖視圖。
圖9係表示第3實施形態之半導體裝置之模式性剖視圖。
圖10係表示第4實施形態之半導體裝置之模式性剖視圖。
圖11係表示第5實施形態之半導體裝置之模式性剖視圖。
圖12係表示第6實施形態之半導體裝置之模式性剖視圖。
圖13係表示第7實施形態之半導體裝置之模式性剖視圖。
以下，一面參照圖式，一面對實施形態進行說明。於以下之說明中，對相同之構件標附相同之符號，對於已說明過一次之構件，適當省略其說明。又，實施形態中，只要未特別說明，則以n+型、n型、n-型之順序表示n型(第1導電型)之雜質濃度變低。又，以p+型、p型之順序表示p型(第2導電型)之雜質濃度變低。
(第1實施形態)
圖1(a)係表示第1實施形態之半導體裝置之模式性剖視圖，圖1(b)係表示第1實施形態之半導體裝置之模式性俯視圖。
於圖1(a)中，表示圖1(b)之A-A'線剖面，於圖1(b)中，表示對圖1(a)之B-B'線剖面進行俯視時之狀態。又，於以下所示之圖中，為了表示半導體裝置之方向而導入了三維座標(XYZ座標系統)。
第1實施形態之半導體裝置1係上下電極構造之半導體裝置。半導體裝置1具備電極10(第1電極)、電極11(第2電極)、IGBT區域101(第1元件區域)、FWD(Free Wheeling Diode，飛輪二極體)區域102(第2元件區域)、及分離區域103。於半導體裝置1中，作為電晶體之IGBT區域101與作為回流二極體之FWD區域102未直接連接，於該等區域之間設置有分離區域103。
於半導體裝置1中，於電極10與電極11之間，設置有n-型半導體區域21及n型半導體區域22。n型半導體區域22位於電極10與n-型半導體區域21之間。半導體區域22之雜質濃度高於半導體區域21之雜質濃 度。
半導體區域21為IGBT區域101、FWD區域102、及分離區域103之各區域所共有地配置。半導體區域21具有：設置於IGBT區域101之部分21a、設置於FWD區域102之部分21b、及設置於分離區域103之部分21c。
半導體區域22為IGBT區域101、FWD區域102及分離區域103之各區域所共有地配置。半導體區域22具有：設置於IGBT區域101之部分22a、設置於FWD區域102之部分22b、及設置於分離區域103之部分22c。於實施形態中，將相同導電型之半導體區域21與半導體區域22一併設為半導體區域20(第1半導體區域)。
因此，將半導體區域21之部分21a及半導體區域22之部分22a設為半導體區域20之第1部分20a。將半導體區域21之部分21b及半導體區域22之部分22b設為半導體區域20之第2部分20b。將半導體區域21之部分21c及半導體區域22之部分22c設為半導體區域20之第3部分20c。
首先，對IGBT區域101進行說明。
於IGBT區域101中，於半導體區域20之第1部分20a與電極10之間設置有p+型集極區域25(第2半導體區域)。集極區域25與電極10相接。
於半導體區域20之第1部分20a與電極11之間，設置有p型基極區域30(第3半導體區域)。於基極區域30與電極11之間，選擇性地設置有n+型射極區域40(第4半導體區域)。射極區域40於X方向延伸。基極區域30及射極區域40與電極11相接。
又，於IGBT區域101中，亦可將半導體區域21之部分21a改稱為n-型基極區域21a，將半導體區域22之部分22a改稱為n型緩衝區域22a，將電極10改稱為集極電極10，將電極11改稱為射極電極11。
又，閘極電極50(第3電極)隔著閘極絕緣膜51(第1絕緣膜)而與半導體區域20之第1部分20a、基極區域30、及射極區域40相接。閘極電 極50自電極11側向電極10側延伸，於X方向延伸。複數個閘極電極50之各者於Y方向排列。圖1(a)所示之閘極電極50之構造係所謂之溝槽閘極型構造，但其構造亦可為平面型。
如此，於IGBT區域101中，設置有具備射極電極、n+型射極區域、p型基極區域、n型基極區域、p+型集極區域、集極電極、及閘極電極之IGBT。
其次，對FWD區域102進行說明。
於FWD區域102中，於電極10與電極11之間，設置有半導體區域20之第2部分20b。於半導體區域20之第2部分20b與電極10之間，設置有n+型陰極區域26(第5半導體區域)。陰極區域26與電極10相接。陰極區域26與電極10歐姆接觸。陰極區域26之雜質濃度高於半導體區域20之雜質濃度。
於半導體區域20之第2部分20b與電極11之間，設置有p型陽極區域31(第6半導體區域)。陽極區域31與電極11相接。陽極區域31與電極11肖特基接觸或低電阻性接觸。
於電極11與陽極區域31之間，選擇性地設置有p+型陽極區域32(第8半導體區域)。陽極區域32於X方向延伸。複數個陽極區域32之各者於Y方向排列。陽極區域32與電極11相接。陽極區域32與電極11歐姆接觸。陽極區域32之雜質濃度高於陽極區域31之雜質濃度。再者，對於陽極區域32，亦可將其自半導體裝置1去除。例如，自圖1(a)、(b)所示之構造中將陽極區域32去除後之構造亦包含於實施形態中。
又，於FWD區域102中，亦可將半導體區域22之部分22b改稱為n型陰極區域22b，將半導體區域21之部分21b改稱為本徵區域(intrinsic區域)21b，將電極10改稱為陰極電極10，將電極11改稱為陽極電極11。
又，於FWD區域102中，設置有與電極11相接之連接區域52(第1連接區域)。連接區域52隔著絕緣膜53(第2絕緣膜)而與半導體區域20之第2部分20b、陽極區域31、及陽極區域32相接。連接區域52自電極11側向電極10側延伸，於X方向延伸。複數個連接區域52之各者於Y方向排列。
如此，於FWD區域102中，設置有具備陽極電極、陽極區域、本徵區域、陰極區域、及陰極電極之PIN(Positive-Intrinsic-Negative，正-本徵-負)二極體。
接下來，對分離區域103進行說明。
於分離區域103中，於電極10與電極11之間，設置有半導體區域20之第3部分20c。半導體區域20之第3部分20c由半導體區域20之第1部分20a與半導體區域20之第2部分20b夾著。半導體區域20之第3部分20c與電極10相接。例如，半導體區域20中之部分22c與電極10肖特基接觸或低電阻性接觸。
又，於分離區域103中，於半導體區域20之第3部分20c與電極11之間，設置有p型半導體區域35(第7半導體區域)。半導體區域35與電極11相接。半導體區域35與電極11肖特基接觸或低電阻性接觸。半導體區域35之雜質濃度可較陽極區域31之雜質濃度低，半導體區域35之雜質濃度亦可與陽極區域31之雜質濃度相同。又，半導體區域35及陽極區域31之雜質濃度較基極區域30之雜質濃度低。
又，於分離區域103中，設置有與電極11相接之連接區域54(第2連接區域)。連接區域54隔著絕緣膜55(第3絕緣膜)而與半導體區域20之第3部分20c及半導體區域35相接。連接區域54自電極11側向電極10側延伸，於X方向延伸。
於半導體裝置1中，於Y方向排列之連接區域54、絕緣膜55及半導體區域35之組之寬度與由集極區域25與陰極區域26所夾之半導體區 域22之部分22c在Y方向上之寬度大致相同。
設置於電極10與電極11之間之複數個半導體區域之各者之主成分例如為矽(Si)。複數個半導體區域之各者之主成分亦可為碳化矽(S1C)、氮化鎵(GaN)等。作為n+型、n型、n-型等導電型之雜質元素，例如可使用磷(P)、砷(As)等。作為p+型、p型等導電型之雜質元素，例如可使用硼(B)等。又，於半導體裝置1中，即便置換p型與n型導電型，亦可獲得同樣之效果。
電極10之材料及電極11之材料例如係包含選自鋁(Al)、鈦(Ti)、鎳(Ni)、鎢(W)、金(Au)等之群中之至少1種之金屬。閘極電極50、連接區域52、54之材料例如包含多晶矽。又，絕緣膜之材料例如包含矽氧化物、矽氮化物等。
對第1實施形態之半導體裝置1之作用進行說明。
首先，對半導體裝置1中之IGBT區域101與FWD區域102之作用進行說明。
圖2(a)及圖2(b)係表示第1實施形態之半導體裝置之導通狀態之模式性剖視圖。
於圖2(a)中，表示IGBT區域101之導通狀態之情況，於圖2(b)中，表示FWD區域102之導通狀態之情況。再者，圖2(a)、(b)中，設想半導體裝置1被組裝至反相器電路等後之情形。
首先，對IGBT區域101之作用進行說明(圖2(a))。
相較於電極11(射極電極)，對電極10(集極電極)施加較高之電位，並對閘極電極50供給閾值電位(Vth)以上之電位。於此情形時，沿閘極絕緣膜51於基極區域30形成通道區域，IGBT成為導通狀態。亦即，電子電流(e)自射極區域40依序流經通道區域、基極區域21a、緩衝區域22a、集極區域25，並且電洞電流(h)自集極區域25依序流經緩衝區域22a、基極區域21a、基極區域30。
再者，在相較於電極11，對電極10施加有較高之電位時，對於FWD區域102之PIN二極體而言，施加了逆向偏壓之電壓。藉此，電流不流動於FWD區域102。
對FWD區域102之作用進行說明(圖2(b))。
一般而言，於IGBT即將導通之前，於FWD區域102之PIN二極體內，回充電流流動。即，PIN二極體作為回流二極體發揮作用。於回流二極體發揮作用期間，暫時對陰極、陽極間施加有正向偏壓電壓。
此處，陰極區域26與電極10(陰極電極)歐姆接觸。因此，電子電流(e)自陰極區域26經由半導體區域20之第2部分20b到達至陽極區域31。
例如，p型陽極區域31與陽極電極11電阻性接觸或肖特基接觸。於p型陽極區域31與陽極電極11肖特基接觸之情形時，陽極區域31與陽極電極11(陽極電極)之間對於電洞而言成為能量障壁，但對於電子而言未成為能量障壁。
因此，電子自陰極區域26經由半導體區域20之第2部分20b及陽極區域31流入至電極11(陽極電極)。藉此，於陰極、陽極間形成電子電流(e)。
然而，對於電子而言，作為p型高濃度區域之陽極區域32與作為p型低濃度層之陽極區域31之間為能量障壁。因此，流至陽極區域32之正下方之陽極區域31之電子不易流入至陽極區域32。
藉此，電子自陰極側向陽極側之方向流出後，一到達至陽極區域32附近，其後便於陽極區域32下方沿橫向、即相對於Y方向大致平行之方向遷移。
藉由該電子之遷移，與電極11(陽極電極)接觸之陽極區域32成為正極，位於陽極區域32下方之陽極區域31相對於陽極區域32成為負極。
藉由該正極與負極之偏壓，而於陽極區域32下方，陽極區域31與陽極區域32之間對於電洞之能量障壁變低。藉此，電洞自陽極區域32注入至陽極區域31。藉由該注入之電洞而形成電洞電流(h)。
陽極區域32於Y方向上之寬度、或陽極區域32與電極11(陽極電極)之接觸面積越大，電洞電流(h)越大。換言之，藉由上述寬度或上述接觸面積，可調整自陽極側之電洞之注入量。
如此，於FWD區域102中，於導通狀態下，電洞自陽極側流向陰極側，電子自陰極側流向陽極側。此處，於陽極側，雖自高濃度之陽極區域32注入電洞，但自低濃度之陽極區域31之電洞之注入量較少，陽極區域31主要有助於排出電子。藉此，於FWD區域102之PIN二極體中，其恢復速度高速化。
尤其，於FWD區域102中，有於Y方向上設置有陽極區域32之區域及未設置陽極區域32之區域。藉此，陽極區域32與電極11(陽極電極)之接觸面積減少。藉此，於FWD區域102中，自陽極側之電洞之注入量受到抑制，其恢復速度變得高速。
圖3(a)及圖3(b)係表示第1實施形態之半導體裝置之FWD區域之恢復狀態之模式性剖視圖。
於FWD區域102處於恢復狀態時，IGBT為斷開狀態。
於圖3(a)中，表示陽極、陰極間之電壓成為逆向偏壓之狀態。亦即，以電極11(陽極電極)成為負極且電極10(陰極電極)成為正極之方式，對陰極、陽極間施加有電壓。
若自對陽極、陰極間施加正向偏壓之狀態轉為對陽極、陰極間施加逆向偏壓，則存在於半導體區域20之第2部分20b之電洞會向電極11(陽極電極)側遷移。又，存在於半導體區域20之第2部分20b之電子會向電極10(陰極電極)側遷移。
於施加逆向偏壓時，電子經由陰極區域26流入至電極10(陰極電 極)，電洞經由陽極區域32流入至電極11(陽極電極)。
於恢復時，於電子電流(e)流動於電極10(陰極電極)且電洞電流(h)流動於電極11(陽極電極)期間，空乏層以陽極區域31與半導體區域20之第2部分20b之接面部為起點，擴散至半導體區域20之第2部分20b及陽極區域31。藉此，FWD區域102中之電極11(陽極電極)與電極10(陰極電極)之間之導通被逐漸阻斷。
然而，於PIN二極體中，一般而言於恢復時有如下情形：於pn接面部之任意部位產生電場集中，從而引起突崩。於第1實施形態中，抑制因該突崩而引起之不良影響，擴大恢復時之安全動作區域。
於圖3(b)中，表示FWD區域102之恢復狀態。
例如，於將連接區域52與絕緣膜53一併設為溝槽區域之情形時，FWD區域102於該溝槽區域之下端具有溝槽區域與半導體區域20之第2部分20b之接面部急遽地轉彎之角部13。於恢復時電場容易集中於該角部13。藉此，容易於角部13附近引起突崩。將因突崩而產生之電洞流設為突崩電流(h)。
此處，陽極區域32與絕緣膜53相接。亦即，由於陽極區域32位於角部13之正上方附近，故而，因突崩而產生之電洞經由陽極區域32被排出至電極11(陽極電極)。
又，於FWD區域102設置有複數個角部13。於FWD區域102中，由於容易在複數個角部13之各者引起突崩，故而引起突崩之部位被分散。因此，突崩電流亦藉由複數個角部13之各者而被分散。並且，突崩電流經由複數個陽極區域32之各者而被排出至電極11(陽極電極)。藉此，恢復時之半導體裝置1之破壞耐量增加。
又，於FWD區域102中，突崩電流優先經由陽極區域32被排出至電極11(陽極電極)。因此，亦可進一步降低陽極區域31之雜質濃度，從而進一步抑制自陽極側之電洞之注入。
又，由於在恢復時對連接區域52施加與電極11(陽極電極)相同之負電位，故而於陽極區域31中沿絕緣膜53誘發電洞濃度增加之誘發區域18。該誘發區域18對於電洞而言為低電阻區域。亦即，經由對電洞而言為低電阻之誘發區域18，電洞被排出至電極11(陽極電極)之效率進一步提高。藉此，恢復時之破壞耐量增大。
如上所述，根據第1實施形態之半導體裝置1，兼顧恢復速度之高速化及恢復時之破壞耐量之增加，安全動作區域擴大。
於對設置有分離區域103之半導體裝置1之作用進行說明之前，對參考例之半導體裝置之作用進行說明。
圖4(a)及圖4(b)係表示第1參考例之半導體裝置之作用之模式性剖視圖。
於圖4(a)及圖4(b)所示之半導體裝置500中，未設置分離區域103。半導體裝置500具備IGBT區域101及FWD區域102，IGBT區域101與FWD區域102直接相接。
於圖4(a)中，表示FWD區域102中之PIN二極體導通之情況。於圖4(a)中，表示FWD區域102之PIN二極體作為回流二極體發揮功能之狀態。於此情形時，於FWD區域102中，電子電流(e)自陰極側流向陽極側，電洞電流(h)自陽極側流向陰極側。
於此期間，電極11之電位高於電極10之電位之狀態暫時持續。此處，電極10與電極11於IGBT區域101及FWD區域102共有。
因此，對IGBT區域101之寄生二極體(p型基極區域30/n-型基極區域21a)亦施加正向偏壓，電洞自p型基極區域30注入至n-型基極區域21a。
又，高濃度層之n+型陰極區域26與集極區域25相鄰。並且，IGBT區域101與FWD區域102直接相接。因此，自n+型陰極區域26釋出之電子(e2)擴散至IGBT區域101。
並且，若自n+型陰極區域26擴散至IGBT區域101之電子越過寄生二極體(p型基極區域30/n-型基極區域21a)之能量障壁，則電洞自p型基極區域30注入至n-型基極區域21a。
如此，電洞存在擴散至FWD區域102之情形。圖4(a)中，將自p型基極區域30擴散至FWD區域102之電洞表示為電洞(h2)。藉此，於PIN二極體之導通時，載子擴散至IGBT區域101。
又，於圖4(b)中表示使FWD區域102中之PIN二極體斷開時之情況。亦即，表示對FWD區域102之PIN二極體施加有逆向偏壓之狀態。
於此情形時，以電極11(陽極電極)成為負極且電極10(陰極電極)成為正極之方式，對陰極、陽極間施加電壓。即，於FWD區域102中，存在於半導體區域20之第2部分20b之電洞向電極11(陽極電極)側遷移，存在於半導體區域20之第2部分20b之電子向電極10(陰極電極)側遷移。
又，於此期間，自FWD區域102擴散至IGBT區域101之射極側之電洞經由基極區域30被排出至電極11(射極電極)。然而，於IGBT區域101之集極側，有電子自IGBT區域101擴散至FWD區域102之情形。
例如，若擴散之電子(e3)越過p+型集極區域25與n型緩衝區域22a之間之能量障壁，則電洞有可能自p+型集極區域25注入至n型緩衝區域22a。並且，注入之電洞會擴散至FWD區域102。圖4(b)中，將自p+型集極區域25擴散至FWD區域102之電洞表示為電洞(h3)。
如此，半導體裝置500中，於恢復動作前及恢復動作後，載子容易蓄積於FWD區域102。藉此，PIN二極體之恢復速度之高速化產生極限。
圖5(a)及圖5(b)係表示第2參考例之半導體裝置之作用之模式性剖視圖。
於圖5(a)所示之半導體裝置501設置有分離區域103。於分離區域103設置有較深之p+型半導體區域36。半導體區域36自電極11側向電極10側延伸。於半導體區域36與電極11之間設置有絕緣層15。
使半導體區域36與電極11電性絕緣。半導體區域36之至少一部分(例如半導體區域36之下部之一部分)與半導體區域20之第3部分20c相接。半導體區域36之深度較閘極絕緣膜51及絕緣膜53之深度深。又，集極區域25與陰極區域26隔著分離區域103而分離。
藉由設置此種分離區域103，IGBT區域101與FWD區域102之距離變遠。因此，於FWD區域102中之PIN二極體為導通狀態時，自FWD區域102流向IGBT區域101之電子(e)及電洞(h)容易於其中途湮滅。
又，由於IGBT區域101與FWD區域102之距離變遠，而於PIN二極體之恢復狀態下，電子(e3)不易擴散至IGBT區域101，從而不易產生電洞(h3)。又，即便電子(e3)向IGBT區域101側遷移而產生電洞(h3)，自IGBT區域101流向FWD區域102之電洞(h3)亦容易於其中途湮滅。
又，藉由於分離區域103設置較閘極絕緣膜51及絕緣膜53深之半導體區域36，可緩和集中於p型基極區域30與n-型基極區域21a之接面部之電場、集中於p型陽極區域31與n-型本徵區域21b之接面部之電場、或者集中於閘極絕緣膜51之下端及絕緣膜53之下端之電場。
又，由於半導體區域36與電極11電性絕緣，故而電洞不易自半導體區域36注入至半導體區域20之第3部分20c。
然而，由於半導體區域36與電極11電性絕緣，故而於PIN二極體恢復時，蓄積於半導體區域36下方之電洞(h)不易被排出至電極11側。例如，於圖5(b)中表示於恢復時電洞(h)蓄積於半導體區域36下方之情況。如此，於半導體裝置501中，PIN二極體之恢復速度之高速化亦產生極限。
圖6(a)及圖6(b)係表示第1實施形態之半導體裝置之作用之模式性剖視圖。
相對於此，於半導體裝置1設置有分離區域103。於半導體裝置1之分離區域103未設置較深之p+型半導體區域36。於半導體裝置1之分離區域103設置p型半導體區域35，且半導體區域35與電極11相接。又，集極區域25與陰極區域26隔著分離區域103而分離。
藉由設置此種分離區域103，IGBT區域101與FWD區域102之距離變遠。因此，如圖6(a)所示，當FWD區域102中之PIN二極體為導通狀態時，自FWD區域102流向IGBT區域101之電子(e)及電洞(h)容易於其中途湮滅。又，於PIN二極體之導通狀態下，即便產生自IGBT區域101流向FWD區域102之電洞(h2)，電洞(h2)亦容易於其中途湮滅。
又，由於IGBT區域101與FWD區域102之距離變遠，而於PIN二極體之恢復狀態下，電子(e3)不易自FWD區域102遷移至IGBT區域101，從而不易產生電洞(h3)。又，即便電子(e3)自FWD區域102遷移至IGBT區域101而產生電洞(h3)，自IGBT區域101流向FWD區域102之電洞(h3)亦容易於其中途湮滅。
又，p型半導體區域35之雜質濃度較p+型陽極區域32之雜質濃度低。因此，電洞不易自半導體區域35注入至半導體區域20之第3部分20c。
又，半導體區域35與電極11電性連接。因此，於PIN二極體之恢復時，存在於半導體區域35下方之電洞(h)容易經由半導體區域35被排出至電極11側(圖6(b))。
又，於分離區域103中，由於在恢復時對連接區域54施加與電極11(陽極電極)相同之負電位，故而於半導體區域35沿絕緣膜55誘發電洞濃度增加之誘發區域。藉此，電洞亦自分離區域103被高效率地排出至電極11，而使恢復時之破壞耐量增大。
如此，於半導體裝置1中，與半導體裝置501相比，PIN二極體之恢復速度變得進而高速。
以下，示出藉由設置分離區域103而使陽極側之載子密度減少之模擬結果。
圖7(a)係表示半導體裝置內之恢復時之載子密度之模擬結果之一例之曲線圖，圖7(b)~圖7(d)係圖7(a)所示之模擬中所使用之半導體裝置之模型。
圖7(a)之橫軸係半導體裝置於Y方向上之距離d(μm)，縱軸係載子密度n(/cm3)。於圖7(a)中，表示有各模型之陽極側與陰極側之載子密度。此處，圖7(a)~圖7(d)中之所謂「陽極側」係指距各模型之上表面深度為10μm之位置(線(a)、(c)、(e))，所謂「陰極側」係指距各模型之下表面深度為10μm之位置(線(b)、(d)、(f))。
又，圖7(b)係設想半導體裝置中之FWD區域102之模型，圖7(c)係設想無分離區域103之半導體裝置之模型(對應於半導體裝置500)，圖7(d)係設想第1實施形態之半導體裝置之模型。再者，各模型中，陰極區域26於Y方向分離。又，FWD區域102於Y方向上之寬度為90μm，圖7(b)之IGBT區域101於Y方向上之寬度為308μm，圖7(d)之IGBT區域101於Y方向上之寬度為210μm，分離區域103於Y方向上之寬度為98μm。
如根據圖7(a)可知，各模型之陽極側之電洞密度係圖7(b)所示之FWD區域102之模型(線(a))最高。繼而，於無分離區域103且IGBT區域101與FWD區域102相連之圖7(c)所示之模型(線(c))中，陽極側之電洞密度與圖7(b)所示之模型相比相對較低。進而，於設置有分離區域103之圖7(d)所示之模型(線(e))中，分離區域103中之電洞密度低於圖7(c)所示之模型。亦即表示：藉由設置分離區域103，陽極側之電洞密度減少。
再者，表示：半導體裝置之陰極側之電子密度係圖7(b)所示之模型(線(b))最高，圖7(c)所示之模型(線(d))及圖7(d)所示之模型(線(e))之電子密度與圖7(b)所示之模型相比相對變低。再者，陰極側之電子密度相對於橫向並不固定(呈波形變化)，其原因在於對陰極區域26進行了分割，考慮平均值便可。
(第2實施形態)
圖8係表示第2實施形態之半導體裝置之模式性剖視圖。
於第2實施形態之半導體裝置2中，於分離區域103進而設置有複數個p+型半導體區域33(第9半導體區域)。
半導體區域33設置於電極11與半導體區域35之間。半導體區域33之雜質濃度高於半導體區域35之雜質濃度。亦即，對於電洞而言，半導體區域33與半導體區域35相比成為低電阻區域。因此，於恢復時，存在於分離區域103之電洞經由半導體區域33被高效率地排出至電極11。藉此，半導體裝置2之恢復速度與半導體裝置1之恢復速度相比變快。又，由於導通時可增加電洞之注入量，故而導通電壓降低。
(第3實施形態)
圖9係表示第3實施形態之半導體裝置之模式性剖視圖。
於第3實施形態之半導體裝置3中，於分離區域103進而設置有複數個n+型半導體區域27(第10半導體區域)。
半導體區域27設置於半導體區域20之第3部分20c與電極10之間。半導體區域27之雜質濃度高於半導體區域20之雜質濃度。藉此，自n+型半導體區域27流向FWD區域102之電子之注入量增加。藉此，半導體裝置3之FWD區域102之導通電壓與半導體裝置1之導通電壓相比減少。
(第4實施形態)
圖10係表示第4實施形態之半導體裝置之模式性剖視圖。
於第4實施形態之半導體裝置4中，於分離區域103進而設置有p型半導體區域28(第11半導體區域)。
半導體區域28設置於半導體區域20之第3部分20c與電極10之間。半導體區域28之雜質濃度低於集極區域25之雜質濃度。藉由於半導體區域20之第3部分20c與電極10之間設置p型半導體區域28，而進一步抑制恢復時分離區域103中之自電極10側之電子注入。藉此，半導體裝置4之恢復速度與半導體裝置1之恢復速度相比變快。
(第5實施形態)
圖11係表示第5實施形態之半導體裝置之模式性剖視圖。
於第5實施形態之半導體裝置5中，於Y方向排列之連接區域54、絕緣膜55及半導體區域35之組之寬度與由集極區域25與陰極區域26所夾之半導體區域22之部分22c於Y方向上之寬度不同。即便為此種構造，於IGBT區域101與FWD區域102之間亦存在分離區域103，發揮與半導體裝置1相同之作用。
(第6實施形態)
圖12係表示第6實施形態之半導體裝置之模式性剖視圖。
於第6實施形態之半導體裝置6中，自半導體裝置1中將連接區域52、54去除。即，於FWD區域102中，絕緣膜53與電極11相接。又，絕緣膜53與半導體區域20之第2部分20b及陽極區域31、32相接。又，於分離區域103中，絕緣膜55與電極11相接。絕緣膜55與半導體區域20之第3部分20c及半導體區域35相接。
若為此種構造，則在恢復時容易於絕緣膜53、55之各者之下端附近引起突崩。藉此，恢復時之半導體裝置6之破壞耐量增加。
(第7實施形態)
圖13係表示第7實施形態之半導體裝置之模式性剖視圖。
於第7實施形態之半導體裝置7中，於FWD區域102中之絕緣膜53 中設置有電極56(第4電極)。電極56之電位浮動。又，於半導體裝置7中，於分離區域103中之絕緣膜55中設置有電極57(第5電極)。電極57之電位浮動。
若為此種構造，則可與電極11分開地控制電極56、57之各者之電位。例如，藉由對電極56、57之各者施加負電位，而於陽極區域31沿絕緣膜53誘發電洞濃度增加之誘發區域，並於半導體區域35沿絕緣膜55誘發電洞濃度增加之誘發區域。藉此，恢復時之破壞耐量增大。
對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出，並不意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其均等之範圍。
1‧‧‧半導體裝置
10‧‧‧電極(第1電極)、陰極電極、集極電極
11‧‧‧電極(第2電極)、陽極電極、射極電極
20‧‧‧半導體區域(第1半導體區域)
20a‧‧‧第1部分
20b‧‧‧第2部分
20c‧‧‧第3部分
21‧‧‧半導體區域
21a‧‧‧部分、基極區域
21b‧‧‧部分、本徵區域
21c‧‧‧部分
22‧‧‧半導體區域
22a‧‧‧部分、緩衝區域
22b‧‧‧部分、陰極區域
22c‧‧‧部分
25‧‧‧集極區域(第2半導體區域)
26‧‧‧陰極區域(第5半導體區域)
30‧‧‧基極區域(第3半導體區域)
31‧‧‧陽極區域(第6半導體區域)
32‧‧‧陽極區域(第8半導體區域)
35‧‧‧半導體區域(第7半導體區域)
40‧‧‧射極區域(第4半導體區域)
50‧‧‧閘極電極(第3電極)
51‧‧‧閘極絕緣膜(第1絕緣膜)
52‧‧‧連接區域(第1連接區域)
53‧‧‧絕緣膜(第2絕緣膜)
54‧‧‧連接區域(第2連接區域)
55‧‧‧絕緣膜(第3絕緣膜)
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (16)

  1. 一種半導體裝置，其具備：第1電極；第2電極；及第1導電型之第1半導體區域，其設置於上述第1電極與上述第2電極之間；且該半導體裝置具有：第1元件區域，其具有設置於上述第1半導體區域與上述第1電極之間之第2導電型之第2半導體區域、設置於上述第1半導體區域與上述第2電極之間之第2導電型之第3半導體區域、設置於上述第3半導體區域與上述第2電極之間之第1導電型之第4半導體區域、以及隔著第1絕緣膜設置於上述第1半導體區域、上述第3半導體區域及上述第4半導體區域內之第3電極；第2元件區域，其具有設置於上述第1半導體區域與上述第1電極之間且雜質濃度高於上述第1半導體區域之第1導電型之第5半導體區域、及設置於上述第1半導體區域與上述第2電極之間之第2導電型之第6半導體區域；及分離區域，其具有第2導電型之第7半導體區域，且位於上述第1元件區域與上述第2元件區域之間，該第2導電型之第7半導體區域設置於上述第1半導體區域與上述第2電極之間且與上述第2電極相接。
  2. 如請求項1之半導體裝置，其進而具有第2導電型之第8半導體區域，該第2導電型之第8半導體區域設置於上述第2電極與上述第6半導體區域之間，且雜質濃度高於上述第6半導體區域。
  3. 如請求項1之半導體裝置，其進而具有第2導電型之第9半導體區 域，該第2導電型之第9半導體區域設置於上述第2電極與上述第7半導體區域之間，且雜質濃度高於上述第7半導體區域。
  4. 如請求項1之半導體裝置，其中於上述第1半導體區域與上述第1電極之間，進而具有雜質濃度高於上述第1半導體區域之第1導電型之第10半導體區域。
  5. 如請求項1之半導體裝置，其中於上述第1半導體區域與上述第1電極之間，進而具有第2導電型之第11半導體區域。
  6. 如請求項1至5中任一項之半導體裝置，其中上述第11半導體區域設置於上述第2半導體區域與上述第5半導體區域之間，且上述第11半導體區域與上述第2半導體區域及上述第5半導體區域相接。
  7. 如請求項1之半導體裝置，其進而具有與上述第2電極相接之第1連接區域，且上述第1連接區域隔著第2絕緣膜而與上述第1半導體區域及上述第6半導體區域相接。
  8. 如請求項1之半導體裝置，其進而具有與上述第2電極相接之第2絕緣膜，且上述第2絕緣膜與上述第1半導體區域及上述第6半導體區域相接。
  9. 如請求項8之半導體裝置，其中於上述第2絕緣膜中進而具有第4電極，上述第4電極之電位浮動。
  10. 如請求項1之半導體裝置，其進而具有與上述第2電極相接之第2連接區域，且上述第2連接區域隔著第3絕緣膜而與上述第1半導體區域及上述第7半導體區域相接。
  11. 如請求項10之半導體裝置，其中將位於上述第1元件區域與上述第2元件區域之間之上述第2連接區域、上述第3絕緣膜、及上述第7半導體區域合計所得之第1長度與位於上述第2半導體區域與上述第5半導體區域之間之第1半導體區域之第2長度不同。
  12. 如請求項11之半導體裝置，其中上述第2長度較上述第1長度短。
  13. 如請求項1之半導體裝置，其進而具有與上述第2電極相接之第3絕緣膜，且上述第3絕緣膜與上述第1半導體區域及上述第7半導體區域相接。
  14. 如請求項13之半導體裝置，其中於上述第3絕緣膜中進而具有第5電極，且上述第5電極之電位浮動。
  15. 如請求項1之半導體裝置，其中上述第7半導體區域之雜質濃度低於上述第6半導體區域之雜質濃度。
  16. 如請求項1之半導體裝置，其中上述第1電極與上述第6半導體區域之間之距離和上述第1電極與上述第7半導體區域之間之距離相同。
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