KR20160091882A - 고전압 mosfet 소자 및 상기 소자의 제조방법 - Google Patents

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Abstract

낮은 특정 온 저항(low specific on resistance)을 갖는 SiC MOSFET 소자가 기술된다. 상기 소자는 하나의 방향(Y-방향)으로 연장한 N+, P-웰 및 JFET 영역; 및 직각 방향(X-방향)으로 연장한 P+ 및 소스 접촉; 을 포함한다. 상기 소자의 폴리실리콘 게이트는 상기 JFET 영역을 덮고, 상기 폴리실리콘 게이트 에지에서 전기장을 최소화하기 위해 상기 P-웰 영역 이상에서 종결된다. 언급된 바와 같이, 전류는 구조의 하단에서 드레인 접촉에서부터 상기 JFET 영역 내로 수직적으로 흐르고, 다음으로, 축적영역을 통과하고, 상기 MOSFET 채널을 통하여 인접한 N+ 영역 내로 상기 X 방향으로 측면으로 흐른다. 다음으로, 상기 채널 밖을 흐르는 전류는 상기 Y-방향 내의 N+ 영역을 따라 흐르고, 상기 소스 접촉 및 최종 금속에 의해 수집된다. 또한, 상기 소자의 제조방법이 기술된다.

Description

고전압 MOSFET 소자 및 상기 소자의 제조방법{HIGH VOLTAGE MOSFET DEVICES AND METHODS OF MAKING THE DEVICES}
상호 관련 출원
본 출원은, 전체로서 본 명세서에 참조로 결합되는 출원으로, 계류 중인 2013년 9월 20일 출원된 미국 가출원 특허 시리얼 번호 61/880,214의 이익을 청구한다.
본 출원은 반도체 소자(semiconductor devices) 및 상기 소자의 제조방법에 관련되며, 특히 더 낮은 특정 온-저항을 갖는 SiC MOSFET 소자 및 상기 소자의 제조방법에 관한 것이다.
실리콘 카바이드의 특징은, 고전압 전원 전자 제품(high-voltage power electronic applications)에 적합하다. 실리콘 이상의 실리콘 카바이드의 주요 이점 중 하나는, 이의 더 높은 절연 파괴 전계 강도(critical breakdown field strength)이다. 실리콘 카바이드는, 실리콘 0.3 MV/cm에 비교해서 대략 3 MV/cm의 절연 파괴 전계 강도를 갖는다. 10 X 이상 더 높은 실리콘 카바이드의 절연 파괴 전계 강도는, 실리콘으로 수행되는 것에 비하여 우수한 출력 전기 시스템 성능 (superior power electronic system performance)을 갖는 더 낮은 온 상태 저항(lower on-state resistance) 및 더 높은 역 저지 전압(higher reverse blocking voltages)을 갖는 반도체 정류기 및 스위치(semiconductor switches and rectifiers)를 가능하게 한다. 실리콘 카바이드는, 고전압 소자에서 좋은 방열(heat dissipation)이 가능한 실리콘보다 더 높은 열전도율(thermal conductivity)을 가지므로, 고출력밀도(higher power densities)에서 작동을 위한 소자를 가능하게 한다. 실리콘 카바이드의 낮은 진성 캐리어 밀도(intrinsic carrier density)는, 실리콘 고전압 소자로 적용되는 것에 비하여 고전압 소자의 작동을 위한 더 높은 온도를 허용한다.
그러나, 여전히 더 낮은 특정 온-저항을 포함하는 개선된 특성을 갖는 SiC MOSFET 소자에 대한 요구가 있다.
요약
적어도 하나의 반도체 셀(semiconductor cell)을 포함하는 반도체 소자에 관한 것으로, 상기 반도체 셀은:
제1 전도형(first conductivity type)의 반도체 기판층(semiconductor substrate layer); 선택적으로, 상기 기판층(substrate layer) 상의 상기 제1 전도형의 반도체 물질(semiconductor material)의 버퍼층(buffer layer);
상기 버퍼층 또는 상기 기판(substrate) 상에 상기 제1 전도형의 반도체 물질의 드리프트층(drift layer);
상기 드리프트층 내에서 Y 방향(Y direction)으로 연장한 상기 제1 전도형과 상이한 제2 전도형(second conductivity type)의 반도체 물질의 제1 웰 영역(first well region);
상기 드리프트층 내에서 상기 Y 방향으로 연장한 상기 제2 전도형의 반도체 물질의 제2 웰 영역, 상기 제2 웰 영역은, 상기 Y 방향에 수직인 X 방향으로 상기 제1 웰 영역과 이격되고, 상기 제1 및 제2 웰 영역의 말단은, 상기 드리프트층 내에서 JFET 영역을 외접하는 고리를 형성하도록 서로 연결됨;
상기 제1 웰 영역 내에서 Y 방향으로 연장한 상기 제1 전도형의 반도체 물질의 제1 소스 영역(first source region), 상기 제1 소스 영역은. 상기 제1 소스 영역의 아래에서 상기 제1 웰 영역의 하단부가 있도록 상기 제1 웰 영역의 깊이(depth) 미만의 깊이를 가지고, 상기 제1 소스 영역은, 상기 제1 웰 영역의 일부분이 상기 JFET 영역 및 상기 제1 소스 영역 사이에 잔류하도록 상기 JFET 영역과 이격됨;
상기 제2 웰 영역 내에서 Y 방향으로 연장한 상기 제1 전도형의 반도체 물질의 제2 소스 영역, 상기 제2 소스 영역(second source region)은, 상기 제2 소스 영역의 아래에서 상기 제2 웰 영역의 하단부가 있도록, 상기 제2 웰 영역의 깊이 미만의 깊이를 가지며, 상기 제2 소스 영역은, 상기 제2 웰 영역의 일부분이 상기 JFET 영역 및 상기 제2 소스 영역 사이에 잔류하도록, 상기 JFET 영역과 이격됨;
상기 제1 및 제2 소스 영역 사이에 X 방향으로 연장한 상기 제2 전도형의 제1 중도핑 영역(first heavily doped region);
상기 Y 방향으로 상기 제1 중도핑 영역과 이격되고, 상기 제1 및 제2 소스 영역 사이에 상기 X 방향으로 연장한 상기 제2 전도형의 제2 중도핑 영역;
상기 제1 중도핑 영역 및 이와 인접한 상기 제1 및 제2 소스 영역과 접하고, 상기 X 방향으로 연장한 제1 소스 오믹 접촉;
상기 제2 중도핑 영역 및 이와 인접한 상기 제1 및 제2 소스 영역과 접촉하고, 상기 X 방향으로 연장한 제2 소스 오믹 접촉(second source ohmic contact), 상기 제2 소스 오믹 접촉은, 상기 Y 방향으로 제1 소스 오믹 접촉(first source ohmic contact)과 이격됨;
상기 제1 및 제2 소스 오믹 접촉 사이의 상기 제1 소스 영역 및 제2 소스 영역과 접촉하고, 상기 드리프트층 상의 게이트 유전체층(gate dielectric layer);
상기 제1 게이트 유전체층 상의 게이트 전극(gate electrode), 상기 게이트 전극은, 상기 Y-방향으로 상기 제1 및 제2 소스 오믹 접촉으로부터 이격됨;
상기 게이트 전극에 의해 덮여지지 않는 제1 게이트 유전체층의 주변부(peripheral portion) 및 상기 게이트 전극 상의 층간 유전체(interlayer dielectric); 및
상기 소스 오믹 접촉과 접촉한 소스 금속 영역(source metal region);
을 포함하고,
상기 게이트 전극은, 상기 X 방향으로 상기 제1 및 제2 소스 영역 이상으로 연장한다.
또한, 다음을 포함하는 반도체 소자의 제조방법을 제공한다:
제1 전도형의 반도체 물질의 드리프트층 내에 Y-방향으로 연장한 제1 및 제2 웰 영역을 이식하는 단계(implanting first and second well regions extending in a Y-direction in a drift layer of a semiconductor material of a first conductivity type), 상기 드리프트층은, 기판 상에 있고, 상기 제1 및 제2 웰 영역은, 상기 제1 전도형과 상이한 제2 전도형이며, 상기 제1 및 제2 웰 영역은, 상기 Y-방향에 수직한 X-방향으로 서로 간에 이격되며, 상기 제1 전도형의 반도체 물질의 JFET 영역을 외접하는 고리를 형성하도록 말단에서 서로 연결됨;
각각으로 상기 제1 및 제2 웰 영역 내에 상기 Y-방향으로 연장한 상기 제1 전도형의 제1 및 제2 소스 영역을 이식하는 단계, 상기 제1 및 제2 소스 영역은, 상기 제1 및 제2 소스 영역 아래에 상기 제1 및 제2 웰 영역의 하단부가 있도록, 상기 제1 및 제2 웰 영역의 깊이 미만(less than)의 깊이로 이식되고, 상기 제1 및 제2 소스 영역은, 상기 X-방향으로 상기 JFET 영역과 이격됨;
상기 제1 및 제2 소스 영역 사이에서 상기 X-방향으로 연장한 상기 드리프트층 내에 상기 제2 전도형의 제1 중도핑 영역을 이식하는 단계;
상기 제1 및 제2 소스 영역 사이에서 X-방향으로 연장하고, 상기 Y-방향으로 상기 제1 영역과 이격된 상기 드리프트층 내에 상기 제2 전도형의 제2 중도핑 영역을 이식하는 단계;
상기 제1 중도핑 영역 및 이와 인접한 제1 및 제2 소스 영역과 접촉하고, 상기 X 방향으로 연장한 제1 소스 오믹 접촉을 형성하는 단계;
상기 제2 중도핑 영역 및 이와 인접한 상기 제1 및 제2 소스 영역과 접촉하고, 상기 X 방향으로 연장한 제2 소스 오믹 접촉을 형성하는 단계, 상기 제2 소스 오믹 접촉은, 상기 Y 방향으로 상기 제1 소스 오믹 접촉으로부터 이격됨;
상기 제1 및 제2 소스 오믹 접촉 사이에서 상기 제1 소스 영역 및 제2 소스 영역과 접촉 상태에 있고, 상기 드리프트층 상에 게이트 유전체층을 형성하는 단계;
상기 게이트 유전체층 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극은, 상기 Y-방향으로 상기 제1 및 제2 소스 오믹 접촉으로부터 이격됨;
상기 게이트 전극에 의해 덮여지지 않는 게이트 유전체층의 일부분 및 상기 게이트 전극 상의 층간 유전체층을 형성하는 단계; 및
상기 소스 오믹 접촉과 접촉하고, 상기 층간 유전체층 상에 소스 금속 영역을 형성하는 단계.
또한, 복수의 반도체 셀을 포함하는 반도체 소자를 제공하며, 상기 반도체 셀은, 하나 이상의 액티브 셀(active cells) 및 하나 이상의 접촉 셀(contact cells)을 포함하며,
상기 액티브 셀 각각은:
상기 반도체 셀의 중심부 내에서 상기 제1 전도형의 반도체 물질의 JFET 영역;
상기 JFET 영역을 외접하는 상기 제1 전도형과 상이한 제2 전도형의 반도체 물질의 웰 영역(well region of semiconductor material of a second conductivity type different than the first conductivity type circumscribing the JFET region);
상기 JFET 영역을 외접하고, 상기 웰 영역 내에 형성된 상기 제1 전도형의 소스 영역, 상기 소스영역은, 상기 JFET 영역과 이격하고, 상기 웰 영역의 일부분이 상기 소스영역의 아래에 잔류하도록 상기 웰 영역의 깊이 미만의 깊이를 가짐;
상기 JFET 영역, 웰 영역 및 소스 영역 상의 게이트 유전체층;
상기 게이트 유전체층의 게이트 전극;
상기 게이트 전극과, 상기 게이트 전극에 의해 덮여지지 않는 제1 게이트 유전체층의 주변부 상의 층간 유전체;
를 포함하고,
상기 접촉 셀 각각은:
상기 제2 전도형의 반도체 물질의 제1 층;
상기 제1층 상의 상기 제1 전도형의 반도체 물질의 제2 중도핑층(second heavily doped layer);
상기 제1 및 제2 층 내에 형성된 상기 제2 전도형의 중도핑 영역;
상기 중도핑 영역 및 제2 층과 접촉하고, 상기 셀의 중심부(central portion) 내의 소스 오믹 접촉, 각각의 상기 접촉 셀의 상기 제2 층은, 각각의 상기 액티브 셀(active cells)의 소스 영역과 전기적 통신 상태에 있고, 각각의 접촉 셀의 제1층은, 각각의 액티브 셀의 웰 영역과 전기적 통신 상태에 있음(the first layer of each of the contact cells is in electrical communication with the well regions of each of the active cells); 를 포함하고,
각각의 상기 액티브 반도체 셀의 웰 영역과 JFET 영역 및 상기 접촉 셀의 제2 층은, 상기 제1 전도형의 기판층(substrate layer) 상에 있는 상기 제1 전도형의 반도체 물질의 드리프트층 상에 있다.
본 발명의 이러한 특징 및 다른 특징의 제시는, 본 명세서에서 언급한다.
통상의 기술자는 하기에 기술된 도면이 예시적 목적인 것으로 이해할 것이다. 상기 도면은 임의의 방법으로 본 발명의 기술적 범위를 제한하는 것으로 의도되지 않는다.
도 1a는, 제1 구현예에 따라, MOSFET 소자의 단위 셀(unit cell)의 레이아웃에 대한 도면이다.
도 1b는, 절단선 A-A'에 따라 도 1a의 단위 셀의 단면이다.
도 1c는, 절단선 B-B'에 따른 도 1a의 단위 셀의 단면이다.
도 1d는, 절단선 C-C'에 따른 도 1a의 단위 셀의 단면이다.
도 1e는, 절단선 D-D'에 따른 도 1a의 단위 셀의 단면이다.
도 2a는, 제2 구현예에 따른, MOSFET 소자의 단위 셀의 레이아웃에 대한 도면이다.
도 2b는, 절단선 E-E'에 따른 도 2a의 단위 셀의 단면이다.
도 3a는, 제3 구현예에 따른 MOSFET 소자의 단위 셀의 레이아웃에 대한 도면이다.
도 3b는, 절단선 F-F'에 따른 도 3a의 단위 셀의 단면이다.
도 4a는, 제4 구현예에 따른, MOSFET 소자의 단위 셀의 레이아웃에 대한 도면이다.
도 4b는, 절단선 G-G'에 따른 도 4a의 단위 셀의 단면이다.
도 5는, 제5 구현예에 따른, MOSFET 소자의 단위 셀의 레이아웃에 대한 도면이다.
도 6은, 제6 구현예에 따른, MOSFET 소자의 단위 셀의 레이아웃에 대한 도면이다.
도 7은, 제5 구현예에 따른, MOSFET 소자의 레이아웃에 대한 도면이다.
도 8은, 제6 구현예에 따른, MOSFET 소자의 레이아웃에 대한 도면이다.
도 9a-9e는, MOSFET 소자를 제조하기 위한 방법을 도식화하여 나타낸 것이다.
도 10a 및 10b는, 집적된 쇼트기 다이오드(integrated Schottky diode)를 갖는 MOSFET 소자의 단위 셀을 도식화한 것이다.
도 11은, JFET 영역에서부터 실리사이드 접촉까지, 도 1a에서 나타낸, 측면(lateral plane) 내에서 두 개의 상이한 전류 경로(current paths)를 도식화한 것이다.
도 12a는, X 및 Y 방향 둘 다에서 액티브 채널을 갖는 도 1a에 나타낸 바와 같은, 소자에 대한 채널폭 및 실리사이드 접촉의 폭을 도식화한 것이다.
도 12b는, 단지 Y-방향으로 액티브 채널(active channels)을 갖는, 도 10a에서 나타낸 바와 같은, 소자에 대한 실리사이드 접촉의 폭 및 채널폭(channel width)을 도식화한 것이다.
이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(Double Diffused Metal Oxide Semiconductor Field Effect Transistor, DMOSFET)는, 통상적으로 이용되는 파워 반도체 스위치(power semiconductor switch)이다. 실리콘 카바이드(Silicon Carbide) 내의 도펀트(dopants)의 매우 미약한 확산으로 인하여, 이온주입법(ion implantation)이 SiC 내의 도핑 영역(doped regions)을 형성하는데 주로 행하는 방법이다. 이러한 이유에서, SiC 내의 DMOSFETs는 이중 이온 주입된(Double Ion Implanted) MOSFETs를 나타낸다.
"스트라이프(stripe)" 구조는 중도핑된 P 영역(heavily doped P regions), P-형 웰, n-형 소스 영역 및 소스 접촉(source contacts)이 소자의 단위 셀 폭 또는 Y 방향에 따라 평행한 스트라이프(parallel stripes)로 배열되는, DMOSFET 소자에 통상적으로 이용된다. 상기 DMOSFET의 오프-상태 동안에, 드레인 터미널은, 고전압(예를 들어, 드레인에 대한 소스 전압이 1200 (volts)일 수 있음)에서 바이어스화되고, 게이트 및 소스 터미널은, 0 volts에 관련된 접지 전위에서 바이어스화된다(During the off-state of the DMOSFET, the drain terminal is biased at high voltage (for example, the drain to source voltage can be at 1200 volts), the gate and source terminals are biased at the ground potential corresponding to 0 volts). 큰 역전압(reverse voltage)은, N-드리프트 영역에 대한 P-웰(P-well to N-drift regions)에 의해 형성된 P-N 정션 다이오드(P-N junction diode)의 공핍 영역(depletion region)에 의해 지지된다. 상기 DMOSFET의 온-상태(on-state) 동안에, 임계 전압(threshold voltage) 초과의 게이트 바이어스(gate bias)의 적용은, 구조의 하단에서 드레인 터미널에서부터 구조의 상단에서 소스 터미널까지 전류를 흐르게 한다.
전도 파워 손실(conduction power loss)을 최소화하기 위해서 가장 낮은 가능한 온-상태 저항을 갖는 DMOSFET 스위치(DMOSFET switch)가 바람직할 수 있다. 특정 온-저항은, DMOSFET에 대한 핵심 성능 지표(key performance metric)이다. 특정 온-저항은, 단위 액티브 영역당 DMOSFET(DMOSFET per unit active area)의 온-상태 저항의 측정이고, 단위 Ohm-cm2로 대체로 표시된다. 이러한 액티브 영역 (active area, 액티브 영역은, 셀 피치의 결과물 또는 X 방향 내의 셀의 길이 및 Y-방향 내의 단위 셀 폭으로 정의된다)에 대해서, 더 낮은 특정 온-저항을 갖는 DMOSFET는, 더 높은 특정 온-저항을 갖는 DMOSFET와 비교해서 더 낮은 온-상태 저항(Ohms의 단위로 표현됨)을 달성할 수 있다.
MOSFET의 온-저항(on-resistance)은, 전류가 상단에서 소스 터미널 및 하단에서 드레인 터미널 사이로 통과하는, MOSFET의 상이한 영역의 저항의 합이다. 상기 전류는, 상기 구조의 하단에서 드레인에서부터 상기 드리프트 영역을 통과하여 P-웰(JFET 영역으로 나타낸)들 사이에서 상기 영역 내로 수직적으로 흐른다. JFET 영역의 표면(예를 들어, 반도체 및 유전성 물질(dielectric material)의 계면)에서, 전류 흐름은, 수직 방향(vertical direction)에서 측방향(lateral direction)으로 변경한다. 전류가 방향을 변경하는 상기 JFET 영역 표면에서 반도체-유전체 계면(semiconductor-dielectric interface)은, 때론, 축적영역(accumulation region)으로 나타낸다. 축적영역에서부터 상기 전류는, 스트라이프 구조를 갖는 통상적 소자의 최종 금속 및 인접한 실리사이드 접촉 내로 수직적으로 수집되기 이전에, JFET 영역 및 인접한(adjacent) N+ 영역 둘 다의 양면 상에 MOSFET 채널을 통하여 측면적(laterally)으로 흐른다. 이러한 설명으로부터, 상기 표면에서 DMOSFET 전류흐름(대체로 > 95 %)은, 대부분 MOSFET 채널의 길이에 평형한 X-축의 방향 내에 있다.
DMOSFET의 온-상태 저항에 주요 기여요인은, MOSFET 채널 저항, JFET 영역 저항, 드리프트 영역 저항(drift region resistance) 및 기판 저항(substrate resistance)이다. 상기 저항 요소(resistance components) 각각은, 목적 역 저지 전압을 위해 최소화된다(예를 들어, 1200 V의 역 저지 전압 목적(reverse blocking voltage target)을 갖는 DMOSFET). 최적화된 SiC DMOSFET에서, 상기 채널 저항은, 대체로 약한 역전층 모빌리티(inversion layer mobility)로 인하여, 가장 중요한 저항 요소이다. 상기 DMOSFET 특정 온-저항의 채널 저항을 줄이기 위한 하나의 방법은, 단위 영역당 채널폭(channel width per unit area)을 증가시키는 것이고; 이는 상기 단위 셀의 셀 피치를 줄여서 달성될 수 있다.
"스트라이프" 구조 DMOSFET 단위 셀의 셀 피치는, JFET 영역 폭, 채널 길이(channel length), 폴리실리콘 게이트(polysilicon gate) 오버랩 MOSFET 채널 스페이싱(spacing), 폴리실리콘 게이트 스페이싱과의 실리사이드 접촉, P+ 영역 및 N+ 영역의 폭에 의해 정의된다. 상기 JFET 폭 및 채널 길이는, 소자 설계 파라미터이며, 대체로 최소화하는 반면에 중요 전기적 성능 목표(key electrical performance targets)를 달성한다. 폴리실리콘 게이트 오버랩 채널 스페이싱(channel spacing), 폴리실리콘 게이트 스페이싱과의 실리사이드 접촉, P+ 영역 및 N+ 영역의 폭과 같은 다른 파라미터(parameters)의 최소 크기는, 생산성을 보장하기 위한 공정기술법에 의해서 결정된다. 이러한 파라미터는, 소자 성능에 직접적으로 기여하지 않으므로, "오버헤드(overhead)"로 고려될 수 있으나, 상기 셀 피치의 40-50 %를 형성한다. 이러한 "오버헤드" 파라미터는, 더 큰 셀 피치를 야기하고, 증가된 액티브 영역 때문에 상기 DMOSFET의 특정 온-저항을 증가시킨다. 이에, 상기 "오버헤드" 파라미터의 영향을 최소화하고, 제시된 액티브 영역을 위한 채널폭을 최소화하여 DMOSFET의 특정 온-저항의 추가 감소를 가능하게 하는 DMOSFET 설계에 대한 필요성이 있다.
차별화되는 레이아웃 및 구조는, 공정기술법(process technology rules)의 영향을 최소화하고, 제시된 액티브 영역을 위한 DMOSFET 채널 폭을 최대화하여 더 낮은 특정 온-저항 DMOSFET을 실현하는 것을 하기에 기술된다.
도 1a은, 제1 구현예의 MOSFET 소자의 레이아웃을 나타낸 것이다. 스트라이프 구조를 갖는 DMOSFET 구조와 비교해서, 제안된 DMOSFET 구조의 이로움을 제기하고, 차이를 설명하기 위한 것으로, 상이한 절단선(A-A', B-B' 등)에 따른 소자 단면은 다음의 도면에 나타내었다. 도 1b는, 절단선 A-A'에 따른 제안된 구조의 DMOSFET 단면을 나타낸다. 도 1b에 나타낸 바와 같이, DMOSFET 전류는, 상기 구조의 하단의 드레인 접촉(drain contact)에서부터 JFET 영역 내로 수직으로 흐르고, 다음으로, 상기 전류는, 축적영역 및 상기 MOSFET 채널을 관통하여 X 방향으로 측면으로(laterally) 인접한 N+ 영역 내로 흐른다. 스트라이프 구조를 갖는 DMOSFET와 달리, 이러한 경우에 상기 전류는 실리사이드 접촉에 의해 수직적으로 수집되지 않는다.
MOSFET 채널의 밖으로 흐르는 전류는 측면으로 방향을 변경하고, 도 1b의 절단선 B-B'에 따라 Y-방향(도 1a에서 X-Y으로 참조하여) 상기 N+ 영역 내로 흐른다. 절단선 B-B'(도 1c)에 따른 소자 단면을 나타낸 바와 같이, 전류는, 실리사이드 접촉 및 최종 금속에 의해 최종적으로 수집된다. 상기 폴리실리콘 게이트 및 상기 실리사이드 접촉 간의 거리는, 공정설계법(process design rules)에 의해서 정의된다. 이러한 레이아웃 접근으로, 상기 셀 내의 상기 실리사이드 접촉은, X-방향으로 제거되고, 이는 상기 단위 셀 이상으로 연속적 폴리실리콘 게이트를 허용하기 위한 것이다. 그러므로, 이는 종래의 DMOS 구조 내에 존재하는 전체 "오버헤드(overhead)"를 대부분 제거하는, N+ 스페이싱 설계법(spacing design rules)의 게이트 오버헤드 및 실리사이드 접촉 스페이싱을 위한 폴리실리콘 게이트의 필요성을 제거해 준다. 40-50 %까지의 상기 X-방향 내의 셀 피치의 수축(shrinking)을 이루게 한다. 상기 셀 피치의 수축은, 상기 액티브 영역을 감소시키고, 상기 DMOSFET의 특정 온-저항을 더 낮춘다(This in turn eliminates the need for polysilicon gate to silicide contact spacing and gate overlap of N+ spacing design rules almost eliminating the entire "overhead" that is present in the prior art DMOS structure and allows for shrinking of the cell pitch in the X-direction by 40-50%. A shrink in the cell pitch reduces the active area and lowers the specific on-resistance of the DMOSFET.)
실리사이드 접촉에 도달하기 이전에, 전류가 흐르(절단선 B-B'에 따라)는 상기 N+ 영역의 저항은, 전체 DMOSFET 저항에 일부 저항을 첨가한다. 그러나, 이러한 저항은, 이용되는 채널 저항 요소 내의 감소와 비교해서 작다. 초과 N+ 저항(extra N+ resistance) 및 초과 P-웰 저항은, 메인 디바이스 단면에서 상기 P+ 영역의 제거의 결과로, 과도전압에 대한 소자의 개선된 러프니스(improved robustness of the device to voltage transients)를 위한 상기 Y-방향 내의 상기 셀 피치를 설계하는데 중요한 설계 고려 요소이다.
상기 셀의 단부 영역(end region)에서 C-C' 선을 통한 단면은 도 1d에 나타내었다. 이러한 단면은, N+ 및 P+ 영역으로부터 전류를 수집하는 N+ 및 P+ 영역과의 실리사이드 접촉을 포함하지만, 이는 어떠한 액티브 MOSFET 채널을 포함하지 않는다. 상기 단부 영역은, 이러한 제안된 DMOSFET 레이아웃을 위한 "오버헤드"로서 고려될 수 있다.
도 1a에 확인된 바와 같이, 상기 N+, P-웰 및 JFET 영역은, 하나의 방향(Y-방향)으로 연장하고, P+ 및 소스 접촉에 의해, Y-방향으로 상기 셀 피치에 의해 정의된 스페이싱에서 직각 방향(orthogonal direction, X-direction)으로 연장한다. D-D' 절단선을 통한 상기 소자의 단면은, 도 1e에서 나타내었다. 도 1e에 나타낸 바와 같이, 폴리실리콘 게이트는, 상기 JFET 영역 이상으로 이어지고, 상기 폴리실리콘 게이트 에지(polysilicon gate edge)에서 전기장(electric field)을 최소화하기 위해 상기 P-웰 영역 상에 종료된다. 실리사이드 접촉 및 게이트 에지 사이의 거리는, 공정설계법에 의해 정의된다. 단부 영역 (H2)의 높이는, 공정설계법에 의해 주로 정의된다. 상기 Y-방향(H) 내의 셀-피치는, 상기 MOSFET 채널 및 상기 단부-영역의 높이(H2)를 포함하는 활성 영역의 높이(H1)에 의해서 결정된다.
대표적 1200 V DMOSFET 설계에서, JFET 폭(width, W1)은, 1 ㎛ 내지 6 ㎛일 수 있고, X-방향(W) 내의 셀 피치는, 2 ㎛ 내지 10 ㎛일 수 있으며, 액티브 높이 (H1)는, 2 ㎛ 내지 20 ㎛일 수 있고, 말단-영역 높이(H2)는, 1 ㎛ 내지 4 ㎛일 수 있으며, Y-방향(H) 내의 셀 피치는, 4 ㎛ 내지 30 ㎛일 수 있다. 더 높거나 더 낮은 전압 설계를 위해서, 이러한 숫자는 이에 상응하여 최적화될 수 있다.
도1a-1e에 기술된 바와 같은 제안된 구조는, 종래의 DMOSFET와 비교해서 채널폭당 액티브 영역 내에서 2x 증가가 가능하다. 이에, 이는 스트라이프 구조를 갖는 DMOSFET와 비교해서 전체 DMOSFET 특정 온-저항 및 특정 온-저항의 채널 성분에서 감소를 가능하게 한다.
MOSFET 소자의 제2 구현예는 도 2a 내에 묘사된다. 도 2a에 나타낸 바와 같이, P+ 스트라이프(P+ stripe)는, 상기 N+ 영역 다음의 절단선 E-E'을 따라 Y-방향으로의 연장이 추가된다. 이러한 P+ 영역은, 상기 P-웰 저항을 최소화하기 위해 포함된다. 이러한 추가는 X-방향(W)의 상기 셀 피치(pitch)를 증가시키지만, 이러한 설계는, 상기 Y-방향으로 이용되는 상기 액티브 섹션의 더 긴 높이(H1)를 허용하여 액티브 영역당 채널폭(channel width per active area)을 증가시키게 한다. 도 2b는, 상기 E-E' 절단선을 통한 상기 소자의 단면이다.
MOSFET 소자의 제3 구현예는 도 3a에 묘사된다. 도 3a에 나타낸 바와 같이, Y-방향으로 추가 MOSFET 채널은, 상기 구조의 하단 및 상단에서 상기 X-방향으로 연장한 N+ 영역의 추가에 의해서 가능하다. 이러한 구현예에서 추가 MOSFET 채널의 존재는, 도 1a에서 묘사된 구현예의 절단선 D-D' 및 도 3b의 절단선 F-F'와 비교하여 기술된다. 추가 MOSFET 채널은, 상기 단부-영역의 높이(height, H2)를 증가시키고, Y-방향(H)으로의 셀 피치를 증가시킬 뿐만 아니라, 액티브 영역당 채널폭의 증가도 있다.
MOSFET 소자의 제4 구현예는 도 4a에서 묘사된다. 도 4a에서 나타낸 바와 같이, 액티브 MOSFET 채널 영역(channel regions)은, P-웰 스트라이프 및 N+ 스트라이프의 추가에 의해서 상기 셀의 중간에 추가된다. 상기 추가 MOSFET 채널은, 채널폭을 증가시킬 수 있다. 도 4a에 나타낸 바와 같이, 상기 셀의 중간 영역(middle region)에서 실리사이드 접촉(silicide contacts)은 없다. 도 4a에서 묘사된 소자에서, 전류는 X-방향으로 N+ 스트라이프(도 4a에서 절단선 G-G'를 참조)를 따라 이동될 수 있고, 다음으로, 상기 전류는 상기 실리사이드 접촉 및 최종 금속(final metal)에 의해 수집되기 위해서 Y-방향을 따라 흐르도록 방향을 변경할 수 있다. 도 4b는, G-G' 절단선을 통한 상기 소자의 단면이다.
MOSFET 소자의 제5 구현예는, 도 5에 묘사된다. 도 5에 나타낸 바와 같이, Y-방향 내의 활성 영역은, 두 개의 섹션(sections)으로 설계될 수 있다. 제1 섹션은, 직선일 수 있고, 비활성 섹션(inactive section)과 직선형 섹션을 연결하는 제2 섹션은, 특정 각도를 이룰 수 있다(The first section can be a straight line and second section connecting the straight section to the inactive section can be at an angle.). 직선형 섹션의 길이 및 각은, 설계 파라미터이다. 이러한 레이아웃은, 채널 및 실리사이드 접촉 사이에 P-웰 및 N+ 영역 저항을 감소시키는데 이용될 수 있다.
MOSFET 소자의 제6 구현예는, 도 6에 묘사된다. 도 6에 나타낸 바와 같이, 각진 섹션(angled section)은, 상기 채널 및 상기 실리사이드 접촉 사이에서 P-웰 및 N+ 영역 저항을 더 최소화하기 위해서 임의의 형태의 곡선(curve of any shape)으로 변환될 수 있다.
MOSFET 소자의 제7 구현는, 도 7에서 묘사된다. 도 7에 나타낸 바와 같이, 이러한 개념은 육각형 셀 구조(hexagonal cell structure)을 형성하기 위해 더 연장될 수 있다. 이러한 경우에, 채널 및 N+ 영역은, 육각형 셀로 설계되고, 상호연결된다. 도 7에서 나타낸 바와 같이, 육각형 셀-액티브 셀 및 접촉 셀의 두 가지 형태가 있다. 상기 액티브 셀은, JFET 영역, 액티브 MOSFET 채널 및 N+ 영역을 포함한다. 상기 접촉 셀은, N+ 및 P+ 영역과의 실리사이드 접촉을 포함한다. 전류는, 상기 액티브 육각형 셀 내의 JFET 영역을 통하여 수직적으로 흐르고, 다음으로, 상기 MOSFET 채널을 통하여 측면으로 흐르고, 다음으로, 상기 실리사이드 접촉을 포함하는 셀에 도착할 때까지, 상기 상호 연결된 N+ 영역을 통하여 흐른다. 전류는, N+/P+과 실리사이드 접촉에 의해서 수집되고, 소스 최종 금속으로 전달된다. 이러한 레이아웃은, 채널 밀도(channel density)를 참조하며, 종래의 레이아웃과 비교하여 3x 이상으로, 액티브 영역당 채널폭을 증가시키는데 이용될 수 있다. 도 7에 나타낸 바와 같이, 각 육각형 접촉 셀은, 6개의 육각형 액티브 셀에 의해 둘러 싸여진다.
MOSFET 소자의 제8 구현예는, 도 8에 묘사된다. 도 8에 나타낸 바와 같이, 접촉 셀의 수에 대한 육각형 액티브 셀의 수의 비율은, 도 7에 나타낸 바와 같이, 상기 소자보다 더 크다. 보다 작은 접촉 셀의 존재는 액티브 영역당 채널폭을 증가시킨다. 상기 레이아웃은, 채널 밀도를 최대화하기 위한 필요성 대 N+ 및 P-웰 저항을 최소화하기 위한 필요성을 기반으로 하여 최적화될 수 있다(The layout can be optimized based on the need to maximize channel density vs. the need to minimize N+ and P-well resistance).
도 9a-9e는, 도 1a에 나타낸 바와 같이, MOSFET 소자를 형성하는 방법을 기술한 도식도이다. 묘사된 단면은, 도 1a의 절단선 A-A'에 따른 것이다.
도 9a는, 초기 에피층 적층(starting epilayer stack)을 나타낸다. 도 9a에 나타낸 바와 같이, 초기 에피층 적층은, N-형 기판(N-type substrate), 상기 기판 상의 N-형 버퍼층(N-type buffer layer), 및 상기 버퍼층 상의 N-형 드리프트층을 포함한다. 도 9a에서 묘사된 소자가 N-형 버퍼층을 포함하지만, 상기 N-형 버퍼층은, 선택적이고, N-형 드리프트층은, 상기 N-형 기판과 직접적으로 접촉하여 형성될 수 있다.
도 9b는, P-형 웰 및 N+-형 소스 영역(N+-type source regions)의 형성을 기술한다. 도 9b에 나타낸 바와 같이, 상기 P-형 웰 영역은, 임플란트 마스킹 물질(implant masking material, 산화물(oxide)로 나타냄)의 증착, 임플란트 마스킹 물질 (예를 들어, 산화물 에치(oxide etch)의 이용)의 패터닝 및 다음으로 P-형 웰의 이식에 의해 형성될 수 있다. 도 9b에 나타낸 바와 같이, 다음으로, 스페이서(spacer, 예를 들어, 산화물)는, 패턴화된 P-형 웰 임플란트 마스킹 물질에 인접하게 증착된다. 다음으로, 상기 스페이서는 에칭되어 형성될 수 있고, 다음으로, 상기 N+-형 소스 영역은, 상기 P-형 웰 영역 내에 이식될 수 있다.
도 9c는, 상기 소자의 말단에서 중도핑 영역 또는 P+-형 영역의 형성을 기술한다. 도 9c에 나타낸 바와 같이, 상기 P+ 영역은, P+-형 임플란트 마스킹 물질(산화물로 나타냄)을 증착하고, 상기 마스킹 물질(예를 들어, 산화물 마스킹 물질을 에칭)을 패터닝하고, 마스크 내의 개구를 통하여 P-type 도펀트를 이식하여 형성될 수 있다. 도 9c에 나타낸 바와 같이, P+-형 임플란트는, 상기 A-A' 절단선을 통하여 차단된다(blocked). P+-형 임플란트의 증차 이후에, 상기 임플란트는 어닐링된다.
도 9d는, 상기 소자의 층간 유전체(ILD) 및 폴리실리콘 게이트 영역의 형성을 기술한다. 우선, 상기 게이트는, 산화, 다음으로, 폴리실리콘 증착(polysilicon deposition) 및 상기 폴리실리콘 상의 마스킹 물질의 패터닝에 의해서 형성될 수 있다. 다음으로, 폴리실리콘은, 에칭에 의해 선택적으로 제거될 수 있다. 상기 폴리실리콘은, 상기 A-A' 절단선을 따라 에칭되지 않으므로, 선택적 제거는 도 9d에서 기술되지 않는다. 다음으로, 층간 유전체(inter-level dielectric)는, 상기 폴리실리콘 게이트 상에 증착된다. 이어서, 소스 접촉은, 마스킹 물질을 패터닝하고, 상기 접촉을 형성하여 형성될 수 있다. 이어서, 후면 또는 드레인 접촉이 형성될 수 있다. 금속 리프트 오프 공정(metal liftoff procedure)은, 접촉 형성을 위해 사용될 수 있다. 다음으로, 상기 접촉은, 어닐링될 수 있다. 게이트 접촉(Gate contacts)은, 또한, 상기 공정의 본 단계에서 형성될 수 있다.
도 9e는, 최종 금속 증착 및 최종 금속 패터닝 및 에칭을 기술한다. 도 9e에 나타낸 바와 같이, 최종 금속은, 층간 유전체 상에 증착되고, 소자(도 9e에서 도시되지 않음)의 말단에서 소스 접촉과 접촉된다.
일부 구현예에 따라, 집적된 쇼트기 다이오드를 포함하는 소자가 제공된다. 파워 MOSFET에 추가될 때, 상기 집적된 쇼트기 다이오드는, 역 전도성 손실(reverse conduction losses)을 감소시키고, 상기 소자의 스위칭 손실을 감소시킨다. 또한, 상기 쇼트키 다이오드는, MOSFET 전도성 특성(conduction properties)의 안정성을 장기간 유지하도록 MOSFET 바디-다이오드의 턴-온(turn-on of the MOSFET body-diode) 및 누설전류(leakage currents)를 방지할 수 있다. SiC MOSFETs에서, 집적된 쇼트키 접촉의 존재는, 또한, 온-저항 및 누설전류를 포함하는, 저하된 소자 성능(degraded device performance)에 관련되는 기저면 이탈(basal plane dislocations)의 형성 및 확장을 방지할 수 있다.
집적된 쇼트키는, 반도체 소자의 역전도(reverse conduction) 동안에 낮은 전압 강하(low voltage drop)를 제공하도록 역평행(antiparallel) 정류기로 작용한다. 또한, 상기 MOSFET 셀 내에서 집적된 쇼트키 접촉을 제공함으로써, 외부적으로 연결된 쇼트키 정류기를 위한 필요성이 제거되며, 이에, 상호 연결 인덕턴스(inductances)에 의한 기생 효과(parasitic effect)를 제거하고, 복잡성 및 비용을 줄일 수 있다.
도 10a 및 10b는, 집적된 쇼트기 다이오드를 갖는 MOSFET의 단일 셀을 도시한다. 단일 셀이 도 10a 및 10b 내에 묘사되었지만, MOSFET 레이아웃은, 이 형태 내에서 형상화된 다중 반복적 셀(multitude of repeating cell)을 포함할 수 있다. 도 10a은, 집적된 쇼트기 다이오드를 포함하는 셀 설계의 상면도 레이아웃을 도시한 것이다. 도 10a에 묘사된 바와 같이, 상기 소자는, 두 개의 쇼트키 영역(two Schottky regions)를 포함하고, 상기 정류 쇼트키 접촉(rectifying Schottky contact)은, MOSFET의 드리프트-층 및 금속층(metal layer) 사이에 형성된다. 도 10b는, 도 10a에서 나타낸 절단 선 H-H'을 통하여 바라본 집적된 쇼트키 접촉을 갖는 MOSFET의 단면도를 도시한 것이다. 도 10b에서 확인된 바와 같이, 상기 소자 는, 두 개의 쇼트키 영역를 포함하고, 정류 쇼트키 접촉은, 최종 금속층 및 n-형 드리프트 영역 사이에 형성된다.
작은 JFET 폭(예를 들어, < 3 ㎛)을 갖고, 오버헤드의 제거에 의해서, 본 명세서에 기술된 설계는, 작은 셀 피치 및 높은 채널 밀도를 허용한다. 일부 구현예에 따라, 상기 작은 JFET 폭은, JFET 영역 도핑을 증가시키는 JFET 영역 내의 임플란트의 추가에 의해서 가능해진다. 상기 JFET 영역에 임플란트 추가는, 상기 JFET 폭이 최소화될 때, JFET 저항의 영향을 최소화한다. JFET 임플란트 없이, 상기 JFET 도핑은, 드리프트층 도핑(예를 들어, 1x1015 내지 2x1016cm-3)과 동일할 수 있다. 상기 JFET 임플란트의 사용에 의해서, 상기 도핑은, 상기 드리프트층에 비하여 고농도(higher concentration)로 증가될 수 있다. 일부 구현예에 따라, 상기 JFET 임플란트는, 5x1015 내지 5x1016cm-3의 도핑 농도를 포함할 수 있다.
상기 드리프트층은, 1x1015 내지 2x1016cm-3의 도핑 농도(doping concentration)를 포함할 수 있다. 웰 영역(예를 들어, P 웰)은, 2x1016 내지 2x1018cm-3의 도핑 농도를 포함할 수 있다. 소스영역(예를 들어, N+ 영역) 및 상기 제1 전도형의 반도체 물질의 중도핑층은, 1x1019 내지 1x1020cm-3의 도핑 농도를 포함할 수 있다. 제2 전도형의 중도핑 영역(예를 들어, P+ 영역)은, 5x1018 내지 1x1020cm-3의 도핑 농도를 포함할 수 있다. 이러한 도핑 농도의 범위는 단지 예시적이며, 이에 제한되는 것으로 의도되지 않는다. 다른 도핑 농도는, 제안된 사용 및 적용을 위한 원하는 특징을 갖는 소자를 제공하는데 이용될 수 있다. 상기 제2 전도형의 중도핑 영역은, 상기 제1 및 제2 웰 영역에 비하여 더 높은 도핑 농도를 가질 수 있다. 상기 소스 또는 N+ 영역 및 상기 제1 전도형의 반도체 물질의 중도핑층은, 상기 드리프트층에 비하여 더 높은 도핑 농도를 포함할 수 있다.
일부 구현예에 따라, 수직형 DMOSFET(vertical DMOSFET) 소자는, 전류가, 상기 소자의 소스 접촉과 상기 소자의 채널 사이에서 측면 또는 수평면(lateral or horizontal plane, 예를 들어, X 및 Y 방향) 내로 적어도 두 개의 방향)으로 흐르는 것으로 기술된다. 상기 수직형 DMOSFET 소자에서, 전류의 대부분은, 초기에는, 후면 드레인 접촉(backside drain contact)에서부터 드리프트 영역을 통과하고, 상기 JFET 영역 내로 수직적으로 흐른다. 다음으로, 상기 전류는, 상기 소자의 측면 내에서 상기 채널 영역을 통하여 흐르도록 방향을 변경한다. 일부 구현예에 따라, 상기 전체 소자의 전류의 적어도 50 %는, 상기 소자의 측면 내에서 적어도 두 개의 방향으로 상기 JFET 영역에서부터 상기 소스 실리사이드 접촉까지 흐른다. 일부 구현예에 따라, 상기 제2 방향은, 제1 방향과 적어도 50 도의 각을 형성한다.
도 11은, 도 1a에서 나타낸 바와 같은 소자 내의 전류 경로를 나타낸 도식화된 도면이다. 초기에, 상기 전류는, 웨이퍼의 후면에서부터 드리프트 영역을 수직적으로 통과하여 JFET 영역(미도시) 내로 흐른다. 도 11에 나타낸 바와 같이, 상기 전류의 흐름은, 상기 JFET 영역에서부터 실리사이드 접촉까지의 다중 경로를 진행될 수 있다. 예를 들어, 상기 전류는, "전류 경로 1(Current Path)"로 나타낸 바와 같이, 상기 소스 실리사이드 접촉에서 수집되기 이전에, 적어도 두 개의 방향(예를 들어, 제1 방향 및 제2 방향)으로 채널를 통하여 상기 소스 접촉까지 측면으로 흐를 수 있다. 또한, 상기 소자의 전류는, "전류 경로 2"에서 나타낸 바와 같이, 소스 실리사이드 접촉에서 수집되기 이전에, 상당한 방향의 변화 없이 상기 채널을 통하여 측면으로 흐를 수 있다.
도 11에서 나타낸 바와 같이, 상기 소자 내의 전류 일부는, 실질적 방향(예를 들어, 전류 경로 2)의 변화 없이 상기 채널에서 상기 소스 실리사이드 접촉까지 흐를 수 있다. 그러나, 본 발명의 이러한 양상에 따라, 상기 소자 내의 전체 전류(total current)의 적어도 50 %는, 상기 JFET 영역에서부터 상기 소스 접촉까지, 상기 소자의 측면 내의 제1 및 제2 방향으로 흐르며, 상기 제2 방향은, 상기 제1 방향에 대해 적어도 50 도(degrees)로 각지게 형성된다.
일부 구현예에 따라, 수직형 DMOSFET 소자는, N-형 영역에 대한 상기 실리사이드 접촉(the silicide contact to the n-type regions)의 폭이 상기 채널폭에 반하여 상대적으로 작은 것으로 기술된다. 일부 구현예에 따라, 상기 접촉에 대한 N+ 도핑 영역의 폭은, 상기 채널의 폭의 50 % 미만이다. 도 12a는, X 및 Y 방향 둘다에서 액티브 채널을 갖는 도 1a에서 나타낸 바와 같은, 소자에 대한 실리사이드 접촉의 폭을 나타낸다. 이 구현예에서, 상기 채널폭은, 상기 X 및 Y 방향 둘다(예를 들어, C1+C2+C3+C4)의 상기 채널의 전체 폭이다. 도 12a의 소자에서, 상기 소스에 대한 상기 실리사이드 접촉 폭은, 상기 소자의 n-플러스 영역을 접촉하는 상기 접촉 영역의 전체 폭이다(예를 들어, S1+S2+S3+S4). 도 12b는, 상기 Y-방향 내에서 단지 액티브 채널을 갖는, 도 10a에 묘사된 바와 같은, 소자를 위한 상기 채널폭을 나타낸 도식화된 도면이다. 도 12b에 나타낸 바와 같이, 상기 채널폭은, 상기 X-방향으로 액티브 채널이 없으므로, 단지 상기 Y-방향으로 채널폭((예를 들어, C1+C2))의 합을 포함한다. 도 12a의 소자와 함께 참조해서, 도 12b의 소자에 대한 상기 소스에 대한 상기 실리사이드 접촉 폭은, 상기 소자의 n-플러스 영역을 접촉하는 상기 접촉 영역의 전체 폭(예를 들어, S1+S2+S3+S4)이다.
일부 구현예에 따라, 수직형 DMOSFET 소자는, 전류가 다수 채널의 바로 가까이에서 소스 접촉에 의해 수집되지 않는 것으로 기술된다(wherein current is not collected by the source contact in the immediate vicinity of the majority of the channel). 더욱이, 전류는, 상기 소스 접촉에 도달하기 이전에, 상기 채널에 인접한 N+ 도핑 영역 내에서 상당한 길이(예를 들어, > 2 ㎛ 또는 > 상기 소자의 최소 배선폭)로 흐른다(Rather, the current flows a substantial length (e.g., > 2 ㎛ or > a minimum feature size of the device) in an N+ doped region adjacent the channel before reaching the source contact). 본 출원서에 사용된 바와 같이, 소자의 최소 배선폭은, 상기 소자의 선에 대한 선 분리 또는 최소 선폭(minimum line width)이다.
일부 구현예에 따라, 수직형 DMOSFET 소자는, > 600 V의 파괴 전압(breakdown voltage), > 0.3 ㎛의 최소 배선폭 및 < 6 ㎛의 셀 피치를 갖는 것으로 제공된다. 일부 구현예에 따라, 수직형 DMOSFET 소자는, > 600 V의 파괴 전압, > 0.3 ㎛의 최소 배선폭 및 > 350 mm/mm2의 채널 밀도를 갖는 것으로 제공된다.
상기 언급한 상세한 설명은, 설명의 목적으로 제시된 예와 함께, 본 발명의 원리를 제시하고 있으나, 본 발명의 통상의 기술자는 본 명세서를 읽음으로써, 형태 및 세부 사항에서 다양한 변형이 본 발명의 진정한 범위로부터 벗어나지 않으면서 이루어지는 것으로 이해될 수 있다.

Claims (29)

  1. 적어도 하나의 반도체 셀;
    을 포함하고,
    상기 반도체 셀은:
    제1 전도형의 반도체 기판층;
    선택적으로, 상기 기판층 상의 제1 전도형의 반도체 물질의 버퍼층;
    상기 버퍼층 또는 상기 기판층 상의 상기 제1 전도형의 반도체 물질의 드리프트층;
    상기 드리프트층 내에서 Y 방향으로 연장한 상기 제1 전도형과 상이한 제2 전도형의 반도체 물질의 제1 웰 영역;
    상기 드리프트층 내에서 Y 방향으로 연장한 상기 제2 전도형의 반도체 물질의 제2 웰 영역, 상기 제2 웰 영역은 상기 Y 방향에 수직한 X 방향으로 상기 제1 웰 영역과 이격되고, 상기 제1 및 제2 웰 영역의 말단은 상기 드리프트층 내의 JFET 영역을 외접하는 고리를 형성하도록 서로 연결됨;
    상기 제1 웰 영역 내에서 Y 방향으로 연장한 상기 제1 전도형의 반도체 물질의 제1 소스 영역, 상기 제1 소스 영역은 상기 제1 소스 영역 아래에 상기 제1 웰 영역의 하단부(underlying portion)가 있도록, 상기 제1 웰 영역의 깊이 미만의 깊이를 가지며, 상기 제1 소스 영역은 상기 제1 웰 영역의 일부가 상기 JFET 영역 및 상기 제1 소스 영역 사이에 잔류하도록 상기 JFET 영역과 이격됨;
    상기 제2 웰 영역 내에서 Y 방향으로 연장한 상기 제1 전도형의 반도체 물질의 제2 소스 영역, 상기 제2 소스 영역은 상기 제2 소스 영역 아래에 상기 제2 웰 영역의 하단부가 있도록 상기 제2 웰 영역의 깊이 미만의 깊이를 가지며, 상기 제2 소스 영역은 상기 제2 웰 영역의 일부분이 상기 JFET 영역 및 상기 제2 소스 영역 사이에 잔류하도록 상기 JFET 영역과 이격됨;
    상기 제1 및 제2 소스 영역 사이에서 상기 X 방향으로 연장한 상기 제2 전도형의 제1 중도핑 영역;
    상기 Y 방향으로 상기 제1 중도핑 영역과 이격되고, 상기 제1 및 제2 소스 영역 사이에서 상기 X 방향으로 연장한 상기 제2 전도형의 제2 중도핑 영역;
    상기 X 방향으로 연장하고, 상기 제1 중도핑 영역 및 이와 인접한 상기 제1 및 제2 소스 영역과 접촉하는 제1 소스 오믹 접촉;
    상기 X 방향으로 연장하고, 상기 제2 중도핑 영역 및 이와 인접한 상기 제1 및 제2 소스 영역과 접촉하는 제2 소스 오믹 접촉, 상기 제2 소스 오믹 접촉은 상기 Y 방향으로 상기 제1 소스 오믹 접촉과 이격됨;
    상기 제1 및 제2 소스 오믹 접촉 사이에서 상기 제1 소스 영역 및 제2 소스 영역과 접촉하고, 상기 드리프트층 상의 게이트 유전체층;
    상기 제1 게이트 유전체층 상의 게이트 전극, 상기 게이트 전극은 상기 Y-방향으로 상기 제1 및 제2 소스 오믹 접촉과 이격됨;
    상기 게이트 전극에 의해 덮여지지 않는 제1 게이트 유전체층의 주변부 및 상기 게이트 전극 상의 층간 유전체; 및
    상기 소스 오믹 접촉과 접촉한 소스 금속 영역;
    을 포함하고,
    상기 게이트 전극은 상기 X 방향으로 상기 제1 및 제2 소스 영역 이상으로 연장하는 것인,
    반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 유전체(gate dielectric) 및 상기 게이트 전극은 적어도 상기 X 방향으로 상기 제1 및 제2 소스 영역의 외측 에지(outer edge)까지 연장하는 것인, 반도체 소자.
  3. 제1항에 있어서,
    상기 반도체 셀은 2 내지 10 ㎛의 상기 X-방향 내의 폭을 갖는 것인, 반도체 소자.
  4. 제1항에 있어서,
    상기 반도체 셀은 2 내지 30 ㎛의 상기 Y-방향 내의 길이를 갖는 것인, 반도체 소자.
  5. 제1항에 있어서,
    상기 Y-방향으로 상기 셀의 주변(perimeter) 및 상기 JFET 영역 사이의 거리는 1 내지 4 ㎛인 것인, 반도체 소자.
  6. 제1항에 있어서,
    상기 JFET 영역은 상기 X-방향으로 1 내지 6 ㎛의 폭을 갖는 것인, 반도체 소자.
  7. 제1항에 있어서,
    상기 JFET 영역은 상기 X-방향으로 2 내지 30 ㎛의 길이를 갖는 것인, 반도체 소자.
  8. 제1항에 있어서,
    상기 JFET 영역, 상기 JFET 영역을 외접한 고리의 외주(outer perimeter) 및 상기 반도체 셀은 직사각형인 것인, 반도체 소자.
  9. 제1항에 있어서,
    상기 반도체 셀은 직사각형이고, 상기 JFET 영역을 외접한 고리의 외주는 상기 Y 방향으로 최대 크기를 갖는 타원형(elliptical in shape)인 것인, 반도체 소자.
  10. 제1항에 있어서,
    상기 반도체 셀은 직사각형이고, 상기 JFET 영역을 외접한 고리의 외주 및 상기 JFET 영역은 육각형 형태인 것인, 반도체 소자.
  11. 제1항에 있어서,
    상기 JFET 영역에 대향하는 상기 제1 소스 영역에 인접한 상기 드리프트층 상의 상기 Y 방향으로 연장한 상기 제2 전도형의 제3 중도핑 영역; 및
    상기 JFET 영역에 대향하는 상기 제2 소스 영역에 인접한 상기 드리프트층 상의 상기 Y 방향으로 연장한 상기 제2 전도형의 제4 중도핑 영역;
    을 더 포함하고,
    상기 제1 및 제2 소스 오믹 접촉의 일부는 각각 상기 제3 및 제4 중도핑 영역 상에 있는 것인, 반도체 소자.
  12. 제1항에 있어서,
    상기 제1 중도핑 영역에 인접한 상기 웰 영역 내에서 상기 X 방향으로 연장한 상기 제1 전도형의 반도체 물질의 제3 소스 영역, 상기 제3 소스 영역은 상기 웰 영역의 일부분이 상기 JFET 영역 및 상기 제3 소스 영역 사이에 잔류하도록 상기 JFET 영역으로부터 이격됨;
    상기 제2 중도핑 영역에 인접한 상기 웰 영역 내에서 상기 X 방향으로 연장한 상기 제1 전도형의 반도체 물질의 제4 소스 영역, 상기 제4 소스 영역은 상기 웰 영역의 일부분이 상기 JFET 영역 및 상기 제4 소스 영역 사이에 잔류하도록 상기 JFET 영역으로부터 이격됨;
    을 더 포함하는 것인, 반도체 소자.
  13. 제12항에 있어서,
    상기 제1 및 제2 웰 영역을 연결하여 상기 제1 및 제2 JFET 영역의 형성하고, 상기 소자의 중심부 내의 상기 드리프트층 내에서 상기 X 방향으로 연장한 상기 제2 전도형의 반도체 물질의 제3 웰 영역; 및
    상기 제3 웰 영역 내에서 상기 X 방향으로 연장하고, 상기 제1 및 제2 JFET 영역과 이격되는, 상기 제1 전도형의 반도체 물질의 제5 소스 영역;
    을 더 포함하는 것인, 반도체 소자.
  14. 제1 전도형의 반도체 물질의 드리프트층 내에 상기 Y-방향으로 연장한 제1 및 제2 웰 영역을 이식하는 단계, 상기 드리프트층은 기판 상에 있고, 상기 제1 및 제2 웰 영역은 상기 제1 전도형과 상이한 제2 전도형이며, 상기 제1 및 제2 웰 영역은 상기 Y-방향에 수직한 X-방향으로 서로 간에 이격되고, 상기 제1 전도형의 반도체 물질의 상기 JFET 영역을 외접하는 고리를 형성하기 위해 말단에서 서로 연결됨;
    각각으로 상기 제1 및 제2 웰 영역 내에 상기 Y-방향으로 연장한 상기 제1 전도형의 제1 및 제2 소스 영역을 이식하는 단계, 상기 제1 및 제2 소스 영역은 상기 제1 및 제2 소스 영역 아래에 상기 웰 영역의 하단부가 있도록, 상기 제1 및 제2 웰 영역의 깊이 미만의 깊이로 이식되고, 상기 제1 및 제2 소스 영역은 상기 X-방향으로 상기 JFET 영역과 이격됨;
    상기 제1 및 제2 소스 영역 사이에 상기 X-방향으로 연장한 상기 드리프트층 내에 상기 제2 전도형의 제1 중도핑 영역을 이식하는 단계;
    상기 제1 및 제2 소스 영역 사이에 상기 X-방향으로 연장하고, 상기 Y-방향으로 상기 제1 영역으로부터 이격된 상기 드리프트층의 상기 제2 전도형의 제2 중도핑 영역을 이식하는 단계;
    제1 중도핑 영역 및 이와 인접한 상기 제1 및 제2 소스 영역과 접촉하고, 상기 X 방향으로 연장한 제1 소스 오믹 접촉을 형성하는 단계;
    상기 제2 중도핑 영역 및 이와 인접한 상기 제1 및 제2 소스 영역과 접촉하고, 상기 X 방향으로 연장한 제2 소스 오믹 접촉을 형성하는 단계, 상기 제2 소스 오믹 접촉은 상기 Y 방향으로 상기 제1 소스 오믹 접촉으로부터 이격됨;
    상기 제1 및 제2 소스 오믹 접촉 사이의 상기 제1 소스 영역 및 제2 소스 영역과 접촉하고, 상기 드리프트층 상에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극은 제1 게이트 유전체층 상에 하부표면(lower surface), 상기 하부 표면에 대향하는 상부 표면(upper surface) 및 측벽(sidewall)을 포함하고, 상기 게이트 전극은 상기 Y-방향으로 상기 제1 및 제2 소스 오믹 접촉과 이격됨;
    상기 게이트 전극에 의해 덮여지지 않는 상기 제1 게이트 유전체층의 일부분 및 상기 게이트 전극 상에 층간 유전체층을 형성하는 단계; 및
    상기 소스 오믹 접촉과 접촉하고, 상기 층간 유전체층 상에 소스 금속 영역을 형성하는 단계;
    를 포함하는,
    반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 게이트 유전체 및 상기 게이트 전극은 적어도 X 방향으로 상기 제1 및 제2 소스 영역의 외측 에지까지 연장하는 것인, 방법.
  16. 적어도 하나의 액티브 셀 및 적어도 하나의 접촉 셀을 포함하는 복수의 반도체 셀;
    을 포함하고,
    상기 액티브 셀 각각은:
    상기 반도체 셀의 중심부 내에 제1 전도형의 반도체 물질의 JFET 영역;
    상기 JFET 영역을 외접하는 제1 전도형과 상이한 제2 전도형의 반도체 물질의 웰 영역;
    상기 JFET 영역을 외접하고, 상기 웰 영역 내에 형성된 상기 제1 전도형의 소스 영역, 상기 소스 영역은 상기 JFET 영역과 이격되고, 상기 웰 영역의 일부가 상기 소스영역의 아래에 잔류하도록 상기 웰 영역의 깊이 미만의 깊이를 가짐;
    상기 JFET 영역, 웰 영역 및 소스 영역 상의 게이트 유전체층;
    상기 게이트 유전체층 상의 게이트 전극;
    상기 게이트 전극에 의해 덮여지지 않는 제1 게이트 유전체층의 주변부 및 상기 게이트 전극 상의 층간 유전체; 를 포함하고,
    상기 접촉 셀 각각은:
    상기 제2 전도형의 반도체 물질의 제1 층;
    상기 제1 및 제2 층 내에 형성된 상기 제2 전도형의 제1층 중도핑 영역 상의 상기 제1 전도형의 반도체 물질의 제2 중도핑층;
    상기 중도핑 영역 및 제2 층과 접촉하고, 상기 셀의 중심부 내의 소스 오믹 접촉; 을 포함하고,
    상기 접촉 셀 각각의 제2 층은 상기 액티브 셀의 각각의 소스영역과 전기적 통신 상태에 있으며; 상기 접촉 셀 각각의 제1 층은 상기 액티브 셀 각각의 웰 영역과 전기적 통신 상태에 있고,
    상기 액티브 반도체 셀 각각의 JFET 영역 및 웰 영역 및 상기 접촉 셀의 제2 층은 상기 제1 전도형의 기판층 상에 있는 상기 제1 전도형의 반도체 물질의 드리프트층 상에 있는 것인,
    반도체 소자.
  17. 제16항에 있어서,
    상기 드리프트층 및 상기 기판층 사이에 버퍼층; 을 더 포함하는 것인, 반도체 소자.
  18. 제16항에 있어서,
    상기 셀은 육각형 형태인 것인 반도체 소자.
  19. 제16항에 있어서,
    각 접촉 셀은 6개의 인접한 액티브 셀에 의해 둘러 싸여지는 것인, 반도체 소자.
  20. 제1항에 있어서,
    상기 제1 전도형은 N-형이고,
    상기 제2 전도형은 P-형인 것인, 반도체 소자
  21. 제1항에 있어서,
    상기 소자는 복수의 반도체 셀을 포함하는 것인, 반도체 소자.
  22. 제1항에 있어서,
    상기 소자는 SiC 반도체 소자인 것인, 반도체 소자.
  23. 제16항에 있어서,
    상기 액티브 셀의 층간 유전체층 상에 있고, 상기 접촉 셀의 소스 오믹 접촉과 접촉하는 금속층; 을 더 포함하고, 반도체 소자.
  24. 소자의 채널 영역에 인접한 N-형 영역; 및
    상기 N-형 영역에 대한 실리사이드 접촉;
    을 포함하고,
    전류의 50 % 초과는 상기 채널 영역 및 상기 실리사이드 접촉 사이에서 상기 소자의 측면 내에 적어도 제1 방향 및 제2 방향으로 흐르고, 상기 제1 방향 및 상기 제2 방향 사이의 각은 적어도 50 도이며; 및/또는
    상기 N-형 영역에 실리사이드 접촉의 폭은 상기 채널의 폭의 50 % 미만인 것인,
    수직형 DMOSFET 소자.
  25. 제1항에 있어서,
    상기 소스 금속 영역은 집적된 쇼트키 접촉(integrated Schottky contact)을 형성하도록 상기 드리프트층과 접촉하고 있는 것인, 반도체 소자.
  26. 제1항에 있어서,
    상기 소스 금속 영역은 집적된 쇼트키 접촉을 형성하기 위해, 상기 제2 전도형의 제1 및 제2 중도핑 영역에 인접한 상기 드리프트층과 접촉하는 것인, 반도체 소자.
  27. 제16항에 있어서,
    상기 제1 전도형은 N-형이고, 상기 제2 전도형은 P-형인 것인, 반도체 소자.
  28. 제16항에 있어서,
    상기 소자는 SiC 반도체 소자인 것인, 반도체 소자.
  29. 제24항에 있어서,
    상기 채널 전류는 상기 채널 및 상기 실리사이드 접촉 사이에서 상기 N-형 영역을 통하여 제1 거리(first distance)로 흐르고, 상기 제1 거리는 2 ㎛ 초과이거나 또는 상기 제1 거리는 상기 소자의 최소 배선폭을 초과하는 것인, 반도체 소자.
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