JP3214274B2 - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JP3214274B2 JP3214274B2 JP00095895A JP95895A JP3214274B2 JP 3214274 B2 JP3214274 B2 JP 3214274B2 JP 00095895 A JP00095895 A JP 00095895A JP 95895 A JP95895 A JP 95895A JP 3214274 B2 JP3214274 B2 JP 3214274B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel region
- cell structure
- channel
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 93
- 238000009792 diffusion process Methods 0.000 claims description 44
- 230000002093 peripheral effect Effects 0.000 claims description 44
- 239000010410 layer Substances 0.000 claims description 42
- 239000002344 surface layer Substances 0.000 claims description 34
- 239000012535 impurity Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims 2
- 239000000758 substrate Substances 0.000 description 37
- 230000015556 catabolic process Effects 0.000 description 21
- 230000007423 decrease Effects 0.000 description 17
- 230000003071 parasitic effect Effects 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 8
- 230000006872 improvement Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- -1 boron ions Chemical class 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 3
- 229910018125 Al-Si Inorganic materials 0.000 description 2
- 229910018520 Al—Si Inorganic materials 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 1
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の表面層に
分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲート
を持つ複数のソース領域が設けられるＭＯＳ型電界効果
トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲート
バイポーラトランジスタなどのＭＯＳ型半導体装置に関
する。
分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲート
を持つ複数のソース領域が設けられるＭＯＳ型電界効果
トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲート
バイポーラトランジスタなどのＭＯＳ型半導体装置に関
する。
【０００２】
【従来の技術】スイッチング回路において、オン抵抗の
低さやスイッチング速度の速さからＭＯＳ型半導体装置
が多用されている。図４（ａ）〜（ｃ）はＭＯＳ型半導
体装置の一つである従来のＭＯＳＦＥＴの例を示し、
（ａ）が平面図、（ｂ）が（ａ）のＣ−Ｃ線断面図、
（ｃ）が（ａ）のＤ−Ｄ線断面図である。すなわち、ｎ
- 型半導体基板１の表面層に複数のｐ+ ウェル領域２と
その周囲のｐチャネル領域３が方形に形成され、さらに
その表面層にｎ+ ソース領域４が形成されている。そし
て、例えば多結晶シリコンからなるゲート電極５がｐチ
ャネル領域３のｎ+ ソース領域４とｎ- 型基板１の露出
面とに挟まれた部分の上にゲート酸化膜６を介して設け
られている。ｐ+ ウェル領域２及びｎ+ ソース領域４に
共通に接触して、Ａｌ−Ｓｉ合金からなるソース電極８
が設けられ、ホウ素燐シリカガラス（ＢＰＳＧ）からな
る層間絶縁膜７によって絶縁されて、ゲート電極５の上
に延長されている。図のようなｐチャネル領域３の上下
にｎ+ ソース領域４、ソース電極８などを持った単位の
構造をセル構造と呼ぶことにする。図４（ａ）に方形の
セル構造を描き、説明も方形としているが、実際の半導
体装置においては、角部が直角或いはそれ以下の角度を
もつことは少なく、通常、多少丸みを持ったアール形状
とするか、角を少し削った八角形にすることが多い。こ
こでは、また以降でも、二組の平行線からなる四つの主
辺をもち、それらの延長が直角に近い角度で交わるもの
を方形と呼ぶことにする。従って、二つの主辺が交わっ
た角が無い場合は、角とは二つの主辺の延長線の交点に
近い部分であり、対角線とは、そのような交点に近い部
分を結んだ線を意味する。実際のＭＯＳＦＥＴにおいて
は、このようなセル構造が多数並置されている。
低さやスイッチング速度の速さからＭＯＳ型半導体装置
が多用されている。図４（ａ）〜（ｃ）はＭＯＳ型半導
体装置の一つである従来のＭＯＳＦＥＴの例を示し、
（ａ）が平面図、（ｂ）が（ａ）のＣ−Ｃ線断面図、
（ｃ）が（ａ）のＤ−Ｄ線断面図である。すなわち、ｎ
- 型半導体基板１の表面層に複数のｐ+ ウェル領域２と
その周囲のｐチャネル領域３が方形に形成され、さらに
その表面層にｎ+ ソース領域４が形成されている。そし
て、例えば多結晶シリコンからなるゲート電極５がｐチ
ャネル領域３のｎ+ ソース領域４とｎ- 型基板１の露出
面とに挟まれた部分の上にゲート酸化膜６を介して設け
られている。ｐ+ ウェル領域２及びｎ+ ソース領域４に
共通に接触して、Ａｌ−Ｓｉ合金からなるソース電極８
が設けられ、ホウ素燐シリカガラス（ＢＰＳＧ）からな
る層間絶縁膜７によって絶縁されて、ゲート電極５の上
に延長されている。図のようなｐチャネル領域３の上下
にｎ+ ソース領域４、ソース電極８などを持った単位の
構造をセル構造と呼ぶことにする。図４（ａ）に方形の
セル構造を描き、説明も方形としているが、実際の半導
体装置においては、角部が直角或いはそれ以下の角度を
もつことは少なく、通常、多少丸みを持ったアール形状
とするか、角を少し削った八角形にすることが多い。こ
こでは、また以降でも、二組の平行線からなる四つの主
辺をもち、それらの延長が直角に近い角度で交わるもの
を方形と呼ぶことにする。従って、二つの主辺が交わっ
た角が無い場合は、角とは二つの主辺の延長線の交点に
近い部分であり、対角線とは、そのような交点に近い部
分を結んだ線を意味する。実際のＭＯＳＦＥＴにおいて
は、このようなセル構造が多数並置されている。
【０００３】
【発明が解決しようとする課題】近年、スイッチング回
路において、そのスイッチングデバイスであるＭＯＳＦ
ＥＴはスナバ回路の省略等の回路の簡略化、装置の小型
化等により、発生したサージ電圧を受けやすくなってき
ている。このことは、ＭＯＳＦＥＴにとって破壊の原因
につながり、その破壊耐量（アバランシェ耐量）の向上
が求められてきている。このようなＭＯＳＦＥＴのアバ
ランシェ耐量を向上させるため、ｐ+ ウェル領域２の拡
散深さを深くすることが行われる。しかし、ｐ+ ウェル
領域２の拡散深さを深くすると、オン抵抗などの他の特
性に影響がでてしまう。図５は、９００Ｖ、５Ａの素子
におけるｐ+ ウェル領域２の拡散深さとアバランシェ耐
量（実線）およびオン抵抗（破線）の関係を示す。横軸
はｐ+ ウェル領域２の拡散深さ、たて軸はアバランシェ
耐量およびオン抵抗である。ｐ+ ウェル領域２を深くす
ると、アバランシェ耐量は向上するが、オン抵抗も増大
してしまうことがわかる。従って、アバランシェ耐量の
向上と他の特性との両立を図るためには、製造プロセス
条件等の決定のための実験を行わなければならず、時間
がかかってしまう。その上、各特性との両立を図るた
め、アバランシェ耐量の向上も制限されてしまう等の問
題点があった。
路において、そのスイッチングデバイスであるＭＯＳＦ
ＥＴはスナバ回路の省略等の回路の簡略化、装置の小型
化等により、発生したサージ電圧を受けやすくなってき
ている。このことは、ＭＯＳＦＥＴにとって破壊の原因
につながり、その破壊耐量（アバランシェ耐量）の向上
が求められてきている。このようなＭＯＳＦＥＴのアバ
ランシェ耐量を向上させるため、ｐ+ ウェル領域２の拡
散深さを深くすることが行われる。しかし、ｐ+ ウェル
領域２の拡散深さを深くすると、オン抵抗などの他の特
性に影響がでてしまう。図５は、９００Ｖ、５Ａの素子
におけるｐ+ ウェル領域２の拡散深さとアバランシェ耐
量（実線）およびオン抵抗（破線）の関係を示す。横軸
はｐ+ ウェル領域２の拡散深さ、たて軸はアバランシェ
耐量およびオン抵抗である。ｐ+ ウェル領域２を深くす
ると、アバランシェ耐量は向上するが、オン抵抗も増大
してしまうことがわかる。従って、アバランシェ耐量の
向上と他の特性との両立を図るためには、製造プロセス
条件等の決定のための実験を行わなければならず、時間
がかかってしまう。その上、各特性との両立を図るた
め、アバランシェ耐量の向上も制限されてしまう等の問
題点があった。
【０００４】以上の問題に鑑み、本発明の目的は、他の
特性を犠牲にすることなく、アバランシェ耐量を向上さ
せたＭＯＳ型半導体装置を提供することにある。
特性を犠牲にすることなく、アバランシェ耐量を向上さ
せたＭＯＳ型半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電型の半導体層の表面層の第二
導電型のチャネル領域と、そのチャネル領域の表面層の
第一導電型のソース領域とが形成されるセル構造の複数
個を備えたＭＯＳ型半導体装置において、半導体チップ
のセル構造を並べた部分の最外周部に、セル構造のチャ
ネル領域の外側の辺の一部が半導体チップの辺と平行で
ある外周セル構造を設け、該外周セル構造が、内側のセ
ル構造より面積が広いものとする。さらに、半導体チッ
プのセル構造を並べた部分の最外周部の角部のセル構造
を、セル構造のチャネル領域の外側の辺が半導体チップ
の角に向かう円弧状または、円弧を模した折れ線状にし
た外角セル構造とし、その外角セル構造の面積が、他の
外周セル構造より広いものとする。あるいは、セル構造
が略方形に形成され、互いに角を向き合わせて対向する
二つのセル構造のチャネル領域の角間の距離が、互いに
辺を向き合わせて対向する二つのセル構造のチャネル領
域の辺間の距離より小さいものとする。
めに、本発明は、第一導電型の半導体層の表面層の第二
導電型のチャネル領域と、そのチャネル領域の表面層の
第一導電型のソース領域とが形成されるセル構造の複数
個を備えたＭＯＳ型半導体装置において、半導体チップ
のセル構造を並べた部分の最外周部に、セル構造のチャ
ネル領域の外側の辺の一部が半導体チップの辺と平行で
ある外周セル構造を設け、該外周セル構造が、内側のセ
ル構造より面積が広いものとする。さらに、半導体チッ
プのセル構造を並べた部分の最外周部の角部のセル構造
を、セル構造のチャネル領域の外側の辺が半導体チップ
の角に向かう円弧状または、円弧を模した折れ線状にし
た外角セル構造とし、その外角セル構造の面積が、他の
外周セル構造より広いものとする。あるいは、セル構造
が略方形に形成され、互いに角を向き合わせて対向する
二つのセル構造のチャネル領域の角間の距離が、互いに
辺を向き合わせて対向する二つのセル構造のチャネル領
域の辺間の距離より小さいものとする。
【０００６】また、最も近接している二つのセル構造の
対角線が一線上にあるようにし、該対角線が半導体チッ
プの辺と平行であるようにセル構造を配置してもよい。
その場合、二つの近接セル構造の対角部分におけるチャ
ネル領域の間隔を４μｍ以下と小さくし、できればこの
部分のチャネル領域同士が直結し合うようにすることが
もっとも有効である。また、二つの近接セル構造のチャ
ネル領域の間のチャネル領域の角を結ぶ線上において、
第一導電型の半導体層の表面層に、チャネル領域より浅
く、チャネル領域より高抵抗率の第二導電型の条状領域
がチャネル領域に連結して形成されるか、第一導電型の
半導体層より高抵抗率の第一導電型の条状領域がチャネ
ル領域に隣接して形成されることも有効である。さらに
は、上記の条状領域がチャネル領域内に達するように形
成されることもよい。また、外周セル構造の内側部分に
のみ第一導電型ソース領域を設けたものとする。
対角線が一線上にあるようにし、該対角線が半導体チッ
プの辺と平行であるようにセル構造を配置してもよい。
その場合、二つの近接セル構造の対角部分におけるチャ
ネル領域の間隔を４μｍ以下と小さくし、できればこの
部分のチャネル領域同士が直結し合うようにすることが
もっとも有効である。また、二つの近接セル構造のチャ
ネル領域の間のチャネル領域の角を結ぶ線上において、
第一導電型の半導体層の表面層に、チャネル領域より浅
く、チャネル領域より高抵抗率の第二導電型の条状領域
がチャネル領域に連結して形成されるか、第一導電型の
半導体層より高抵抗率の第一導電型の条状領域がチャネ
ル領域に隣接して形成されることも有効である。さらに
は、上記の条状領域がチャネル領域内に達するように形
成されることもよい。また、外周セル構造の内側部分に
のみ第一導電型ソース領域を設けたものとする。
【０００７】更に、第二導電型チャネル領域の表面層の
一部にチャネル領域より不純物濃度が高く、拡散深さの
浅い第二導電型の浅ベース領域を有することが有効であ
る。特に、浅ベース領域の下方に第二導電型の領域とし
てチャネル領域のみを有するものとするのもよい。
一部にチャネル領域より不純物濃度が高く、拡散深さの
浅い第二導電型の浅ベース領域を有することが有効であ
る。特に、浅ベース領域の下方に第二導電型の領域とし
てチャネル領域のみを有するものとするのもよい。
【０００８】また、前記第一導電型半導体層の表面近傍
に第一導電型半導体層より低抵抗率の第一導電型半導体
領域を設けるものとするのもよい。
に第一導電型半導体層より低抵抗率の第一導電型半導体
領域を設けるものとするのもよい。
【０００９】
【作用】図６（ａ）および（ｂ）に、それぞれ従来のＭ
ＯＳＦＥＴと本発明の実施例のＭＯＳＦＥＴでのアバラ
ンシェ電流の流れ方を示す。図６（ａ）の従来の方形の
セル構造の配置では、セル構造のチャネル領域３の角部
での間隔が辺の間隔より広い。ｐチャネル領域３の角部
では、ｐｎ接合の曲率が大きいため耐圧が低く、アバラ
ンシェ降伏によるアバランシェ電流Ｉ1 が、図６（ａ）
に示すように、四つの角部に囲まれた領域から四つの角
部に集中するためアバランシェ耐量が低下する。これに
対し、図６（ｂ）に示すように、互いに角を向き合わせ
て対向する二つのセル構造のチャネル領域の角間の距離
が、互いに辺を向き合わせて対向する二つのセル構造の
チャネル領域の辺間の距離より小さいように、特に、二
つの方形セル構造の対角線が一線上にあるように近接し
て配置すれば、角部での空乏層はピンチオフし易くな
り、耐圧低下を防ぐ。そして、図６（ｂ）に示すように
近接した角部の間の狭い領域からアバランシェ電流Ｉ2
が、対向する二つのセル構造のコーナー部に流れ込むた
め、アバランシェ電流Ｉ2 は図６（ａ）に示したＩ1 に
比して約半分に減少する。この結果、図７のＭＯＳＦＥ
Ｔのセル構造内の寄生バイポーラトランジスタを示す断
面図において、ｎ+ ソース領域４の直下のｐチャネル領
域３の抵抗Ｒb を流れるアバランシェ電流が減少し、ｎ
- 型基板１、ｐチャネル領域３及びｎ+ ソース領域４か
らなる寄生バイポーラトランジスタの誤点弧を起こりに
くくし、ＭＯＳＦＥＴの破壊を防ぐ。この場合、二つの
セル構造のチャネル領域の間隔は狭いほど良く、４μｍ
以下の時に効果が高い。さらには、隣合うセルの対角部
のチャネル領域が横方向拡散により直結するように形成
すると最も効果が高い。
ＯＳＦＥＴと本発明の実施例のＭＯＳＦＥＴでのアバラ
ンシェ電流の流れ方を示す。図６（ａ）の従来の方形の
セル構造の配置では、セル構造のチャネル領域３の角部
での間隔が辺の間隔より広い。ｐチャネル領域３の角部
では、ｐｎ接合の曲率が大きいため耐圧が低く、アバラ
ンシェ降伏によるアバランシェ電流Ｉ1 が、図６（ａ）
に示すように、四つの角部に囲まれた領域から四つの角
部に集中するためアバランシェ耐量が低下する。これに
対し、図６（ｂ）に示すように、互いに角を向き合わせ
て対向する二つのセル構造のチャネル領域の角間の距離
が、互いに辺を向き合わせて対向する二つのセル構造の
チャネル領域の辺間の距離より小さいように、特に、二
つの方形セル構造の対角線が一線上にあるように近接し
て配置すれば、角部での空乏層はピンチオフし易くな
り、耐圧低下を防ぐ。そして、図６（ｂ）に示すように
近接した角部の間の狭い領域からアバランシェ電流Ｉ2
が、対向する二つのセル構造のコーナー部に流れ込むた
め、アバランシェ電流Ｉ2 は図６（ａ）に示したＩ1 に
比して約半分に減少する。この結果、図７のＭＯＳＦＥ
Ｔのセル構造内の寄生バイポーラトランジスタを示す断
面図において、ｎ+ ソース領域４の直下のｐチャネル領
域３の抵抗Ｒb を流れるアバランシェ電流が減少し、ｎ
- 型基板１、ｐチャネル領域３及びｎ+ ソース領域４か
らなる寄生バイポーラトランジスタの誤点弧を起こりに
くくし、ＭＯＳＦＥＴの破壊を防ぐ。この場合、二つの
セル構造のチャネル領域の間隔は狭いほど良く、４μｍ
以下の時に効果が高い。さらには、隣合うセルの対角部
のチャネル領域が横方向拡散により直結するように形成
すると最も効果が高い。
【００１０】さらに、セル構造の角部に連結してチャネ
ル領域と同じ導電型で、より高抵抗率の条状領域を二つ
のセル構造の角を結ぶ線上に設けることにより、角部で
の空乏層は広がり易くなり、耐圧の低下を抑える。チャ
ネル領域と同じ導電型でなく、チャネル領域を囲む半導
体層と同じ導電型で、より高抵抗率の条状領域を二つの
セル構造の角を結ぶ線上に設けても、同様に角部での空
乏層は広がり易くなり、耐圧の低下やアバランシェ耐量
の低下が抑制される。そして、これらの条状領域からア
バランシェ電流が流れ込んでも、その部分のチャネル領
域に条状領域と同時に不純物を導入して不純物濃度を高
くしておけば、抵抗が低くなっているため、上記の寄生
バイポーラトランジスタの誤動作が抑制される。
ル領域と同じ導電型で、より高抵抗率の条状領域を二つ
のセル構造の角を結ぶ線上に設けることにより、角部で
の空乏層は広がり易くなり、耐圧の低下を抑える。チャ
ネル領域と同じ導電型でなく、チャネル領域を囲む半導
体層と同じ導電型で、より高抵抗率の条状領域を二つの
セル構造の角を結ぶ線上に設けても、同様に角部での空
乏層は広がり易くなり、耐圧の低下やアバランシェ耐量
の低下が抑制される。そして、これらの条状領域からア
バランシェ電流が流れ込んでも、その部分のチャネル領
域に条状領域と同時に不純物を導入して不純物濃度を高
くしておけば、抵抗が低くなっているため、上記の寄生
バイポーラトランジスタの誤動作が抑制される。
【００１１】また、半導体チップのセル構造を並べた部
分の最外周部のセル構造を、チャネル領域の外側の辺が
半導体チップの辺とほぼ平行にすれば、ｐｎ接合が直線
に近く形成され、電界集中を生じ難くなる。また、外周
セル構造のチップ中央側部分にのみ第一導電型ソース領
域を設ければ、外側部分には第一導電型ソース領域が形
成されていないので、大きなアバランシェ電流が流れて
も、寄生トランジスタが動作することがなく、アバラン
シェ耐量が向上する。さらに、外周セル構造の面積を、
内側のセル構造より広くすれば、アバランシェエネルギ
の吸収力が大きくなり、アバランシェ耐量が向上する。
分の最外周部のセル構造を、チャネル領域の外側の辺が
半導体チップの辺とほぼ平行にすれば、ｐｎ接合が直線
に近く形成され、電界集中を生じ難くなる。また、外周
セル構造のチップ中央側部分にのみ第一導電型ソース領
域を設ければ、外側部分には第一導電型ソース領域が形
成されていないので、大きなアバランシェ電流が流れて
も、寄生トランジスタが動作することがなく、アバラン
シェ耐量が向上する。さらに、外周セル構造の面積を、
内側のセル構造より広くすれば、アバランシェエネルギ
の吸収力が大きくなり、アバランシェ耐量が向上する。
【００１２】半導体チップのセル構造を並べた部分の最
外周部の角部に、チャネル領域の外側の辺が半導体チッ
プの角に向かう円弧状または円弧を模した折れ線状であ
る外角セル構造を設ければ、ｐｎ接合の曲率を小さくで
き、電界集中が避けられる。また、外角セル構造の面積
を他の外周セル構造より広くすれば、アバランシェエネ
ルギの吸収力を増すことができる。
外周部の角部に、チャネル領域の外側の辺が半導体チッ
プの角に向かう円弧状または円弧を模した折れ線状であ
る外角セル構造を設ければ、ｐｎ接合の曲率を小さくで
き、電界集中が避けられる。また、外角セル構造の面積
を他の外周セル構造より広くすれば、アバランシェエネ
ルギの吸収力を増すことができる。
【００１３】更に、第二導電型チャネル領域の表面層の
一部にチャネル領域より不純物濃度が高く、拡散深さの
浅い第二導電型の浅ベース領域を形成すれば、チャネル
領域の伝導率が増大し、寄生トランジスタのベース抵抗
が減少し、寄生トランジスタが動作しにくくなるので、
アバランシェ耐量の向上に寄与する。特に、浅ベース領
域の下方に第二導電型の領域としてチャネル領域のみで
第二導電型ウェル領域がなくても、アバランシェ耐量の
顕著な向上が見られる。
一部にチャネル領域より不純物濃度が高く、拡散深さの
浅い第二導電型の浅ベース領域を形成すれば、チャネル
領域の伝導率が増大し、寄生トランジスタのベース抵抗
が減少し、寄生トランジスタが動作しにくくなるので、
アバランシェ耐量の向上に寄与する。特に、浅ベース領
域の下方に第二導電型の領域としてチャネル領域のみで
第二導電型ウェル領域がなくても、アバランシェ耐量の
顕著な向上が見られる。
【００１４】
【実施例】図１及び図２（ａ）、（ｂ）は、本発明の第
一の実施例のＭＯＳＦＥＴを示し、図１が上部構造を除
いた平面図、図２（ａ）が図１のＡ−Ａ線断面図、図２
（ｂ）が図１のＢ−Ｂ線断面図で、図４と共通の部分に
は同一の符号が付されている。
一の実施例のＭＯＳＦＥＴを示し、図１が上部構造を除
いた平面図、図２（ａ）が図１のＡ−Ａ線断面図、図２
（ｂ）が図１のＢ−Ｂ線断面図で、図４と共通の部分に
は同一の符号が付されている。
【００１５】図１から明らかなように、ｎ- 型基板１の
表面層に、方形のｐチャネル領域３内にｎ+ ソース領域
４とｐ+ ウェル領域２を持つ四つの主辺を有するセル構
造が、角部を最も近接して配置されている。特にこの例
では、セル構造が正方形で、等間隔に配置されているの
で、近接した二つのセル構造の対角線が同一線上になっ
ているが、長方形のセル構造でもよい。なお、実際の角
部は直角でなく、多少丸みがあり、例えば、半径１．５
〜２μｍのアール形状となっている。先に図６を用いて
説明したように、近接したセル構造の角付近のアバラン
シェ電流は小さい。一方四つのセル構造で囲まれた部分
は広く、アバランシェ電流も大きいが、対向するｐｎ接
合はほぼ直線で、大きなアバランシェ電流に耐えられ
る。図２（ａ）において、抵抗率４５Ωｃｍ厚さ１００
μｍのｎ- 型基板１の表面層にｐチャネル領域３と、そ
の内部にｐチャネル領域３より拡散深さの深いｐ+ ウェ
ル領域２が形成され、更にその表面層にｎ+ ソース領域
４が形成されている。ｎ+ ソース領域４とｎ- 型基板１
の表面露出部とに挟まれたｐチャネル領域３の表面には
ゲート酸化膜６を介して多結晶シリコンからなるゲート
電極５が設けられている。ｎ+ ソース領域４とｐ+ ウェ
ル領域２の表面に共通に接触してソース電極８が設けら
れ、層間絶縁膜７を介してゲート電極５の上に延長され
ている。図示していないが、ｎ- 型基板１の裏面側には
ｎサブストレートを介してドレイン電極が設けられてい
る。試作した図１の実施例のＭＯＳＦＥＴの各パラメー
タは次のようなものである。ｐチャネル領域３のイオン
注入時のドーズ量は１×１０14ｃｍ-2、拡散深さは３μ
ｍ、ｐ+ ウェル領域２のドーズ量は１×１０15ｃｍ-2、
拡散深さは８μｍ、ｎ+ ソース領域４のドーズ量は５×
１０15ｃｍ-2、拡散深さは０．３μｍである。ｐチャネ
ル領域３のサイズは３３μｍ角、ピッチは５０μｍであ
る。この時、二つのｐチャネル領域３の角間の距離は、
約４μｍである。
表面層に、方形のｐチャネル領域３内にｎ+ ソース領域
４とｐ+ ウェル領域２を持つ四つの主辺を有するセル構
造が、角部を最も近接して配置されている。特にこの例
では、セル構造が正方形で、等間隔に配置されているの
で、近接した二つのセル構造の対角線が同一線上になっ
ているが、長方形のセル構造でもよい。なお、実際の角
部は直角でなく、多少丸みがあり、例えば、半径１．５
〜２μｍのアール形状となっている。先に図６を用いて
説明したように、近接したセル構造の角付近のアバラン
シェ電流は小さい。一方四つのセル構造で囲まれた部分
は広く、アバランシェ電流も大きいが、対向するｐｎ接
合はほぼ直線で、大きなアバランシェ電流に耐えられ
る。図２（ａ）において、抵抗率４５Ωｃｍ厚さ１００
μｍのｎ- 型基板１の表面層にｐチャネル領域３と、そ
の内部にｐチャネル領域３より拡散深さの深いｐ+ ウェ
ル領域２が形成され、更にその表面層にｎ+ ソース領域
４が形成されている。ｎ+ ソース領域４とｎ- 型基板１
の表面露出部とに挟まれたｐチャネル領域３の表面には
ゲート酸化膜６を介して多結晶シリコンからなるゲート
電極５が設けられている。ｎ+ ソース領域４とｐ+ ウェ
ル領域２の表面に共通に接触してソース電極８が設けら
れ、層間絶縁膜７を介してゲート電極５の上に延長され
ている。図示していないが、ｎ- 型基板１の裏面側には
ｎサブストレートを介してドレイン電極が設けられてい
る。試作した図１の実施例のＭＯＳＦＥＴの各パラメー
タは次のようなものである。ｐチャネル領域３のイオン
注入時のドーズ量は１×１０14ｃｍ-2、拡散深さは３μ
ｍ、ｐ+ ウェル領域２のドーズ量は１×１０15ｃｍ-2、
拡散深さは８μｍ、ｎ+ ソース領域４のドーズ量は５×
１０15ｃｍ-2、拡散深さは０．３μｍである。ｐチャネ
ル領域３のサイズは３３μｍ角、ピッチは５０μｍであ
る。この時、二つのｐチャネル領域３の角間の距離は、
約４μｍである。
【００１６】図２（ａ）のＡ−Ａ線断面図にみるよう
に、近接した二つのセル構造のｐチャネル領域３の角部
同士がもっとも近いため、電圧印加時にｐチャネル領域
３から広がる空乏層が、隣接するｐチャネル領域から広
がる空乏層とつながり易く、通常空乏層の曲率が小さい
ため最も降伏の起きやすいセル構造の角部での耐圧低下
が起きず、アバランシェ耐量が向上する。図２（ｂ）の
二つのセル構造の辺部分の間の断面においては、ゲート
電極５の下のｎ- 型基板１が広くあるので、ＭＯＳＦＥ
Ｔの導通時の電流の通路が広く、オン抵抗を低く抑えら
れる。
に、近接した二つのセル構造のｐチャネル領域３の角部
同士がもっとも近いため、電圧印加時にｐチャネル領域
３から広がる空乏層が、隣接するｐチャネル領域から広
がる空乏層とつながり易く、通常空乏層の曲率が小さい
ため最も降伏の起きやすいセル構造の角部での耐圧低下
が起きず、アバランシェ耐量が向上する。図２（ｂ）の
二つのセル構造の辺部分の間の断面においては、ゲート
電極５の下のｎ- 型基板１が広くあるので、ＭＯＳＦＥ
Ｔの導通時の電流の通路が広く、オン抵抗を低く抑えら
れる。
【００１７】図１において、半導体チップのセル構造が
並べられた部分の最外周部には、セル構造のチャネル領
域の外側の辺が半導体チップの辺と平行である外周セル
構造１９及びチャネル領域の外側の辺が半導体チップの
角に向かう円弧状である外角セル構造２０が設けられて
いる。このようにすると、最外周のｐｎ接合の曲率が小
さくなるので、電界集中が生じ難くなり、アバランシェ
耐量が向上する。また、外周セル構造１９及び外角セル
構造２０が、セルのチップ中央に近い側の部分にのみｎ
+ ソース領域４を有している。このようにすると、次の
理由で、アバランシェ耐量が向上するのである。すなわ
ち、アバランシェ降伏は通常最外周のｐｎ接合から先ず
始まるが、この部分にｎ+ ソース領域が形成されていな
いので、大きなアバランシェ電流が流れても、寄生トラ
ンジスタが動作することがなく、アバランシェ耐量が向
上する。しかも、外周セル構造１９および外角セル構造
２０が、内側の方形セル構造より面積が広いため、アバ
ランシェエネルギの吸収力も大きくなり、アバランシェ
耐量が向上する。外周セル構造１９付近の点線は、多結
晶シリコンリング１８の境界である。外角セル構造２０
のｐチャネル領域の外側の辺は、必ずしも半導体チップ
の角に向かう円弧である必要はなく、円弧を模した折れ
線状であっても電界集中は回避できる。
並べられた部分の最外周部には、セル構造のチャネル領
域の外側の辺が半導体チップの辺と平行である外周セル
構造１９及びチャネル領域の外側の辺が半導体チップの
角に向かう円弧状である外角セル構造２０が設けられて
いる。このようにすると、最外周のｐｎ接合の曲率が小
さくなるので、電界集中が生じ難くなり、アバランシェ
耐量が向上する。また、外周セル構造１９及び外角セル
構造２０が、セルのチップ中央に近い側の部分にのみｎ
+ ソース領域４を有している。このようにすると、次の
理由で、アバランシェ耐量が向上するのである。すなわ
ち、アバランシェ降伏は通常最外周のｐｎ接合から先ず
始まるが、この部分にｎ+ ソース領域が形成されていな
いので、大きなアバランシェ電流が流れても、寄生トラ
ンジスタが動作することがなく、アバランシェ耐量が向
上する。しかも、外周セル構造１９および外角セル構造
２０が、内側の方形セル構造より面積が広いため、アバ
ランシェエネルギの吸収力も大きくなり、アバランシェ
耐量が向上する。外周セル構造１９付近の点線は、多結
晶シリコンリング１８の境界である。外角セル構造２０
のｐチャネル領域の外側の辺は、必ずしも半導体チップ
の角に向かう円弧である必要はなく、円弧を模した折れ
線状であっても電界集中は回避できる。
【００１８】図３にＭＯＳＦＥＴのチップの周辺付近の
断面図を示す。セル構造を並べた最外周部のｐ+ ウェル
領域２の上に厚いフィールド酸化膜１４を介してゲート
リード取り出しのための多結晶シリコンリング１８が設
けられ、チップの最外縁の表面層にｐ周辺領域１６とそ
の上に周辺電極１７が設けられている。各部のパラメー
タは次のとおりである。ｎ- 型基板１：不純物濃度１×
１０13〜３×１０16ｃｍ-3、厚さ５〜１５０μｍ、ｐ+
ウェル領域２：ホウ素イオンのドーズ量５×１０14〜２
×１０15ｃｍ-2、拡散深さ５〜１０μｍ、ｐチャネル領
域３：ホウ素イオンのドーズ量３×１０13〜５×１０14
ｃｍ-2、拡散深さ２〜４μｍ、ｎ+ ソース領域４：砒素
イオンのドーズ量４×１０15〜５×１０15ｃｍ-2、拡散
深さ０．２〜０．３μｍ、ゲート電極５：多結晶シリコ
ン厚さ５００〜１０００ｎｍ、ゲート酸化膜６：厚さ２
５〜１２０ｎｍ、層間絶縁膜７：ＢＰＳＧ厚さ０．６〜
１．１μｍ、ソース電極８：Ａｌ−Ｓｉ厚さ３〜５μ
ｍ、フィールド酸化膜１４：厚さ５００〜１１００ｎ
ｍ、パッシベーション膜１５：ＳｉＮ厚さ８００ｎｍ。
なお、ｐベース領域については、ｐチャネル領域３と
ｐ+ ウェル領域２、ｐチャネル領域３とｐ+ 浅ベース
領域１１、ｐチャネル領域３、ｐ+ ウェル領域２とｐ
+ 浅ベース領域１１の三通りの構造を用いることができ
る。
断面図を示す。セル構造を並べた最外周部のｐ+ ウェル
領域２の上に厚いフィールド酸化膜１４を介してゲート
リード取り出しのための多結晶シリコンリング１８が設
けられ、チップの最外縁の表面層にｐ周辺領域１６とそ
の上に周辺電極１７が設けられている。各部のパラメー
タは次のとおりである。ｎ- 型基板１：不純物濃度１×
１０13〜３×１０16ｃｍ-3、厚さ５〜１５０μｍ、ｐ+
ウェル領域２：ホウ素イオンのドーズ量５×１０14〜２
×１０15ｃｍ-2、拡散深さ５〜１０μｍ、ｐチャネル領
域３：ホウ素イオンのドーズ量３×１０13〜５×１０14
ｃｍ-2、拡散深さ２〜４μｍ、ｎ+ ソース領域４：砒素
イオンのドーズ量４×１０15〜５×１０15ｃｍ-2、拡散
深さ０．２〜０．３μｍ、ゲート電極５：多結晶シリコ
ン厚さ５００〜１０００ｎｍ、ゲート酸化膜６：厚さ２
５〜１２０ｎｍ、層間絶縁膜７：ＢＰＳＧ厚さ０．６〜
１．１μｍ、ソース電極８：Ａｌ−Ｓｉ厚さ３〜５μ
ｍ、フィールド酸化膜１４：厚さ５００〜１１００ｎ
ｍ、パッシベーション膜１５：ＳｉＮ厚さ８００ｎｍ。
なお、ｐベース領域については、ｐチャネル領域３と
ｐ+ ウェル領域２、ｐチャネル領域３とｐ+ 浅ベース
領域１１、ｐチャネル領域３、ｐ+ ウェル領域２とｐ
+ 浅ベース領域１１の三通りの構造を用いることができ
る。
【００１９】図１、図２の第一のＭＯＳＦＥＴの動作は
次のように行われる。ゲート電極５に或る値以上の正の
電圧が印加されると、ゲート電極５の直下のｐチャネル
領域３の表面近傍に反転層を生じ、ｎ+ ソース領域４と
ｎ- 型基板１の間が導通する。そして、ｎ- 型基板１の
裏面側に設けられたドレイン電極１３とソース電極８と
の間に電圧が印加されていれば、電流が流れる。従っ
て、電流が流れるために、ｎ- 型基板１の表面露出部
も、或る程度の面積が必要である。一般に、セル構造部
と、ｎ- 型基板１の露出部の面積の比には、最適値が存
在する。すなわち、二つのｐチャネル領域３の角間の距
離を大きくすると、ｎ- 型基板１の露出部の面積が広く
なり過ぎて、無駄な面積がとられるので、結果としてオ
ン抵抗が大きくなり、逆にこの距離を小さくすると、ｎ
- 型基板１の露出部の面積が狭くなり過ぎて、結果とし
てオン抵抗が大きくなる。９００Ｖクラスの高耐圧ＭＯ
ＳＦＥＴでは、この値は約０．７であり、二つのｐチャ
ネル領域３の角間の距離が４μｍのとき、上記の比は
０．７になる。二つのｐチャネル領域３の角間の距離を
大きくするとこの値は小さな値になって最適値から外れ
る。より低耐圧のＭＯＳＦＥＴでは、最適な上記の比
は、０．７より大きな値になる、すなわち、二つのｐチ
ャネル領域３の角間の距離の最適値は、４μｍより小さ
な値になる。
次のように行われる。ゲート電極５に或る値以上の正の
電圧が印加されると、ゲート電極５の直下のｐチャネル
領域３の表面近傍に反転層を生じ、ｎ+ ソース領域４と
ｎ- 型基板１の間が導通する。そして、ｎ- 型基板１の
裏面側に設けられたドレイン電極１３とソース電極８と
の間に電圧が印加されていれば、電流が流れる。従っ
て、電流が流れるために、ｎ- 型基板１の表面露出部
も、或る程度の面積が必要である。一般に、セル構造部
と、ｎ- 型基板１の露出部の面積の比には、最適値が存
在する。すなわち、二つのｐチャネル領域３の角間の距
離を大きくすると、ｎ- 型基板１の露出部の面積が広く
なり過ぎて、無駄な面積がとられるので、結果としてオ
ン抵抗が大きくなり、逆にこの距離を小さくすると、ｎ
- 型基板１の露出部の面積が狭くなり過ぎて、結果とし
てオン抵抗が大きくなる。９００Ｖクラスの高耐圧ＭＯ
ＳＦＥＴでは、この値は約０．７であり、二つのｐチャ
ネル領域３の角間の距離が４μｍのとき、上記の比は
０．７になる。二つのｐチャネル領域３の角間の距離を
大きくするとこの値は小さな値になって最適値から外れ
る。より低耐圧のＭＯＳＦＥＴでは、最適な上記の比
は、０．７より大きな値になる、すなわち、二つのｐチ
ャネル領域３の角間の距離の最適値は、４μｍより小さ
な値になる。
【００２０】図８は、図１、図２のＭＯＳＦＥＴと、図
４に示した従来のＭＯＳＦＥＴのアバランシェ耐量の温
度特性を示し、線２１で示す本発明の実施例のＭＯＳＦ
ＥＴのアバランシェ耐量は、線２２で示す従来のＭＯＳ
ＦＥＴのアバランシェ耐量に比し、２５℃において約
１．６倍、１２５℃において約４．７倍になっている。
従来のＭＯＳＦＥＴのセル構造も同じサイズとし、ｐチ
ャネル領域が３３μｍ角、ピッチが５０μｍである。
４に示した従来のＭＯＳＦＥＴのアバランシェ耐量の温
度特性を示し、線２１で示す本発明の実施例のＭＯＳＦ
ＥＴのアバランシェ耐量は、線２２で示す従来のＭＯＳ
ＦＥＴのアバランシェ耐量に比し、２５℃において約
１．６倍、１２５℃において約４．７倍になっている。
従来のＭＯＳＦＥＴのセル構造も同じサイズとし、ｐチ
ャネル領域が３３μｍ角、ピッチが５０μｍである。
【００２１】図１の第一の実施例の構造では、ｎ- 型基
板の表面露出部の上には、ほぼ全面に多結晶シリコンか
らなるゲート電極５が設けられている。ゲート電極全体
の抵抗を考えると、セル構造の角間では非常に狭くなっ
ているが、狭い部分は短いので、従来のセル構造の配置
の場合と比較して、ゲート抵抗が低減されるというメリ
ットもある。
板の表面露出部の上には、ほぼ全面に多結晶シリコンか
らなるゲート電極５が設けられている。ゲート電極全体
の抵抗を考えると、セル構造の角間では非常に狭くなっ
ているが、狭い部分は短いので、従来のセル構造の配置
の場合と比較して、ゲート抵抗が低減されるというメリ
ットもある。
【００２２】なお、第一の実施例のＭＯＳＦＥＴはセル
構造を形成するためのマスクを変更するだけで、従来の
ＭＯＳＦＥＴの製造工程に何ら余分な工程を付加するこ
となく製造できる。図９及び図１０（ａ）、（ｂ）は、
本発明の第二の実施例のＭＯＳＦＥＴを示す。図９が上
部構造を除いた平面図、図１０（ａ）が図９のＥ−Ｅ線
断面図、図１０（ｂ）が図９のＦ−Ｆ線断面図で、他の
図と共通の部分には同一の符号が付されている。この実
施例では、図１に示した第一の実施例より更にセル構造
の角部同士の間隔を狭くし、二つの近接したセル構造の
ｐチャネル領域３が連結しているものである。図９にお
いて、連結したｐチャネル領域３の内側にｎ+ ソース領
域４、その更に内側にｐ+ ウェル領域２が見られる。連
結したｐチャネル領域３に囲まれて、方形にｎ- 型基板
１の露出表面が見えている。ｐチャネル領域３の連結し
た様子は図１０（ａ）のＥ−Ｅ線断面図でなお良くわか
る。ゲート電極５の下で隣接するセル構造のｐチャネル
領域３がつながっている。これにより、セル構造の角で
の耐圧低下を防ぎ、またアバランシェ耐量の低下を防い
でいる。この角でのゲート電極５の幅Ｌ１は、２〜６μ
ｍである。図１０（ｂ）のＦ−Ｆ線断面図では、二つの
セル構造間の距離は十分大きく、ゲート電極５の下にお
いて、広いｎ- 型基板１の露出部があり、ＭＯＳＦＥＴ
の導通時にもオン抵抗が低く抑えられる。この部分での
ゲート電極５の幅Ｌ２は、６〜２０μｍであり、ゲート
電極間の距離Ｌ３は、６〜１２μｍである。なお、この
例においても、図９に示したように半導体チップのセル
構造が並べられた部分の最外周部の外周セル構造１９
は、ｐチャネル領域３の外側の辺が半導体チップの辺と
平行であり、セル構造の内側部分にのみｎ+ ソース領域
４を有し、内側の方形セル構造より面積が広くなってい
る。そして、外角セル構造２０は、ｐチャネル領域３の
外側の辺が半導体チップの角に向かう円弧状であり、他
の外周セル構造１９より面積が広い。これらは、上記の
例と同様にアバランシェ耐量の向上に寄与している。
構造を形成するためのマスクを変更するだけで、従来の
ＭＯＳＦＥＴの製造工程に何ら余分な工程を付加するこ
となく製造できる。図９及び図１０（ａ）、（ｂ）は、
本発明の第二の実施例のＭＯＳＦＥＴを示す。図９が上
部構造を除いた平面図、図１０（ａ）が図９のＥ−Ｅ線
断面図、図１０（ｂ）が図９のＦ−Ｆ線断面図で、他の
図と共通の部分には同一の符号が付されている。この実
施例では、図１に示した第一の実施例より更にセル構造
の角部同士の間隔を狭くし、二つの近接したセル構造の
ｐチャネル領域３が連結しているものである。図９にお
いて、連結したｐチャネル領域３の内側にｎ+ ソース領
域４、その更に内側にｐ+ ウェル領域２が見られる。連
結したｐチャネル領域３に囲まれて、方形にｎ- 型基板
１の露出表面が見えている。ｐチャネル領域３の連結し
た様子は図１０（ａ）のＥ−Ｅ線断面図でなお良くわか
る。ゲート電極５の下で隣接するセル構造のｐチャネル
領域３がつながっている。これにより、セル構造の角で
の耐圧低下を防ぎ、またアバランシェ耐量の低下を防い
でいる。この角でのゲート電極５の幅Ｌ１は、２〜６μ
ｍである。図１０（ｂ）のＦ−Ｆ線断面図では、二つの
セル構造間の距離は十分大きく、ゲート電極５の下にお
いて、広いｎ- 型基板１の露出部があり、ＭＯＳＦＥＴ
の導通時にもオン抵抗が低く抑えられる。この部分での
ゲート電極５の幅Ｌ２は、６〜２０μｍであり、ゲート
電極間の距離Ｌ３は、６〜１２μｍである。なお、この
例においても、図９に示したように半導体チップのセル
構造が並べられた部分の最外周部の外周セル構造１９
は、ｐチャネル領域３の外側の辺が半導体チップの辺と
平行であり、セル構造の内側部分にのみｎ+ ソース領域
４を有し、内側の方形セル構造より面積が広くなってい
る。そして、外角セル構造２０は、ｐチャネル領域３の
外側の辺が半導体チップの角に向かう円弧状であり、他
の外周セル構造１９より面積が広い。これらは、上記の
例と同様にアバランシェ耐量の向上に寄与している。
【００２３】この第二の実施例のＭＯＳＦＥＴのアバラ
ンシェ耐量の温度特性を、図８に線２３で示した。線２
２に示す従来のＭＯＳＦＥＴのアバランシェ耐量に比
し、２５℃において約１．８倍、１２５℃において約
５．０倍になっている。図９の第二の実施例の構造で
は、セル構造部と、ｎ- 型基板１の露出部の面積の比
は、二つのセル構造の角部を連結させるだけでなく、さ
らに重複させることによって、１以上とすることができ
る。従って、比較的低耐圧のＭＯＳＦＥＴに適する構造
といえる。
ンシェ耐量の温度特性を、図８に線２３で示した。線２
２に示す従来のＭＯＳＦＥＴのアバランシェ耐量に比
し、２５℃において約１．８倍、１２５℃において約
５．０倍になっている。図９の第二の実施例の構造で
は、セル構造部と、ｎ- 型基板１の露出部の面積の比
は、二つのセル構造の角部を連結させるだけでなく、さ
らに重複させることによって、１以上とすることができ
る。従って、比較的低耐圧のＭＯＳＦＥＴに適する構造
といえる。
【００２４】なお、第二の実施例のＭＯＳＦＥＴもセル
構造を形成するためのマスクを変更するだけで、従来の
ＭＯＳＦＥＴの製造工程に何ら余分な工程を付加するこ
となく製造できる。図１１及び図１２（ａ）、（ｂ）
は、本発明の第三の実施例のＭＯＳＦＥＴを示し、図１
１が上部構造を除いた平面図、図１２（ａ）が図１１の
Ｇ−Ｇ線断面図、図１２（ｂ）が図１１のＨ−Ｈ線断面
図で、他の図と共通の部分には同一の符号が付されてい
る。この実施例は、セル構造の角部同士の間隔を狭くす
ると共に、角部間をｐチャネル領域３と同一導電型で、
不純物濃度の低い高抵抗率のｐ型拡散層のｐ- 条状領域
９で連結したものである。図１１に示したように、ｐ-
条状領域９で連結したｐチャネル領域３の内側にｎ+ ソ
ース領域４、更に内側にｐ+ ウェル領域２が見られる。
そしてｐ- 条状領域９とｐチャネル領域３とで囲まれた
ｎ- 型基板１の露出部が見られる。ｐ- 条状領域９は、
例えばホウ素のイオン注入と拡散熱処理により形成さ
れ、ドーズ量５×１０11〜５×１０13ｃｍ-2、拡散深さ
０．５〜４μｍ、幅Ｌ４は２〜８μｍである。ｐ- 条状
領域９の拡散深さは、ｐチャネル領域３と同じか或いは
それより浅くしている。ｐ- 条状領域９でｐチャネル領
域が連結された様子は、図１２（ａ）のＧ−Ｇ線断面図
で良くわかる。ゲート電極５の下で隣接する二つのセル
構造のｐチャネル領域３がｐ-条状領域９で結ばれてい
る。これにより、セル構造の角部での耐圧低下を防いで
いる。このｐ- 条状領域９の形成のための不純物導入の
際、チャネル領域３の角部近くの高濃度領域３１にも不
純物を導入すると、この部分のチャネル抵抗が低下し、
寄生ｎｐｎトランジスタは動作しにくくなって、アバラ
ンシェ耐量は更に向上する。このｐ- 条状領域９は、隣
接セル構造間を連結しないで、角部に近接した領域にの
み形成しても、耐圧、アバランシェ耐量の低下を防ぐこ
とができる。この例では、ｐ- 条状領域９の不純物濃度
が低いので、ゲート電極５に正の電圧を印加したとき、
ゲート電極５の下のｐ- 条状領域９の表面層にも反転層
ができ、オン抵抗が低減できるという効果もある。図１
２（ｂ）のＨ−Ｈ線断面図では、二つのセル構造間の距
離は十分大きく、ゲート電極５の下において、広いｎ -
型基板１の露出部があり、ＭＯＳＦＥＴの導通時に、オ
ン抵抗が低く抑えられる。この部分でのゲート電極５の
幅Ｌ２は、１０〜４０μｍであり、ゲート電極間の距離
Ｌ３は、６〜２０μｍである。半導体チツプのセル構造
が並べられた部分の最外周部の外周セル構造等について
は、前述の例と同様であるので記述を省略する。
構造を形成するためのマスクを変更するだけで、従来の
ＭＯＳＦＥＴの製造工程に何ら余分な工程を付加するこ
となく製造できる。図１１及び図１２（ａ）、（ｂ）
は、本発明の第三の実施例のＭＯＳＦＥＴを示し、図１
１が上部構造を除いた平面図、図１２（ａ）が図１１の
Ｇ−Ｇ線断面図、図１２（ｂ）が図１１のＨ−Ｈ線断面
図で、他の図と共通の部分には同一の符号が付されてい
る。この実施例は、セル構造の角部同士の間隔を狭くす
ると共に、角部間をｐチャネル領域３と同一導電型で、
不純物濃度の低い高抵抗率のｐ型拡散層のｐ- 条状領域
９で連結したものである。図１１に示したように、ｐ-
条状領域９で連結したｐチャネル領域３の内側にｎ+ ソ
ース領域４、更に内側にｐ+ ウェル領域２が見られる。
そしてｐ- 条状領域９とｐチャネル領域３とで囲まれた
ｎ- 型基板１の露出部が見られる。ｐ- 条状領域９は、
例えばホウ素のイオン注入と拡散熱処理により形成さ
れ、ドーズ量５×１０11〜５×１０13ｃｍ-2、拡散深さ
０．５〜４μｍ、幅Ｌ４は２〜８μｍである。ｐ- 条状
領域９の拡散深さは、ｐチャネル領域３と同じか或いは
それより浅くしている。ｐ- 条状領域９でｐチャネル領
域が連結された様子は、図１２（ａ）のＧ−Ｇ線断面図
で良くわかる。ゲート電極５の下で隣接する二つのセル
構造のｐチャネル領域３がｐ-条状領域９で結ばれてい
る。これにより、セル構造の角部での耐圧低下を防いで
いる。このｐ- 条状領域９の形成のための不純物導入の
際、チャネル領域３の角部近くの高濃度領域３１にも不
純物を導入すると、この部分のチャネル抵抗が低下し、
寄生ｎｐｎトランジスタは動作しにくくなって、アバラ
ンシェ耐量は更に向上する。このｐ- 条状領域９は、隣
接セル構造間を連結しないで、角部に近接した領域にの
み形成しても、耐圧、アバランシェ耐量の低下を防ぐこ
とができる。この例では、ｐ- 条状領域９の不純物濃度
が低いので、ゲート電極５に正の電圧を印加したとき、
ゲート電極５の下のｐ- 条状領域９の表面層にも反転層
ができ、オン抵抗が低減できるという効果もある。図１
２（ｂ）のＨ−Ｈ線断面図では、二つのセル構造間の距
離は十分大きく、ゲート電極５の下において、広いｎ -
型基板１の露出部があり、ＭＯＳＦＥＴの導通時に、オ
ン抵抗が低く抑えられる。この部分でのゲート電極５の
幅Ｌ２は、１０〜４０μｍであり、ゲート電極間の距離
Ｌ３は、６〜２０μｍである。半導体チツプのセル構造
が並べられた部分の最外周部の外周セル構造等について
は、前述の例と同様であるので記述を省略する。
【００２５】この第三の実施例のＭＯＳＦＥＴのアバラ
ンシェ耐量の温度特性を図８に線２４で示した。線２２
に示す従来のＭＯＳＦＥＴのアバランシェ耐量に比し、
２５℃において約１．７倍、１２５℃において約４．８
倍になっている。また、図１１の第三の実施例の構造で
は、セル構造部と、ｎ- 型基板の露出部との面積比を目
的のＭＯＳＦＥＴに合わせて、自由に変えられる。
ンシェ耐量の温度特性を図８に線２４で示した。線２２
に示す従来のＭＯＳＦＥＴのアバランシェ耐量に比し、
２５℃において約１．７倍、１２５℃において約４．８
倍になっている。また、図１１の第三の実施例の構造で
は、セル構造部と、ｎ- 型基板の露出部との面積比を目
的のＭＯＳＦＥＴに合わせて、自由に変えられる。
【００２６】図１３（ａ）、（ｂ）は、本発明の第四の
実施例のＭＯＳＦＥＴを示し、（ａ）が上部構造を除い
た平面図、（ｂ）が（ａ）のＩ−Ｉ線断面図で、他の図
と共通の部分には同一の符号が付されている。この場合
は、図１１、１２のｐ- 条状領域９を形成した部分にや
はりアクセプタ形成型の不純物を拡散するが、その領域
がｐ型に転換しないで高抵抗率のｎ--条状領域１０とな
るようにする。同時にｐチャネル領域３の角部付近の高
濃度領域３１にもアクセプタ形成型の不純物を導入して
その部分のチャネル抵抗を下げておく。これにより、図
１１、１２の第三の実施例と同様にセル構造の角部の空
乏層が広がり易くなっているため、角部の耐圧低下を防
ぐことができ、高濃度領域３１のチャネル抵抗を低下さ
せることによって、アバランシェ耐量の低下も防止でき
る。この場合もｎ--条状領域１０により、セル構造の角
部同士を連結しなくても、角部に近接した領域にのみ形
成しても、耐圧、アバランシェ耐量の低下を防ぐことが
できる。
実施例のＭＯＳＦＥＴを示し、（ａ）が上部構造を除い
た平面図、（ｂ）が（ａ）のＩ−Ｉ線断面図で、他の図
と共通の部分には同一の符号が付されている。この場合
は、図１１、１２のｐ- 条状領域９を形成した部分にや
はりアクセプタ形成型の不純物を拡散するが、その領域
がｐ型に転換しないで高抵抗率のｎ--条状領域１０とな
るようにする。同時にｐチャネル領域３の角部付近の高
濃度領域３１にもアクセプタ形成型の不純物を導入して
その部分のチャネル抵抗を下げておく。これにより、図
１１、１２の第三の実施例と同様にセル構造の角部の空
乏層が広がり易くなっているため、角部の耐圧低下を防
ぐことができ、高濃度領域３１のチャネル抵抗を低下さ
せることによって、アバランシェ耐量の低下も防止でき
る。この場合もｎ--条状領域１０により、セル構造の角
部同士を連結しなくても、角部に近接した領域にのみ形
成しても、耐圧、アバランシェ耐量の低下を防ぐことが
できる。
【００２７】図１４は、本発明の第五の実施例のＭＯＳ
ＦＥＴのセル構造の断面図で、他の図と共通の部分には
同一の符号が付されている。この場合は、図２のｐチャ
ネル領域３の表面層の一部にｐチャネル領域３より不純
物濃度が高く、拡散深さの浅いｐ+ 浅ベース領域１１
が、例えばホウ素のドーズ量１×１０15〜３×１０15ｃ
ｍ-2、拡散深さ０．５〜１μｍのイオン注入および拡散
熱処理により形成されている。これにより、チャネル抵
抗を低下させることによって、寄生トランジスタの動作
が抑制され、アバランシェ耐量が向上する。
ＦＥＴのセル構造の断面図で、他の図と共通の部分には
同一の符号が付されている。この場合は、図２のｐチャ
ネル領域３の表面層の一部にｐチャネル領域３より不純
物濃度が高く、拡散深さの浅いｐ+ 浅ベース領域１１
が、例えばホウ素のドーズ量１×１０15〜３×１０15ｃ
ｍ-2、拡散深さ０．５〜１μｍのイオン注入および拡散
熱処理により形成されている。これにより、チャネル抵
抗を低下させることによって、寄生トランジスタの動作
が抑制され、アバランシェ耐量が向上する。
【００２８】図１５は、本発明の第六の実施例のＭＯＳ
ＦＥＴのセル構造の断面図で、他の図と共通の部分には
同一の符号が付されている。この場合は、ｐチャネル領
域３の表面層の一部にｐチャネル領域３より不純物濃度
が高く、拡散深さの浅いｐ+浅ベース領域１１が形成さ
れている点は、図１４の第五の実施例と同じであるが、
ｐ+ ウェル領域２は形成されていない。セル構造の配置
を改良している上、ｐ + 浅ベース領域１１を形成するこ
とにより、チャネル抵抗を低下させることによって、寄
生トランジスタの動作が抑制され、アバランシェ耐量が
十分向上するので、ｐ+ ウェル領域２を形成しなくて
も、実用に耐えるアバランシェ耐量が得られ、しかも以
前に述べたオン抵抗が増大する問題を解決できる。特に
拡散深さの深いｐ+ ウェル領域２の形成が省略できれ
ば、時間的にもコスト上でもメリットが大きい。
ＦＥＴのセル構造の断面図で、他の図と共通の部分には
同一の符号が付されている。この場合は、ｐチャネル領
域３の表面層の一部にｐチャネル領域３より不純物濃度
が高く、拡散深さの浅いｐ+浅ベース領域１１が形成さ
れている点は、図１４の第五の実施例と同じであるが、
ｐ+ ウェル領域２は形成されていない。セル構造の配置
を改良している上、ｐ + 浅ベース領域１１を形成するこ
とにより、チャネル抵抗を低下させることによって、寄
生トランジスタの動作が抑制され、アバランシェ耐量が
十分向上するので、ｐ+ ウェル領域２を形成しなくて
も、実用に耐えるアバランシェ耐量が得られ、しかも以
前に述べたオン抵抗が増大する問題を解決できる。特に
拡散深さの深いｐ+ ウェル領域２の形成が省略できれ
ば、時間的にもコスト上でもメリットが大きい。
【００２９】次に、ＭＯＳ型半導体装置としてｐチャネ
ル領域３間のｎ- 型半導体基板１の表面近傍に、ｎ- 型
半導体基板１より低抵抗率のｎ型領域１０１が設けられ
る構造が考えられるが、この場合アバランシェ耐量を向
上させることが難しく、ｎ型領域１０１の形成によるオ
ン抵抗低減の効果が十分得られないという問題があっ
た。しかし、本発明ではｎ型領域１０１のドーピング濃
度を高めても、アバランシェ耐量や耐圧の低下が生じに
くくなるので、ｎ型領域１０１の低抵抗率化が可能とな
る。この実施例について以下説明する。
ル領域３間のｎ- 型半導体基板１の表面近傍に、ｎ- 型
半導体基板１より低抵抗率のｎ型領域１０１が設けられ
る構造が考えられるが、この場合アバランシェ耐量を向
上させることが難しく、ｎ型領域１０１の形成によるオ
ン抵抗低減の効果が十分得られないという問題があっ
た。しかし、本発明ではｎ型領域１０１のドーピング濃
度を高めても、アバランシェ耐量や耐圧の低下が生じに
くくなるので、ｎ型領域１０１の低抵抗率化が可能とな
る。この実施例について以下説明する。
【００３０】図１６及び図１７（ａ）、（ｂ）は、本発
明の第七の実施例のＭＯＳＦＥＴを示し、図１６が上部
構造を除いた平面図、図１７（ａ）が図１６のＡ−Ａ線
断面図、図１７（ｂ）が図１６のＢ−Ｂ線断面図であ
る。
明の第七の実施例のＭＯＳＦＥＴを示し、図１６が上部
構造を除いた平面図、図１７（ａ）が図１６のＡ−Ａ線
断面図、図１７（ｂ）が図１６のＢ−Ｂ線断面図であ
る。
【００３１】図１６から明らかなように、ｎ- 型基板１
の表面層に、方形のｐチャネル領域３内にｎ+ ソース領
域４とｐ+ ウェル領域２を持つ四つの主辺を有するセル
構造が、ｎ- 型基板１の表面近傍のｎ- 型基板１より低
抵抗率のｎ型領域１０１に囲まれて、角部を最も近接し
て配置されている。特にこの例では、セル構造が正方形
で、等間隔に配置されているので、近接した二つのセル
構造の対角線が同一線上になっているが、長方形のセル
構造でもよい。なお、実際の角部は直角でなく、多少丸
みがあり、例えば、半径１．５〜２μｍのアール形状と
なっている。先に図６を用いて説明したように、近接し
たセル構造の角付近のアバランシェ電流は小さい。一方
四つのセル構造で囲まれた部分は広く、アバランシェ電
流も大きいが、対向するｐｎ接合はほぼ直線で、大きな
アバランシェ電流に耐えられる。図１７（ａ）におい
て、抵抗率４５Ωｃｍ厚さ１００μｍのｎ- 型基板１の
表面層にｐチャネル領域３と、その内部にｐチャネル領
域３より拡散深さの深いｐ+ウェル領域２が形成され、
更にその表面層にｎ+ ソース領域４が形成されている。
ｐチャネル領域３は、ｎ- 型基板１の表面近傍のｎ- 型
基板１より低抵抗率のｎ型領域１０１に囲まれている。
ｎ+ ソース領域４とｎ型領域１０１の表面露出部とに挟
まれたｐチャネル領域３の表面にはゲート酸化膜６を介
して多結晶シリコンからなるゲート電極５が設けられて
いる。ｎ+ ソース領域４とｐ+ ウェル領域２の表面に共
通に接触してソース電極８が設けられ、層間絶縁膜７を
介してゲート電極５の上に延長されている。図示してい
ないが、ｎ- 型基板１の裏面側にはｎサブストレートを
介してドレイン電極が設けられている。試作した図１６
の実施例のＭＯＳＦＥＴの各パラメータは次のようなも
のである。ｐチャネル領域３のイオン注入時のドーズ量
は１×１０14ｃｍ-2、拡散深さは３μｍ、ｐ+ ウェル領
域２のドーズ量は１×１０15ｃｍ-2、拡散深さは８μ
ｍ、ｎ+ ソース領域４のドーズ量は５×１０15ｃｍ-2、
拡散深さは０．３μｍ、ｎ型領域１０１のドーズ量は１
×１０12ｃｍ-2、拡散深さは３μｍ弱である。ｐチャネ
ル領域３のサイズは３３μｍ角、ピッチは５０μｍであ
る。この時、二つのｐチャネル領域３の角間の距離は、
約４μｍである。
の表面層に、方形のｐチャネル領域３内にｎ+ ソース領
域４とｐ+ ウェル領域２を持つ四つの主辺を有するセル
構造が、ｎ- 型基板１の表面近傍のｎ- 型基板１より低
抵抗率のｎ型領域１０１に囲まれて、角部を最も近接し
て配置されている。特にこの例では、セル構造が正方形
で、等間隔に配置されているので、近接した二つのセル
構造の対角線が同一線上になっているが、長方形のセル
構造でもよい。なお、実際の角部は直角でなく、多少丸
みがあり、例えば、半径１．５〜２μｍのアール形状と
なっている。先に図６を用いて説明したように、近接し
たセル構造の角付近のアバランシェ電流は小さい。一方
四つのセル構造で囲まれた部分は広く、アバランシェ電
流も大きいが、対向するｐｎ接合はほぼ直線で、大きな
アバランシェ電流に耐えられる。図１７（ａ）におい
て、抵抗率４５Ωｃｍ厚さ１００μｍのｎ- 型基板１の
表面層にｐチャネル領域３と、その内部にｐチャネル領
域３より拡散深さの深いｐ+ウェル領域２が形成され、
更にその表面層にｎ+ ソース領域４が形成されている。
ｐチャネル領域３は、ｎ- 型基板１の表面近傍のｎ- 型
基板１より低抵抗率のｎ型領域１０１に囲まれている。
ｎ+ ソース領域４とｎ型領域１０１の表面露出部とに挟
まれたｐチャネル領域３の表面にはゲート酸化膜６を介
して多結晶シリコンからなるゲート電極５が設けられて
いる。ｎ+ ソース領域４とｐ+ ウェル領域２の表面に共
通に接触してソース電極８が設けられ、層間絶縁膜７を
介してゲート電極５の上に延長されている。図示してい
ないが、ｎ- 型基板１の裏面側にはｎサブストレートを
介してドレイン電極が設けられている。試作した図１６
の実施例のＭＯＳＦＥＴの各パラメータは次のようなも
のである。ｐチャネル領域３のイオン注入時のドーズ量
は１×１０14ｃｍ-2、拡散深さは３μｍ、ｐ+ ウェル領
域２のドーズ量は１×１０15ｃｍ-2、拡散深さは８μ
ｍ、ｎ+ ソース領域４のドーズ量は５×１０15ｃｍ-2、
拡散深さは０．３μｍ、ｎ型領域１０１のドーズ量は１
×１０12ｃｍ-2、拡散深さは３μｍ弱である。ｐチャネ
ル領域３のサイズは３３μｍ角、ピッチは５０μｍであ
る。この時、二つのｐチャネル領域３の角間の距離は、
約４μｍである。
【００３２】図１７（ａ）のＡ−Ａ線断面図にみるよう
に、近接した二つのセル構造のｐチャネル領域３の角部
同士がもっとも近いため、電圧印加時にｐチャネル領域
３から広がる空乏層が、隣接するｐチャネル領域から広
がる空乏層とつながり易く、通常空乏層の曲率が小さい
ため最も降伏の起きやすいセル構造の角部での耐圧低下
が起きず、アバランシェ耐量が向上する。図１７（ｂ）
の二つのセル構造の辺部分の間の断面においては、ゲー
ト電極５の下のｎ型領域１０１が広くあるので、ＭＯＳ
ＦＥＴの導通時の電流の通路が広く、オン抵抗を低く抑
えられる。
に、近接した二つのセル構造のｐチャネル領域３の角部
同士がもっとも近いため、電圧印加時にｐチャネル領域
３から広がる空乏層が、隣接するｐチャネル領域から広
がる空乏層とつながり易く、通常空乏層の曲率が小さい
ため最も降伏の起きやすいセル構造の角部での耐圧低下
が起きず、アバランシェ耐量が向上する。図１７（ｂ）
の二つのセル構造の辺部分の間の断面においては、ゲー
ト電極５の下のｎ型領域１０１が広くあるので、ＭＯＳ
ＦＥＴの導通時の電流の通路が広く、オン抵抗を低く抑
えられる。
【００３３】図１６において、半導体チップのセル構造
が並べられた部分の最外周部には、セル構造のチャネル
領域の外側の辺が半導体チップの辺と平行である外周セ
ル構造１９及びチャネル領域の外側の辺が半導体チップ
の角に向かう円弧状である外角セル構造２０が設けられ
ている。このようにすると、最外周のｐｎ接合の曲率が
小さくなるので、電界集中が生じ難くなり、アバランシ
ェ耐量が向上する。また、外周セル構造１９及び外角セ
ル構造２０が、セルのチップ中央に近い側の部分にのみ
ｎ+ ソース領域４を有している。このようにすると、次
の理由で、アバランシェ耐量が向上するのである。すな
わち、アバランシェ降伏は通常最外周のｐｎ接合から先
ず始まるが、この部分にｎ+ ソース領域が形成されてい
ないので、大きなアバランシェ電流が流れても、寄生ト
ランジスタが動作することがなく、アバランシェ耐量が
向上する。しかも、外周セル構造１９および外角セル構
造２０が、内側の方形セル構造より面積が広いため、ア
バランシェエネルギの吸収力も大きくなり、アバランシ
ェ耐量が向上する。外周セル構造１９付近の点線は、多
結晶シリコンリング１８の境界である。外角セル構造２
０のｐチャネル領域の外側の辺は、必ずしも半導体チッ
プの角に向かう円弧である必要はなく、円弧を模した折
れ線状であっても電界集中は回避できる。
が並べられた部分の最外周部には、セル構造のチャネル
領域の外側の辺が半導体チップの辺と平行である外周セ
ル構造１９及びチャネル領域の外側の辺が半導体チップ
の角に向かう円弧状である外角セル構造２０が設けられ
ている。このようにすると、最外周のｐｎ接合の曲率が
小さくなるので、電界集中が生じ難くなり、アバランシ
ェ耐量が向上する。また、外周セル構造１９及び外角セ
ル構造２０が、セルのチップ中央に近い側の部分にのみ
ｎ+ ソース領域４を有している。このようにすると、次
の理由で、アバランシェ耐量が向上するのである。すな
わち、アバランシェ降伏は通常最外周のｐｎ接合から先
ず始まるが、この部分にｎ+ ソース領域が形成されてい
ないので、大きなアバランシェ電流が流れても、寄生ト
ランジスタが動作することがなく、アバランシェ耐量が
向上する。しかも、外周セル構造１９および外角セル構
造２０が、内側の方形セル構造より面積が広いため、ア
バランシェエネルギの吸収力も大きくなり、アバランシ
ェ耐量が向上する。外周セル構造１９付近の点線は、多
結晶シリコンリング１８の境界である。外角セル構造２
０のｐチャネル領域の外側の辺は、必ずしも半導体チッ
プの角に向かう円弧である必要はなく、円弧を模した折
れ線状であっても電界集中は回避できる。
【００３４】図１８にＭＯＳＦＥＴのチップの周辺付近
の断面図を示す。セル構造を並べた最外周部のｐ+ ウェ
ル領域２の上に厚いフィールド酸化膜１４を介してゲー
トリード取り出しのための多結晶シリコンリング１８が
設けられ、チップの最外縁の表面層にｐ周辺領域１６と
その上に周辺電極１７が設けられている。各部のパラメ
ータは次のとおりである。ｎ- 型基板１：不純物濃度１
×１０13〜３×１０16ｃｍ-3、厚さ５〜１５０μｍ、ｐ
+ ウェル領域２：ホウ素イオンのドーズ量５×１０14〜
２×１０15ｃｍ-2、拡散深さ５〜１０μｍ、ｐチャネル
領域３：ホウ素イオンのドーズ量３×１０13〜５×１０
14ｃｍ-2、拡散深さ２〜４μｍ、ｎ型領域１０１：リン
イオンのドーズ量５×１０11〜５×１０12ｃｍ-2、拡散
深さ２〜４μｍ、ｎ+ ソース領域４：砒素イオンのドー
ズ量４×１０15〜５×１０15ｃｍ-2、拡散深さ０．２〜
０．３μｍ、ゲート電極５：多結晶シリコン厚さ５００
〜１０００ｎｍ、ゲート酸化膜６：厚さ２５〜１２０ｎ
ｍ、層間絶縁膜７：ＢＰＳＧ厚さ０．６〜１．１μｍ、
ソース電極８：Ａｌ−Ｓｉ厚さ３〜５μｍ、フィールド
酸化膜１４：厚さ５００〜１１００ｎｍ、パッシベーシ
ョン膜１５：ＳｉＮ厚さ８００ｎｍ。なお、ｐベース領
域については、ｐチャネル領域３とｐ+ ウェル領域
２、ｐチャネル領域３とｐ+ 浅ベース領域１１、ｐ
チャネル領域３、ｐ+ ウェル領域２とｐ+ 浅ベース領域
１１の三通りの構造を用いることができる。
の断面図を示す。セル構造を並べた最外周部のｐ+ ウェ
ル領域２の上に厚いフィールド酸化膜１４を介してゲー
トリード取り出しのための多結晶シリコンリング１８が
設けられ、チップの最外縁の表面層にｐ周辺領域１６と
その上に周辺電極１７が設けられている。各部のパラメ
ータは次のとおりである。ｎ- 型基板１：不純物濃度１
×１０13〜３×１０16ｃｍ-3、厚さ５〜１５０μｍ、ｐ
+ ウェル領域２：ホウ素イオンのドーズ量５×１０14〜
２×１０15ｃｍ-2、拡散深さ５〜１０μｍ、ｐチャネル
領域３：ホウ素イオンのドーズ量３×１０13〜５×１０
14ｃｍ-2、拡散深さ２〜４μｍ、ｎ型領域１０１：リン
イオンのドーズ量５×１０11〜５×１０12ｃｍ-2、拡散
深さ２〜４μｍ、ｎ+ ソース領域４：砒素イオンのドー
ズ量４×１０15〜５×１０15ｃｍ-2、拡散深さ０．２〜
０．３μｍ、ゲート電極５：多結晶シリコン厚さ５００
〜１０００ｎｍ、ゲート酸化膜６：厚さ２５〜１２０ｎ
ｍ、層間絶縁膜７：ＢＰＳＧ厚さ０．６〜１．１μｍ、
ソース電極８：Ａｌ−Ｓｉ厚さ３〜５μｍ、フィールド
酸化膜１４：厚さ５００〜１１００ｎｍ、パッシベーシ
ョン膜１５：ＳｉＮ厚さ８００ｎｍ。なお、ｐベース領
域については、ｐチャネル領域３とｐ+ ウェル領域
２、ｐチャネル領域３とｐ+ 浅ベース領域１１、ｐ
チャネル領域３、ｐ+ ウェル領域２とｐ+ 浅ベース領域
１１の三通りの構造を用いることができる。
【００３５】図１６、図１７の第七の実施例のＭＯＳＦ
ＥＴの動作は次のように行われる。ゲート電極５に或る
値以上の正の電圧が印加されると、ゲート電極５の直下
のｐチャネル領域３の表面近傍に反転層を生じ、ｎ+ ソ
ース領域４とｎ型領域１０１の間が導通する。そして、
ｎ- 型基板１の裏面側に設けられたドレイン電極１３と
ソース電極８との間に電圧が印加されていれば、電流が
流れる。従って、電流が流れるために、ｎ型領域１０１
の表面露出部も、或る程度の面積が必要である。一般
に、セル構造部と、ｎ型領域１０１の露出部の面積の比
には、最適値が存在する。すなわち、二つのｐチャネル
領域３の角間の距離を大きくすると、ｎ型領域１０１の
露出部の面積が広くなり過ぎて、無駄な面積がとられる
ので、結果としてオン抵抗が大きくなり、逆にこの距離
を小さくすると、ｎ型領域１０１の露出部の面積が狭く
なり過ぎて、結果としてオン抵抗が大きくなる。９００
Ｖクラスの高耐圧ＭＯＳＦＥＴでは、この値は約０．７
であり、二つのｐチャネル領域３の角間の距離が４μｍ
のとき、上記の比は０．７になる。二つのｐチャネル領
域３の角間の距離を大きくするとこの値は小さな値にな
って最適値から外れる。より低耐圧のＭＯＳＦＥＴで
は、最適な上記の比は、０．７より大きな値になる、す
なわち、二つのｐチャネル領域３の角間の距離の最適値
は、４μｍより小さな値になる。
ＥＴの動作は次のように行われる。ゲート電極５に或る
値以上の正の電圧が印加されると、ゲート電極５の直下
のｐチャネル領域３の表面近傍に反転層を生じ、ｎ+ ソ
ース領域４とｎ型領域１０１の間が導通する。そして、
ｎ- 型基板１の裏面側に設けられたドレイン電極１３と
ソース電極８との間に電圧が印加されていれば、電流が
流れる。従って、電流が流れるために、ｎ型領域１０１
の表面露出部も、或る程度の面積が必要である。一般
に、セル構造部と、ｎ型領域１０１の露出部の面積の比
には、最適値が存在する。すなわち、二つのｐチャネル
領域３の角間の距離を大きくすると、ｎ型領域１０１の
露出部の面積が広くなり過ぎて、無駄な面積がとられる
ので、結果としてオン抵抗が大きくなり、逆にこの距離
を小さくすると、ｎ型領域１０１の露出部の面積が狭く
なり過ぎて、結果としてオン抵抗が大きくなる。９００
Ｖクラスの高耐圧ＭＯＳＦＥＴでは、この値は約０．７
であり、二つのｐチャネル領域３の角間の距離が４μｍ
のとき、上記の比は０．７になる。二つのｐチャネル領
域３の角間の距離を大きくするとこの値は小さな値にな
って最適値から外れる。より低耐圧のＭＯＳＦＥＴで
は、最適な上記の比は、０．７より大きな値になる、す
なわち、二つのｐチャネル領域３の角間の距離の最適値
は、４μｍより小さな値になる。
【００３６】図１６の第七の実施例の構造では、ｎ型領
域の表面露出部の上には、ほぼ全面に多結晶シリコンか
らなるゲート電極５が設けられている。ゲート電極全体
の抵抗を考えると、セル構造の角間では非常に狭くなっ
ているが、狭い部分は短いので、従来のセル構造の配置
の場合と比較して、ゲート抵抗が低減されるというメリ
ットもある。
域の表面露出部の上には、ほぼ全面に多結晶シリコンか
らなるゲート電極５が設けられている。ゲート電極全体
の抵抗を考えると、セル構造の角間では非常に狭くなっ
ているが、狭い部分は短いので、従来のセル構造の配置
の場合と比較して、ゲート抵抗が低減されるというメリ
ットもある。
【００３７】なお、第七の実施例のＭＯＳＦＥＴはセル
構造を形成するためのマスクを変更するだけで、従来の
ＭＯＳＦＥＴの製造工程に何ら余分な工程を付加するこ
となく製造できる。図１９及び図２０（ａ）、（ｂ）
は、本発明の第八の実施例のＭＯＳＦＥＴを示す。図１
９が上部構造を除いた平面図、図２０（ａ）が図１９の
Ｅ−Ｅ線断面図、図２０（ｂ）が図１９のＦ−Ｆ線断面
図で、他の図と共通の部分には同一の符号が付されてい
る。この実施例では、図１に示した第一の実施例より更
にセル構造の角部同士の間隔を狭くし、二つの近接した
セル構造のｐチャネル領域３が連結しているものであ
る。図１９において、連結したｐチャネル領域３の内側
にｎ+ ソース領域４、その更に内側にｐ+ ウェル領域２
が見られる。連結したｐチャネル領域３に囲まれて、方
形にｎ型領域１０１の露出表面が見えている。ｐチャネ
ル領域３の連結した様子は図２０（ａ）のＥ−Ｅ線断面
図でなお良くわかる。ゲート電極５の下で隣接するセル
構造のｐチャネル領域３がつながっている。これによ
り、セル構造の角での耐圧低下を防ぎ、またアバランシ
ェ耐量の低下を防いでいる。この角でのゲート電極５の
幅Ｌ１は、２〜６μｍである。図２０（ｂ）のＦ−Ｆ線
断面図では、二つのセル構造間の距離は十分大きく、ゲ
ート電極５の下において、広いｎ型領域１０１の露出部
があり、ＭＯＳＦＥＴの導通時にもオン抵抗が低く抑え
られる。この部分でのゲート電極５の幅Ｌ２は、６〜２
０μｍであり、ゲート電極間の距離Ｌ３は、６〜１２μ
ｍである。なお、この例においても、図１９に示したよ
うに半導体チップのセル構造が並べられた部分の最外周
部の外周セル構造１９は、ｐチャネル領域３の外側の辺
が半導体チップの辺と平行であり、セル構造の内側部分
にのみｎ+ ソース領域４を有し、内側の方形セル構造よ
り面積が広くなっている。そして、外角セル構造２０
は、ｐチャネル領域３の外側の辺が半導体チップの角に
向かう円弧状であり、他の外周セル構造１９より面積が
広い。これらは、上記の例と同様にアバランシェ耐量の
向上に寄与している。
構造を形成するためのマスクを変更するだけで、従来の
ＭＯＳＦＥＴの製造工程に何ら余分な工程を付加するこ
となく製造できる。図１９及び図２０（ａ）、（ｂ）
は、本発明の第八の実施例のＭＯＳＦＥＴを示す。図１
９が上部構造を除いた平面図、図２０（ａ）が図１９の
Ｅ−Ｅ線断面図、図２０（ｂ）が図１９のＦ−Ｆ線断面
図で、他の図と共通の部分には同一の符号が付されてい
る。この実施例では、図１に示した第一の実施例より更
にセル構造の角部同士の間隔を狭くし、二つの近接した
セル構造のｐチャネル領域３が連結しているものであ
る。図１９において、連結したｐチャネル領域３の内側
にｎ+ ソース領域４、その更に内側にｐ+ ウェル領域２
が見られる。連結したｐチャネル領域３に囲まれて、方
形にｎ型領域１０１の露出表面が見えている。ｐチャネ
ル領域３の連結した様子は図２０（ａ）のＥ−Ｅ線断面
図でなお良くわかる。ゲート電極５の下で隣接するセル
構造のｐチャネル領域３がつながっている。これによ
り、セル構造の角での耐圧低下を防ぎ、またアバランシ
ェ耐量の低下を防いでいる。この角でのゲート電極５の
幅Ｌ１は、２〜６μｍである。図２０（ｂ）のＦ−Ｆ線
断面図では、二つのセル構造間の距離は十分大きく、ゲ
ート電極５の下において、広いｎ型領域１０１の露出部
があり、ＭＯＳＦＥＴの導通時にもオン抵抗が低く抑え
られる。この部分でのゲート電極５の幅Ｌ２は、６〜２
０μｍであり、ゲート電極間の距離Ｌ３は、６〜１２μ
ｍである。なお、この例においても、図１９に示したよ
うに半導体チップのセル構造が並べられた部分の最外周
部の外周セル構造１９は、ｐチャネル領域３の外側の辺
が半導体チップの辺と平行であり、セル構造の内側部分
にのみｎ+ ソース領域４を有し、内側の方形セル構造よ
り面積が広くなっている。そして、外角セル構造２０
は、ｐチャネル領域３の外側の辺が半導体チップの角に
向かう円弧状であり、他の外周セル構造１９より面積が
広い。これらは、上記の例と同様にアバランシェ耐量の
向上に寄与している。
【００３８】図１９の第八の実施例の構造では、セル構
造部と、ｎ型領域１０１の露出部の面積の比は、二つの
セル構造の角部を連結させるだけでなく、さらに重複さ
せることによって、１以上とすることができる。従っ
て、比較的低耐圧のＭＯＳＦＥＴに適する構造といえ
る。
造部と、ｎ型領域１０１の露出部の面積の比は、二つの
セル構造の角部を連結させるだけでなく、さらに重複さ
せることによって、１以上とすることができる。従っ
て、比較的低耐圧のＭＯＳＦＥＴに適する構造といえ
る。
【００３９】なお、第八の実施例のＭＯＳＦＥＴもセル
構造を形成するためのマスクを変更するだけで、従来の
ＭＯＳＦＥＴの製造工程に何ら余分な工程を付加するこ
となく製造できる。図２１及び図２２（ａ）、（ｂ）
は、本発明の第九の実施例のＭＯＳＦＥＴを示し、図２
１が上部構造を除いた平面図、図２２（ａ）が図２１の
Ｇ−Ｇ線断面図、図２２（ｂ）が図２１のＨ−Ｈ線断面
図で、他の図と共通の部分には同一の符号が付されてい
る。この実施例は、セル構造の角部同士の間隔を狭くす
ると共に、角部間をｐチャネル領域３と同一導電型で、
不純物濃度の低い高抵抗率のｐ型拡散層のｐ- 条状領域
９で連結したものである。図２１に示したように、ｐ-
条状領域９で連結したｐチャネル領域３の内側にｎ+ ソ
ース領域４、更に内側にｐ+ ウェル領域２が見られる。
そしてｐ- 条状領域９とｐチャネル領域３とで囲まれた
ｎ型領域１０１の露出部が見られる。ｐ- 条状領域９
は、例えばホウ素のイオン注入と拡散熱処理により形成
され、ドーズ量１×１０12〜５×１０13ｃｍ -2、拡散深
さ０．５〜４μｍ、幅Ｌ４は２〜８μｍである。ｐ- 条
状領域９の拡散深さは、ｐチャネル領域３と同じか或い
はそれより浅くしている。ｐ- 条状領域９でｐチャネル
領域が連結された様子は、図２２（ａ）のＧ−Ｇ線断面
図で良くわかる。ゲート電極５の下で隣接する二つのセ
ル構造のｐチャネル領域３がｐ - 条状領域９で結ばれて
いる。これにより、セル構造の角部での耐圧低下を防い
でいる。このｐ- 条状領域９の形成のための不純物導入
の際、チャネル領域３の角部近くの高濃度領域３１にも
不純物を導入すると、この部分のチャネル抵抗が低下
し、寄生ｎｐｎトランジスタは動作しにくくなって、ア
バランシェ耐量は更に向上する。このｐ- 条状領域９
は、隣接セル構造間を連結しないで、角部に近接した領
域にのみ形成しても、耐圧、アバランシェ耐量の低下を
防ぐことができる。この例では、ｐ- 条状領域９の不純
物濃度が低いので、ゲート電極５に正の電圧を印加した
とき、ゲート電極５の下のｐ- 条状領域９の表面層にも
反転層ができ、オン抵抗が低減できるという効果もあ
る。図２２（ｂ）のＨ−Ｈ線断面図では、二つのセル構
造間の距離は十分大きく、ゲート電極５の下において、
広いｎ型領域１０１の露出部があり、ＭＯＳＦＥＴの導
通時に、オン抵抗が低く抑えられる。この部分でのゲー
ト電極５の幅Ｌ２は、１０〜４０μｍであり、ゲート電
極間の距離Ｌ３は、６〜２０μｍである。半導体チツプ
のセル構造が並べられた部分の最外周部の外周セル構造
等については、前述の例と同様であるので記述を省略す
る。
構造を形成するためのマスクを変更するだけで、従来の
ＭＯＳＦＥＴの製造工程に何ら余分な工程を付加するこ
となく製造できる。図２１及び図２２（ａ）、（ｂ）
は、本発明の第九の実施例のＭＯＳＦＥＴを示し、図２
１が上部構造を除いた平面図、図２２（ａ）が図２１の
Ｇ−Ｇ線断面図、図２２（ｂ）が図２１のＨ−Ｈ線断面
図で、他の図と共通の部分には同一の符号が付されてい
る。この実施例は、セル構造の角部同士の間隔を狭くす
ると共に、角部間をｐチャネル領域３と同一導電型で、
不純物濃度の低い高抵抗率のｐ型拡散層のｐ- 条状領域
９で連結したものである。図２１に示したように、ｐ-
条状領域９で連結したｐチャネル領域３の内側にｎ+ ソ
ース領域４、更に内側にｐ+ ウェル領域２が見られる。
そしてｐ- 条状領域９とｐチャネル領域３とで囲まれた
ｎ型領域１０１の露出部が見られる。ｐ- 条状領域９
は、例えばホウ素のイオン注入と拡散熱処理により形成
され、ドーズ量１×１０12〜５×１０13ｃｍ -2、拡散深
さ０．５〜４μｍ、幅Ｌ４は２〜８μｍである。ｐ- 条
状領域９の拡散深さは、ｐチャネル領域３と同じか或い
はそれより浅くしている。ｐ- 条状領域９でｐチャネル
領域が連結された様子は、図２２（ａ）のＧ−Ｇ線断面
図で良くわかる。ゲート電極５の下で隣接する二つのセ
ル構造のｐチャネル領域３がｐ - 条状領域９で結ばれて
いる。これにより、セル構造の角部での耐圧低下を防い
でいる。このｐ- 条状領域９の形成のための不純物導入
の際、チャネル領域３の角部近くの高濃度領域３１にも
不純物を導入すると、この部分のチャネル抵抗が低下
し、寄生ｎｐｎトランジスタは動作しにくくなって、ア
バランシェ耐量は更に向上する。このｐ- 条状領域９
は、隣接セル構造間を連結しないで、角部に近接した領
域にのみ形成しても、耐圧、アバランシェ耐量の低下を
防ぐことができる。この例では、ｐ- 条状領域９の不純
物濃度が低いので、ゲート電極５に正の電圧を印加した
とき、ゲート電極５の下のｐ- 条状領域９の表面層にも
反転層ができ、オン抵抗が低減できるという効果もあ
る。図２２（ｂ）のＨ−Ｈ線断面図では、二つのセル構
造間の距離は十分大きく、ゲート電極５の下において、
広いｎ型領域１０１の露出部があり、ＭＯＳＦＥＴの導
通時に、オン抵抗が低く抑えられる。この部分でのゲー
ト電極５の幅Ｌ２は、１０〜４０μｍであり、ゲート電
極間の距離Ｌ３は、６〜２０μｍである。半導体チツプ
のセル構造が並べられた部分の最外周部の外周セル構造
等については、前述の例と同様であるので記述を省略す
る。
【００４０】図２３（ａ）、（ｂ）は、本発明の第十の
実施例のＭＯＳＦＥＴを示し、（ａ）が上部構造を除い
た平面図、（ｂ）が（ａ）のＩ−Ｉ線断面図で、他の図
と共通の部分には同一の符号が付されている。この場合
は、図２１、２２のｐ- 条状領域９を形成した部分にや
はりアクセプタ形成型の不純物を拡散するが、その領域
がｐ型に転換しないで高抵抗率のｎ--条状領域１０とな
るようにする。同時にｐチャネル領域３の角部付近の高
濃度領域３１にもアクセプタ形成型の不純物を導入して
その部分のチャネル抵抗を下げておく。これにより、図
２１、２２の第九の実施例と同様にセル構造の角部の空
乏層が広がり易くなっているため、角部の耐圧低下を防
ぐことができ、高濃度領域３１のチャネル抵抗を低下さ
せることによって、アバランシェ耐量の低下も防止でき
る。この場合もｎ--条状領域１０により、セル構造の角
部同士を連結しなくても、角部に近接した領域にのみ形
成しても、耐圧、アバランシェ耐量の低下を防ぐことが
できる。
実施例のＭＯＳＦＥＴを示し、（ａ）が上部構造を除い
た平面図、（ｂ）が（ａ）のＩ−Ｉ線断面図で、他の図
と共通の部分には同一の符号が付されている。この場合
は、図２１、２２のｐ- 条状領域９を形成した部分にや
はりアクセプタ形成型の不純物を拡散するが、その領域
がｐ型に転換しないで高抵抗率のｎ--条状領域１０とな
るようにする。同時にｐチャネル領域３の角部付近の高
濃度領域３１にもアクセプタ形成型の不純物を導入して
その部分のチャネル抵抗を下げておく。これにより、図
２１、２２の第九の実施例と同様にセル構造の角部の空
乏層が広がり易くなっているため、角部の耐圧低下を防
ぐことができ、高濃度領域３１のチャネル抵抗を低下さ
せることによって、アバランシェ耐量の低下も防止でき
る。この場合もｎ--条状領域１０により、セル構造の角
部同士を連結しなくても、角部に近接した領域にのみ形
成しても、耐圧、アバランシェ耐量の低下を防ぐことが
できる。
【００４１】図２４は、本発明の第十一の実施例のＭＯ
ＳＦＥＴのセル構造の断面図で、他の図と共通の部分に
は同一の符号が付されている。この場合は、図１７のｐ
チャネル領域３の表面層の一部にｐチャネル領域３より
不純物濃度が高く、拡散深さの浅いｐ+ 浅ベース領域１
１が、例えばホウ素のドーズ量１×１０15〜３×１０ 15
ｃｍ-2、拡散深さ０．５〜１μｍのイオン注入および拡
散熱処理により形成されている。これにより、チャネル
抵抗を低下させることによって、寄生トランジスタの動
作が抑制され、アバランシェ耐量が向上する。
ＳＦＥＴのセル構造の断面図で、他の図と共通の部分に
は同一の符号が付されている。この場合は、図１７のｐ
チャネル領域３の表面層の一部にｐチャネル領域３より
不純物濃度が高く、拡散深さの浅いｐ+ 浅ベース領域１
１が、例えばホウ素のドーズ量１×１０15〜３×１０ 15
ｃｍ-2、拡散深さ０．５〜１μｍのイオン注入および拡
散熱処理により形成されている。これにより、チャネル
抵抗を低下させることによって、寄生トランジスタの動
作が抑制され、アバランシェ耐量が向上する。
【００４２】図２５は、本発明の第十二の実施例のＭＯ
ＳＦＥＴのセル構造の断面図で、他の図と共通の部分に
は同一の符号が付されている。この場合は、ｐチャネル
領域３の表面層の一部にｐチャネル領域３より不純物濃
度が高く、拡散深さの浅いｐ + 浅ベース領域１１が形成
されている点は、図２４の第十一の実施例と同じである
が、ｐ+ ウェル領域２は形成されていない。セル構造の
配置を改良している上、ｐ+ 浅ベース領域１１を形成す
ることにより、チャネル抵抗を低下させることによっ
て、寄生トランジスタの動作が抑制され、アバランシェ
耐量が十分向上するので、ｐ+ ウェル領域２を形成しな
くても、実用に耐えるアバランシェ耐量が得られ、しか
も以前に述べたオン抵抗が増大する問題を解決できる。
特に拡散深さの深いｐ+ ウェル領域２の形成が省略でき
れば、時間的にもコスト上でもメリットが大きい。
ＳＦＥＴのセル構造の断面図で、他の図と共通の部分に
は同一の符号が付されている。この場合は、ｐチャネル
領域３の表面層の一部にｐチャネル領域３より不純物濃
度が高く、拡散深さの浅いｐ + 浅ベース領域１１が形成
されている点は、図２４の第十一の実施例と同じである
が、ｐ+ ウェル領域２は形成されていない。セル構造の
配置を改良している上、ｐ+ 浅ベース領域１１を形成す
ることにより、チャネル抵抗を低下させることによっ
て、寄生トランジスタの動作が抑制され、アバランシェ
耐量が十分向上するので、ｐ+ ウェル領域２を形成しな
くても、実用に耐えるアバランシェ耐量が得られ、しか
も以前に述べたオン抵抗が増大する問題を解決できる。
特に拡散深さの深いｐ+ ウェル領域２の形成が省略でき
れば、時間的にもコスト上でもメリットが大きい。
【００４３】以上に述べた第七乃至第十二のいずれの実
施例の場合でも、従来よりｎ型領域１０１のドーピング
濃度を上げることが可能である。その分ｎ型領域１０１
が低抵抗率化でき、オン抵抗を下げることができるし、
また逆に、ｎ型領域１０１を低抵抗率化した分その面積
を小さくすることにより、ゲート・ドレイン間容量を小
さくし、スイッチング速度を速くすることもできる。
施例の場合でも、従来よりｎ型領域１０１のドーピング
濃度を上げることが可能である。その分ｎ型領域１０１
が低抵抗率化でき、オン抵抗を下げることができるし、
また逆に、ｎ型領域１０１を低抵抗率化した分その面積
を小さくすることにより、ゲート・ドレイン間容量を小
さくし、スイッチング速度を速くすることもできる。
【００４４】以上、ＭＯＳＦＥＴの実施例について説明
してきたが、本発明はＭＯＳ構造のゲートをもつ絶縁ゲ
ートバイポーラトランジスタやＭＣＴ（ＭＯＳ制御サイ
リスタ）等のＭＯＳ型半導体装置にも適用でき、同様に
画期的な効果を得られるものである。
してきたが、本発明はＭＯＳ構造のゲートをもつ絶縁ゲ
ートバイポーラトランジスタやＭＣＴ（ＭＯＳ制御サイ
リスタ）等のＭＯＳ型半導体装置にも適用でき、同様に
画期的な効果を得られるものである。
【００４５】
【発明の効果】以上のように、本発明によれば、ＭＯＳ
型半導体装置の方形のセル構造の角部を互いに近づけて
配置することにより、セル構造の角部での空乏層の広が
りをよくし、セル構造の角部での耐圧低下、アバランシ
ェ耐量の低下を防ぐことができる。また、セル構造の角
部分を更に近接してチャネル領域の角部同士を連結した
り、或いはチャネル領域と同一導電型で、それよりも高
抵抗率の条状領域、もしくは原半導体層と同一導電型
で、それよりも高抵抗率の条状領域を形成することによ
り、一層セル構造の角部での耐圧の低下、アバランシェ
耐量の低下を防ぐ効果が得られる。また、このような条
状領域を形成することは、ゲート・ドレイン間の容量を
低減でき、スイッチング速度が向上する効果もある。セ
ル構造が並べられた部分の外周部の外周セル構造、外角
セル構造のｐｎ接合を曲率の小さいものにし、面積を広
くして、アバランシェ耐量を向上させることができる。
更にチャネル領域内に高不純物濃度の浅ベース領域を設
け、チャネル抵抗を減じて、アバランシェ耐量を向上さ
せることができる。
型半導体装置の方形のセル構造の角部を互いに近づけて
配置することにより、セル構造の角部での空乏層の広が
りをよくし、セル構造の角部での耐圧低下、アバランシ
ェ耐量の低下を防ぐことができる。また、セル構造の角
部分を更に近接してチャネル領域の角部同士を連結した
り、或いはチャネル領域と同一導電型で、それよりも高
抵抗率の条状領域、もしくは原半導体層と同一導電型
で、それよりも高抵抗率の条状領域を形成することによ
り、一層セル構造の角部での耐圧の低下、アバランシェ
耐量の低下を防ぐ効果が得られる。また、このような条
状領域を形成することは、ゲート・ドレイン間の容量を
低減でき、スイッチング速度が向上する効果もある。セ
ル構造が並べられた部分の外周部の外周セル構造、外角
セル構造のｐｎ接合を曲率の小さいものにし、面積を広
くして、アバランシェ耐量を向上させることができる。
更にチャネル領域内に高不純物濃度の浅ベース領域を設
け、チャネル抵抗を減じて、アバランシェ耐量を向上さ
せることができる。
【図１】本発明の第一の実施例のＭＯＳＦＥＴの上部構
造を除いた平面図
造を除いた平面図
【図２】（ａ）は図１の第一の実施例のＭＯＳＦＥＴの
Ａ−Ａ線断面図、（ｂ）は図１のＢ−Ｂ線断面図
Ａ−Ａ線断面図、（ｂ）は図１のＢ−Ｂ線断面図
【図３】図１のＭＯＳＦＥＴの周辺部の断面図
【図４】従来のＭＯＳＦＥＴを示し、（ａ）は上部構造
を除いての平面図、（ｂ）は（ａ）のＣ−Ｃ線断面図、
（ｃ）は（ａ）のＤ−Ｄ線断面図
を除いての平面図、（ｂ）は（ａ）のＣ−Ｃ線断面図、
（ｃ）は（ａ）のＤ−Ｄ線断面図
【図５】ＭＯＳＦＥＴのｐ+ ウェル領域の拡散深さに対
するアバランシェ耐量およびオン抵抗の関係線図
するアバランシェ耐量およびオン抵抗の関係線図
【図６】アバランシェ電流を示し、（ａ）は従来のＭＯ
ＳＦＥＴでの平面図、（ｂ）は本発明の実施例のＭＯＳ
ＦＥＴでの平面図
ＳＦＥＴでの平面図、（ｂ）は本発明の実施例のＭＯＳ
ＦＥＴでの平面図
【図７】ＭＯＳＦＥＴの表面付近に生ずる寄生バイポー
ラトランジスタを示す断面図
ラトランジスタを示す断面図
【図８】本発明の実施例のＭＯＳＦＥＴと従来のＭＯＳ
ＦＥＴとのアバランシェ耐量の温度特性線図
ＦＥＴとのアバランシェ耐量の温度特性線図
【図９】本発明の第二の実施例のＭＯＳＦＥＴの上部構
造を除いた平面図
造を除いた平面図
【図１０】（ａ）は図９の本発明の第二の実施例のＭＯ
ＳＦＥＴのＥ−Ｅ線断面図、（ｂ）は図９のＦ−Ｆ線断
面図
ＳＦＥＴのＥ−Ｅ線断面図、（ｂ）は図９のＦ−Ｆ線断
面図
【図１１】本発明の第三の実施例のＭＯＳＦＥＴの上部
構造を除いた平面図
構造を除いた平面図
【図１２】（ａ）は図１１の本発明の第三の実施例のＭ
ＯＳＦＥＴのＧ−Ｇ線断面図、（ｂ）は図１１のＨ−Ｈ
線断面図
ＯＳＦＥＴのＧ−Ｇ線断面図、（ｂ）は図１１のＨ−Ｈ
線断面図
【図１３】本発明の第四の実施例のＭＯＳＦＥＴを示
し、（ａ）は上部構造を除いての平面図、（ｂ）は
（ａ）のＩ−Ｉ線断面図
し、（ａ）は上部構造を除いての平面図、（ｂ）は
（ａ）のＩ−Ｉ線断面図
【図１４】本発明の第五の実施例のＭＯＳＦＥＴの要部
断面図
断面図
【図１５】本発明の第六の実施例のＭＯＳＦＥＴの要部
断面図
断面図
【図１６】本発明の第七の実施例のＭＯＳＦＥＴの上部
構造を除いた平面図
構造を除いた平面図
【図１７】（ａ）は図１６の第七の実施例のＭＯＳＦＥ
ＴのＡ−Ａ線断面図、（ｂ）は図１６のＢ−Ｂ線断面図
ＴのＡ−Ａ線断面図、（ｂ）は図１６のＢ−Ｂ線断面図
【図１８】図１６のＭＯＳＦＥＴの周辺部の断面図
【図１９】本発明の第八の実施例のＭＯＳＦＥＴの上部
構造を除いた平面図
構造を除いた平面図
【図２０】（ａ）は図１９の本発明の第八の実施例のＭ
ＯＳＦＥＴのＥ−Ｅ線断面図、（ｂ）は図１９のＦ−Ｆ
線断面図
ＯＳＦＥＴのＥ−Ｅ線断面図、（ｂ）は図１９のＦ−Ｆ
線断面図
【図２１】本発明の第九の実施例のＭＯＳＦＥＴの上部
構造を除いた平面図
構造を除いた平面図
【図２２】（ａ）は図２１の本発明の第九の実施例のＭ
ＯＳＦＥＴのＧ−Ｇ線断面図、（ｂ）は図２１のＨ−Ｈ
線断面図
ＯＳＦＥＴのＧ−Ｇ線断面図、（ｂ）は図２１のＨ−Ｈ
線断面図
【図２３】本発明の第十の実施例のＭＯＳＦＥＴを示
し、（ａ）は上部構造を除いての平面図、（ｂ）は
（ａ）のＩ−Ｉ線断面図
し、（ａ）は上部構造を除いての平面図、（ｂ）は
（ａ）のＩ−Ｉ線断面図
【図２４】本発明の第十一の実施例のＭＯＳＦＥＴの要
部断面図
部断面図
【図２５】本発明の第十二の実施例のＭＯＳＦＥＴの要
部断面図
部断面図
１ ｎ- 型基板 ２ ｐ+ ウェル領域 ３ ｐチャネル領域 ４ ｎ+ ソース領域 ５ ゲート電極 ６ ゲート酸化膜 ７ 層間絶縁膜 ８ ソース電極 ９ ｐ- 条状領域 １０ ｎ--条状領域 １１ ｐ+ 浅ベース領域 １３ ドレイン電極 １４ フィールド酸化膜 １５ パッシベーション膜 １６ ｐ周辺領域 １７ 周辺電極 １８ 多結晶シリコンリング １９ 外周セル構造 ２０ 外角セル構造 ３１ 高濃度領域 １０１ ｎ型領域
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平6−314442 (32)優先日 平成６年12月19日(1994．12．19) (33)優先権主張国 日本（ＪＰ） (72)発明者 新井 利浩 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (56)参考文献 特開 平３−12970（ＪＰ，Ａ) 特開 平２−154468（ＪＰ，Ａ) 特開 昭62−150780（ＪＰ，Ａ) 特開 平４−162778（ＪＰ，Ａ) 特開 平４−363069（ＪＰ，Ａ) 特開 昭56−152271（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/74 - 29/749
Claims (18)
- 【請求項１】第一導電型の半導体層の表面層の第二導電
型のチャネル領域と、そのチャネル領域の表面層の第一
導電型のソース領域とが形成されるセル構造の複数個を
備えたものにおいて、半導体チップのセル構造を並べた
部分の最外周部に、セル構造のチャネル領域の外側の辺
の一部が半導体チップの辺と平行である外周セル構造を
設け、該外周セル構造が、内側のセル構造より面積が広
く、かつ更に前記最外周部の角部に、チャネル領域の外
側の辺が半導体チップの角に向かう円弧状である外角セ
ル構造を設けたことを特徴とするＭＯＳ型半導体装置。 - 【請求項２】第一導電型の半導体層の表面層の第二導電
型のチャネル領域と、そのチャネル領域の表面層の第一
導電型のソース領域とが形成されるセル構造の複数個を
備えたものにおいて、半導体チップのセル構造を並べた
部分の最外周部に、セル構造のチャネル領域の外側の辺
の一部が半導体チップの辺と平行である外周セル構造を
設け、該外周セル構造が、内側のセル構造より面積が広
く、かつ更に前記最外周部の角部に、セル構造のチャネ
ル領域の外側の辺が半導体チップの角に向かう円弧を模
した折れ線状である外角セル構造を設けたことを特徴と
するＭＯＳ型半導体装置。 - 【請求項３】外角セル構造が、他の外周セル構造より面
積が広いことを特徴とする請求項１または２に記載のＭ
ＯＳ型半導体装置。 - 【請求項４】前記セル構造が略方形に形成され、互いに
角を向き合わせて対向する二つのセル構造のチャネル領
域の角間の距離が、互いに辺を向き合わせて対向する二
つのセル構造のチャネル領域の辺間の距離より小さいこ
とを特徴とする請求項１または２に記載のＭＯＳ型半導
体装置。 - 【請求項５】前記セル構造が、前記チャネル領域と前記
ソース領域とが各辺を互いに平行にして形成される四つ
の主辺を有する方形であり、前記複数個のセル構造間の
前記半導体層の表面近傍に該半導体層より低抵抗率の第
一導電型半導体領域を備え、互いに角を向き合わせて対
向する二つのセル構造のチャネル領域の角間の距離が、
互いに辺を向き合わせて対向する二つのセル構造のチャ
ネル領域の辺間の距離より小さいことを特徴とする請求
項１ないし３のいずれかに記載のＭＯＳ型半導体装置。 - 【請求項６】第一導電型の半導体層の表面層の第二導電
型のチャネル領域と、そのチャネル領域の表面層の第一
導電型のソース領域とが形成されるセル構造の複数個を
備えたものにおいて、前記セル構造が、前記チャネル領
域と前記ソース領域とが各辺を互いに平行にして形成さ
れる四つの主辺を有する方形であり、前記複数個のセル
構造間の前記半導体層の表面近傍に該半導体層より低抵
抗率の第一導電型半導体領域を備え、互いに角を向き合
わせて対向する二つのセル構造のチャネル領域の角間の
距離が、互いに辺を向き合わせて対向する二つのセル構
造のチャネル領域の辺間の距離より小さく、かつ半導体
チップのセル構造を並べた部分の最外周部に、セル構造
のチャネル領域の外側の辺の一部が半導体チップの辺と
平行である外周セル構造を設け、該外周セル構造が、内
側のセル構造より面積が広いことを特徴とするＭＯＳ型
半導体装置。 - 【請求項７】近接している二つのセル構造の対角線が一
線上にあるようにセル構造が配置されたことを特徴とす
る請求項４ないし６のいずれかに記載のＭＯＳ型半導体
装置。 - 【請求項８】近接している二つのセル構造の対角におい
て、チャネル領域の間隔が４μｍ以下であることを特徴
とする請求項４ないし７のいずれかに記載のＭＯＳ型半
導体装置。 - 【請求項９】近接している二つのセル構造の対角におい
て、チャネル領域同士が連結していることを特徴とする
請求項４ないし７のいずれかに記載のＭＯＳ型半導体装
置。 - 【請求項１０】近接している二つのセル構造のチャネル
領域の間のチャネル領域の角を結ぶ線上において、第一
導電型の半導体層の表面層に、チャネル領域より浅く、
チャネル領域より高抵抗率の第二導電型の条状領域がチ
ャネル領域に連結して形成されていることを特徴とする
請求項１ないし６のいずれかに記載のＭＯＳ型半導体装
置。 - 【請求項１１】第一導電型の半導体層の表面層の第二導
電型のチャネル領域と、そのチャネル領域の表面層の第
一導電型のソース領域とが形成されるセル構造の複数個
を備えたものにおいて、半導体チップのセル構造を並べ
た部分の最外周部に、セル構造のチャネル領域の外側の
辺の一部が半導体チップの辺と平行で ある外周セル構造
を設け、該外周セル構造が、内側のセル構造より面積が
広く、かつ近接している二つのセル構造のチャネル領域
の間のチャネル領域の角を結ぶ線上において、第一導電
型の半導体層の表面層に、チャネル領域より浅く、チャ
ネル領域より高抵抗率の第二導電型の条状領域がチャネ
ル領域に連結して形成されていることを特徴とするＭＯ
Ｓ型半導体装置。 - 【請求項１２】近接している二つのセル構造のチャネル
領域の間のチャネル領域の角を結ぶ線上において、第一
導電型の半導体層の表面層に、チャネル領域より浅く、
第一導電型の半導体層より高抵抗率の第一導電型の条状
領域がチャネル領域に隣接して形成されていることを特
徴とする請求項１ないし６のいずれかに記載のＭＯＳ型
半導体装置。 - 【請求項１３】第一導電型の半導体層の表面層の第二導
電型のチャネル領域と、そのチャネル領域の表面層の第
一導電型のソース領域とが形成されるセル構造の複数個
を備えたものにおいて、半導体チップのセル構造を並べ
た部分の最外周部に、セル構造のチャネル領域の外側の
辺の一部が半導体チップの辺と平行である外周セル構造
を設け、該外周セル構造が、内側のセル構造より面積が
広く、かつ近接している二つのセル構造のチャネル領域
の間のチャネル領域の角を結ぶ線上において、第一導電
型の半導体層の表面層に、チャネル領域より浅く、第一
導電型の半導体層より高抵抗率の第一導電型の条状領域
がチャネル領域に隣接して形成されていることを特徴と
するＭＯＳ型半導体装置。 - 【請求項１４】条状領域がチャネル領域内に達するよう
に形成されることを特徴とする請求項１０ないし１３の
いずれかに記載のＭＯＳ型半導体装置。 - 【請求項１５】外周セル構造が、半導体チツプの中央側
に近い部分にのみ第一導電型ソース領域を有することを
特徴とする請求項１または２に記載のＭＯＳ型半導体装
置。 - 【請求項１６】第二導電型チャネル領域の表面層の一部
にチャネル領域より不純物濃度が高く、拡散深さの浅い
第二導電型の浅ベース領域を有することを特徴とする請
求項１ないし６のいずれかに記載のＭＯＳ型半導体装
置。 - 【請求項１７】浅ベース領域の下方に第二導電型の領域
としてチャネル領域のみを有することを特徴とする請求
項１６に記載のＭＯＳ型半導体装置。 - 【請求項１８】前記セル構造が方形であり、かつ該セル
構造の対角線が半導体チップの辺と平行であることを特
徴とする請求項１ないし１７のいずれかに記載のＭＯＳ
型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00095895A JP3214274B2 (ja) | 1994-01-07 | 1995-01-09 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36494 | 1994-01-07 | ||
| JP6-108873 | 1994-05-24 | ||
| JP10887394 | 1994-05-24 | ||
| JP27619694 | 1994-11-10 | ||
| JP6-276196 | 1994-11-10 | ||
| JP31444294 | 1994-12-19 | ||
| JP6-364 | 1994-12-19 | ||
| JP6-314442 | 1994-12-19 | ||
| JP00095895A JP3214274B2 (ja) | 1994-01-07 | 1995-01-09 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227993A JPH08227993A (ja) | 1996-09-03 |
| JP3214274B2 true JP3214274B2 (ja) | 2001-10-02 |
Family
ID=27517947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00095895A Expired - Lifetime JP3214274B2 (ja) | 1994-01-07 | 1995-01-09 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214274B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112014003637B4 (de) | 2013-08-08 | 2023-07-27 | Fuji Electric Co., Ltd. | Hochspannungs-Halbleitervorrichtung und Herstellungsverfahren derselben |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9214572B2 (en) | 2013-09-20 | 2015-12-15 | Monolith Semiconductor Inc. | High voltage MOSFET devices and methods of making the devices |
| US9991376B2 (en) | 2013-09-20 | 2018-06-05 | Monolith Semiconductor Inc. | High voltage MOSFET devices and methods of making the devices |
| CN117832094A (zh) * | 2024-03-04 | 2024-04-05 | 南京华瑞微集成电路有限公司 | 一种高浪涌vdmos器件结构及其制作方法 |
-
1995
- 1995-01-09 JP JP00095895A patent/JP3214274B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112014003637B4 (de) | 2013-08-08 | 2023-07-27 | Fuji Electric Co., Ltd. | Hochspannungs-Halbleitervorrichtung und Herstellungsverfahren derselben |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08227993A (ja) | 1996-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5757046A (en) | MOS type semiconductor device | |
| US5723890A (en) | MOS type semiconductor device | |
| JP5011611B2 (ja) | 半導体装置 | |
| EP0665595B1 (en) | MOS type semiconductor device | |
| JPH02275675A (ja) | Ｍｏｓ型半導体装置 | |
| JP2003008014A (ja) | 半導体装置 | |
| JPH04251983A (ja) | 半導体装置 | |
| JPH0354868A (ja) | Ｍｏｓ型半導体装置 | |
| JPS62176168A (ja) | 縦型ｍｏｓトランジスタ | |
| JP3214274B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP2808871B2 (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JP2926962B2 (ja) | Ｍｉｓ型電界効果トランジスタを有する半導体装置 | |
| JP3381490B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP7486399B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3346076B2 (ja) | パワーｍｏｓｆｅｔ | |
| JP2005079359A (ja) | 半導体装置とその製造方法 | |
| EP0849805B1 (en) | MOS type semiconductor device | |
| JP5309427B2 (ja) | 半導体装置 | |
| JP3846395B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPH0493083A (ja) | 半導体装置およびその製造方法 | |
| WO2024185848A1 (ja) | 半導体装置 | |
| KR100555444B1 (ko) | 트렌치 게이트형 전력용 반도체 소자 및 그 제조 방법 | |
| JPH0870121A (ja) | 絶縁ゲート型半導体装置 | |
| JPH1084111A (ja) | 高耐圧ｍｏｓトランジスタ | |
| JP3592734B2 (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090727 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090727 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130727 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |