JP3214274B2 - Mos型半導体装置 - Google Patents
Mos型半導体装置Info
- Publication number
- JP3214274B2 JP3214274B2 JP00095895A JP95895A JP3214274B2 JP 3214274 B2 JP3214274 B2 JP 3214274B2 JP 00095895 A JP00095895 A JP 00095895A JP 95895 A JP95895 A JP 95895A JP 3214274 B2 JP3214274 B2 JP 3214274B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel region
- cell structure
- channel
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 93
- 238000009792 diffusion process Methods 0.000 claims description 44
- 230000002093 peripheral effect Effects 0.000 claims description 44
- 239000010410 layer Substances 0.000 claims description 42
- 239000002344 surface layer Substances 0.000 claims description 34
- 239000012535 impurity Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims 2
- 239000000758 substrate Substances 0.000 description 37
- 230000015556 catabolic process Effects 0.000 description 21
- 230000007423 decrease Effects 0.000 description 17
- 230000003071 parasitic effect Effects 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 8
- 230000006872 improvement Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- -1 boron ions Chemical class 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 3
- 229910018125 Al-Si Inorganic materials 0.000 description 2
- 229910018520 Al—Si Inorganic materials 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 1
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
分散して金属−酸化膜−半導体(MOS)構造のゲート
を持つ複数のソース領域が設けられるMOS型電界効果
トランジスタ(以下MOSFETと記す)、絶縁ゲート
バイポーラトランジスタなどのMOS型半導体装置に関
する。
低さやスイッチング速度の速さからMOS型半導体装置
が多用されている。図4(a)〜(c)はMOS型半導
体装置の一つである従来のMOSFETの例を示し、
(a)が平面図、(b)が(a)のC−C線断面図、
(c)が(a)のD−D線断面図である。すなわち、n
- 型半導体基板1の表面層に複数のp+ ウェル領域2と
その周囲のpチャネル領域3が方形に形成され、さらに
その表面層にn+ ソース領域4が形成されている。そし
て、例えば多結晶シリコンからなるゲート電極5がpチ
ャネル領域3のn+ ソース領域4とn- 型基板1の露出
面とに挟まれた部分の上にゲート酸化膜6を介して設け
られている。p+ ウェル領域2及びn+ ソース領域4に
共通に接触して、Al−Si合金からなるソース電極8
が設けられ、ホウ素燐シリカガラス(BPSG)からな
る層間絶縁膜7によって絶縁されて、ゲート電極5の上
に延長されている。図のようなpチャネル領域3の上下
にn+ ソース領域4、ソース電極8などを持った単位の
構造をセル構造と呼ぶことにする。図4(a)に方形の
セル構造を描き、説明も方形としているが、実際の半導
体装置においては、角部が直角或いはそれ以下の角度を
もつことは少なく、通常、多少丸みを持ったアール形状
とするか、角を少し削った八角形にすることが多い。こ
こでは、また以降でも、二組の平行線からなる四つの主
辺をもち、それらの延長が直角に近い角度で交わるもの
を方形と呼ぶことにする。従って、二つの主辺が交わっ
た角が無い場合は、角とは二つの主辺の延長線の交点に
近い部分であり、対角線とは、そのような交点に近い部
分を結んだ線を意味する。実際のMOSFETにおいて
は、このようなセル構造が多数並置されている。
路において、そのスイッチングデバイスであるMOSF
ETはスナバ回路の省略等の回路の簡略化、装置の小型
化等により、発生したサージ電圧を受けやすくなってき
ている。このことは、MOSFETにとって破壊の原因
につながり、その破壊耐量(アバランシェ耐量)の向上
が求められてきている。このようなMOSFETのアバ
ランシェ耐量を向上させるため、p+ ウェル領域2の拡
散深さを深くすることが行われる。しかし、p+ ウェル
領域2の拡散深さを深くすると、オン抵抗などの他の特
性に影響がでてしまう。図5は、900V、5Aの素子
におけるp+ ウェル領域2の拡散深さとアバランシェ耐
量(実線)およびオン抵抗(破線)の関係を示す。横軸
はp+ ウェル領域2の拡散深さ、たて軸はアバランシェ
耐量およびオン抵抗である。p+ ウェル領域2を深くす
ると、アバランシェ耐量は向上するが、オン抵抗も増大
してしまうことがわかる。従って、アバランシェ耐量の
向上と他の特性との両立を図るためには、製造プロセス
条件等の決定のための実験を行わなければならず、時間
がかかってしまう。その上、各特性との両立を図るた
め、アバランシェ耐量の向上も制限されてしまう等の問
題点があった。
特性を犠牲にすることなく、アバランシェ耐量を向上さ
せたMOS型半導体装置を提供することにある。
めに、本発明は、第一導電型の半導体層の表面層の第二
導電型のチャネル領域と、そのチャネル領域の表面層の
第一導電型のソース領域とが形成されるセル構造の複数
個を備えたMOS型半導体装置において、半導体チップ
のセル構造を並べた部分の最外周部に、セル構造のチャ
ネル領域の外側の辺の一部が半導体チップの辺と平行で
ある外周セル構造を設け、該外周セル構造が、内側のセ
ル構造より面積が広いものとする。さらに、半導体チッ
プのセル構造を並べた部分の最外周部の角部のセル構造
を、セル構造のチャネル領域の外側の辺が半導体チップ
の角に向かう円弧状または、円弧を模した折れ線状にし
た外角セル構造とし、その外角セル構造の面積が、他の
外周セル構造より広いものとする。あるいは、セル構造
が略方形に形成され、互いに角を向き合わせて対向する
二つのセル構造のチャネル領域の角間の距離が、互いに
辺を向き合わせて対向する二つのセル構造のチャネル領
域の辺間の距離より小さいものとする。
対角線が一線上にあるようにし、該対角線が半導体チッ
プの辺と平行であるようにセル構造を配置してもよい。
その場合、二つの近接セル構造の対角部分におけるチャ
ネル領域の間隔を4μm以下と小さくし、できればこの
部分のチャネル領域同士が直結し合うようにすることが
もっとも有効である。また、二つの近接セル構造のチャ
ネル領域の間のチャネル領域の角を結ぶ線上において、
第一導電型の半導体層の表面層に、チャネル領域より浅
く、チャネル領域より高抵抗率の第二導電型の条状領域
がチャネル領域に連結して形成されるか、第一導電型の
半導体層より高抵抗率の第一導電型の条状領域がチャネ
ル領域に隣接して形成されることも有効である。さらに
は、上記の条状領域がチャネル領域内に達するように形
成されることもよい。また、外周セル構造の内側部分に
のみ第一導電型ソース領域を設けたものとする。
一部にチャネル領域より不純物濃度が高く、拡散深さの
浅い第二導電型の浅ベース領域を有することが有効であ
る。特に、浅ベース領域の下方に第二導電型の領域とし
てチャネル領域のみを有するものとするのもよい。
に第一導電型半導体層より低抵抗率の第一導電型半導体
領域を設けるものとするのもよい。
OSFETと本発明の実施例のMOSFETでのアバラ
ンシェ電流の流れ方を示す。図6(a)の従来の方形の
セル構造の配置では、セル構造のチャネル領域3の角部
での間隔が辺の間隔より広い。pチャネル領域3の角部
では、pn接合の曲率が大きいため耐圧が低く、アバラ
ンシェ降伏によるアバランシェ電流I1 が、図6(a)
に示すように、四つの角部に囲まれた領域から四つの角
部に集中するためアバランシェ耐量が低下する。これに
対し、図6(b)に示すように、互いに角を向き合わせ
て対向する二つのセル構造のチャネル領域の角間の距離
が、互いに辺を向き合わせて対向する二つのセル構造の
チャネル領域の辺間の距離より小さいように、特に、二
つの方形セル構造の対角線が一線上にあるように近接し
て配置すれば、角部での空乏層はピンチオフし易くな
り、耐圧低下を防ぐ。そして、図6(b)に示すように
近接した角部の間の狭い領域からアバランシェ電流I2
が、対向する二つのセル構造のコーナー部に流れ込むた
め、アバランシェ電流I2 は図6(a)に示したI1 に
比して約半分に減少する。この結果、図7のMOSFE
Tのセル構造内の寄生バイポーラトランジスタを示す断
面図において、n+ ソース領域4の直下のpチャネル領
域3の抵抗Rb を流れるアバランシェ電流が減少し、n
- 型基板1、pチャネル領域3及びn+ ソース領域4か
らなる寄生バイポーラトランジスタの誤点弧を起こりに
くくし、MOSFETの破壊を防ぐ。この場合、二つの
セル構造のチャネル領域の間隔は狭いほど良く、4μm
以下の時に効果が高い。さらには、隣合うセルの対角部
のチャネル領域が横方向拡散により直結するように形成
すると最も効果が高い。
ル領域と同じ導電型で、より高抵抗率の条状領域を二つ
のセル構造の角を結ぶ線上に設けることにより、角部で
の空乏層は広がり易くなり、耐圧の低下を抑える。チャ
ネル領域と同じ導電型でなく、チャネル領域を囲む半導
体層と同じ導電型で、より高抵抗率の条状領域を二つの
セル構造の角を結ぶ線上に設けても、同様に角部での空
乏層は広がり易くなり、耐圧の低下やアバランシェ耐量
の低下が抑制される。そして、これらの条状領域からア
バランシェ電流が流れ込んでも、その部分のチャネル領
域に条状領域と同時に不純物を導入して不純物濃度を高
くしておけば、抵抗が低くなっているため、上記の寄生
バイポーラトランジスタの誤動作が抑制される。
分の最外周部のセル構造を、チャネル領域の外側の辺が
半導体チップの辺とほぼ平行にすれば、pn接合が直線
に近く形成され、電界集中を生じ難くなる。また、外周
セル構造のチップ中央側部分にのみ第一導電型ソース領
域を設ければ、外側部分には第一導電型ソース領域が形
成されていないので、大きなアバランシェ電流が流れて
も、寄生トランジスタが動作することがなく、アバラン
シェ耐量が向上する。さらに、外周セル構造の面積を、
内側のセル構造より広くすれば、アバランシェエネルギ
の吸収力が大きくなり、アバランシェ耐量が向上する。
外周部の角部に、チャネル領域の外側の辺が半導体チッ
プの角に向かう円弧状または円弧を模した折れ線状であ
る外角セル構造を設ければ、pn接合の曲率を小さくで
き、電界集中が避けられる。また、外角セル構造の面積
を他の外周セル構造より広くすれば、アバランシェエネ
ルギの吸収力を増すことができる。
一部にチャネル領域より不純物濃度が高く、拡散深さの
浅い第二導電型の浅ベース領域を形成すれば、チャネル
領域の伝導率が増大し、寄生トランジスタのベース抵抗
が減少し、寄生トランジスタが動作しにくくなるので、
アバランシェ耐量の向上に寄与する。特に、浅ベース領
域の下方に第二導電型の領域としてチャネル領域のみで
第二導電型ウェル領域がなくても、アバランシェ耐量の
顕著な向上が見られる。
一の実施例のMOSFETを示し、図1が上部構造を除
いた平面図、図2(a)が図1のA−A線断面図、図2
(b)が図1のB−B線断面図で、図4と共通の部分に
は同一の符号が付されている。
表面層に、方形のpチャネル領域3内にn+ ソース領域
4とp+ ウェル領域2を持つ四つの主辺を有するセル構
造が、角部を最も近接して配置されている。特にこの例
では、セル構造が正方形で、等間隔に配置されているの
で、近接した二つのセル構造の対角線が同一線上になっ
ているが、長方形のセル構造でもよい。なお、実際の角
部は直角でなく、多少丸みがあり、例えば、半径1.5
〜2μmのアール形状となっている。先に図6を用いて
説明したように、近接したセル構造の角付近のアバラン
シェ電流は小さい。一方四つのセル構造で囲まれた部分
は広く、アバランシェ電流も大きいが、対向するpn接
合はほぼ直線で、大きなアバランシェ電流に耐えられ
る。図2(a)において、抵抗率45Ωcm厚さ100
μmのn- 型基板1の表面層にpチャネル領域3と、そ
の内部にpチャネル領域3より拡散深さの深いp+ ウェ
ル領域2が形成され、更にその表面層にn+ ソース領域
4が形成されている。n+ ソース領域4とn- 型基板1
の表面露出部とに挟まれたpチャネル領域3の表面には
ゲート酸化膜6を介して多結晶シリコンからなるゲート
電極5が設けられている。n+ ソース領域4とp+ ウェ
ル領域2の表面に共通に接触してソース電極8が設けら
れ、層間絶縁膜7を介してゲート電極5の上に延長され
ている。図示していないが、n- 型基板1の裏面側には
nサブストレートを介してドレイン電極が設けられてい
る。試作した図1の実施例のMOSFETの各パラメー
タは次のようなものである。pチャネル領域3のイオン
注入時のドーズ量は1×1014cm-2、拡散深さは3μ
m、p+ ウェル領域2のドーズ量は1×1015cm-2、
拡散深さは8μm、n+ ソース領域4のドーズ量は5×
1015cm-2、拡散深さは0.3μmである。pチャネ
ル領域3のサイズは33μm角、ピッチは50μmであ
る。この時、二つのpチャネル領域3の角間の距離は、
約4μmである。
に、近接した二つのセル構造のpチャネル領域3の角部
同士がもっとも近いため、電圧印加時にpチャネル領域
3から広がる空乏層が、隣接するpチャネル領域から広
がる空乏層とつながり易く、通常空乏層の曲率が小さい
ため最も降伏の起きやすいセル構造の角部での耐圧低下
が起きず、アバランシェ耐量が向上する。図2(b)の
二つのセル構造の辺部分の間の断面においては、ゲート
電極5の下のn- 型基板1が広くあるので、MOSFE
Tの導通時の電流の通路が広く、オン抵抗を低く抑えら
れる。
並べられた部分の最外周部には、セル構造のチャネル領
域の外側の辺が半導体チップの辺と平行である外周セル
構造19及びチャネル領域の外側の辺が半導体チップの
角に向かう円弧状である外角セル構造20が設けられて
いる。このようにすると、最外周のpn接合の曲率が小
さくなるので、電界集中が生じ難くなり、アバランシェ
耐量が向上する。また、外周セル構造19及び外角セル
構造20が、セルのチップ中央に近い側の部分にのみn
+ ソース領域4を有している。このようにすると、次の
理由で、アバランシェ耐量が向上するのである。すなわ
ち、アバランシェ降伏は通常最外周のpn接合から先ず
始まるが、この部分にn+ ソース領域が形成されていな
いので、大きなアバランシェ電流が流れても、寄生トラ
ンジスタが動作することがなく、アバランシェ耐量が向
上する。しかも、外周セル構造19および外角セル構造
20が、内側の方形セル構造より面積が広いため、アバ
ランシェエネルギの吸収力も大きくなり、アバランシェ
耐量が向上する。外周セル構造19付近の点線は、多結
晶シリコンリング18の境界である。外角セル構造20
のpチャネル領域の外側の辺は、必ずしも半導体チップ
の角に向かう円弧である必要はなく、円弧を模した折れ
線状であっても電界集中は回避できる。
断面図を示す。セル構造を並べた最外周部のp+ ウェル
領域2の上に厚いフィールド酸化膜14を介してゲート
リード取り出しのための多結晶シリコンリング18が設
けられ、チップの最外縁の表面層にp周辺領域16とそ
の上に周辺電極17が設けられている。各部のパラメー
タは次のとおりである。n- 型基板1:不純物濃度1×
1013〜3×1016cm-3、厚さ5〜150μm、p+
ウェル領域2:ホウ素イオンのドーズ量5×1014〜2
×1015cm-2、拡散深さ5〜10μm、pチャネル領
域3:ホウ素イオンのドーズ量3×1013〜5×1014
cm-2、拡散深さ2〜4μm、n+ ソース領域4:砒素
イオンのドーズ量4×1015〜5×1015cm-2、拡散
深さ0.2〜0.3μm、ゲート電極5:多結晶シリコ
ン厚さ500〜1000nm、ゲート酸化膜6:厚さ2
5〜120nm、層間絶縁膜7:BPSG厚さ0.6〜
1.1μm、ソース電極8:Al−Si厚さ3〜5μ
m、フィールド酸化膜14:厚さ500〜1100n
m、パッシベーション膜15:SiN厚さ800nm。
なお、pベース領域については、pチャネル領域3と
p+ ウェル領域2、pチャネル領域3とp+ 浅ベース
領域11、pチャネル領域3、p+ ウェル領域2とp
+ 浅ベース領域11の三通りの構造を用いることができ
る。
次のように行われる。ゲート電極5に或る値以上の正の
電圧が印加されると、ゲート電極5の直下のpチャネル
領域3の表面近傍に反転層を生じ、n+ ソース領域4と
n- 型基板1の間が導通する。そして、n- 型基板1の
裏面側に設けられたドレイン電極13とソース電極8と
の間に電圧が印加されていれば、電流が流れる。従っ
て、電流が流れるために、n- 型基板1の表面露出部
も、或る程度の面積が必要である。一般に、セル構造部
と、n- 型基板1の露出部の面積の比には、最適値が存
在する。すなわち、二つのpチャネル領域3の角間の距
離を大きくすると、n- 型基板1の露出部の面積が広く
なり過ぎて、無駄な面積がとられるので、結果としてオ
ン抵抗が大きくなり、逆にこの距離を小さくすると、n
- 型基板1の露出部の面積が狭くなり過ぎて、結果とし
てオン抵抗が大きくなる。900Vクラスの高耐圧MO
SFETでは、この値は約0.7であり、二つのpチャ
ネル領域3の角間の距離が4μmのとき、上記の比は
0.7になる。二つのpチャネル領域3の角間の距離を
大きくするとこの値は小さな値になって最適値から外れ
る。より低耐圧のMOSFETでは、最適な上記の比
は、0.7より大きな値になる、すなわち、二つのpチ
ャネル領域3の角間の距離の最適値は、4μmより小さ
な値になる。
4に示した従来のMOSFETのアバランシェ耐量の温
度特性を示し、線21で示す本発明の実施例のMOSF
ETのアバランシェ耐量は、線22で示す従来のMOS
FETのアバランシェ耐量に比し、25℃において約
1.6倍、125℃において約4.7倍になっている。
従来のMOSFETのセル構造も同じサイズとし、pチ
ャネル領域が33μm角、ピッチが50μmである。
板の表面露出部の上には、ほぼ全面に多結晶シリコンか
らなるゲート電極5が設けられている。ゲート電極全体
の抵抗を考えると、セル構造の角間では非常に狭くなっ
ているが、狭い部分は短いので、従来のセル構造の配置
の場合と比較して、ゲート抵抗が低減されるというメリ
ットもある。
構造を形成するためのマスクを変更するだけで、従来の
MOSFETの製造工程に何ら余分な工程を付加するこ
となく製造できる。図9及び図10(a)、(b)は、
本発明の第二の実施例のMOSFETを示す。図9が上
部構造を除いた平面図、図10(a)が図9のE−E線
断面図、図10(b)が図9のF−F線断面図で、他の
図と共通の部分には同一の符号が付されている。この実
施例では、図1に示した第一の実施例より更にセル構造
の角部同士の間隔を狭くし、二つの近接したセル構造の
pチャネル領域3が連結しているものである。図9にお
いて、連結したpチャネル領域3の内側にn+ ソース領
域4、その更に内側にp+ ウェル領域2が見られる。連
結したpチャネル領域3に囲まれて、方形にn- 型基板
1の露出表面が見えている。pチャネル領域3の連結し
た様子は図10(a)のE−E線断面図でなお良くわか
る。ゲート電極5の下で隣接するセル構造のpチャネル
領域3がつながっている。これにより、セル構造の角で
の耐圧低下を防ぎ、またアバランシェ耐量の低下を防い
でいる。この角でのゲート電極5の幅L1は、2〜6μ
mである。図10(b)のF−F線断面図では、二つの
セル構造間の距離は十分大きく、ゲート電極5の下にお
いて、広いn- 型基板1の露出部があり、MOSFET
の導通時にもオン抵抗が低く抑えられる。この部分での
ゲート電極5の幅L2は、6〜20μmであり、ゲート
電極間の距離L3は、6〜12μmである。なお、この
例においても、図9に示したように半導体チップのセル
構造が並べられた部分の最外周部の外周セル構造19
は、pチャネル領域3の外側の辺が半導体チップの辺と
平行であり、セル構造の内側部分にのみn+ ソース領域
4を有し、内側の方形セル構造より面積が広くなってい
る。そして、外角セル構造20は、pチャネル領域3の
外側の辺が半導体チップの角に向かう円弧状であり、他
の外周セル構造19より面積が広い。これらは、上記の
例と同様にアバランシェ耐量の向上に寄与している。
ンシェ耐量の温度特性を、図8に線23で示した。線2
2に示す従来のMOSFETのアバランシェ耐量に比
し、25℃において約1.8倍、125℃において約
5.0倍になっている。図9の第二の実施例の構造で
は、セル構造部と、n- 型基板1の露出部の面積の比
は、二つのセル構造の角部を連結させるだけでなく、さ
らに重複させることによって、1以上とすることができ
る。従って、比較的低耐圧のMOSFETに適する構造
といえる。
構造を形成するためのマスクを変更するだけで、従来の
MOSFETの製造工程に何ら余分な工程を付加するこ
となく製造できる。図11及び図12(a)、(b)
は、本発明の第三の実施例のMOSFETを示し、図1
1が上部構造を除いた平面図、図12(a)が図11の
G−G線断面図、図12(b)が図11のH−H線断面
図で、他の図と共通の部分には同一の符号が付されてい
る。この実施例は、セル構造の角部同士の間隔を狭くす
ると共に、角部間をpチャネル領域3と同一導電型で、
不純物濃度の低い高抵抗率のp型拡散層のp- 条状領域
9で連結したものである。図11に示したように、p-
条状領域9で連結したpチャネル領域3の内側にn+ ソ
ース領域4、更に内側にp+ ウェル領域2が見られる。
そしてp- 条状領域9とpチャネル領域3とで囲まれた
n- 型基板1の露出部が見られる。p- 条状領域9は、
例えばホウ素のイオン注入と拡散熱処理により形成さ
れ、ドーズ量5×1011〜5×1013cm-2、拡散深さ
0.5〜4μm、幅L4は2〜8μmである。p- 条状
領域9の拡散深さは、pチャネル領域3と同じか或いは
それより浅くしている。p- 条状領域9でpチャネル領
域が連結された様子は、図12(a)のG−G線断面図
で良くわかる。ゲート電極5の下で隣接する二つのセル
構造のpチャネル領域3がp-条状領域9で結ばれてい
る。これにより、セル構造の角部での耐圧低下を防いで
いる。このp- 条状領域9の形成のための不純物導入の
際、チャネル領域3の角部近くの高濃度領域31にも不
純物を導入すると、この部分のチャネル抵抗が低下し、
寄生npnトランジスタは動作しにくくなって、アバラ
ンシェ耐量は更に向上する。このp- 条状領域9は、隣
接セル構造間を連結しないで、角部に近接した領域にの
み形成しても、耐圧、アバランシェ耐量の低下を防ぐこ
とができる。この例では、p- 条状領域9の不純物濃度
が低いので、ゲート電極5に正の電圧を印加したとき、
ゲート電極5の下のp- 条状領域9の表面層にも反転層
ができ、オン抵抗が低減できるという効果もある。図1
2(b)のH−H線断面図では、二つのセル構造間の距
離は十分大きく、ゲート電極5の下において、広いn -
型基板1の露出部があり、MOSFETの導通時に、オ
ン抵抗が低く抑えられる。この部分でのゲート電極5の
幅L2は、10〜40μmであり、ゲート電極間の距離
L3は、6〜20μmである。半導体チツプのセル構造
が並べられた部分の最外周部の外周セル構造等について
は、前述の例と同様であるので記述を省略する。
ンシェ耐量の温度特性を図8に線24で示した。線22
に示す従来のMOSFETのアバランシェ耐量に比し、
25℃において約1.7倍、125℃において約4.8
倍になっている。また、図11の第三の実施例の構造で
は、セル構造部と、n- 型基板の露出部との面積比を目
的のMOSFETに合わせて、自由に変えられる。
実施例のMOSFETを示し、(a)が上部構造を除い
た平面図、(b)が(a)のI−I線断面図で、他の図
と共通の部分には同一の符号が付されている。この場合
は、図11、12のp- 条状領域9を形成した部分にや
はりアクセプタ形成型の不純物を拡散するが、その領域
がp型に転換しないで高抵抗率のn--条状領域10とな
るようにする。同時にpチャネル領域3の角部付近の高
濃度領域31にもアクセプタ形成型の不純物を導入して
その部分のチャネル抵抗を下げておく。これにより、図
11、12の第三の実施例と同様にセル構造の角部の空
乏層が広がり易くなっているため、角部の耐圧低下を防
ぐことができ、高濃度領域31のチャネル抵抗を低下さ
せることによって、アバランシェ耐量の低下も防止でき
る。この場合もn--条状領域10により、セル構造の角
部同士を連結しなくても、角部に近接した領域にのみ形
成しても、耐圧、アバランシェ耐量の低下を防ぐことが
できる。
FETのセル構造の断面図で、他の図と共通の部分には
同一の符号が付されている。この場合は、図2のpチャ
ネル領域3の表面層の一部にpチャネル領域3より不純
物濃度が高く、拡散深さの浅いp+ 浅ベース領域11
が、例えばホウ素のドーズ量1×1015〜3×1015c
m-2、拡散深さ0.5〜1μmのイオン注入および拡散
熱処理により形成されている。これにより、チャネル抵
抗を低下させることによって、寄生トランジスタの動作
が抑制され、アバランシェ耐量が向上する。
FETのセル構造の断面図で、他の図と共通の部分には
同一の符号が付されている。この場合は、pチャネル領
域3の表面層の一部にpチャネル領域3より不純物濃度
が高く、拡散深さの浅いp+浅ベース領域11が形成さ
れている点は、図14の第五の実施例と同じであるが、
p+ ウェル領域2は形成されていない。セル構造の配置
を改良している上、p + 浅ベース領域11を形成するこ
とにより、チャネル抵抗を低下させることによって、寄
生トランジスタの動作が抑制され、アバランシェ耐量が
十分向上するので、p+ ウェル領域2を形成しなくて
も、実用に耐えるアバランシェ耐量が得られ、しかも以
前に述べたオン抵抗が増大する問題を解決できる。特に
拡散深さの深いp+ ウェル領域2の形成が省略できれ
ば、時間的にもコスト上でもメリットが大きい。
ル領域3間のn- 型半導体基板1の表面近傍に、n- 型
半導体基板1より低抵抗率のn型領域101が設けられ
る構造が考えられるが、この場合アバランシェ耐量を向
上させることが難しく、n型領域101の形成によるオ
ン抵抗低減の効果が十分得られないという問題があっ
た。しかし、本発明ではn型領域101のドーピング濃
度を高めても、アバランシェ耐量や耐圧の低下が生じに
くくなるので、n型領域101の低抵抗率化が可能とな
る。この実施例について以下説明する。
明の第七の実施例のMOSFETを示し、図16が上部
構造を除いた平面図、図17(a)が図16のA−A線
断面図、図17(b)が図16のB−B線断面図であ
る。
の表面層に、方形のpチャネル領域3内にn+ ソース領
域4とp+ ウェル領域2を持つ四つの主辺を有するセル
構造が、n- 型基板1の表面近傍のn- 型基板1より低
抵抗率のn型領域101に囲まれて、角部を最も近接し
て配置されている。特にこの例では、セル構造が正方形
で、等間隔に配置されているので、近接した二つのセル
構造の対角線が同一線上になっているが、長方形のセル
構造でもよい。なお、実際の角部は直角でなく、多少丸
みがあり、例えば、半径1.5〜2μmのアール形状と
なっている。先に図6を用いて説明したように、近接し
たセル構造の角付近のアバランシェ電流は小さい。一方
四つのセル構造で囲まれた部分は広く、アバランシェ電
流も大きいが、対向するpn接合はほぼ直線で、大きな
アバランシェ電流に耐えられる。図17(a)におい
て、抵抗率45Ωcm厚さ100μmのn- 型基板1の
表面層にpチャネル領域3と、その内部にpチャネル領
域3より拡散深さの深いp+ウェル領域2が形成され、
更にその表面層にn+ ソース領域4が形成されている。
pチャネル領域3は、n- 型基板1の表面近傍のn- 型
基板1より低抵抗率のn型領域101に囲まれている。
n+ ソース領域4とn型領域101の表面露出部とに挟
まれたpチャネル領域3の表面にはゲート酸化膜6を介
して多結晶シリコンからなるゲート電極5が設けられて
いる。n+ ソース領域4とp+ ウェル領域2の表面に共
通に接触してソース電極8が設けられ、層間絶縁膜7を
介してゲート電極5の上に延長されている。図示してい
ないが、n- 型基板1の裏面側にはnサブストレートを
介してドレイン電極が設けられている。試作した図16
の実施例のMOSFETの各パラメータは次のようなも
のである。pチャネル領域3のイオン注入時のドーズ量
は1×1014cm-2、拡散深さは3μm、p+ ウェル領
域2のドーズ量は1×1015cm-2、拡散深さは8μ
m、n+ ソース領域4のドーズ量は5×1015cm-2、
拡散深さは0.3μm、n型領域101のドーズ量は1
×1012cm-2、拡散深さは3μm弱である。pチャネ
ル領域3のサイズは33μm角、ピッチは50μmであ
る。この時、二つのpチャネル領域3の角間の距離は、
約4μmである。
に、近接した二つのセル構造のpチャネル領域3の角部
同士がもっとも近いため、電圧印加時にpチャネル領域
3から広がる空乏層が、隣接するpチャネル領域から広
がる空乏層とつながり易く、通常空乏層の曲率が小さい
ため最も降伏の起きやすいセル構造の角部での耐圧低下
が起きず、アバランシェ耐量が向上する。図17(b)
の二つのセル構造の辺部分の間の断面においては、ゲー
ト電極5の下のn型領域101が広くあるので、MOS
FETの導通時の電流の通路が広く、オン抵抗を低く抑
えられる。
が並べられた部分の最外周部には、セル構造のチャネル
領域の外側の辺が半導体チップの辺と平行である外周セ
ル構造19及びチャネル領域の外側の辺が半導体チップ
の角に向かう円弧状である外角セル構造20が設けられ
ている。このようにすると、最外周のpn接合の曲率が
小さくなるので、電界集中が生じ難くなり、アバランシ
ェ耐量が向上する。また、外周セル構造19及び外角セ
ル構造20が、セルのチップ中央に近い側の部分にのみ
n+ ソース領域4を有している。このようにすると、次
の理由で、アバランシェ耐量が向上するのである。すな
わち、アバランシェ降伏は通常最外周のpn接合から先
ず始まるが、この部分にn+ ソース領域が形成されてい
ないので、大きなアバランシェ電流が流れても、寄生ト
ランジスタが動作することがなく、アバランシェ耐量が
向上する。しかも、外周セル構造19および外角セル構
造20が、内側の方形セル構造より面積が広いため、ア
バランシェエネルギの吸収力も大きくなり、アバランシ
ェ耐量が向上する。外周セル構造19付近の点線は、多
結晶シリコンリング18の境界である。外角セル構造2
0のpチャネル領域の外側の辺は、必ずしも半導体チッ
プの角に向かう円弧である必要はなく、円弧を模した折
れ線状であっても電界集中は回避できる。
の断面図を示す。セル構造を並べた最外周部のp+ ウェ
ル領域2の上に厚いフィールド酸化膜14を介してゲー
トリード取り出しのための多結晶シリコンリング18が
設けられ、チップの最外縁の表面層にp周辺領域16と
その上に周辺電極17が設けられている。各部のパラメ
ータは次のとおりである。n- 型基板1:不純物濃度1
×1013〜3×1016cm-3、厚さ5〜150μm、p
+ ウェル領域2:ホウ素イオンのドーズ量5×1014〜
2×1015cm-2、拡散深さ5〜10μm、pチャネル
領域3:ホウ素イオンのドーズ量3×1013〜5×10
14cm-2、拡散深さ2〜4μm、n型領域101:リン
イオンのドーズ量5×1011〜5×1012cm-2、拡散
深さ2〜4μm、n+ ソース領域4:砒素イオンのドー
ズ量4×1015〜5×1015cm-2、拡散深さ0.2〜
0.3μm、ゲート電極5:多結晶シリコン厚さ500
〜1000nm、ゲート酸化膜6:厚さ25〜120n
m、層間絶縁膜7:BPSG厚さ0.6〜1.1μm、
ソース電極8:Al−Si厚さ3〜5μm、フィールド
酸化膜14:厚さ500〜1100nm、パッシベーシ
ョン膜15:SiN厚さ800nm。なお、pベース領
域については、pチャネル領域3とp+ ウェル領域
2、pチャネル領域3とp+ 浅ベース領域11、p
チャネル領域3、p+ ウェル領域2とp+ 浅ベース領域
11の三通りの構造を用いることができる。
ETの動作は次のように行われる。ゲート電極5に或る
値以上の正の電圧が印加されると、ゲート電極5の直下
のpチャネル領域3の表面近傍に反転層を生じ、n+ ソ
ース領域4とn型領域101の間が導通する。そして、
n- 型基板1の裏面側に設けられたドレイン電極13と
ソース電極8との間に電圧が印加されていれば、電流が
流れる。従って、電流が流れるために、n型領域101
の表面露出部も、或る程度の面積が必要である。一般
に、セル構造部と、n型領域101の露出部の面積の比
には、最適値が存在する。すなわち、二つのpチャネル
領域3の角間の距離を大きくすると、n型領域101の
露出部の面積が広くなり過ぎて、無駄な面積がとられる
ので、結果としてオン抵抗が大きくなり、逆にこの距離
を小さくすると、n型領域101の露出部の面積が狭く
なり過ぎて、結果としてオン抵抗が大きくなる。900
Vクラスの高耐圧MOSFETでは、この値は約0.7
であり、二つのpチャネル領域3の角間の距離が4μm
のとき、上記の比は0.7になる。二つのpチャネル領
域3の角間の距離を大きくするとこの値は小さな値にな
って最適値から外れる。より低耐圧のMOSFETで
は、最適な上記の比は、0.7より大きな値になる、す
なわち、二つのpチャネル領域3の角間の距離の最適値
は、4μmより小さな値になる。
域の表面露出部の上には、ほぼ全面に多結晶シリコンか
らなるゲート電極5が設けられている。ゲート電極全体
の抵抗を考えると、セル構造の角間では非常に狭くなっ
ているが、狭い部分は短いので、従来のセル構造の配置
の場合と比較して、ゲート抵抗が低減されるというメリ
ットもある。
構造を形成するためのマスクを変更するだけで、従来の
MOSFETの製造工程に何ら余分な工程を付加するこ
となく製造できる。図19及び図20(a)、(b)
は、本発明の第八の実施例のMOSFETを示す。図1
9が上部構造を除いた平面図、図20(a)が図19の
E−E線断面図、図20(b)が図19のF−F線断面
図で、他の図と共通の部分には同一の符号が付されてい
る。この実施例では、図1に示した第一の実施例より更
にセル構造の角部同士の間隔を狭くし、二つの近接した
セル構造のpチャネル領域3が連結しているものであ
る。図19において、連結したpチャネル領域3の内側
にn+ ソース領域4、その更に内側にp+ ウェル領域2
が見られる。連結したpチャネル領域3に囲まれて、方
形にn型領域101の露出表面が見えている。pチャネ
ル領域3の連結した様子は図20(a)のE−E線断面
図でなお良くわかる。ゲート電極5の下で隣接するセル
構造のpチャネル領域3がつながっている。これによ
り、セル構造の角での耐圧低下を防ぎ、またアバランシ
ェ耐量の低下を防いでいる。この角でのゲート電極5の
幅L1は、2〜6μmである。図20(b)のF−F線
断面図では、二つのセル構造間の距離は十分大きく、ゲ
ート電極5の下において、広いn型領域101の露出部
があり、MOSFETの導通時にもオン抵抗が低く抑え
られる。この部分でのゲート電極5の幅L2は、6〜2
0μmであり、ゲート電極間の距離L3は、6〜12μ
mである。なお、この例においても、図19に示したよ
うに半導体チップのセル構造が並べられた部分の最外周
部の外周セル構造19は、pチャネル領域3の外側の辺
が半導体チップの辺と平行であり、セル構造の内側部分
にのみn+ ソース領域4を有し、内側の方形セル構造よ
り面積が広くなっている。そして、外角セル構造20
は、pチャネル領域3の外側の辺が半導体チップの角に
向かう円弧状であり、他の外周セル構造19より面積が
広い。これらは、上記の例と同様にアバランシェ耐量の
向上に寄与している。
造部と、n型領域101の露出部の面積の比は、二つの
セル構造の角部を連結させるだけでなく、さらに重複さ
せることによって、1以上とすることができる。従っ
て、比較的低耐圧のMOSFETに適する構造といえ
る。
構造を形成するためのマスクを変更するだけで、従来の
MOSFETの製造工程に何ら余分な工程を付加するこ
となく製造できる。図21及び図22(a)、(b)
は、本発明の第九の実施例のMOSFETを示し、図2
1が上部構造を除いた平面図、図22(a)が図21の
G−G線断面図、図22(b)が図21のH−H線断面
図で、他の図と共通の部分には同一の符号が付されてい
る。この実施例は、セル構造の角部同士の間隔を狭くす
ると共に、角部間をpチャネル領域3と同一導電型で、
不純物濃度の低い高抵抗率のp型拡散層のp- 条状領域
9で連結したものである。図21に示したように、p-
条状領域9で連結したpチャネル領域3の内側にn+ ソ
ース領域4、更に内側にp+ ウェル領域2が見られる。
そしてp- 条状領域9とpチャネル領域3とで囲まれた
n型領域101の露出部が見られる。p- 条状領域9
は、例えばホウ素のイオン注入と拡散熱処理により形成
され、ドーズ量1×1012〜5×1013cm -2、拡散深
さ0.5〜4μm、幅L4は2〜8μmである。p- 条
状領域9の拡散深さは、pチャネル領域3と同じか或い
はそれより浅くしている。p- 条状領域9でpチャネル
領域が連結された様子は、図22(a)のG−G線断面
図で良くわかる。ゲート電極5の下で隣接する二つのセ
ル構造のpチャネル領域3がp - 条状領域9で結ばれて
いる。これにより、セル構造の角部での耐圧低下を防い
でいる。このp- 条状領域9の形成のための不純物導入
の際、チャネル領域3の角部近くの高濃度領域31にも
不純物を導入すると、この部分のチャネル抵抗が低下
し、寄生npnトランジスタは動作しにくくなって、ア
バランシェ耐量は更に向上する。このp- 条状領域9
は、隣接セル構造間を連結しないで、角部に近接した領
域にのみ形成しても、耐圧、アバランシェ耐量の低下を
防ぐことができる。この例では、p- 条状領域9の不純
物濃度が低いので、ゲート電極5に正の電圧を印加した
とき、ゲート電極5の下のp- 条状領域9の表面層にも
反転層ができ、オン抵抗が低減できるという効果もあ
る。図22(b)のH−H線断面図では、二つのセル構
造間の距離は十分大きく、ゲート電極5の下において、
広いn型領域101の露出部があり、MOSFETの導
通時に、オン抵抗が低く抑えられる。この部分でのゲー
ト電極5の幅L2は、10〜40μmであり、ゲート電
極間の距離L3は、6〜20μmである。半導体チツプ
のセル構造が並べられた部分の最外周部の外周セル構造
等については、前述の例と同様であるので記述を省略す
る。
実施例のMOSFETを示し、(a)が上部構造を除い
た平面図、(b)が(a)のI−I線断面図で、他の図
と共通の部分には同一の符号が付されている。この場合
は、図21、22のp- 条状領域9を形成した部分にや
はりアクセプタ形成型の不純物を拡散するが、その領域
がp型に転換しないで高抵抗率のn--条状領域10とな
るようにする。同時にpチャネル領域3の角部付近の高
濃度領域31にもアクセプタ形成型の不純物を導入して
その部分のチャネル抵抗を下げておく。これにより、図
21、22の第九の実施例と同様にセル構造の角部の空
乏層が広がり易くなっているため、角部の耐圧低下を防
ぐことができ、高濃度領域31のチャネル抵抗を低下さ
せることによって、アバランシェ耐量の低下も防止でき
る。この場合もn--条状領域10により、セル構造の角
部同士を連結しなくても、角部に近接した領域にのみ形
成しても、耐圧、アバランシェ耐量の低下を防ぐことが
できる。
SFETのセル構造の断面図で、他の図と共通の部分に
は同一の符号が付されている。この場合は、図17のp
チャネル領域3の表面層の一部にpチャネル領域3より
不純物濃度が高く、拡散深さの浅いp+ 浅ベース領域1
1が、例えばホウ素のドーズ量1×1015〜3×10 15
cm-2、拡散深さ0.5〜1μmのイオン注入および拡
散熱処理により形成されている。これにより、チャネル
抵抗を低下させることによって、寄生トランジスタの動
作が抑制され、アバランシェ耐量が向上する。
SFETのセル構造の断面図で、他の図と共通の部分に
は同一の符号が付されている。この場合は、pチャネル
領域3の表面層の一部にpチャネル領域3より不純物濃
度が高く、拡散深さの浅いp + 浅ベース領域11が形成
されている点は、図24の第十一の実施例と同じである
が、p+ ウェル領域2は形成されていない。セル構造の
配置を改良している上、p+ 浅ベース領域11を形成す
ることにより、チャネル抵抗を低下させることによっ
て、寄生トランジスタの動作が抑制され、アバランシェ
耐量が十分向上するので、p+ ウェル領域2を形成しな
くても、実用に耐えるアバランシェ耐量が得られ、しか
も以前に述べたオン抵抗が増大する問題を解決できる。
特に拡散深さの深いp+ ウェル領域2の形成が省略でき
れば、時間的にもコスト上でもメリットが大きい。
施例の場合でも、従来よりn型領域101のドーピング
濃度を上げることが可能である。その分n型領域101
が低抵抗率化でき、オン抵抗を下げることができるし、
また逆に、n型領域101を低抵抗率化した分その面積
を小さくすることにより、ゲート・ドレイン間容量を小
さくし、スイッチング速度を速くすることもできる。
してきたが、本発明はMOS構造のゲートをもつ絶縁ゲ
ートバイポーラトランジスタやMCT(MOS制御サイ
リスタ)等のMOS型半導体装置にも適用でき、同様に
画期的な効果を得られるものである。
型半導体装置の方形のセル構造の角部を互いに近づけて
配置することにより、セル構造の角部での空乏層の広が
りをよくし、セル構造の角部での耐圧低下、アバランシ
ェ耐量の低下を防ぐことができる。また、セル構造の角
部分を更に近接してチャネル領域の角部同士を連結した
り、或いはチャネル領域と同一導電型で、それよりも高
抵抗率の条状領域、もしくは原半導体層と同一導電型
で、それよりも高抵抗率の条状領域を形成することによ
り、一層セル構造の角部での耐圧の低下、アバランシェ
耐量の低下を防ぐ効果が得られる。また、このような条
状領域を形成することは、ゲート・ドレイン間の容量を
低減でき、スイッチング速度が向上する効果もある。セ
ル構造が並べられた部分の外周部の外周セル構造、外角
セル構造のpn接合を曲率の小さいものにし、面積を広
くして、アバランシェ耐量を向上させることができる。
更にチャネル領域内に高不純物濃度の浅ベース領域を設
け、チャネル抵抗を減じて、アバランシェ耐量を向上さ
せることができる。
造を除いた平面図
A−A線断面図、(b)は図1のB−B線断面図
を除いての平面図、(b)は(a)のC−C線断面図、
(c)は(a)のD−D線断面図
するアバランシェ耐量およびオン抵抗の関係線図
SFETでの平面図、(b)は本発明の実施例のMOS
FETでの平面図
ラトランジスタを示す断面図
FETとのアバランシェ耐量の温度特性線図
造を除いた平面図
SFETのE−E線断面図、(b)は図9のF−F線断
面図
構造を除いた平面図
OSFETのG−G線断面図、(b)は図11のH−H
線断面図
し、(a)は上部構造を除いての平面図、(b)は
(a)のI−I線断面図
断面図
断面図
構造を除いた平面図
TのA−A線断面図、(b)は図16のB−B線断面図
構造を除いた平面図
OSFETのE−E線断面図、(b)は図19のF−F
線断面図
構造を除いた平面図
OSFETのG−G線断面図、(b)は図21のH−H
線断面図
し、(a)は上部構造を除いての平面図、(b)は
(a)のI−I線断面図
部断面図
部断面図
Claims (18)
- 【請求項1】第一導電型の半導体層の表面層の第二導電
型のチャネル領域と、そのチャネル領域の表面層の第一
導電型のソース領域とが形成されるセル構造の複数個を
備えたものにおいて、半導体チップのセル構造を並べた
部分の最外周部に、セル構造のチャネル領域の外側の辺
の一部が半導体チップの辺と平行である外周セル構造を
設け、該外周セル構造が、内側のセル構造より面積が広
く、かつ更に前記最外周部の角部に、チャネル領域の外
側の辺が半導体チップの角に向かう円弧状である外角セ
ル構造を設けたことを特徴とするMOS型半導体装置。 - 【請求項2】第一導電型の半導体層の表面層の第二導電
型のチャネル領域と、そのチャネル領域の表面層の第一
導電型のソース領域とが形成されるセル構造の複数個を
備えたものにおいて、半導体チップのセル構造を並べた
部分の最外周部に、セル構造のチャネル領域の外側の辺
の一部が半導体チップの辺と平行である外周セル構造を
設け、該外周セル構造が、内側のセル構造より面積が広
く、かつ更に前記最外周部の角部に、セル構造のチャネ
ル領域の外側の辺が半導体チップの角に向かう円弧を模
した折れ線状である外角セル構造を設けたことを特徴と
するMOS型半導体装置。 - 【請求項3】外角セル構造が、他の外周セル構造より面
積が広いことを特徴とする請求項1または2に記載のM
OS型半導体装置。 - 【請求項4】前記セル構造が略方形に形成され、互いに
角を向き合わせて対向する二つのセル構造のチャネル領
域の角間の距離が、互いに辺を向き合わせて対向する二
つのセル構造のチャネル領域の辺間の距離より小さいこ
とを特徴とする請求項1または2に記載のMOS型半導
体装置。 - 【請求項5】前記セル構造が、前記チャネル領域と前記
ソース領域とが各辺を互いに平行にして形成される四つ
の主辺を有する方形であり、前記複数個のセル構造間の
前記半導体層の表面近傍に該半導体層より低抵抗率の第
一導電型半導体領域を備え、互いに角を向き合わせて対
向する二つのセル構造のチャネル領域の角間の距離が、
互いに辺を向き合わせて対向する二つのセル構造のチャ
ネル領域の辺間の距離より小さいことを特徴とする請求
項1ないし3のいずれかに記載のMOS型半導体装置。 - 【請求項6】第一導電型の半導体層の表面層の第二導電
型のチャネル領域と、そのチャネル領域の表面層の第一
導電型のソース領域とが形成されるセル構造の複数個を
備えたものにおいて、前記セル構造が、前記チャネル領
域と前記ソース領域とが各辺を互いに平行にして形成さ
れる四つの主辺を有する方形であり、前記複数個のセル
構造間の前記半導体層の表面近傍に該半導体層より低抵
抗率の第一導電型半導体領域を備え、互いに角を向き合
わせて対向する二つのセル構造のチャネル領域の角間の
距離が、互いに辺を向き合わせて対向する二つのセル構
造のチャネル領域の辺間の距離より小さく、かつ半導体
チップのセル構造を並べた部分の最外周部に、セル構造
のチャネル領域の外側の辺の一部が半導体チップの辺と
平行である外周セル構造を設け、該外周セル構造が、内
側のセル構造より面積が広いことを特徴とするMOS型
半導体装置。 - 【請求項7】近接している二つのセル構造の対角線が一
線上にあるようにセル構造が配置されたことを特徴とす
る請求項4ないし6のいずれかに記載のMOS型半導体
装置。 - 【請求項8】近接している二つのセル構造の対角におい
て、チャネル領域の間隔が4μm以下であることを特徴
とする請求項4ないし7のいずれかに記載のMOS型半
導体装置。 - 【請求項9】近接している二つのセル構造の対角におい
て、チャネル領域同士が連結していることを特徴とする
請求項4ないし7のいずれかに記載のMOS型半導体装
置。 - 【請求項10】近接している二つのセル構造のチャネル
領域の間のチャネル領域の角を結ぶ線上において、第一
導電型の半導体層の表面層に、チャネル領域より浅く、
チャネル領域より高抵抗率の第二導電型の条状領域がチ
ャネル領域に連結して形成されていることを特徴とする
請求項1ないし6のいずれかに記載のMOS型半導体装
置。 - 【請求項11】第一導電型の半導体層の表面層の第二導
電型のチャネル領域と、そのチャネル領域の表面層の第
一導電型のソース領域とが形成されるセル構造の複数個
を備えたものにおいて、半導体チップのセル構造を並べ
た部分の最外周部に、セル構造のチャネル領域の外側の
辺の一部が半導体チップの辺と平行で ある外周セル構造
を設け、該外周セル構造が、内側のセル構造より面積が
広く、かつ近接している二つのセル構造のチャネル領域
の間のチャネル領域の角を結ぶ線上において、第一導電
型の半導体層の表面層に、チャネル領域より浅く、チャ
ネル領域より高抵抗率の第二導電型の条状領域がチャネ
ル領域に連結して形成されていることを特徴とするMO
S型半導体装置。 - 【請求項12】近接している二つのセル構造のチャネル
領域の間のチャネル領域の角を結ぶ線上において、第一
導電型の半導体層の表面層に、チャネル領域より浅く、
第一導電型の半導体層より高抵抗率の第一導電型の条状
領域がチャネル領域に隣接して形成されていることを特
徴とする請求項1ないし6のいずれかに記載のMOS型
半導体装置。 - 【請求項13】第一導電型の半導体層の表面層の第二導
電型のチャネル領域と、そのチャネル領域の表面層の第
一導電型のソース領域とが形成されるセル構造の複数個
を備えたものにおいて、半導体チップのセル構造を並べ
た部分の最外周部に、セル構造のチャネル領域の外側の
辺の一部が半導体チップの辺と平行である外周セル構造
を設け、該外周セル構造が、内側のセル構造より面積が
広く、かつ近接している二つのセル構造のチャネル領域
の間のチャネル領域の角を結ぶ線上において、第一導電
型の半導体層の表面層に、チャネル領域より浅く、第一
導電型の半導体層より高抵抗率の第一導電型の条状領域
がチャネル領域に隣接して形成されていることを特徴と
するMOS型半導体装置。 - 【請求項14】条状領域がチャネル領域内に達するよう
に形成されることを特徴とする請求項10ないし13の
いずれかに記載のMOS型半導体装置。 - 【請求項15】外周セル構造が、半導体チツプの中央側
に近い部分にのみ第一導電型ソース領域を有することを
特徴とする請求項1または2に記載のMOS型半導体装
置。 - 【請求項16】第二導電型チャネル領域の表面層の一部
にチャネル領域より不純物濃度が高く、拡散深さの浅い
第二導電型の浅ベース領域を有することを特徴とする請
求項1ないし6のいずれかに記載のMOS型半導体装
置。 - 【請求項17】浅ベース領域の下方に第二導電型の領域
としてチャネル領域のみを有することを特徴とする請求
項16に記載のMOS型半導体装置。 - 【請求項18】前記セル構造が方形であり、かつ該セル
構造の対角線が半導体チップの辺と平行であることを特
徴とする請求項1ないし17のいずれかに記載のMOS
型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00095895A JP3214274B2 (ja) | 1994-01-07 | 1995-01-09 | Mos型半導体装置 |
Applications Claiming Priority (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36494 | 1994-01-07 | ||
JP6-108873 | 1994-05-24 | ||
JP10887394 | 1994-05-24 | ||
JP27619694 | 1994-11-10 | ||
JP6-276196 | 1994-11-10 | ||
JP31444294 | 1994-12-19 | ||
JP6-364 | 1994-12-19 | ||
JP6-314442 | 1994-12-19 | ||
JP00095895A JP3214274B2 (ja) | 1994-01-07 | 1995-01-09 | Mos型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08227993A JPH08227993A (ja) | 1996-09-03 |
JP3214274B2 true JP3214274B2 (ja) | 2001-10-02 |
Family
ID=27517947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00095895A Expired - Lifetime JP3214274B2 (ja) | 1994-01-07 | 1995-01-09 | Mos型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3214274B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112014003637B4 (de) | 2013-08-08 | 2023-07-27 | Fuji Electric Co., Ltd. | Hochspannungs-Halbleitervorrichtung und Herstellungsverfahren derselben |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9214572B2 (en) | 2013-09-20 | 2015-12-15 | Monolith Semiconductor Inc. | High voltage MOSFET devices and methods of making the devices |
US9991376B2 (en) | 2013-09-20 | 2018-06-05 | Monolith Semiconductor Inc. | High voltage MOSFET devices and methods of making the devices |
CN117832094A (zh) * | 2024-03-04 | 2024-04-05 | 南京华瑞微集成电路有限公司 | 一种高浪涌vdmos器件结构及其制作方法 |
-
1995
- 1995-01-09 JP JP00095895A patent/JP3214274B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112014003637B4 (de) | 2013-08-08 | 2023-07-27 | Fuji Electric Co., Ltd. | Hochspannungs-Halbleitervorrichtung und Herstellungsverfahren derselben |
Also Published As
Publication number | Publication date |
---|---|
JPH08227993A (ja) | 1996-09-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5757046A (en) | MOS type semiconductor device | |
US5723890A (en) | MOS type semiconductor device | |
JP5011611B2 (ja) | 半導体装置 | |
EP0665595B1 (en) | MOS type semiconductor device | |
JPH02275675A (ja) | Mos型半導体装置 | |
JP2003008014A (ja) | 半導体装置 | |
JPH04251983A (ja) | 半導体装置 | |
JPH0354868A (ja) | Mos型半導体装置 | |
JPS62176168A (ja) | 縦型mosトランジスタ | |
JP3214274B2 (ja) | Mos型半導体装置 | |
JP2808871B2 (ja) | Mos型半導体素子の製造方法 | |
JP2926962B2 (ja) | Mis型電界効果トランジスタを有する半導体装置 | |
JP3381490B2 (ja) | Mos型半導体装置 | |
JP7486399B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP3346076B2 (ja) | パワーmosfet | |
JP2005079359A (ja) | 半導体装置とその製造方法 | |
EP0849805B1 (en) | MOS type semiconductor device | |
JP5309427B2 (ja) | 半導体装置 | |
JP3846395B2 (ja) | Mos型半導体装置 | |
JPH0493083A (ja) | 半導体装置およびその製造方法 | |
WO2024185848A1 (ja) | 半導体装置 | |
KR100555444B1 (ko) | 트렌치 게이트형 전력용 반도체 소자 및 그 제조 방법 | |
JPH0870121A (ja) | 絶縁ゲート型半導体装置 | |
JPH1084111A (ja) | 高耐圧mosトランジスタ | |
JP3592734B2 (ja) | Mos型電界効果トランジスタおよびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090727 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090727 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130727 Year of fee payment: 12 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |