CN104916688B - 半导体装置 - Google Patents

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Abstract

本发明提供一种实现小型化和低成本化的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；在上述第1电极和上述第2电极之间设置的第1导电型的第1半导体区域；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第2半导体区域；在上述第2半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第3半导体区域；经由绝缘膜而与上述第3半导体区域、上述第2半导体区域以及上述第1半导体区域相接的第3电极；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第4半导体区域；以及在上述第4半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第5半导体区域。

Description

半导体装置
相关申请的交叉引用
本申请主张以日本专利申请2014－52801号(申请日：2014年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
变换器(inverter)电路等具备开关元件(例如MOSFET)和与开关元件并联连接的回流二极管。当变换器动作时，通过在回流二极管中流过电流(反向导通状态)，能够防止开关元件的损坏。但是，具有开关元件的半导体芯片和具有回流二极管的芯片分别为独立的芯片时，变换器电路等的模块变大，存在无法实现该模块的小型化，成本也上升的缺点。
发明内容
本发明提供一种能够实现小型化和低成本化的半导体装置。
实施方式的半导体装置具备：第1电极；第2电极；在上述第1电极和上述第2电极之间设置的第1导电型的第1半导体区域；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第2半导体区域；在上述第2半导体区域和上述第2电极之间设置、且与上述第1半导体区域相比杂质浓度更高的第1导电型的第3半导体区域；经由绝缘膜而与上述第3半导体区域、上述第2半导体区域以及上述第1半导体区域相接的第3电极；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第4半导体区域；以及在上述第4半导体区域和上述第2电极之间设置、且与上述第1半导体区域相比杂质浓度更高的第1导电型的第5半导体区域。
附图说明
图1(a)以及图1(b)是表示本实施方式的半导体装置的示意剖面图。
图2是表示本实施方式的半导体装置的示意平面图。
图3(a)以及图3(b)是表示本实施方式的半导体装置的示意剖面图。
图4(a)以及图4(b)是表示本实施方式的二极管的能带的示意图。
图5(a)是表示本实施方式的第1变形例的半导体装置的示意剖面图，图5(b)是表示本实施方式的第1变形例的半导体装置的示意平面图。
图6(a)是表示本实施方式的第2变形例的半导体装置的示意剖面图，图6(b)是表示本实施方式的第2变形例的半导体装置的示意平面图。
图7(a)是表示本实施方式的第3变形例的半导体装置的示意平面图，图7(b)是表示本实施方式的第4变形例的半导体装置的示意平面图。
具体实施方式
以下，参照附图，对实施方式进行说明。在以下的说明中，对同一部件附加同一附图标记，对一度说明过的部件适当省略其说明。
图1(a)以及图1(b)是表示本实施方式的半导体装置的示意剖面图。
图2是表示本实施方式的半导体装置的示意平面图。
这里，图1(a)中，表示图2的A－A’线的剖面，图1(b)中，表示图2的B－B’线的剖面。此外，图2中，表示图1(a)、(b)的C－C’线的剖面。
半导体装置1是具有回流二极管的上下电极构造的MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。本实施方式中，作为一例，示出n沟道型的MOSFET。
半导体装置1具备漏极电极10(第1电极)和源极电极11(第2电极)。在漏极电极10和源极电极11之间，设有n型的漂移区域20(第1半导体区域)。此外，在漏极电极10和漂移区域20之间，设有n+型的漏极区域21。在漂移区域20和源极电极11之间，设有p型的基底(base)区域30(第2半导体区域)。
如图1(a)所示，在基底区域30和源极电极11之间，设有n+型的源极区域40(第3半导体区域)。源极区域40的杂质浓度比漂移区域20的杂质浓度高。源极区域40与源极电极11欧姆接触。
栅极电极50(第3电极)隔着栅极绝缘膜51(绝缘膜)而与源极区域40、基底区域30以及漂移区域20相接。栅极电极50在与从漏极电极10朝向源极电极11的Z方向(第1方向)交叉的X方向(第2方向)上延伸。
在基底区域30和源极电极11之间，设有与基底区域30相比杂质浓度更高的p+型的接触区域38(第6半导体区域)。图中示出了接触区域38与源极区域40相接的例子，但接触区域38和源极区域40也可以不必须相接。另外，接触区域38与源极电极11欧姆接触。
此外，如图1(b)所示，在漂移区域20和源极电极11之间，设有p型或p－型的半导体区域31(第4半导体区域)。在半导体区域31和源极电极11之间，设有n+型的半导体区域41(第5半导体区域)。半导体区域41的杂质浓度比漂移区域20的杂质浓度高。半导体区域41与源极电极11欧姆接触。半导体区域41可以与源极区域40同时形成，也可以分别单独形成。半导体区域41的杂质浓度、杂质浓度分布可以与源极区域40相同或不同。此外，也可以根据半导体区域41以及源极区域40各自的部位而改变杂质浓度、杂质浓度分布。
如图2所示，在X方向上，基底区域30与半导体区域31交替排列。图2中，在X方向上，源极区域40与半导体区域41交替排列。此外，图2中，接触区域38被在X方向上相邻的半导体区域41所夹持。
本实施方式中，上述交替排列的构造不是必须的。例如，可以使由源极区域40、接触区域38以及基底区域30构成的组、以及由半导体区域41和半导体区域31构成的组分别以规定的比例分散。该情况下，不需要使前者和后者为50％：50％。
此外，可以将n+型以及n型称作第1导电型，将p+型、p型以及p－型称作第2导电型。这里，按n+型、n型的顺序以及p+型、p型、p－型的顺序表示杂质浓度变低。
此外，上述的“杂质浓度”是指，对半导体材料的导电性做出贡献的杂质元素的有效浓度。例如，在半导体材料含有作为施主的杂质元素和作为受主的杂质元素的情况下，将活性化后的杂质元素中的去除了施主与受主的抵消量后的浓度作为杂质浓度。
漂移区域20、漏极区域21、基底区域30、源极区域40、接触区域38、半导体区域31以及半导体区域41各自的主成分例如是碳化硅(SiC)、硅(Si)等。
半导体装置1的半导体材料以碳化硅(SiC)为主成分时，作为第1导电型的杂质元素，例如采用氮(N)、磷(P)等。作为第2导电型的杂质元素，例如采用铝(Al)、硼(B)等。
半导体装置1的半导体材料以硅(Si)为主成分时，作为第1导电型的杂质元素，例如采用磷(P)、砷(As)等。作为第2导电型的杂质元素，例如采用硼(B)等。
漏极电极10以及源极电极11的材料是例如包含从铝(Al)、钛(Ti)、镍(Ni)、钨(W)、金(Au)等的组中选择的至少一个在内的金属。或者，作为漏极电极10以及源极电极11的材料，也可以是上述至少一个的金属膜与硅化物膜的层叠体。
栅极电极50含有导入了杂质元素的多晶硅、金属等。此外，在实施方式中，绝缘膜是例如含有硅氧化物(SiOx)、硅氮化物(SiNx)等的绝缘膜。
对半导体装置1的动作的进行说明。
本实施方式中，对半导体材料以碳化硅(SiC)为主成分的情况进行说明。半导体装置1中，相对于源极电极11而言对漏极电极10施加较高的电压，在向栅极电极50施加阈值电压(Vth)以上的电压时，沿着栅极绝缘膜51而在基底区域30形成沟道，半导体装置1成为导通状态。另一方面，在向栅极电极50施加比阈值电压(Vth)低的电压时，不形成该沟道，半导体装置1成为截止状态。
此外，在将半导体装置1组装到变换器电路等电子电路中的情况下，例如，由于在电子电路内发生的浪涌电流，有漏极电极10相对于源极电极11负偏置的情况。为了使电子电路不因为浪涌电流而损坏，在半导体装置1内设有回流二极管(内置二极管)。
对回流二极管的动作进行说明。
图3(a)以及图3(b)是表示本实施方式的半导体装置的示意剖面图。
图3(a)以及图3(b)中，示出了将半导体区域31和半导体区域31附近放大后的图。
半导体区域31具有p－型的第1部分31a和夹持第1部分31a的p型的第2部分31b。第1部分31a的杂质浓度比第2部分31b的杂质浓度低。第1部分31a的厚度比第2部分31b的厚度薄。在第1部分31a和源极电极11之间，设有半导体区域41。
首先，半导体装置1具有由第2部分31b、漂移区域20和漏极区域21构成的pin二极管35。漏极电极10相对于源极电极11而言为负偏置时，第2部分31b相对于漂移区域20而言成为正偏置。并且，当超过第2部分31b和漂移区域20之间的上升(立ち上がり)电压时，从源极侧向漏极侧流过电流(反向导通状态)。
这里，发生所谓双极(bipolar)动作，即从第2部分31b向漂移区域20注入空穴、从漂移区域20向第2部分31b注入电子。
但是，在半导体材料以碳化硅(SiC)为主成分的情况下，pn结的内置电位(例如3V左右)大于以硅为主成分的pn二极管的内置电位。这是因为，pn结的内置电位由第2部分31b以及漂移区域20的材料特性来决定。因此，pin二极管35与以硅为主成分的pn二极管相比，容易产生导通损失。
并且，若空穴继续向碳化硅晶体中注入，则存在基底面位错(BPD：basal planedislocation)由于空穴的注入而形成层叠缺陷的情况。该层叠缺陷成为FET的截止状态下的漏电流的增大、导通状态的电阻增大、反向导通时的特性劣化等的原因。
因此，半导体装置1中，如图3(b)所示，在Z方向上，使n+型的半导体区域41、p－型的第1部分31a、漂移区域20沿Z方向排列。即，半导体装置1具有n+/p－/n型的二极管36。
二极管36中，当漏极电极10相对于源极电极11而言为负偏置时，在源极电极11、半导体区域41、第1部分31a、漂移区域20、漏极区域21以及漏极电极10的路径中流过电流。
利用上述的二极管35、36的能带进一步详细说明其动作。
图4(a)以及图4(b)是表示本实施方式的二极管的能带的示意图。
这里，第2部分31b内的电势曲线从第2部分31b朝向漂移区域20上升，但在第2部分31内其电势曲线也可以平坦。如上述那样，根据图4(a)所示的pin二极管35，若超过第2部分31b和漂移区域20之间的内建电势的量的电压，则流过电子及空穴。即，在源极、漏极间流过大电流。
另一方面，图4(b)所示的n+/p－/n型的二极管36具有p－型的第1部分31a。第1部分31a的杂质浓度低，其膜厚薄。即，由第1部分31a形成的能量势垒比第2部分31b的能量势垒低。即，在二极管36中，不是由半导体件的材料特性决定能量势垒，而是通过使第1部分31a的杂质浓度或厚度变化来决定其势垒。
因而，在第1部分31a和漂移区域20之间，不需要第2部分31b和漂移区域20之间形成的内建电势的量的电压。即，半导体装置1中，能够以比第2部分31b和漂移区域20之间形成的内建电势的量的电压低的电压来流过电流。即，通过将第1部分31a产生的二极管的上升电压设定得低于第2部分31b产生的二极管的上升电压，能够抑制空穴电流。由此，在半导体装置1中导通损失降低。
此外，碳化硅材料有形成上述的层叠缺陷的可能性，需要抑制过剩的空穴电流的流动。因此，在半导体装置1中，通过第1部分31a将第2部分31b分割。通过用上述的方法将第1部分31a的上升电压设定得比第2部分31b低，从而即使对MOSFET施加反方向的电压，也能够保持比作为层叠缺陷的原因的空穴注入所产生的电压低的电压，在半导体装置1中，不易形成层叠缺陷。
这里，第1部分31a的杂质元素的浓度低，空穴难以从第1部分31a向漂移区域20注入。即，二极管36主要流过电子电流，通过单极动作来进行动作。
但是，在漏极电极10相对于源极电极11而言为正偏置的情况下，在电子势垒低的二极管36中，有电子电流从源极侧向漏极侧泄漏的可能性。但是，在漏极电极10相对于源极电极11而言为正偏置的情况下，耗尽层从pin二极管35中的第2部分31b和漂移区域20之间的pn结部向第2部分31b和漂移区域20扩展，抑制漏电流。此外，由于与第1部分31a相比第2部分31b形成得更深，因此在第1部分31a的正下方，耗尽层沿X方向及Y方向可靠地延伸。由此，在半导体装置1中，漏电流可靠地被抑制。
此外，作为二极管36的一部分的半导体区域41能够转用为MOSFET的源极区域。并且，作为二极管36的一部分的半导体区域31的第2部分31b能够转用为MOSFET的基底区域。
例如，如图3(b)所示，使栅极电极50隔着栅极绝缘膜51而与半导体区域41、半导体区域31(第2部分31b)以及漂移区域20接触。即，可以使二极管35、36的一部分为MOS构造。由此，实现半导体装置的小型化。
图5(a)是表示本实施方式的第1变形例的半导体装置的示意剖面图，图5(b)是表示本实施方式的第1变形例的半导体装置的示意平面图。
这里，图5(a)示出图5(b)的B－B’线的剖面。此外，图5(b)示出源极区域40以及半导体区域41附近的放大图。
半导体装置2中，在半导体区域41内，具有杂质浓度不同的部分41a和部分41b。并且，作为一例，在X方向上，源极区域40和半导体区域41交替排列。此外，接触区域38在X方上被相邻的半导体区域41夹持。这样的构造也包含在实施方式中。另外，如上所述，不限于将源极区域40和半导体区域41交替排列的例子。
图6(a)是表示本实施方式的第2变形例的半导体装置的示意剖面图，图6(b)是表示本实施方式的第2变形例的半导体装置的示意平面图。
这里，图6(a)示出图6(b)的A－A’线的剖面。此外，图6(b)示出源极区域40以及接触区域38附近的放大图。
半导体装置3具有MOSFET和回流二极管成为一体的构造。半导体装置3中，在Y方向上，接触区域38被源极区域40夹持。源极区域40以及接触区域38设置在基底区域30之上。
这里，基底区域30具有膜厚较薄的部分30a、膜厚较厚的部分30b和具有他们的中间厚度的部分30c。部分30a的杂质浓度设定得低于部分30b的杂质浓度。由此，通过源极区域40/区域30b/漂移区域20，形成与上述的二极管35产生同样作用的二极管，通过源极区域40/区域30a/漂移区域20以及源极区域40/区域30c/漂移区域20，形成与上述的二极管36产生同样作用的二极管。另外，关于图示的长度L1、L2、L3的关系，存在L1＜L2≦L3的关系。这样的构造也包含在实施方式中。
图7(a)是表示本实施方式的第3变形例的半导体装置的示意平面图，图7(b)是表示本实施方式的第4变形例的半导体装置的示意平面图。
图6(b)中，例示了源极区域40、接触区域38以及基底区域30在X方向上以条(stripe)状延伸的构造，但不限于该构造。
例如，图7(a)中，源极区域40、接触区域38以及基底区域30的组在X方向及Y方向上以格状(日语：碁盤目状)配置。此外，该格状的配置也可以如图7(b)所示那样，在X方向上错开相位。另外，源极区域40、接触区域38以及基底区域30的俯视形状不限于四边形，也可以是多边形(三边形、五边形、六边形等)、圆。
这样，半导体装置1中，将回流二极管的功能植入MOS构造，实现芯片成本或模块成本的降低。此外，二极管不是所谓的外接，而是被内置，能够减小芯片面积。
此外，对于将MOSFET和回流二极管包含在1个单元内的情况，将这些所包含的元件在规定方向上并列的情况、将所包含的元件仅与回流二极管并列的情况、将所包含的元件与MOSFET和回流二极管并列的情况，将将所包含的元件与MOSFET并列的情况均包含在实施方式中。
以上，参照具体例对实施方式进行了说明。但是，实施方式不限于这些具体例。即，本领域技术人员对这些具体例施加适当的设计变更而得到的方案，只要具备了实施方式的特征，就包含在实施方式的范围中。上述的各具体例所具备的各要素及其配置、材料、条件、形状、尺寸等不限于例示的情况，能够适当变更。
此外，上述的各实施方式所具备的各要素能够在技术上可能的范围内进行复合，他们组合而得到的方案只要包含实施方式的特征则也包含在实施方式的范围中。除此之外，在实施方式的思想范畴中，本领域技术人员可以想到各种变更例及修正例，这些变更例及修正例也属于实施方式的范围。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种形态实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求所记载的发明及其等同范围中。

Claims (14)

1.一种半导体装置，具备：
第1电极；
第2电极；
第1导电型的第1半导体区域，设置在上述第1电极和上述第2电极之间；
第2导电型的第2半导体区域，设置在上述第1半导体区域和上述第2电极之间；
第1导电型的第3半导体区域，设置在上述第2半导体区域和上述第2电极之间，与上述第2电极相接，杂质浓度高于上述第1半导体区域；
第3电极，经由绝缘膜而与上述第3半导体区域、上述第2半导体区域以及上述第1半导体区域相接；
第2导电型的第4半导体区域，设置在上述第1半导体区域和上述第2电极之间，与上述第2半导体区域邻接，具有第1部分和杂质浓度比上述第1部分高的第2部分；以及
第1导电型的第5半导体区域，设置在上述第1部分和上述第2电极之间，与上述第2电极相接，杂质浓度高于上述第1半导体区域。
2.如权利要求1所述的半导体装置，
上述第4半导体区域的上述第2部分夹持上述第1部分，与上述第1部分相比膜厚更厚。
3.一种半导体装置，具备：
第1电极；
第2电极；
第1导电型的第1半导体区域，设置在上述第1电极和上述第2电极之间；
第2导电型的第2半导体区域，设置在上述第1半导体区域和上述第2电极之间；
第1导电型的第3半导体区域，设置在上述第2半导体区域和上述第2电极之间，与上述第2电极相接，杂质浓度高于上述第1半导体区域；
第3电极，经由绝缘膜而与上述第3半导体区域、上述第2半导体区域以及上述第1半导体区域相接；
第2导电型的第4半导体区域，设置在上述第1半导体区域和上述第2电极之间，与上述第2半导体区域邻接，具有第1部分和膜厚比上述第1部分厚的第2部分；以及
第1导电型的第5半导体区域，设置在上述第1部分和上述第2电极之间，与上述第2电极相接，杂质浓度高于上述第1半导体区域。
4.如权利要求1～3中任一项所述的半导体装置，
在与从上述第1电极朝向上述第2电极的第1方向交叉的第2方向上，排列有上述第2半导体区域和上述第4半导体区域。
5.如权利要求1～3中任一项所述的半导体装置，
在与从上述第1电极朝向上述第2电极的第1方向交叉的第2方向上，上述第4半导体区域的宽度比上述第2半导体区域的宽度窄。
6.如权利要求1～3中任一项所述的半导体装置，
在与从上述第1电极朝向上述第2电极的第1方向交叉的第2方向上，上述第5半导体区域的宽度比上述第3半导体区域的宽度窄。
7.如权利要求1～3中任一项所述的半导体装置，
在与从上述第1电极朝向上述第2电极的第1方向交叉的第2方向上，上述第4半导体区域的宽度比上述第2半导体区域的宽度宽。
8.如权利要求1～3中任一项所述的半导体装置，
在与从上述第1电极朝向上述第2电极的第1方向交叉的第2方向上，上述第5半导体区域的宽度比上述第3半导体区域的宽度宽。
9.如权利要求1～3中任一项所述的半导体装置，
上述第5半导体区域具有：
第3部分；以及
第4部分，夹持上述第3部分，杂质浓度与上述第3部分不同。
10.如权利要求1～3中任一项所述的半导体装置，
上述第3电极在与从上述第1电极朝向上述第2电极的第1方向交叉的第2方向上延伸，
上述第3电极经由绝缘膜而与上述第5半导体区域、上述第4半导体区域以及上述第1半导体区域相接。
11.如权利要求1～3中任一项所述的半导体装置，
该半导体装置还具备第2导电型的第6半导体区域，该第2导电型的第6半导体区域设置在上述第2半导体区域和上述第2电极之间，并与上述第3半导体区域相接，杂质浓度高于上述第2半导体区域。
12.如权利要求1～3中任一项所述的半导体装置，
上述第3半导体区域的杂质浓度和上述第5半导体区域的杂质浓度不同。
13.一种半导体装置，具备：
第1电极；
第2电极；
第1导电型的第1半导体区域，设置在上述第1电极和上述第2电极之间；
第2导电型的第2半导体区域，设置在上述第1半导体区域和上述第2电极之间，具有第6部分、与上述第6部分相比膜厚更厚的第7部分、和比上述第6部分的膜厚更厚且比上述第7部分的膜厚更薄的第8部分；
第1导电型的第3半导体区域，设置在上述第2半导体区域和上述第2电极之间，与上述第1半导体区域相比杂质浓度更高；以及
第3电极，经由绝缘膜而与上述第3半导体区域、上述第2半导体区域以及上述第1半导体区域相接，
上述第8部分被上述第6部分夹持，
上述第8部分以及上述第6部分被上述第7部分夹持。
14.如权利要求13所述的半导体装置，
上述第6部分的杂质浓度比上述第7部分的杂质浓度低。
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