JP6170856B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6170856B2
JP6170856B2 JP2014052801A JP2014052801A JP6170856B2 JP 6170856 B2 JP6170856 B2 JP 6170856B2 JP 2014052801 A JP2014052801 A JP 2014052801A JP 2014052801 A JP2014052801 A JP 2014052801A JP 6170856 B2 JP6170856 B2 JP 6170856B2
Authority
JP
Japan
Prior art keywords
semiconductor region
electrode
region
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014052801A
Other languages
English (en)
Other versions
JP2015177074A (ja
Inventor
洋志 河野
洋志 河野
野田　隆夫
隆夫 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014052801A priority Critical patent/JP6170856B2/ja
Priority to CN201410369570.8A priority patent/CN104916688B/zh
Priority to US14/473,246 priority patent/US9379234B2/en
Publication of JP2015177074A publication Critical patent/JP2015177074A/ja
Application granted granted Critical
Publication of JP6170856B2 publication Critical patent/JP6170856B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明の実施形態は、半導体装置に関する。
インバータ回路等は、スイッチング素子（例えば、ＭＯＳＦＥＴ）とスイッチング素子に並列に接続された還流ダイオードを備える。インバータ動作の際には、還流ダイオードに電流（逆導通状態）を流すことで、スイッチング素子の破壊を防ぐことができる。しかし、スイッチング素子を有する半導体チップと、還流ダイオードを有するチップと、が、それぞれ別のチップであると、インバータ回路等のモジュールが大きくなってしまい、このモジュールの小型化が図れず、コストも上昇するという弊害がある。
特許第４１９７４００号公報
本発明が解決しようとする課題は、小型化と、低コスト化が可能な半導体装置を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極に接し、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、前記第３半導体領域、前記第２半導体領域、および前記第１半導体領域に、絶縁膜を介して接する第３電極と、前記第１半導体領域と前記第２電極との間に設けられ、前記第２半導体領域に隣接し、第１部分と前記第１部分よりも不純物濃度が高い第２部分とを有する第２導電形の第４半導体領域と、前記第１部分と前記第２電極との間に設けられ、前記第２電極に接し、前記第１半導体領域よりも不純物濃度が高い第１導電形の第５半導体領域と、を備える。
または、実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極に接し、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、前記第３半導体領域、前記第２半導体領域、および前記第１半導体領域に、絶縁膜を介して接する第３電極と、前記第１半導体領域と前記第２電極との間に設けられ、前記第２半導体領域に隣接し、第１部分と前記第１部分よりも膜厚が厚い第２部分とを有する第２導電形の第４半導体領域と、前記第１部分と前記第２電極との間に設けられ、前記第２電極に接し、前記第１半導体領域よりも不純物濃度が高い第１導電形の第５半導体領域と、を備える。
図１（ａ）および図１（ｂ）は、本実施形態に係る半導体装置を表す模式的断面図である。 図２は、本実施形態に係る半導体装置を表す模式的平面図である。 図３（ａ）および図３（ｂ）は、本実施形態に係る半導体装置を表す模式的断面図である。 図４（ａ）および図４（ｂ）は、本実施形態に係るダイオードのエネルギーバンドを表す模式図である。 図５（ａ）は、本実施形態の第１変形例に係る半導体装置を表す模式的断面図であり、図５（ｂ）は、本実施形態の第１変形例に係る半導体装置を表す模式的平面図である。 図６（ａ）は、本実施形態の第２変形例に係る半導体装置を表す模式的断面図であり、図６（ｂ）は、本実施形態の第２変形例に係る半導体装置を表す模式的平面図である。 図７（ａ）は、本実施形態の第３変形例に係る半導体装置を表す模式的平面図であり、図７（ｂ）は、本実施形態の第４変形例に係る半導体装置を表す模式的平面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
図１（ａ）および図１（ｂ）は、本実施形態に係る半導体装置を表す模式的断面図である。
図２は、本実施形態に係る半導体装置を表す模式的平面図である。
ここで、図１（ａ）には、図２のＡ−Ａ’線における断面が表され、図１（ｂ）には、図２のＢ−Ｂ’線における断面が表されている。また、図２には、図１（ａ）、（ｂ）のＣ−Ｃ’線における断面が表されている。
半導体装置１は、還流ダイオードを有する上下電極構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。本実施形態では、一例として、ｎチャネル形のＭＯＳＦＥＴが示されている。
半導体装置１は、ドレイン電極１０（第１電極）と、ソース電極１１（第２電極）と、を備える。ドレイン電極１０とソース電極１１との間には、ｎ形のドリフト領域２０（第１半導体領域）が設けられている。また、ドレイン電極１０とドリフト領域２０との間には、ｎ＋形のドレイン領域２１が設けられている。ドリフト領域２０とソース電極１１との間には、ｐ形のベース領域３０（第２半導体領域）が設けられている。
図１（ａ）に表すように、ベース領域３０とソース電極１１との間には、ｎ＋形のソース領域４０（第３半導体領域）が設けられている。ソース領域４０の不純物濃度は、ドリフト領域２０の不純物濃度よりも高い。ソース領域４０は、ソース電極１１にオーミック接触をしている。
ソース領域４０、ベース領域３０、およびドリフト領域２０には、ゲート絶縁膜５１（絶縁膜）を介してゲート電極５０（第３電極）が接している。ゲート電極５０は、ドレイン電極１０からソース電極１１に向かうＺ方向（第１方向）に対して交差するＸ方向（第２方向）に延在している。
ベース領域３０とソース電極１１との間には、ベース領域３０よりも不純物濃度が高いｐ＋形のコンタクト領域３８（第６半導体領域）が設けられている。図では、コンタクト領域３８がソース領域４０に接した例が示されているが、必ずしもコンタクト領域３８とソース領域４０は接してなくてもよい。なお、コンタクト領域３８は、ソース電極１１にオーミック接触をしている。
また、図１（ｂ）に表すように、ドリフト領域２０とソース電極１１との間には、ｐ形もしくはｐ−形の半導体領域３１（第４半導体領域）が設けられている。半導体領域３１とソース電極１１との間には、ｎ＋形の半導体領域４１（第５半導体領域）が設けられている。半導体領域４１の不純物濃度は、ドリフト領域２０の不純物濃度よりも高い。半導体領域４１は、ソース電極１１にオーミック接触をしている。半導体領域４１は、ソース領域４０と同時に形成してもよく、それぞれ別に形成してもよい。半導体領域４１の不純物濃度、不純物濃度プロファイルは、ソース領域４０と同じであってもよく、異なってもよい。また、半導体領域４１およびソース領域４０のそれぞれの場所によっても不純物濃度、不純物濃度プロファイルを変えてもよい。
図２に表すように、Ｘ方向において、ベース領域３０と半導体領域３１とが交互に配列されている。図２では、Ｘ方向において、ソース領域４０と半導体領域４１とは、とが交互に配列されている。また、図２では、コンタクト領域３８がＸ方向において隣り合う半導体領域４１に挟まれている。
本実施形態では、上記交互に配列させる構造を、必ずしも必須としない。例えば、ソース領域４０、コンタクト領域３８、およびベース領域３０からなる組と、半導体領域４１と半導体領域３１とからなる組と、をそれぞれ所定の割合で分散させてもよい。この場合、前者と後者とは、５０％：５０％にする必要はない。
また、ｎ＋形、およびｎ形については、第１導電形、ｐ＋形、ｐ形およびｐ−形については、第２導電形と、称してもよい。ここで、ｎ＋形、ｎ形の順、およびｐ＋形、ｐ形、ｐ-形の順に、不純物濃度が低くなることを意味している。
また、上述した「不純物濃度」とは、半導体材料の導電性に寄与する不純物元素の実効的な濃度をいう。例えば、半導体材料にドナーとなる不純物元素とアクセプタとなる不純物元素とが含有されている場合には、活性化した不純物元素のうち、ドナーとアクセプタとの相殺分を除いた濃度を不純物濃度とする。
ドリフト領域２０、ドレイン領域２１、ベース領域３０、ソース領域４０、コンタクト領域３８、半導体領域３１、および半導体領域４１のそれぞれの主成分は、例えば、炭化ケイ素（ＳｉＣ）、ケイ素（Ｓｉ）等である。
半導体装置１の半導体材が、炭化ケイ素（ＳｉＣ）を主成分とするとき、第１導電形の不純物元素としては、例えば、窒素（Ｎ）、リン（Ｐ）等が適用される。第２導電形の不純物元素としては、例えば、アルミニウム（Ａｌ）、ホウ素（Ｂ）等が適用される。
半導体装置１の半導体材が、ケイ素（Ｓｉ）を主成分とするとき、第１導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。第２導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。
ドレイン電極１０およびソース電極１１の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む金属である。あるいは、ドレイン電極１０およびソース電極１１の材料としては、上述した少なくとも１つの金属膜とシリサイド膜との積層体であってもよい。
ゲート電極５０は、不純物元素が導入されたポリシリコン、金属等を含む。また、実施形態において、絶縁膜とは、例えば、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）等を含む絶縁膜である。
半導体装置１の動作について説明する。
本実施形態では、半導体材が、炭化ケイ素（ＳｉＣ）を主成分とする場合について説明する。半導体装置１において、ソース電極１１に対しドレイン電極１０に高い電圧を印加し、ゲート電極５０に閾値電圧（Ｖｔｈ）以上の電圧を印加すると、ゲート絶縁膜５１に沿ってベース領域３０にチャネルが形成され、半導体装置１がオン状態になる。一方、ゲート電極５０に閾値電圧（Ｖｔｈ）より低い電圧を印加すると、該チャネルは形成されず、半導体装置１はオフ状態になる。
また、インバータ回路等の電子回路に半導体装置１が組み込まれた場合、例えば、電子回路内で発生したサージ電流によって、ドレイン電極１０がソース電極１１に対して負にバイアスされる場合がある。サージ電流によって、電子回路が破壊されないように、半導体装置１内には、還流ダイオード（内蔵ダイオード）が設けられている。
還流ダイオードの動作について説明する。
図３（ａ）および図３（ｂ）は、本実施形態に係る半導体装置を表す模式的断面図である。
図３（ａ）および図３（ｂ）には、半導体領域３１と、半導体領域３１付近を拡大した図が示されている。
半導体領域３１は、ｐ−形の第１部分３１ａと、第１部分３１ａを挟むｐ形の第２部分３１ｂと、を有している。第１部分３１ａの不純物濃度は、第２部分３１ｂの不純物濃度よりも低い。第１部分３１ａの厚さは、第２部分３１ｂの厚さよりも薄い。第１部分３１ａとソース電極１１との間には、半導体領域４１が設けられている。
まず、半導体装置１は、第２部分３１ｂとドリフト領域２０とドレイン領域２１とで構成されるｐｉｎダイオード３５を有している。ドレイン電極１０がソース電極１１に対して負にバイアスされると、第２部分３１ｂがドリフト領域２０に対して正にバイアスされたことになる。そして、第２部分３１ｂとドリフト領域２０との間の立ち上がり電圧を超えると、ソース側からドレイン側に電流が流れる（逆導通状態）。
ここで、第２部分３１ｂからドリフト領域２０には正孔が注入し、ドリフト領域２０から第２部分３１ｂには電子が注入する、所謂バイポーラ動作が起こっている。
しかし、半導体材が、炭化ケイ素（ＳｉＣ）を主成分としている場合、ｐｎ接合の内蔵電位（例えば、３Ｖ程度）は、ケイ素を主成分とするｐｎダイオードの内蔵電位に比べて大きい。これは、ｐｎ接合の内蔵電位は、第２部分３１ｂおよびドリフト領域２０の材料特性で決まるからである。このため、ｐｉｎダイオード３５では、ケイ素を主成分とするｐｎダイオードに比べて導通損失が起き易くなる。
さらに正孔が炭化ケイ素結晶に注入され続けると、基底面転位(ＢＰＤ:basal plane dislocation)が正孔の注入によって積層欠陥を形成する場合がある。この積層欠陥は、ＦＥＴのオフ状態でのリーク電流の増大、オン状態の抵抗増大、逆導通時の特性レ化などの原因となる。
そこで、半導体装置１では、図３（ｂ）に表すように、Ｚ方向に、ｎ＋形の半導体領域４１、ｐ−形の第１部分３１ａ、ドリフト領域２０をＺ方向に配列させている。すなわち、半導体装置１は、ｎ＋／ｐ−／ｎ型のダイオード３６を有している。
ダイオード３６においては、ドレイン電極１０がソース電極１１に対して負にバイアスされると、ソース電極１１、半導体領域４１、第１部分３１ａ、ドリフト領域２０、ドレイン領域２１、およびドレイン電極１０の経路で電流が流れる。
上述したダイオード３５、３６のエネルギーバンドを用いながら、さらにその動作につて詳細に説明する。
図４（ａ）および図４（ｂ）は、本実施形態に係るダイオードのエネルギーバンドを表す模式図である。
ここで、第２部分３１ｂ内のポテンシャル曲線は、第２部分３１ｂからドリフト領域２０に向かって上昇しているが、第２部分３１内において、そのポテンシャル曲線は平坦であってもよい。上述したように、図４（ａ）に表すｐｉｎダイオード３５では、第２部分３１ｂとドリフト領域２０との間のビルトインポテンシャル分の電圧を超えると、電子および正孔が流れる。つまり、ソース・ドレイン間には、大電流が流れる。
一方、図４（ｂ）に表すｎ＋／ｐ−／ｎ型のダイオード３６は、ｐ−形の第１部分３１ａを有している。第１部分３１ａの不純物濃度は低く、その膜厚は薄い。すなわち、第１部分３１ａによって形成されるエネルギー障壁は、第２部分３１ｂのエネルギー障壁に比べて低くなっている。つまり、ダイオード３６においては、半導体材の材料特性によってエネルギー障壁を決定するのではなく、第１部分３１ａの不純物濃度または厚さを変化させることで、その障壁を決定している。
従って、第１部分３１ａとドリフト領域２０との間では、第２部分３１ｂとドリフト領域２０との間に形成されるビルトインポテンシャル分の電圧を要さない。すなわち、半導体装置１では、第２部分３１ｂとドリフト領域２０との間に形成されるビルトインポテンシャル分の電圧より低い電圧で、電流を流すことができる。つまり、第１部分３１ａによるダイオードの立ち上がり電圧を第２部分３１ｂによるダイオードの立ち上がり電圧に比べて低く設定することにより、正孔電流を抑えることができる。これにより、半導体装置１では、導通損失が低減する。
また、炭化ケイ素材では、上述した積層欠陥が形成する可能性があり、過剰な正孔電流の流れを抑える必要がある。このため、半導体装置１では、第１部分３１ａによって第２部分３１ｂを分割している。第１部分３１ａの立ち上がり電圧を前述の方法で、第２部分３１ｂに対して低く設定することにより、ＭＯＳＦＥＴに対して逆方向の電圧が印加されても積層欠陥の原因となる正孔注入が発生する電圧よりも低い電圧に保つことが可能になり、半導体装置１では、積層欠陥が形成し難くなっている。
ここで、第１部分３１ａの不純物元素の濃度は低く、第１部分３１ａからドリフト領域２０には、正孔が注入し難くなっている。つまり、ダイオード３６は、電子電流が主に流れユニポーラ動作によって動作する。
但し、ドレイン電極１０がソース電極１１に対して正にバイアスされる場合、電子障壁が低いダイオード３６では電子電流がソース側からドレイン側にリークする可能性がある。しかし、ドレイン電極１０がソース電極１１に対して正にバイアスされる場合、ｐｉｎダイオード３５における第２部分３１ｂとドリフト領域２０とのｐｎ接合部から第２部分３１ｂとドリフト領域２０とに空乏層が拡がり、リーク電流を抑制する。また、第１部分３１ａよりも第２部分３１ｂが深く形成されているため、第１部分３１ａの直下では、Ｘ方向およびＹ方向に空乏層が確実に延びる。これにより、半導体装置１では、リーク電流が確実に抑制される。
また、ダイオード３６の一部である半導体領域４１は、ＭＯＳＦＥＴのソース領域に転用できる。さらに、ダイオード３６の一部である半導体領域３１の第２部分３１ｂは、ＭＯＳＦＥＴのベース領域に転用できる。
例えば、図３（ｂ）に表すように、半導体領域４１、半導体領域３１（第２部分３１ｂ）、およびドリフト領域２０に、ゲート絶縁膜５１を介してゲート電極５０を接触させる。つまり、ダイオード３５、３６の一部をＭＯＳ構造にしてもよい。これにより、半導体装置の小型化が実現する。
図５（ａ）は、本実施形態の第１変形例に係る半導体装置を表す模式的断面図であり、図５（ｂ）は、本実施形態の第１変形例に係る半導体装置を表す模式的平面図である。
ここで、図５（ａ）には、図５（ｂ）のＢ−Ｂ’線における断面が表されている。また、図５（ｂ）には、ソース領域４０および半導体領域４１付近の拡大図が表されている。
半導体装置２においては、半導体領域４１内において、不純物濃度が異なる部分４１ａと部分４１ｂとを有している。そして、一例として、Ｘ方向において、ソース領域４０と半導体領域４１とが交互に配列されている。また、コンタクト領域３８がＸ方向において隣り合う半導体領域４１に挟まれている。このような構造も実施形態に含まれる。なお、ソース領域４０と半導体領域４１と交互に配列された例に限らないことは上述した通りである。
図６（ａ）は、本実施形態の第２変形例に係る半導体装置を表す模式的断面図であり、図６（ｂ）は、本実施形態の第２変形例に係る半導体装置を表す模式的平面図である。
ここで、図６（ａ）には、図６（ｂ）のＡ−Ａ’線における断面が表されている。また、図６（ｂ）には、ソース領域４０およびコンタクト領域３８付近の拡大図が表されている。
半導体装置３は、ＭＯＳＦＥＴと還流ダイオードとが一体になった構造を有している。半導体装置３は、Ｙ方向において、コンタクト領域３８がソース領域４０によって挟まれている。ソース領域４０およびコンタクト領域３８は、ベース領域３０の上に設けられている。
ここで、ベース領域３０は、膜厚が薄い部分３０ａと、膜厚が厚い部分３０ｂと、これらの中間の厚みをもつ部分３０ｃと、を有している。部分３０ａの不純物濃度は、部分３０ｂの不純物濃度よりも低く設定してもよい。これにより、ソース領域４０／領域３０ｂ／ドリフト領域２０によって、上述したダイオード３５と同様の作用をするダイオードが形成され、ソース領域４０／領域３０ａ／ドリフト領域２０およびソース領域４０／領域３０ｃ／ドリフト領域２０によって、上述したダイオード３６と同様の作用をするダイオードが形成される。なお、図示した、長さＬ１、Ｌ２、Ｌ３の関係についは、Ｌ１＜Ｌ２≦Ｌ３の関係がある。このような構造も実施形態に含まれる。
図７（ａ）は、本実施形態の第３変形例に係る半導体装置を表す模式的平面図であり、図７（ｂ）は、本実施形態の第４変形例に係る半導体装置を表す模式的平面図である。
図６（ｂ）には、ソース領域４０、コンタクト領域３８、およびベース領域３０がＸ方向にストライプ状に延びた構造が例示されたが、この構造に限らない。
例えば、図７（ａ）には、ソース領域４０、コンタクト領域３８、およびベース領域３０の組がＸ方向およびＹ方向において碁盤目状に配置されている。また、この碁盤目状の配置は、図７（ｂ）に表すように、Ｘ方向に位相がずれてもよい。なお、ソース領域４０、コンタクト領域３８、およびベース領域３０を上面視した形状は、四角形にかぎらず、多角形（三角形、五角形、六角形等）、円でもよい。
このように、半導体装置１では、還流ダイオードの機能をＭＯＳ構造に組み込み、チップコスト、またはモジュールコストの低減を図っている。また、ダイオードは、いわゆる外付けでなく、内蔵されており、チップ面積を小さくすることができる。
また、ＭＯＳＦＥＴと還流ダイオードを１つのセル内に同梱する場合については、これら同梱したものを所定の方向に並べる場合、同梱したものと還流ダイオードのみを並べる場合、同梱したものとＭＯＳＦＥＴと還流ダイオードとを並べる場合、同梱したのものとＭＯＳＦＥＴを並べる場合のいずれの場合も実施形態に含まれる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体装置 １０ ドレイン電極（第１電極） １１ ソース電極（第２電極） ２０ ドリフト領域（第１半導体領域） ２１ ドレイン領域 ３０ ベース領域（第２半導体領域） ３１ 半導体領域（第４半導体領域） ３１ａ 第１部分 ３１ｂ 第２部分 ３５ ｐｉｎダイオード ３６ ダイオード ３８ コンタクト領域（第６半導体領域） ４０ ソース領域（第３半導体領域） ４１ 半導体領域（第５半導体領域） ５０ ゲート電極（第３電極） ５１ ゲート絶縁膜（絶縁膜）

Claims (7)

  1. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極に接し、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、
    前記第３半導体領域、前記第２半導体領域、および前記第１半導体領域に、絶縁膜を介して接する第３電極と、
    前記第１半導体領域と前記第２電極との間に設けられ、前記第２半導体領域に隣接し、第１部分と前記第１部分よりも不純物濃度が高い第２部分とを有する第２導電形の第４半導体領域と、
    前記第１部分と前記第２電極との間に設けられ、前記第２電極に接し、前記第１半導体領域よりも不純物濃度が高い第１導電形の第５半導体領域と、
    を備えた半導体装置。
  2. 前記第４半導体領域の前記第２部分は、前記第１部分を挟み、前記第１部分よりも膜厚が厚い請求項１に記載の半導体装置。
  3. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極に接し、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、
    前記第３半導体領域、前記第２半導体領域、および前記第１半導体領域に、絶縁膜を介して接する第３電極と、
    前記第１半導体領域と前記第２電極との間に設けられ、前記第２半導体領域に隣接し、第１部分と前記第１部分よりも膜厚が厚い第２部分とを有する第２導電形の第４半導体領域と、
    前記第１部分と前記第２電極との間に設けられ、前記第２電極に接し、前記第１半導体領域よりも不純物濃度が高い第１導電形の第５半導体領域と、
    を備えた半導体装置。
  4. 前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向において、前記第２半導体領域と前記第４半導体領域とが配列されている請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第３電極は、前記第２方向に延在し、
    前記第５半導体領域、前記第４半導体領域、および前記第１半導体領域に、絶縁膜を介して前記第３電極が接している請求項４記載の半導体装置。
  6. 前記第２半導体領域と前記第２電極との間に設けられ、前記第３半導体領域に接し、前記第２半導体領域よりも不純物濃度が高い第２導電形の第６半導体領域をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第３半導体領域の不純物濃度と前記第５半導体領域の不純物濃度とが異なっている請求項１〜６のいずれか１つに記載の半導体装置。
JP2014052801A 2014-03-14 2014-03-14 半導体装置 Active JP6170856B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014052801A JP6170856B2 (ja) 2014-03-14 2014-03-14 半導体装置
CN201410369570.8A CN104916688B (zh) 2014-03-14 2014-07-30 半导体装置
US14/473,246 US9379234B2 (en) 2014-03-14 2014-08-29 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014052801A JP6170856B2 (ja) 2014-03-14 2014-03-14 半導体装置

Publications (2)

Publication Number Publication Date
JP2015177074A JP2015177074A (ja) 2015-10-05
JP6170856B2 true JP6170856B2 (ja) 2017-07-26

Family

ID=54069849

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014052801A Active JP6170856B2 (ja) 2014-03-14 2014-03-14 半導体装置

Country Status (3)

Country Link
US (1) US9379234B2 (ja)
JP (1) JP6170856B2 (ja)
CN (1) CN104916688B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104282732B (zh) * 2013-07-01 2017-06-27 株式会社东芝 半导体装置
US9998109B1 (en) * 2017-05-15 2018-06-12 Cree, Inc. Power module with improved reliability
JP6782213B2 (ja) * 2017-09-19 2020-11-11 株式会社東芝 半導体装置
JP7292233B2 (ja) * 2020-03-11 2023-06-16 株式会社東芝 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3697827A (en) * 1971-02-09 1972-10-10 Unitrode Corp Structure and formation of semiconductors with transverse conductivity gradients
JPH03238871A (ja) * 1990-02-15 1991-10-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3272242B2 (ja) 1995-06-09 2002-04-08 三洋電機株式会社 半導体装置
KR100316723B1 (ko) * 1999-03-26 2001-12-12 김덕중 낮은 온 저항과 큰 견고함을 갖는 전력용 모스 트랜지스터
JP4197400B2 (ja) 2001-03-29 2008-12-17 三菱電機株式会社 炭化珪素半導体からなる半導体装置
JP2005243936A (ja) 2004-02-26 2005-09-08 Toyota Industries Corp 半導体装置及びその製造方法
JP2006339516A (ja) * 2005-06-03 2006-12-14 Rohm Co Ltd 半導体装置およびその製造方法
JP5995435B2 (ja) * 2011-08-02 2016-09-21 ローム株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN104916688A (zh) 2015-09-16
US20150263158A1 (en) 2015-09-17
US9379234B2 (en) 2016-06-28
CN104916688B (zh) 2018-05-01
JP2015177074A (ja) 2015-10-05

Similar Documents

Publication Publication Date Title
JP5940235B1 (ja) 半導体装置
US9219060B2 (en) Semiconductor device
US10964686B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6413104B2 (ja) サージ保護素子
JP2006073987A (ja) 半導体素子
JP6323556B2 (ja) 半導体装置
US9620595B2 (en) Semiconductor device
US20160079369A1 (en) Semiconductor device
JP6218462B2 (ja) ワイドギャップ半導体装置
JP6170856B2 (ja) 半導体装置
US9224844B2 (en) Semiconductor device
US9721939B2 (en) Semiconductor device
JP2012109599A (ja) 半導体素子
US20150263149A1 (en) Semiconductor device
US10950723B2 (en) Semiconductor device and circuit having the same
JP5465937B2 (ja) 半導体装置、半導体装置の制御方法、半導体モジュール
JP2016058645A (ja) 半導体装置
CN112310191B (zh) 半导体装置
JP2014060299A (ja) 半導体装置
US9741872B2 (en) Semiconductor device
JP2022130063A (ja) 半導体装置
KR20160047166A (ko) 반도체 소자

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160229

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170327

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170703

R151 Written notification of patent or utility model registration

Ref document number: 6170856

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151