CN103915511A - 肖特基势垒二极管及其制造方法 - Google Patents

肖特基势垒二极管及其制造方法 Download PDF

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Abstract

本发明涉及一种肖特基势垒二极管，其包括：n+型碳化硅衬底；布置在n+型碳化硅衬底的第一表面上的n-型外延层，其包括电极区以及位于电极区的外部的端接区；布置在端接区中的n-型外延层上的第一沟槽和第二沟槽；布置在第一沟槽和第二沟槽的下方的p区；布置在电极区中的n-型外延层上的肖特基电极；以及布置在n+型碳化硅衬底的第二表面上的欧姆电极，其中第一沟槽和第二沟槽位置相邻以形成台阶。

Description

肖特基势垒二极管及其制造方法
相关申请的交叉引用
本申请要求于2012年12月28日提交到韩国知识专利局的韩国专利申请No.10-2012-0157484的优先权和权益，其全部内容并入本文以作参考。
技术领域
本公开涉及包含碳化硅（SiC）的肖特基势垒二极管（schottkybarrier diode）及其制造方法。
背景技术
肖特基势垒二极管（SBD）不像一般PN二极管那样使用PN结，而是使用其中电极和半导体相结合的肖特基结。SBD可具有相对快速的开关特性，并且可具有比PN二极管更低的接通电压特性。
在这样的SBD中，由于电场集中在电极的边缘部分，存在不能保证击穿电压到SBD的理论击穿值的问题。
上述在该背景技术部分公开的信息仅用于增强对本公开的背景的理解，因此其可能含有不是现有技术的信息。
发明内容
致力于提供肖特基势垒二极管及其制造方法而做出本公开，该肖特基势垒二极管具有通过使肖特基势垒二极管中的电极边缘部分的电场集中分布开而改善肖特基势垒二极管的击穿电压的优点。
本公开的示例性实施方式提供一种肖特基势垒二极管，包括：n+型碳化硅衬底；布置在n+型碳化硅衬底的第一表面上的n-型外延层，其包括电极区以及位于电极区外部的端接区；布置在端接区中的n-型外延层上的第一沟槽和第二沟槽；布置在第一沟槽和第二沟槽之下的p区；布置在电极区中的n-型外延层上的肖特基电极；以及布置在n+型碳化硅衬底的第二表面上的欧姆电极，其中第一沟槽和第二沟槽位置相邻以形成台阶。
第一沟槽的底部可以布置为低于第二沟槽的底部。
第一沟槽可以布置为邻近电极区。
p区可以延伸到与第二沟槽相邻的端接区中的n-型外延层的上表面。
肖特基电极可以延伸到端接区，从而与p区接触。
本公开的另一个示例性实施方式提供了制造肖特基势垒二极管的方法，该方法包括：通过在n+型碳化硅衬底的第一表面上的第一外延生长，形成n-型外延层，其中n-型外延层包括电极区和位于电极区外部的端接区；通过蚀刻端接区中的n-型外延层的一部分，形成初步沟槽；通过蚀刻初步沟槽的一部分，形成第一沟槽和第二沟槽；通过将p-离子注入到第一沟槽、第二沟槽以及与第二沟槽相邻的端接区中的n-型外延层的上表面，在第一沟槽、第二沟槽以及与第二沟槽相邻的端接区中的n-型外延层的上表面的下方形成p区；在电极区中的n-型外延层上形成肖特基电极；以及在n+型碳化硅衬底的第二表面上形成欧姆电极，其中第一沟槽和第二沟槽位置相邻以形成台阶。
本公开的另一个示例性实施方式提供了制造肖特基势垒二极管的方法，该方法包括：通过在n+型碳化硅衬底的第一表面上的第二外延生长，形成第一初步n-型外延层，其中第一初步n-型外延层包括电极区和位于电极区外部的端接区；在端接区中的第一初步n-型外延层的一部分上形成第一掩膜；通过在第一初步n-型外延层上的第三外延生长，形成第二初步n-型外延层；在第一掩膜和端接区中的第二初步n-型外延层的一部分上形成第二掩膜；通过在第二初步n-型外延层上的第四外延生长，形成第三初步n-型外延层，从而形成n-型外延层；通过去除第一掩膜和第二掩膜，形成第一沟槽和第二沟槽；通过将p-离子注入到第一沟槽、第二沟槽以及与第二沟槽相邻的端接区中的n-型外延层的上表面，在第一沟槽、第二沟槽以及与第二沟槽相邻的端接区中的n-型外延层的上表面的下方形成p区；在电极区中的n-型外延层上形成肖特基电极；以及在n+型碳化硅衬底的第二表面上形成欧姆电极，其中第一沟槽和第二沟槽位置相邻，以形成台阶。
第二掩膜的宽度可以大于第一掩膜的宽度。
第一掩膜和第二初步n-型外延层可以具有相同的厚度。
第二掩膜和第三初步n-型外延层可以具有相同的厚度。
本公开的另一个示例性实施方式提供了制造肖特基势垒二极管的方法，该方法包括：通过在n+型碳化硅衬底的第一表面上的外延生长，形成n-型外延层，其中n-型外延层包括电极区和位于电极区外部的端接区，以及在n-型外延层上形成第一缓冲层；通过蚀刻位于端接区中的第一缓冲层的一部分，形成暴露出端接区中的n-型外延层的第一缓冲层图案；在第一缓冲层图案和端接区中的n-型外延层上形成第二缓冲层；通过蚀刻位于第一缓冲层图案上的第二缓冲层的一部分，形成暴露出第一缓冲层图案的第二缓冲层图案；通过在水平方向上对第二缓冲层图案进行第一各向同性蚀刻，形成暴露出n-型外延层的第一部分的第三缓冲层图案；通过蚀刻n-型外延层的第一部分，形成初步沟槽；通过在水平方向上对第三缓冲层图案进行第二各向同性蚀刻，形成暴露出n-型外延层的第二部分的第四缓冲层图案；通过蚀刻初步沟槽和n-型外延层的第二部分，分别形成第一沟槽和第二沟槽；通过在水平方向上对第四缓冲层图案进行第三各向同性蚀刻，形成暴露出n-型外延层的第三部分的第五缓冲层图案；通过将p-离子注入到第一沟槽、第二沟槽以及n-型外延层的第三部分中，在第一沟槽、第二沟槽以及n-型外延层的第三部分的下方形成p区；在电极区中的n-型外延层上形成肖特基电极；以及在n+型碳化硅衬底的第二表面上形成欧姆电极，其中第一沟槽和第二沟槽位置相邻以形成台阶。
第一缓冲层图案可以位于电极区中，第二缓冲层图案可以位于端接区中，且第一缓冲层图案和第二缓冲层图案可以彼此接触。
第一各向同性蚀刻可以在第一缓冲层图案和第二缓冲层图案的接触部分中进行。
初步沟槽和第三缓冲层图案可以位置相邻，第二各向同性蚀刻可以在第三缓冲层图案的与初步沟槽相邻的一部分中进行。
第二沟槽和第四缓冲层图案可以位置相邻，第三各向同性蚀刻可以在第四缓冲层图案的与第二沟槽相邻的一部分中进行。
第一缓冲层可以由无定形碳制成，且第二缓冲层可以由氧化物层形成。
根据本公开的示例性实施方式，通过在端接区中邻近布置形成台阶的第一沟槽和第二沟槽，并通过将p区布置在第一沟槽、第二沟槽以及端接区中的n-型外延层的上表面的下方，可以使集中在肖特基电极的边缘区域中的电场分布开。
因此，SBD的击穿电压可以得到改善。
附图说明
图1是图示根据本公开示例性实施方式的肖特基势垒二极管的横截面视图。
图2至图6是顺序示出根据本公开示例性实施方式的制造肖特基势垒二极管的方法的横截面视图。
图7至图13是顺序示出根据本公开另一个示例性实施方式的制造肖特基势垒二极管的方法的横截面视图。
图14至图24是顺序示出根据本公开另一个示例性实施方式的制造肖特基势垒二极管的方法的横截面视图。
图25是比较根据本公开示例性实施方式的肖特基势垒二极管和常规肖特基势垒二极管的击穿电压的曲线图。
<符号说明>
50：第一掩膜            60：第二掩膜
70：第一缓冲层          75：第一缓冲层图案
80：第二缓冲层          85：第二缓冲层图案
86：第三缓冲层图案      87：第四缓冲层图案
88：第五缓冲层图案
100：n+型碳化硅衬底
200：n-型外延层         201：第一初步外延层
202：第二初步外延层
203：第三初步外延层
205、225：初步沟槽      210：第一沟槽
220：第二沟槽           300：p区
400：肖特基电极         500：欧姆电极
具体实施方式
将参考附图详细地描述本公开的示例性实施方式。如本领域普通技术人员应当明白的，所描述的实施方式可以以各种不同方式改变而不偏离本公开的精神或范围。这里介绍的示例性实施方式意在提供公开内容，并向本领域普通技术人员充分传达本公开的精神和范围。
在附图中，为了清晰起见，层和区域的厚度被放大。当提及某层位于/布置在另一层或衬底上时，其是指该层可以直接形成在另一层或衬底上或者第三层可以介于其间。在整个说明书中相似的附图标记指代相似元件。
图1是示出根据本公开示例性实施方式的肖特基势垒二极管（SBD）的横截面视图。
参考图1，在根据本示例性实施方式的SBD中，n-型外延层200布置在n+型碳化硅衬底100的第一表面上，肖特基电极400布置在n-型外延层200上。在n+型碳化硅衬底100的第二表面上布置欧姆电极500。
进一步地，n-型外延层200包括电极区A和位于电极区A外部的端接区B。肖特基电极400布置在n-型外延层200上电极区A中。
在端接区B中的n-型外延层200处布置有第一沟槽210和第二沟槽220。第一沟槽210和第二沟槽220邻近布置以形成台阶，且第一沟槽210的底部被布置为低于第二沟槽220的底部。
进一步地，第一沟槽210被布置为与电极区A相邻，且第二沟槽200被布置为与端接区B中的n-型外延层200的上表面相邻。
p区300布置在第一沟槽210和第二沟槽220的下方。进一步地，p区300可以延伸到端接区B中n-型外延层200的上表面。
进一步地，肖特基电极400可以延伸到端接区B，从而与布置在第一沟槽210下方的p区300相接触。
通过这样的方式，通过使第一沟槽210和第二沟槽220位置相邻以在端接区B中形成台阶，并通过将p区300布置在端接区B中第一沟槽210、第二沟槽220以及n-型外延层200的上表面的下方，可以使集中在肖特基电极400的边缘区域中的电场分布开。因此，SBD的击穿电压可以得到改善。
进一步地，由于击穿电压改善，可以降低n-型外延层200的厚度，因此可以降低SBD的接通电阻。
现在将参考图1和图2至图6详细描述根据本公开示例性实施方式的制造肖特基势垒二极管（SBD）的方法。
图2至图6是顺序示出根据本公开示例性实施方式的制造SBD的方法的横截面视图。
如图2所示，制备n+型碳化硅衬底100，通过在n+型碳化硅衬底100的第一表面上的第一外延生长，形成n-型外延层200。n-型外延层200包括电极区A和位于电极区A外部的端接区B。
如图3所示，通过蚀刻位于端接区B中的n-型外延层200的一部分，形成初步沟槽225。
如图4所示，通过蚀刻初步沟槽225的一部分，形成第一沟槽210和第二沟槽220。第一沟槽210和第二沟槽220位置相邻以形成台阶，且第一沟槽210的底部形成为低于第二沟槽220的底部。
此外，第一沟槽210的位置与电极区A相邻，第二沟槽200的位置与端接区B中n-型外延层200的上表面相邻。
如图5所示，通过将p-离子注入到第一沟槽210、第二沟槽220以及端接区B中n-型外延层200的部分表面，在第一沟槽210、第二沟槽220以及端接区B中n-型外延层200的部分表面的下方形成p区300。
如图6所示，在电极区A中n-型外延层200上形成肖特基电极400。肖特基电极400延伸到端接区B从而与第一沟槽210下方的p区300相接触。
如图1所示，在n+型碳化硅衬底100的第二表面上形成欧姆电极500。
现在将参考图1和图7至图13描述根据本公开另一个示例性实施方式的制造SBD的方法。
图7至图13是顺序示出根据本公开的另一个示例性实施方式的制造SBD的方法的横截面视图。
如图7所示，制备n+型碳化硅衬底100，通过在n+型碳化硅衬底100的第一表面上的第一外延生长，形成第一初步n-型外延层201，其包括电极区A和位于电极区A外部的端接区B。其后，在位于端接区B中的第一初步n-型外延层201的一部分上形成第一掩膜50。第一掩膜50形成为与电极区A相邻。
如图8所示，通过第二外延生长，在第一初步n-型外延层201上形成第二初步n-型外延层202。在这种情况下，在形成有第一掩膜50的部分中，不发生第二外延生长。第一掩膜50和第二初步n-型外延层202可以具有相同的厚度。
如图9所示，在第一掩膜50和位于端接区B中的第二初步n-型外延层202的一部分上形成第二掩膜60。第二掩膜60可以具有比第一掩膜50的宽度更大的宽度。
如图10所示，通过第三外延生长在第二初步n-型外延层202上形成第三初步n-型外延层203，完成n-型外延层200。也就是说，n-型外延层200包括第一初步n-型外延层201、第二初步n-型外延层202和第三初步n-型外延层203。在这种情况下，在形成有第二掩膜60的部分中，不发生第三外延生长。第二掩膜60和第三初步n-型外延层203可以具有相同的厚度。
如图11所示，通过去除第一掩膜50和第二掩膜60而形成第一沟槽210和第二沟槽220。第一沟槽210和第二沟槽220位置相邻以形成台阶，第一沟槽210的底部形成为低于第二沟槽220的底部。
进一步地，第一沟槽210的位置与电极区A相邻，第二沟槽220的位置与端接区B中n-型外延层200的上表面相邻。
如图12所示，通过将p-离子注入到第一沟槽210、第二沟槽220以及端接区B中n-型外延层200的部分表面，在第一沟槽210、第二沟槽220以及端接区B中n-型外延层200的部分表面的下方形成p区300。
如图13所示，在电极区A中n-型外延层200上形成肖特基电极400。肖特基电极400延伸到端接区B从而与第一沟槽210下方的p区300相接触。
如图1所示，在n+型碳化硅衬底100的第二表面上形成欧姆电极500。
将参考图1和图14至图24描述根据本公开另一个示例性实施方式的制造SBD的方法。
图14至24是顺序示出根据本公开的另一个示例性实施方式的制造SBD的方法的横截面视图。
如图14所示，制备n+型碳化硅衬底100，通过在n+型碳化硅衬底100的第一表面上的第一外延生长，形成n-型外延层200。n-型外延层200包括电极区A和位于电极区A外部的端接区B。
其后，在n-型外延层200上形成第一缓冲层70。第一缓冲层70可以由无定形碳制成。
如图15所示，通过蚀刻位于端接区B中的第一缓冲层70的一部分，形成第一缓冲层图案75。第一缓冲层图案75位于电极区A中n-型外延层200上，并暴露出端接区B中的n-型外延层200。
如图16所示，在第一缓冲层图案75和端接区B中的n-型外延层200上形成第二缓冲层80。第二缓冲层80形成为氧化物层。
如图17所示，通过蚀刻位于第一缓冲层图案75上的第二缓冲层80的一部分，形成第二缓冲层图案85。第二缓冲层图案85位于端接区B中的n-型外延层200上，并暴露出第一缓冲层图案75。第二缓冲层图案85可以具有比第一缓冲层图案75的厚度更大的厚度。
如图18所示，通过蚀刻第二缓冲层图案85的一部分，形成第三缓冲层图案86。在第一缓冲层图案75与第二缓冲层图案85的接触部分中，在水平方向上对第二缓冲层图案85进行第一各向同性蚀刻。第三缓冲层图案86暴露出n-型外延层200的第一部分C。n-型外延层200的第一部分C位于端接区B中，其位置与电极区A相邻。
如图19所示，通过蚀刻n-型外延层200的第一部分C，形成初步沟槽205。在这种情况下，在垂直方向上进行蚀刻。
如图20所示，通过蚀刻第三缓冲层图案86的一部分，形成第四缓冲层图案87。在第三缓冲层图案86的与初步沟槽205相邻的一部分中，在水平方向上对第三缓冲层图案86进行第二各向同性蚀刻。第四缓冲层图案87暴露出n-型外延层200的第二部分D（如图21所示）。n-型外延层200的第二部分D位于端接区B中，其位置与初步沟槽205相邻。
如图21所示，通过蚀刻初步沟槽205和n-型外延层200的第二部分D，各自形成第一沟槽210和第二沟槽220。
第一沟槽210和第二沟槽220的位置邻近以形成台阶，第一沟槽210的底部形成为低于第二沟槽220的底部。
进一步地，第一沟槽210的位置与电极区A相邻，第二沟槽200的位置与端接区B中n-型外延层200的上表面相邻。
通过这种方式，利用现有的缓冲层图案形成第一沟槽210和第二沟槽220而不需要使用另一个蚀刻掩膜。进一步地，通过在水平方向上进行各向同性蚀刻，形成第三缓冲层图案86和第四缓冲层图案87，由此可更容易地调节第一沟槽210的宽度和第二沟槽220的宽度。
如图22所示，通过蚀刻第四缓冲层图案87而形成第五缓冲层图案88。在这种情况下，在第四缓冲层图案87的与第二沟槽220相邻的一部分中，在水平方向上对第四缓冲层图案87进行第三各向同性蚀刻。第五缓冲层图案88暴露出n-型外延层200的第三部分E（如图23所示）。n-型外延层200的第三部分E位于端接区B中，其位置与第二沟槽220相邻。
如图23所示，通过将p-离子注入到第一沟槽210、第二沟槽220以及n-型外延层200的第三部分E，在第一沟槽210、第二沟槽220以及n-型外延层200的第三部分E的下方形成p区300。在这种情况下，利用现有的第一缓冲层图案75和第五缓冲层图案88作为掩膜注入p-离子而不需要使用另一个掩膜。
如图24所示，在去除第一缓冲层图案75和第五缓冲层图案88后，在位于电极区A中的n-型外延层200上形成肖特基电极400。在这种情况下，通过进行例如灰化工艺将第一缓冲层图案75去除，并通过进行例如湿法蚀刻将第五缓冲层图案88去除。
肖特基电极400延伸到端接区B从而与第一沟槽210下方的p区300相接触。
如图1所示，在n+型碳化硅衬底100的第二表面上形成欧姆电极500。
在下文中，将参考图25描述根据本公开示例性实施方式的SBD的特性。
图25是比较根据本公开示例性实施方式的SBD与常规SBD的击穿电压的曲线图。
在图25中，A1表示常规SBD的击穿电压，B1表示根据本公开的SBD的击穿电压。
如图25所示，根据本公开的SBD的击穿电压是689V，常规SBD的击穿电压是575V。因此，可以看出，与常规SBD的击穿电压相比，根据本公开的SBD的击穿电压改善约20%。
虽然已结合目前被认为是实用的示例性实施方式的那些来描述本公开，但是应当理解本公开并不局限于所公开的实施方式，相反，其意在覆盖包括在所附权利要求的精神和范围内的各种修改和等价布置。

Claims (25)

1.一种肖特基势垒二极管，包括：
n+型碳化硅衬底；
n-型外延层，布置在所述n+型碳化硅衬底的第一表面上且包括电极区和位于所述电极区的外部的端接区；
第一沟槽和第二沟槽，布置在所述端接区中的n-型外延层上；
p区，布置在所述第一沟槽和所述第二沟槽的下方；
肖特基电极，布置在所述电极区中的n-型外延层上；以及
欧姆电极，布置在所述n+型碳化硅衬底的第二表面上，
其中所述第一沟槽和所述第二沟槽位置相邻以形成台阶。
2.根据权利要求1所述的肖特基势垒二极管，其中所述第一沟槽的底部布置成低于所述第二沟槽的底部。
3.根据权利要求2所述的肖特基势垒二极管，其中所述第一沟槽的位置与所述电极区相邻。
4.根据权利要求3所述的肖特基势垒二极管，其中所述p区延伸到与所述第二沟槽相邻的所述端接区中的n-型外延层的上表面。
5.根据权利要求4所述的肖特基势垒二极管，其中所述肖特基电极延伸到所述端接区，从而与所述p区相接触。
6.一种制造肖特基势垒二极管的方法，所述方法包括：
通过在n+型碳化硅衬底的第一表面上的第一外延生长，形成n-型外延层，所述n-型外延层包括电极区和位于所述电极区的外部的端接区；
通过蚀刻所述端接区中的n-型外延层的一部分，形成初步沟槽；
通过蚀刻所述初步沟槽的一部分，形成第一沟槽和第二沟槽；
通过将p-离子注入到所述第一沟槽、所述第二沟槽以及与所述第二沟槽相邻的所述端接区中的n-型外延层的上表面中，在所述第一沟槽、所述第二沟槽以及与所述第二沟槽相邻的所述端接区中的n-型外延层的上表面的下方形成p区；
在所述电极区中的n-型外延层上形成肖特基电极；以及
在所述n+型碳化硅衬底的第二表面上形成欧姆电极；
其中所述第一沟槽和所述第二沟槽位置相邻以形成台阶。
7.根据权利要求6所述的方法，其中所述第一沟槽的底部的位置低于所述第二沟槽的底部。
8.根据权利要求7所述的方法，其中所述第一沟槽形成为与所述电极区相邻。
9.根据权利要求8所述的方法，其中所述肖特基电极延伸到所述端接区，从而与所述p区相接触。
10.一种制造肖特基势垒二极管的方法，所述方法包括：
通过在n+型碳化硅衬底的第一表面上的第二外延生长，形成第一初步n-型外延层，所述第一初步n-型外延层包括电极区和位于所述电极区的外部的端接区；
在所述端接区中的所述第一初步n-型外延层的一部分上形成第一掩膜；
通过在所述第一初步n-型外延层上的第三外延生长，形成第二初步n-型外延层；
在所述第一掩膜和所述端接区中的所述第二初步n-型外延层的一部分上形成第二掩膜；
通过在所述第二初步n-型外延层上的第四外延生长，形成第三初步n-型外延层，从而形成n-型外延层；
通过去除所述第一掩膜和所述第二掩膜，形成第一沟槽和第二沟槽；
通过将p-离子注入到所述第一沟槽、所述第二沟槽和与所述第二沟槽相邻的所述端接区中的n-型外延层的上表面中，在所述第一沟槽、所述第二沟槽和与所述第二沟槽相邻的所述端接区中的n-型外延层的上表面的下方形成p区；
在所述电极区中的n-型外延层上形成肖特基电极；以及
在所述n+型碳化硅衬底的第二表面上形成欧姆电极，
其中所述第一沟槽和所述第二沟槽位置相邻以形成台阶。
11.根据权利要求10所述的方法，其中所述第一沟槽的底部的位置低于所述第二沟槽的底部。
12.根据权利要求11所述的方法，其中所述第一沟槽形成为与所述电极区相邻。
13.根据权利要求12所述的方法，其中所述肖特基电极延伸到所述端接区，从而与所述p区相接触。
14.根据权利要求10所述的方法，其中所述第二掩膜的宽度大于所述第一掩膜的宽度。
15.根据权利要求14所述的方法，其中所述第一掩膜和所述第二初步n-型外延层具有相同的厚度。
16.根据权利要求15所述的方法，其中所述第二掩膜和所述第三初步n-型外延层具有相同的厚度。
17.一种制造肖特基势垒二极管的方法，所述方法包括：
通过在n+型碳化硅衬底的第一表面上的外延生长而形成n-型外延层，并在所述n-型外延层上形成第一缓冲层，所述n-型外延层包括电极区和位于所述电极区的外部的端接区；
通过蚀刻位于所述端接区中的第一缓冲层的一部分，形成暴露出所述端接区中的n-型外延层的第一缓冲层图案；
在所述第一缓冲层图案和所述端接区中的n-型外延层上形成第二缓冲层；
通过蚀刻位于所述第一缓冲层图案上的第二缓冲层的一部分，形成暴露出所述第一缓冲层图案的第二缓冲层图案；
通过在水平方向上对所述第二缓冲层图案进行第一各向同性蚀刻，形成暴露出所述n-型外延层的第一部分的第三缓冲层图案；
通过蚀刻所述n-型外延层的所述第一部分，形成初步沟槽；
通过在水平方向上对所述第三缓冲层图案进行第二各向同性蚀刻，形成暴露出所述n-型外延层的第二部分的第四缓冲层图案；
通过蚀刻所述初步沟槽和所述n-型外延层的所述第二部分，分别形成第一沟槽和第二沟槽；
通过在水平方向上对所述第四缓冲层图案进行第三各向同性蚀刻，形成暴露出所述n-型外延层的第三部分的第五缓冲层图案；
通过将p-离子注入到所述第一沟槽、所述第二沟槽和所述n-型外延层的所述第三部分中，在所述第一沟槽、所述第二沟槽和所述n-型外延层的所述第三部分的下方形成p区；
在所述电极区中的n-型外延层上形成肖特基电极；以及
在所述n+型碳化硅衬底的第二表面上形成欧姆电极，
其中所述第一沟槽和所述第二沟槽位置相邻以形成台阶。
18.根据权利要求17所述的方法，其中所述第一沟槽的底部的位置低于所述第二沟槽的底部。
19.根据权利要求18所述的方法，其中所述第一沟槽形成为与所述电极区相邻。
20.根据权利要求19所述的方法，其中所述肖特基电极延伸到所述端接区，从而与所述p区相接触。
21.根据权利要求17所述的方法，其中所述第一缓冲层图案位于所述电极区中，所述第二缓冲层图案位于所述端接区中，且
所述第一缓冲层图案和所述第二缓冲层图案相互接触。
22.根据权利要求21所述的方法，其中在所述第一缓冲层图案和所述第二缓冲层图案的接触部分中进行所述第一各向同性蚀刻。
23.根据权利要求22所述的方法，其中所述初步沟槽和所述第三缓冲层图案位置相邻，且
在所述第三缓冲层图案的与所述初步沟槽相邻的一部分中进行所述第二各向同性蚀刻。
24.根据权利要求23所述的方法，其中所述第二沟槽和所述第四缓冲层图案位置相邻，且
在所述第四缓冲层图案的与所述第二沟槽相邻的一部分中进行所述第三各向同性蚀刻。
25.根据权利要求17所述的方法，其中所述第一缓冲层由无定形碳制成，且
所述第二缓冲层由氧化物层形成。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783957A (zh) * 2016-12-27 2017-05-31 西安电子科技大学 碳化硅多台阶沟槽结终端扩展终端结构及其制备方法
CN107123690A (zh) * 2017-05-05 2017-09-01 西安电子科技大学 固态等离子pin二极管
CN112310195A (zh) * 2020-09-27 2021-02-02 东莞南方半导体科技有限公司 一种台阶式SiC沟槽场限环终端结构、制备方法及其器件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU172837U1 (ru) * 2017-04-05 2017-07-26 Закрытое акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" Диод с барьером шоттки на основе карбида кремния
CN108054195A (zh) * 2017-12-08 2018-05-18 深圳市晶特智造科技有限公司 半导体功率器件及其制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8937319B2 (en) * 2011-03-07 2015-01-20 Shindengen Electric Manufacturing Co., Ltd. Schottky barrier diode
WO2012137412A1 (ja) * 2011-04-05 2012-10-11 三菱電機株式会社 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783957A (zh) * 2016-12-27 2017-05-31 西安电子科技大学 碳化硅多台阶沟槽结终端扩展终端结构及其制备方法
CN107123690A (zh) * 2017-05-05 2017-09-01 西安电子科技大学 固态等离子pin二极管
CN112310195A (zh) * 2020-09-27 2021-02-02 东莞南方半导体科技有限公司 一种台阶式SiC沟槽场限环终端结构、制备方法及其器件
CN112310195B (zh) * 2020-09-27 2022-09-30 东莞南方半导体科技有限公司 一种台阶式SiC沟槽场限环终端结构、制备方法及其器件

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