KR101595082B1 - 쇼트키 접합 타입 전력 반도체 제조방법 - Google Patents

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Abstract

본 발명의 일측면에 따르면, [a] N형 기판 위에 형성된 N형 에피층 상부에 얼라인 트랜치 및 다수의 쇼트키 접속 트랜치의 생성되는 부분이 개구 패턴으로 한 얼라인 마스크가 형성되는 단계; - 상기 얼라인 마스크의 개구 패턴은 얼라인 트랜치가 얼라인 영역에 1~2개 형성되며, 액티브 영역에 상기 쇼트키 접속 트랜치가 일정 간격으로 형성되도록 하는 것을 특징으로 함- [b] 상기 얼라인 마스크를 이용한 에칭을 수행하여 상기 N형 에피층 상부에 상기 얼라인 트랜치 및 쇼트키 접속 트랜치가 형성되는 단계; [c] 상기 얼라인 트랜치 및 쇼트키 접속 트랜치가 형성된 상기 에피층 상부에 상기 쇼트기 접속 트랜치 부분이 개구 패턴으로 형성된 임플란트 형성용 마스크가 형성되는 단계; [d] 상기 임플란트 형성용 마스크의 상부로부터 고농도의 P+ 형 반도체 불순물을 주입되어 상기 쇼트키 접속 트랜치의 하부측 N형 에피층에 P+ 정크션용 오믹 콘택 패턴이 형성되는 단계; [e] 상기 [d] 단계 이후에 상기 N형 에피층 상부 및 쇼트키 접속 트랜치 내부에 상기 쇼트키 전극용 금속이 일정 두께로 증착되는 단계; [f] 상기 쇼트키 전극용 금속이 일정 두께로 증착된 상부에 금속 콘택층용 금속이 일정 두께로 증착되는 단계; 및 [g] 상기 얼라인 영역에 증착된 상기 쇼트키 전극층 금속 및 금속 콘택층용 금속이 식각 공정을 통하여 제거되고, 상기 액티브 영역에 상기 쇼트키 전극층 및 금속 전극층이 형성되는 단계; 를 포함하는 것을 특징으로 하는 쇼트키 접합 타입 전력반도체 제조방법이 제공된다.

Description

쇼트키 접합 타입 전력 반도체 제조방법 {Process for producing schottky junction Type power semiconductor device}
본 발명은 쇼트키 접합형 전력반도체 제조방법 기술에 관한 것이다.
일반적으로 전력 반도체 소자의 제조시 확산공정, 식각공정, 화학기상증착공정, 세정공정 등 다양한 단위공정을 실시된다. 그리고 식각 공정을 비롯한 여러 단위 공정을 실시하는 반도체 소자의 제조장치에는 웨이퍼가 로딩 또는 언로딩되는 웨이퍼 스테이지가 마련되는데, 이러한 웨이퍼 스테이지에는 웨이퍼의 에치를 정렬하기 위한 웨이퍼의 얼라인 키가 설치된다.
또한, 반도체 장치의 제조공정 중 원하는 공정에서만 선택적으로 오버랩을 형성하여 미스 얼라인을 측정하거나 위치 보정을 위하여 얼라인 키를 생성한다.
이러한 얼라인 키는 공정 중에 얼라인 마스크를 이용하여 얼라인용 트랜치를 형성하는 공정으로 생성될 수 있다.
이러한 얼라인 마스크 공정은 전력 반도체 소자의 또 다른 트랜치용 마스크 공정과 중복되어 공정이 복잡해 지고 제조비용이 증가될 수 있다.
한편, 전력 반도체는 고속 스위칭을 위하여 금속-산화물 실리콘 전계효과 트랜지스터(MOSFET)와 같은 반도체 전력 소자 내에 쇼트키 다이오드의 집적화가 구현되어왔다.
전력용 반도체 소자의 턴-온 상태에서, 드리프트 영역은 드레인 영역으로부터 소스(source) 영역으로 흐르는 드리프트 전류에 대하여 도전성 경로를 제공하고, 턴-오프 상태에서는 인가되는 역 바이어스 전압에 의해 수직 방향으로 확장되는 공핍 영역을 제공한다. 상기 드리프트 영역이 제공하는 공핍 영역의 특성에 의하여, 이들 고전압 반도체 소자의 브레이크다운 전압이 결정된다.
이러한 쇼트키 다이오드를 포함하는 전력 반도체의 효율을 향상시키기 위해서는 턴-온 상태에서는 온 상태의 저항을 줄여서 온 상태의 전류 밀도를 높이고 턴-오프 상태에서는 높은 브레이크다운 전압을 가지도록 하는 기술이 요구된다.
본 발명과 관련된 종래 기술은 대한민국 공개특허공보 제10-2002-0055943호(반도체 소자의 패턴 정렬방법) 및 대한민국 등록특허공보 제10-0797855(쇼트키 접합형 반도체 장치의 제조방법)에 개시된다,
대한민국 공개특허공보 제10-2002-0055943호(반도체 소자의 패턴 정렬방법) 대한민국 등록특허공보 제10-0797855(쇼트키 접합형 반도체 장치의 제조방법)
본 발명은 쇼트키 접속용 트랜치 구조에 의한 쇼트키 접촉 면적을 넓혀서 온 상태 전류밀도를 향상시키는 전력 반도체 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 쇼트키 접속부 경계에서 트랜치 구조에 의한 전계 완화로 전계를 균일하게 하여 브레이크다운 전압을 향상시키는 쇼트키 접합형 전력 전력 반도체 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 얼라인 마스크 공정에 쇼트키 접속용 트랜치 공정을 동시에 수행하도록 함으로써, 효율적인 공정으로 전력 손실을 줄일 수 있는 쇼트키 접합형 전력 반도체 제조방법을 제공하는 것이다
본 발명의 일 측면에 따르면, [a] N형 기판 위에 형성된 N형 에피층 상부에 얼라인 트랜치 및 다수의 쇼트키 접속 트랜치의 생성되는 부분이 개구 패턴으로 한 얼라인 마스크가 형성되는 단계: - 상기 얼라인 마스크의 개구 패턴은 얼라인 트랜치가 얼라인 영역에 1 ~2개 형성되며, 액티브 영역에 상기 쇼트키 접속 트랜치가 일정 간격으로 형성되도록 하는 것을 특징으로 함- [b] 상기 얼라인 마스크를 이용한 에칭을 수행하여 상기 N형 에피층 상부에 상기 얼라인 트랜치 및 쇼트키 접속 트랜치가 형성되는 단계; [C] 상기 얼라인 트랜치 및 쇼트키 접속 트랜치가 형성된 상기 에피층 상부에 상기 쇼트기 접속 트랜치 부분이 개구 패턴으로 형성된 임플란트 형성용 마스크가 형성되는 단계; [D] 상기 임플란트 형성용 마스크의 상부로부터 고농도의 P+ 형 반도체 불순물을 주입되어 상기 쇼트키 접속 트랜치의 하부측 N형 에피층에 P+ 정크션용 오믹 콘택 패턴이 형성되는 단계; [E] 상기 [D] 단계 이후에 상기 N형 에피층 상부 및 쇼트키 접속 트랜치 내부에 상기 쇼트키 전극용 금속이 일정 두께로 증착되는 단계; [F] 상기 쇼트키 전극용 금속이 일정 두께로 증착된 상부에 금속 콘택층용 금속이 일정 두께로 증착되는 단계; 및 [G] 상기 얼라인 영역에 증착된 상기 쇼트키 전극층 금속 및 금속 콘택층용 금속이 식각 공정을 통하여 제거되고, 상기 액티브 영역에 상기 쇼트키 전극층 및 금속 전극층이 형성되는 단계; 를 포함하는 것을 특징으로 하는 쇼트키 접합 타입 전력반도체 제조방법이 제공된다.
또한, 상기 [D] 단계와 [E] 단계 사이에 열처리 공정을 더 포함하는 것을 특징으로 한다.
또한, 상기 [a] 단계에서 상기 얼라인 마스크는 종단 에지 영역의 PSG 접속 트랜치가 생성될 수 있는 개구 패턴을 더 포함하며, 상기 [b] 단계에서 상기 종단 에지 영역에 PSG 접속 트랜치가 형성되는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 [C] 단계에서 상기 임플란트 형성용 마스크는 상기 종단 에지 영역에 PSG 접속 트랜치가 형성될 상기 에피층 상부에 상기 PSG 접속 트랜치 부분이 형성될 수 있는 개구 패턴을 더 포함하고, 상기 [D] 단계에는 상기 고농도의 P+ 반도체 불순물을 주입되는 것에 의하여 상기 PSG 접속 트랜치의 하부측 N형 에피층에 전계 완화 필드링용 오믹 콘택 패턴이 형성되는 공정이 더 포함되는 것을 특징으로 한다.
또한, 상기 [D] 단계에는 상기 고농도의 P+ 반도체 불순물을 주입되는 것에 의하여, 상기 쇼트키 전극층 하부와 상기 PSG 접속 트랜치의 일측 경계에 필드 버퍼층이 형성되는 것을 더 포함하는 것을 특징으로 한다.
또한, 상기 [D] 단계 이후에, 상기 종단 에지 영역의 상기 N형 에피층 상부 및 상기 PSG 접속 트랜치 내부에 일정 두께의 PSG산화막층이 형성되는 것을 특징으로 한다.
또한, 상기 쇼트키 전극층은 상기 쇼트키 접속 트랜치 깊이에 해당하는 만큼 하부로 굴곡져서 다수의 수평부분 및 상기 수평부분에서 하부로 돌출되는 다수의 돌출 부분이 교대로 형성되는 것을 특징으로 한다.
또한, PSG 접속 트랜치의 일측 경계에 형성되는 전계 완화용 오믹 콘택 패턴이 상기 쇼트키 전극층 하부에 형성되는 필드 버퍼층 보다 더 깊게 형성되는 것을 특징으로 한다.
또한, 상기 PSG산화막층은 상기 PSG 접속 트랜치 깊이에 해당하는 만큼 하부로 굴곡져서 다수의 수평부분 및 상기 수평부분에서 하부로 돌출되는 다수의 돌출 부분이 교대로 형성되는 것을 특징으로 한다.
또한, 상기 쇼트키 접속 트랜치의 깊이는 0.4 ~ 0.5㎛인 것을 특징으로 한다.
또한, 상기 전계 완화 필드링용 오믹 콘택 패턴은 2 ~ 3 ㎛ 간격으로 형성되는 것을 특징으로 한다.
본 발명의 일 실시 예에 의하면, 쇼트키 접속용 트랜치 구조에 의하여 쇼트기 접촉 면적을 넓게 형성함으로써, 종래에 비하여 온상태-저항을 감소시켜서 스위칭 효율을 개선할 수 있는 쇼트키 접합형 전력 반도체 제조방법을 제공할 수 있다.
본 발명의 일 실시 예에 의하면, 얼라인 마스크 공정에 쇼트키 접속용 트랜치 공정을 포함함으로써, 온 상태 저항을 감소시킬 수 있는 효과와 더불어 경제적인 제조방법을 제공할 수 있다.
본 발명의 일 실시 예에 의하면, 얼라인 마스크 공정에 쇼트키 접속부 경계의 트랜치 구조에 의한 전계 완화로 전계를 균일하게 하여 브레이크다운 전압을 향상시키는 쇼트키 접합형 전력 반도체 제조방법을 제공할 수 있다.
본 발명의 일 실시 예에 의하면, 쇼트키 접속용 트랜치 공정을 포함함으로써, 온 상태 저항을 감소시키고, 브레이크다운 전압을 향상시키는 효과와 더불어 경제적인 제조방법을 제공할 수 있다.
도 1 내지 5는 본 발명의 제1 실시 형태에 따른 전력 반도체 장치의 제조 방법 중에서 얼라인 영역을 포함한 액티브 파트의 쇼트키 접촉 단자에 대한 제조 공정을 도시한 것이다.
도 6은 본 발명의 제1-1 실시 형태에 따른 전력 반도체 장치의 제조 방법 중에서 얼라인 영역을 포함한 종단 에지 영역의 쇼트키 접촉 단자 및 종단 링 구조에 대한 제조 단면을 도시한 것이다.
도 7 ~ 11은 본 발명의 제2 실시 형태에 따른 전력 반도체 장치의 제조 방법 중에서 얼라인 영역을 포함한 액티브 파트의 쇼트키 접촉 단자에 대한 제조 공정을 도시한 것이다.
도 12 ~ 16은 본 발명의 제2-1 실시 형태에 따른 전력 반도체 장치의 제조 방법 중에서 얼라인 영역을 포함한 종단 에지 영역의 쇼트키 접촉 단자 및 종단 링 구조물에 대한 제조 공정을 도시한 것이다.
도 17은 본 발명의 일 실시 예들에 의하여 제조된 쇼트기 접속 타입 전력 반도체를 비교하기 위한 패턴별 I-V On특성을 그래프로 도시한 것이다.
도 18은 본 발명의 일 실시 예들에 의한 필드 링 구조에 따른 BV를 그래프로 도시한 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다.
그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
[제1 실시 형태]
도 1 내지 5는 본 발명의 제1 실시 형태에 따른 전력 반도체 장치의 제조 방법 중에서 얼라인 영역을 포함한 액티브 파트의 쇼트키 접촉 단자에 대한 제조 공정을 도시한 것이다.
일반적으로 전력 반도체 소자의 제조시 확산공정, 식각공정, 화학기상증착공정, 세정공정 등 다양한 단위공정을 실시된다. 그리고 식각 공정을 비롯한 여러 단위 공정을 실시하는 반도체 소자의 제조장치에는 웨이퍼가 로딩 또는 언로딩되는 웨이퍼 스테이지가 마련되는데, 이러한 웨이퍼 스테이지에는 웨이퍼의 에치를 정렬하기 위하여 얼라인 영역(10)에 얼라인 키가 설치된다.
또한, 반도체 장치의 제조공정 중 원하는 공정에서만 선택적으로 오버랩을 형성하여 미스 얼라인을 측정하거나 위치 보정을 위하여 얼라인 키를 생성한다.
본 발명의 제 1 실시 예에 따르면, 이러한 얼라인 키는 공정 중에 얼라인 마스크를 이용하여 얼라인용 트랜치(11)를 형성하는 공정으로 생성될 수 있다.
도 1은 본 발명의 제 1 실시 형태에 따른 제조공정 중 EPi층 상부에 얼라인 마스크에 의하여 얼라인 트랜치를 생성하는 공정을 도시한 것이다.
도 1을 참조하면 N형 기판 위에 N-EPi층이 형성되며, 얼라인 영역(10)에는 얼라인 키가 생성될 부분이 개구 패턴으로 형성된 얼라인 마스크(Align mask)패턴(31)을 이용하여 wet etch 또는 dry etch를 수행한다.
상기 wet etch 또는 dry etch 공정에 의하여 EPi층(26) 상부를 식각하여 얼라인 트랜치(11)가 형성된다.
본 발명의 제1 실시 예에 따른 얼라인 트랜치(11)는 0.5㎛ 깊이로 생성된다.
도 2는 P+임플란트를 주입하는 공정을 도시한 것이다.
도 2를 참조하면, 오믹 콘택트가 생성될 부분이 개구로 형성된 P+임플란트용 마스크 패턴(32)을 생성하고 이를 이용하여 P+임플란트(51)를 주입한다.
즉, P+정크션(Junction)을 위한 오믹 콘택 패턴(40)을 형성하기 위하여 P+임플란트용 마스크 패턴(32)을 이용하여 P+임플란트(51)를 주입한다.
도 3은 P+임플란트(51)를 주입하는 공정이 완료되어 오믹 콘택 패턴(40)이 형성된 단계를 도시한 것이다.
P+임플란트(51)를 주입하는 공정이 완료되어 오믹 콘택 패턴(40)이 형성된 후에는 Annealing 공정을 거쳐서 반도체 구조물을 안정화시킨다.
도 4는 Annealing 공정 후에 쇼트키 전극층 및 금속 콘택층을 증착하는 공정을 도시한 것이다.
도 4를 참조하면 얼라인 파트(10)를 포함하여 전체적으로 쇼트키 전극층(60)을 먼저 도포하고 그 위에 금속 콘택층(70)을 일정한 두께로 증착하는 공정이 수행된다.
일정한 두께로 쇼트키 전극층(60) 및 금속 콘택층(70)을 증착시키면 얼라인 파트(10)의 금속 콘택층(70)에는 얼라인 트랜치(11)에 의해 얼라인 트랜치(11)가 형성된 지점에 대응되는 증착된 금속 콘택층(70)의 상부 지점에 제2 얼라인 홈(12)이 생성된다.
상기 제2 얼라인 홈(12)을 이용하여 콘택트용 마스크 패턴을 정렬하여 쇼트키 전극층(60) 및 금속 콘택층(70)이 장착될 부분을 제외하고 나머지 부분을 식각하는 공정이 수행된다.
도 5는 쇼트키 전극층(60) 및 금속 콘택층(70)이 장착될 부분을 제외하고 나머지 부분을 식각된 단면을 도시한 것이다.
도 5를 참조하면, 본 발명의 일 실시 예에 의하여 제조된 플래너(Planer) 타입의 쇼트키 전극층(60)은 그 하부에 형성된 오믹 콘택 패턴(40)에 접촉되어 소스용 쇼트키 다이오드 배열을 이루게 되며, 드레인으로 흐르는 전류를 제어하게 된다.
본 발명의 일 실시 예에 따른 전력 반도체 소자는, 얼라인 영역(10) 및 스위칭 제어를 수행하는 액티브 영역(20), 상기 액티브 영역의 주변에 형성되는 종단 에지 영역(80)을 포함한다.
쇼트키 전극층(60)은 액티브 영역(20)의 P형 반도체의 오믹 콘택 패턴(40)과 오믹 콘택(ohmic contact)을 수행하여 P junction 형성으로 인해 누설전류를 억제하는 기능을 수행한다.
[제1-1 실시 형태]
제1-1 실시 형태는 본 발명의 제1 실시 형태에서 종단 에지 영역을 더 포함한 형태이다.
도 6은 본 발명의 제1-1 실시 형태에 따른 전력 반도체 장치의 제조 방법 중에서 얼라인 영역(10')을 포함한 종단 에지 영역(80)의 쇼트키 접촉 단자 및 종단 링 구조에 대한 제조 단면을 도시한 것이다.
도 6을 참조하면, 본 발명의 제1-1 실시 형태에서는 플래너(Planer) 타입의 쇼트키 전극층(60)은 종단 에지 영역(80)에 형성된 PSG산화막층 (Phosphosilicate class)과의 경계면 하부에 형성된 필드 버퍼(field buffer, 43)에 쇼트키 접촉이 된다.
또한, 종단 에지 영역(80)의 Field Ring 구조는 플래너(Planer) 타입의 PSG산화막층 (Phosphosilicate class, 91)과 그 하부에 형성된 field ring용 제2 오믹 콘택 패턴(42)이 접속되는 구조를 포함하여 형성된다.
[제2 실시 형태]
도 7 ~ 11은 본 발명의 제2 실시 형태에 따른 전력 반도체 장치의 제조 방법 중에서 얼라인 영역을 포함한 액티브 파트의 쇼트키 접촉 단자에 대한 제조 공정을 도시한 것이다.
도 7은 제1 실시 형태의 쇼트키 접촉 구조에서 쇼트키 접촉 면적을 개선하여 온 상태 저항을 줄이는 구조로 개선된 공정을 나타낸 것이다.
본 발명의 제1 실시 형태인 도 5에서 P+ junction 기능을 수행하는 오믹 콘택 패턴(40)은 쇼트키 전극(60) 하부에 일정 간격으로 형성됨으로 인하여 역전압시 누설 전류를 감소시킬 수 있는 효과를 가지나, 순전압시에는 N-에피층으로 흐르는 쇼트키 전극(60)의 접촉 면적에 제한이 되어 온 상태의 저항 성분이 증가되는 요인으로 작용될 수 있다.
도 11은 본 발명의 제2 실시 형태에 따라 쇼트키 접촉 면적을 개선하여 온 상태 저항을 줄이는 구조로 제조된 얼라인 영역 및 액티브 파트 부분의 단면을 도시한 것이다.
도 11을 참조하면, 본 발명의 일 실시 예에서는 쇼트키 전극층(160)은 쇼트키 접속 트랜치(111)의 폭과 깊이에 해당하는 만큼 하부로 굴곡져서 다수의 수평부분(162) 및 하부 돌출 부분(161)이 교대로 형성된다.
상기 하부로 굴곡진 부분(161)의 하부는 오믹 콘택 패턴(140)의 상부에 접촉되며, 굴곡 부분의 측부 및 나머지 플레너 부분(161)은 N형 에피층(162)과 접촉이 된다.
즉, 플래너(Planer) 타입으로 형성된 제1 실시 예에 의한 쇼트키 전극층(60)은 오믹 콘택 패턴(40)이 접촉되지 않은 플래너 부분(62)인 가로 부분이 N형 에피층(162)과 접촉이 되는 구조이나, 제2 실시 형태에 따르면, 제1 실시 예에 비하여 쇼트키 접속 트랜치(111) 깊이에 해당하는 만큼 쇼트키 전극층(160)과 접촉 면적이 더 넓어지게 된다.
본 발명의 제2 실시 형태에 따르면, 턴온 상태에서 쇼트키 전극층(160)에서 N형 에피층(162)을 통하여 전류가 흐르게 되는데 하부 돌출 부분에 의하여 전류 이동 면적이 증가된 만큼, 온 상태 저항이 줄어드는 효과를 가진다.
도 7은 본 발명의 일 실시 예에 따른 EPi층 상부에 얼라인 트랜치 및 쇼트키 접속 트랜치를 생성하는 공정을 도시한 것이다.
도 7을 참조하면 N형 기판 위에 N-EPi층이 형성되며, 얼라인 키가 생성될 부분 및 다수의 쇼트키 접속 트랜치가 생성되는 부분이 개구 패턴으로 형성된 하나의 얼라인 마스크 패턴(131)을 이용하여 wet etch 또는 dry etch를 수행한다.
본 발명의 일 실시 예에 따르면, 얼라인 마스크 패턴(131)은 상기 쇼트키 접속 트랜치가 생성되는 구간이 P+정크션(Junction)용 오믹 콘택 패턴(140)이 형성될 구간과 동일한 위치에 개구가 형성되도록 패턴된다.
즉, 얼라인 마스크 패턴(131)은 P+정크션(Junction)용 오믹 콘택 패턴의 생성을 위한 이온주입 영역이 개구가 되도록 하는 패턴을 포함한다.
wet etch 또는 dry etch 공정에 의하여 EPi층(126) 상부를 식각하여 얼라인 트랜치(11) 및 다수의 쇼트키 접속 트랜치(111)가 형성된다.
본 발명의 일 실시 예에 따르면 상기 얼라인 트랜치(11)는 얼라인 영역에 1 ~ 2가 형성된다.
본 발명의 일 실시 예에 따른 얼라인 트랜치(11) 및 쇼트키 접속 트랜치(111)는 깊이 0.4 ~ 0.5㎛로 형성된다.
바람직한 실시 예에서는 얼라인 트랜치(11) 및 쇼트키 접속 트랜치(111)는 깊이 0.5㎛로 형성된다.
쇼트키 접속 트랜치(111)는 깊이가 0.5㎛를 초과하여 보다 더 깊게 형성시키면, 접촉 저항이 향상되는 효과에 비하여, 후속 공정(특히 photo 공정) 진행에 또 다른 문제가 발생될 수 있으며, 전체 칩 사이즈가 커질 수 있다.
이와 같이 얼라인 마스크 패턴(131)을 이용하여 얼라인 트랜치(11) 및 다수의 쇼트키 접속 트랜치(111)를 동시에 형성하게 되므로 별도의 쇼트키 접속 트랜치(111)를 위한 공정을 추가되지 않아 경제적으로 제조할 수 있다.
도 8은 P+ 형 반도체 불순물을 주입하는 공정을 도시한 것이다.
도 8을 참조하면, 상기 얼라인 트랜치 및 쇼트키 접속 트랜치가 생성된 EPi층(26) 상부에 오믹 콘택 패턴이 생성될 부분이 개구로 패턴된 P+임플란트 형성용 마스크 패턴(예를 들면 산화실리콘층 및 PR층을 이용하여 패턴을 형성할 수 있다.)이 형성된다.
다음, 상기 P+임플란트 형성용 마스크 패턴을 이용하여 P+ 형 반도체 불순물(151)을 주입하는 공정이 수행된다.
즉, 본 발명의 일 실시 예에 따르면, P+ 정크션용 오믹 콘택 패턴(140)을 형성하기 위하여 P+임플란트 형성용 마스크 패턴(132)을 이용하여 P+형 반도체 불순물(151)을 주입하게 된다.
도 9는 P+형 반도체 불순물(151)을 주입하는 공정이 완료되어 P+ 정크션용 오믹 콘택 패턴(140)이 형성된 단계를 도시한 것이다.
도 9를 참조하면, P+형 반도체 불순물(151)을 주입하는 공정이 완료되면, 상기 쇼트키 접속 트랜치(11)의 하부 N형 에피층에 P+형 반도체 불순물이 침투되어 P+ 정크션용 오믹 콘택 패턴(140)이 형성된다.
P+형 반도체 불순물(151)이 주입되는 공정이 완료되어 P+ 정크션용 오믹 콘택 패턴(140)이 형성된 후에는 열처리(Annealing) 공정을 거쳐서 반도체 구조물을 안정화시킨다.
열처리(Annealing) 공정이 수행된 후에는 쇼트키 전극층 및 금속 콘택층을 형성하는 공정이 수행된다.
도 10은 쇼트키 전극층용 금속 및 금속 콘택층용 금속이 증착되는 공정을 도시한 것이다.
도 10을 참조하면 얼라인 파트(10)를 포함하여 전체적으로 쇼트키 전극층 금속을 먼저 증착시키고, 그 위에 금속 콘택층용 금속을 일정한 두께로 증착하는 공정을 수행한다.
본 발명의 일 실시 예에 따르면 쇼트키 전극층(160)은 Ti, Mo, W, Ni 중 하나 이상의 금속 재료로 증착되며, 금속 콘택층(170)은 Al, Cu 중 하나 이상의 금속 재료로 증착된다.
일정한 두께로 쇼트키 전극층용 금속 및 금속 콘택층용 금속을 증착시키면 얼라인 영역(10)의 금속 콘택층용 금속이 증착된 상부에는 얼라인 트랜치(111)에 의한 제2 얼라인 홈(112)이 같이 생성된다.
또한, 일정한 두께로 쇼트키 전극층용 금속 및 금속 콘택층용 금속(170)을 증착시키면 쇼트키 접속 트랜치(111)에 의하여 쇼트키 전극층용 금속(160) 및 금속 콘택층용 금속(170)은 쇼트키 접속 트랜치(11) 깊이에 해당하는 만큼 하부로 굴곡져서 다수의 수평부분(162) 및 하부 돌출 부분(161)이 교대로 형성된다.
이후 상기 액티브 영역에 식각 공정이 수행되어 쇼트키 전극층(160) 및 금속 전극층(170)이 형성된다.
쇼트키 전극층용 금속(160) 및 금속 콘택층용 금속(170)이 증착된 후에, 식각 공정에서, 제2 얼라인 홈(112)을 이용하여 콘택용 마스크 패턴(일 실시 예에서는 산화실리콘층 및 PR층을 이용하여 패턴 형성함)을 생성하여 쇼트키 전극층(160) 및 금속 콘택층(170)이 장착될 부분을 제외하고 나머지 부분이 식각되는 단계가 수행된다.
도 11은 본 발명의 일 실시 예에 따라 식각 공정이 수행된 얼라인 영역 및 액티브 파트의 단면을 도시한 것이다.
제1 실시 형태에서는 Schottky 전극의 접촉 부분이 수평부분(162) 영역에서만 N형 에피층에 접촉이 되었으나, 본 발명의 제2 실시 형태의 도 11의 실시 예에서는 쇼트키 접속 트랜치(11) 깊이만큼 Schottky 전극의 접촉 면적이 더 늘어나게 된다.
즉, 본 발명의 일 실시 예에 따르면, 전류의 이동 경로의 접촉 면적이 더 늘어나서 전류 이동 면적이 증가함에 따라 순방향 시에는 그만큼 On-resistance가 줄어드는 효과를 가진다.
[제2-1 실시 형태]
제2-1 실시 형태는 본 발명의 제 2 실시 형태와 함께 제1-1 실시 형태에서 개선된 종단 에지 영역을 더 포함한 형태이다.
도 12 ~ 16은 본 발명의 제2-1 실시 형태에 따른 전력 반도체 장치의 제조 방법 중에서 얼라인 영역을 포함한 종단 에지 영역의 쇼트키 접촉 전극 단자층 및 종단 링 구조물에 대한 제조 공정을 도시한 것이다.
도 12 ~ 16은 본 발명의 제1-1 실시 형태의 종단 에지 영역의 쇼트키 접촉 전극 단자 및 종단 링 구조물을 구조를 개선하여 역전압 시의 BV(Breakdown Voltage)를 향상시켜주는 구조로 개선된 제조 공정을 도시한 것이다.
본 발명의 또 다른 일 실시 예에 따르면 제2-1 실시 형태는 제2 실시 형태를 포함하여 동일한 공정에서 함께 수행된다.
도 16은 본 발명의 제2-1 실시 형태에 따라 제조된 칩 종단부의 얼라인 영역 및 종단 에지 영역의 단면을 도시한 것이다.
도 16을 참조하면, 쇼트키 전극층(160)은 종단 에지 영역(80)에 형성된 보호막(passivation) 역할을 하기 위한 PSG산화막층 (Phosphosilicate class, 190)과의 일측 경계면 하부에 형성된 필드 버퍼층(field buffer, 143, 144)에 쇼트키 접촉이 된다.
필드 버퍼층(field buffer, 143)은 P+형 임플란트의 주입으로 형성될 수 있다.
액티브 영역의 하부에 존재하는 홀 캐리어는 도전율 변조 효과(conductivity modulation effect)를 유도하여 전력 반도체의 전류 흐름에 기여하지만, 종단 에지 영역의 하부에 존재하는 홀 캐리어는 전력 반도체의 전류 흐름에 기여하지 않는다.
종단 에지 영역의 하부에 존재하는 홀 캐리어는 전력 반도체의 턴 오프(turn-off)시에 활성 영역과 종단 에지 영역이 연결되는 부분에 불규칙적인 전기장 집중을 유발하여 브레이크다운 전압의 손실을 가져올 수 있다.
본 발명의 제2-1 실시 형태에 따라 제조된 전력 반도체의 개선된 전계 완화 field Ring 구조는 공핍층이 형성되는 모서리 에지 부분의 전기장 집중을 줄여 BV 전압의 손실을 막는 기능을 갖는다
도 16을 참조하면, 종단 에지 영역(80)의 PSG산화막층 구조는 복수의 수평부분(195) 및 수평부분의 하부로 돌출되는 돌출 부분(196)이 교대로 형성된다.
또한, 쇼트키 전극층(160)과 PSG산화막층 (Phosphosilicate class, 190)과의 경계면 하부에 형성된 필드 버퍼층(field buffer, 143)은 PSG 트랜치(146)에 의하여 서로 다른 깊이에서 생성되어 단층을 가진 구조로 형성된다.
즉, PSG산화막층의 하부에 형성되는 전계 완화 버퍼층(146)이 쇼트키 전극층(160) 하부에 형성되는 필드 버퍼층(field buffer, 143)보다 더 깊게 형성된다.
이와 같은 제2-1 실시 형태에서는 PSG산화막층의 하부 돌출부분(195)에 의하여 N형 에피층과의 접촉 면적이 더 증가될 수 있다.
또한, 상기 하부 돌출부분(195)의 하부에 형성된 PSG 접속 트랜치에 P+형 반도체 불순물의 주입에 의하여 전계 완화 필드링 용 오믹 콘택 패턴(146')을 더 깊숙하게 형성시킬 수 있어서 종단 에지 영역의 전계를 균일하게 분포할 수 있게 된다.
즉, 본 발명의 일 실시 예에 따르면, PSG 접속 트랜치에 P+임플란트의 주입에 의하여 전계 완화 Field Ring 구조로 형성되는 오믹 콘택 패턴(146')이 제 2 실시 형태에 비하여 좀더 깊숙이 만들어줄 수 있다.
이렇게 전계 완화 field Ring 구조를 더 깊숙하게 형성시키면, 귀퉁이 부분에서 Maximum Electric Field가 발생하는 것을 조금 더 고르게 하여 균일하게 만들기 때문에 결과적으로 종단부의 Electric Field를 고르게 분포되는 효과를 가지게 된다.
도 12는 본 발명의 제2-1 실시 형태에서 얼라인 마스크를 이용하여 EPi층 상부에 얼라인 트랜치 및 PSG 접속 트랜치를 생성하는 공정을 도시한 것이다.
본 발명의 일 실시 예에 따르면, 상기 얼라인 마스크의 개구 패턴(133)은, 얼라인 트랜치(11')와 함께 쇼트키 전극층(160)과 PSG산화막층(Phosphosilicate class, 190)과의 경계면에 제1 PSG 접속 트랜치(121)가 생성되며 일정 간격으로 복수의 PSG 접속 트랜치(121')가 생성되도록 형성된다.
도 12를 참조하면 N형 기판 위에 N-EPi층이 형성되며, 얼라인 트랜치(11')가 생성될 부분 및 복수의 PSG 접속 트랜치(121, 121')가 생성되는 부분이 개구 패턴으로 형성된 얼라인 마스크 패턴(133)을 이용하여 wet etch 또는 dry etch를 수행한다.
본 발명의 일 실시 예에 따르면, 상기 PSG 접속 트랜치(121, 121')가 생성되는 구간은 PSG 오믹 콘택 패턴(140)이 형성될 구간과 동일한 위치에 형성된다.
즉, 얼라인 마스크 패턴(131)은 PSG 오믹 콘택 패턴 생성을 위한 이온주입 영역이 개구가 되도록 패턴화된다.
본 발명의 일 실시 예에 따르면, 상기 wet etch 또는 dry etch 공정에 의하여 EPi층(26) 상부가 식각되어 얼라인 트랜치(11') 및 복수의 PSG 접속 트랜치(121, 121')가 형성된다.
본 발명의 일 실시 예에 따른 얼라인 트랜치(11')는 0.4 ~ 0.5㎛ 깊이로 생성되며, PGS 접속 트랜치는 0.4 ~ 0.5㎛ 깊이로 형성된다.
본 발명의 실제 바람직한 구현 예에서는 얼라인 트랜치(11')는 0.5㎛ 깊이로 생하였으며, PGS 접속 트랜치는 0.5㎛ 깊이로 형성하였다.
본 발명의 일 실시 예에 따르면 제2 실시 형태 및 제2-1 실시 형태는 하나의 얼라인 마스크를 이용하여 동시에 수행될 수 있다.
이와 같이 얼라인 마스크 패턴(132)을 이용하여 얼라인 트랜치(11'), 복수의 PSG 접속 트랜치(121, 121') 및 복수의 쇼트키 접속 트랜치(121, 121'), 를 동시에 형성하게 되므로 별도의 쇼트키 접속 트랜치(111) 또는 PSG 접속 트랜치(121, 121')를 위한 공정을 추가되지 않아 경제적으로 제조할 수 있다.
즉, 제2 실시 형태에서의 얼라인 마스크는 종단 에지 영역의 PSG 접속 트랜치가 생성되는 개구 패턴을 더 포함하도록 형성될 수 있다.
이렇게 함으로써, 하나의 얼라인 마스크에 얼라인 키용 개구 패턴 및 쇼트키 접속 트랜치, PSG 접속 트랜치용 개구 패턴으로 마스크 패턴을 하여 동시에 식각 공정이 수행될 수 있다.
도 13은 P+임플란트를 주입하는 공정을 도시한 것이다.
도 13을 참조하면, 복수의 field ring용 오믹 콘택 패턴(146, 146')이 생성될 부분이 개구로 형성된 P+임플란트용 마스크 패턴(일 실시 예에서는 PR층으로 패턴을 형성함)을 이용하여 P+임플란트(152)를 주입한다.
즉, field ring용 오믹 콘택 패턴(146, 146')을 형성하기 위하여 P+임플란트용 마스크 패턴(134)을 이용하여 P+ 반도체 불순물(152)을 주입한다.
본 발명의 일 실시 예에 따르면, 제2-1 실시 형태의 P+임플란트를 주입하는 공정은 제2 실시 형태의 P+ 반도체 불순물을 주입하는 공정과 하나의 공정으로 동시에 수행될 수 있다.
즉, 제2 실시 형태에서 고농도의 P+ 반도체 불순물을 주입되는 것에 의하여 상기 PSG 접속 트랜치의 하부측 N형 에피층에 전계 완화 필드링용 오믹 콘택 패턴이 형성되는 공정이 포함되어 수행될 수 있다.
도 14는 P+임플란트를 주입하는 공정이 완료되어 전계 완화 필드 링용 오믹 콘택 패턴(146, 146')이 형성된 단계를 도시한 것이다.
도 14를 참조하면, P+ 반도체 불순물을 주입되는 공정이 완료되면, PSG 접속 트랜치(121, 121')의 하부측 N형 에피층에 P+형반도체 불순물이 침투되어 필드 링 기능을 수행하는 PSG 오믹 콘택 패턴(146, 146')이 일정한 두께로 형성된다.
P+ 반도체 불순물을 주입되는 공정이 완료되어 PSG 오믹 콘택 패턴(146, 146')이 형성된 후에는 Annealing 공정을 거쳐서 반도체 구조물을 안정화시킨다.
도 15는 Annealing 공정 후에 PSG를 일정 두께로 증착하여 PSG산화막층을 형성하는 단계를 도시한 것이다.
상부에 PSG 접속 트랜치(121, 121')가 형성된 N 에피층 상부에 PSG를 도포하여 일정 두께로 증착시키면 PSG 접속 트랜치(121, 121')가 해당하는 부분이 하부로 돌출되어 PSG 층은 전체적으로 상하 굴곡진 형태로 형성된다.
즉, PSG산화막층(190)은 PSG 접속 트랜치(121, 121') 깊이에 해당하는 만큼 하부로 굴곡져서 복수의 수평부분(195) 및 하부 돌출 부분(196)이 교대로 형성된다.
동시에 상기 쇼트키 전극층이 형성될 영역의 일측 경계 하부와 상기 PSG 접속 트랜치의 일측 경계에 필드 버퍼층이 형성된다.
도 15, 16을 참조하면, 상기 필드 버퍼층(143, 146)은 상기 PSG접속 트랜치의 일측 경계에 형성되는 오믹 콘택 패턴(146)이, 상기 쇼트키 전극층이 형성될 영역의 일측 경계 하부에 형성되는 오믹 콘택 패(143)턴보다 더 깊게 형성된다.
쇼트키 전극층(160)과 PSG산화막층 (Phosphosilicate class, 190)과의 경계면 하부에 형성된 필드 버퍼층(field buffer, 143)은 PSG 접속 트랜치(121)에 의하여 서로 다른 깊이에서 생성되어 단층을 가진 구조로 형성된다.
즉, 쇼트키 전극층(160)과 PSG산화막층(Phosphosilicate class, 190)과의 경계면 하부에 형성된 필드 버퍼층(field buffer)은 PSG산화막층의 하부에 형성되는 버퍼층(144)이 쇼트키 전극층(160) 하부에 형성되는 필드 버퍼층(field buffer)보다 더 깊게 형성된다.
또한, 제2-1 실시 형태에서는 PSG산화막층의 복수의 하부 돌출부분(195)에 의하여 N형 에피층과의 접촉 면적이 더 증가될 수 있다.
또한, 상기 하부 돌출부분(195)의 하부에 형성된 PSG 접속 트랜치에 P+형 반도체 불순물의 주입에 의하여 field ring용 오믹 콘택 패턴(146, 146')을 더 깊숙하게 형성시킬 수 있어서 종단 에지 영역의 전계를 균일하게 분포할 수 있게 된다.
즉, 본 발명의 일 실시 예에 따르면, PSG접속 트랜치를 형성하여 P+형 반도체 불순물을 주입함으로 인하여 전계 완화 field Ring 구조로 형성되는 field ring용 오믹 콘택 패턴(146, 146')이 제1 실시 형태에 비하여 좀더 깊숙이 만들어줄 수 있다.
이렇게 전계 완화 field Ring 구조를 더 깊숙하게 형성시키면, 귀퉁이 부분에서 Maximum Electric Field가 발생하는 것을 조금 더 고르게 하여 균일하게 만들기 때문에 결과적으로 종단부의 Electric Field를 고르게 분포되는 효과를 가지게 된다.
도 16은 PSG산화막층을 형성하는 단계 이후에 쇼트키 전극 층 및 금속 콘택층을 증착된 단면을 도시한 것이다.
도 16을 참조하면 쇼트키 전극층 및 금속 콘택층은 상기 PSG산화막층의 상부 일측 부분이 오버랩되도록 포함되며, 나머지는 N형 에피층 상부에 증착된다.
본 발명의 일 실시 예에 따르면, 쇼트키 전극층 및 금속 콘택층 증착 공정은 제2 실시 형태에서의 쇼트키 전극층 및 금속 콘택층 증착 공정과 동시에 같은 공정으로 수행될 수 있다.
쇼트키 전극층 및 금속 콘택층 증착 공정에서는, 얼라인 파트(10)를 포함하여 쇼트키 전극층(160)이 먼저 증착되고, 그 위에 금속 콘택층(170)을 일정한 두께로 증착된다.
일정한 두께로 증착되는 쇼트키 전극층(160) 및 금속 콘택층(170) 증착 공정에 따라 얼라인 영역(10')에 형성되는 금속 콘택층(170)에는 얼라인 트랜치(111)에 의한 제2 얼라인 홈(112)이 같이 생성된다.
도 17은 본 발명의 일 실시 예들에 의하여 제조된 쇼트기 접속 타입 전력 반도체를 비교하기 위한 패턴별 I-V On특성을 그래프로 도시한 것이다.
도 17에서 Circle Trench_5:3:3은 본 발명의 일 실시 예에 따라 쇼트키 접속용 트랜치 구조에 의하여 다수의 돌출부부이 형성된 쇼트키 전극층을 포함하는 전력 반도체의 I-V On특성을 도시한 것이고, Grid_5:3, Circle_5:3, Stripe_5:3은 각각 쇼트키 접속용 트랜치가 포함되지 않은 플래너 타입의 쇼트키 전극층 패턴을 가진 전력 반도체의 I-V On특성을 도시한 것이다.
도 17을 참조하면, 본 발명의 제2 실시 형태에 의하여 제조된 Circle Trench_5:3:3은 4. 5V에서 1.0E(A)의 전류 특성을 가지며 3.5V ~ 5.0V 구간에서 다른 실시 예에 비하여 향상된 전류 특성을 가지는 것을 알 수 있다.
도 18은 본 발명의 일 실시 예들에 의한 필드 링 구조에 따른 BV전압을 그래프로 도시한 것이다.
도 18에서 RS1은 제1-1 실시 형태에서 필드링 간격 2㎛로 제조된 전력 반도체를 나타낸 것이고, RS2는 제2-1 실시 형태에서 필드링 간격 2㎛로 제조된 전력 반도체를 나타낸 것이며, RS3은 제1-1 실시 형태에서 필드링 간격 3㎛로 제조된 전력 반도체를 나타낸 것이고, RS4은 제2-1 실시 형태에서 필드링 간격 3㎛로 제조된 전력 반도체를 나타낸다.
도 18을 참조하면 본 발명의 2-1 실시 형태에 따라 트랜치가 형성된 RS2 및 RS4는 다른 실시 예에 비하여 더 높은 BV특성을 가지는 것을 알 수 있다.
또한, 도 18을 참조하면, PSG접속 트랜치 하부에 형성되어 1000V 이상의 안정적인 BV전압을 가지기 위한 적정 필드링의 간격은 2 ~ 3 ㎛이다.
본 발명의 바람직한 구현 예에서는 상기 필드 링 간격이 3㎛로 채택된다.
10, 10': 얼라인 영역
11, 11': 얼라인 트랜치
12, 112: 얼라인 홈
26: 에피층
31, 32, 131,132: 마스크 패턴
40, 140: P+정크션(Junction)용 오믹 콘택 패턴
42, 146, 146': field ring용 오믹 콘택 패턴
43, 143,: 필드버퍼층
60, 160: 쇼트키 전극층
70, 170: 금속 콘택층
80: 종단(edge) 영역
91, 190: PSG산화막층
111: 쇼트키 접속 트랜치
121, 121': PSG 접속 트랜치

Claims (12)

  1. [a] N형 기판 위에 형성된 N형 에피층 상부에 얼라인 트랜치 및 다수의 쇼트키 접속 트랜치가 생성되는 부분이 개구 패턴으로 한 얼라인 마스크가 형성되는 단계: - 상기 얼라인 마스크의 개구 패턴은, 상기 얼라인 트랜치가 얼라인 영역에 1 ~2개 형성되도록 형성되며, 액티브 영역에는 상기 쇼트키 접속 트랜치가 일정 간격으로 형성되도록 형성되며, 종단 에지 영역에는 PSG 접속 트랜치가 생성될 수 있는 개구 패턴을 포함하는 것을 특징으로 함-
    [b] 상기 얼라인 마스크를 이용한 에칭을 수행하여 상기 N형 에피층 상부에 상기 얼라인 트랜치, 쇼트키 접속 트랜치 및 상기 종단 에지 영역에 PSG 접속 트랜치가 형성되는 단계;
    [C] 상기 얼라인 트랜치 및 쇼트키 접속 트랜치가 형성된 상기 에피층 상부에 임플란트 형성용 마스크가 형성되는 단계;
    [D] 상기 임플란트 형성용 마스크의 상부로부터 고농도의 P+ 형 반도체 불순물이 주입되어, 상기 쇼트키 접속 트랜치의 하부측 N형 에피층에 P+ 정크션용 제1 오믹 콘택 패턴이 형성되고, 상기 PSG 접속 트랜치의 일측 경계에 필드 버퍼층이 형성되며, 상기 PSG 접속 트랜치의 하부측 N형 에피층에 전계 완화 필드링용 오믹 콘택 패턴이 형성되는 단계;
    [D-1] 상기 종단 에지 영역의 N형 에피층 상부 및 상기 PSG 접속 트랜치 내부에 일정 두께의 PSG 산화막층이 형성되는 단계;
    [E] 상기 [D-1] 단계 이후에 쇼트키 전극용 금속이 증착되는 단계;
    - 상기 쇼트키 전극용 금속은 상기 PSG 산화막층의 상부 일측 부분이 오버랩되는 부분을 포함하며 나머지는 상기 N형 에피층 상부 및 쇼트키 접속 트랜치 내부에 일정 두께로 증착되는 것을 특징으로 함.
    [F] 상기 쇼트키 전극용 금속이 증착된 상부에 금속 콘택층용 금속이 일정 두께로 증착되는 단계; 및
    [G] 상기 얼라인 영역에 증착된 상기 쇼트키 전극용 금속 및 금속 콘택층용 금속이 식각 공정을 통하여 제거되고, 상기 액티브 영역에 쇼트키 전극층 및 금속 전극층이 형성되는 단계; 를 포함하는 것을 특징으로 하되,
    상기 전계 완화 필드링용 오믹 콘택 패턴은 상기 필드 버퍼층보다 더 깊게 형성되는 것을 특징으로 하는 쇼트키 접합 타입 전력반도체 제조방법
  2. 제1 항에 있어서,
    상기 [D-1] 단계와 [E] 단계 사이에 열처리 공정을 더 포함하는 것을 특징으로 하는 쇼트키 접합 타입 전력반도체 제조방법
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서,
    상기 쇼트키 전극층은 상기 쇼트키 접속 트랜치 깊이에 해당하는 만큼 하부로 굴곡져서 다수의 수평부분 및 상기 수평부분에서 하부로 돌출되는 다수의 돌출 부분이 교대로 형성되는 것을 특징으로 하는 쇼트키 접합 타입 전력반도체 제조방법
  9. 제1 항에 있어서,
    상기 필드 버퍼층은 상기 PSG 접속 트랜치의 일측 경계에 형성되는 오믹 콘택 패턴이 상기 쇼트키 전극층 하부에 형성되는 오믹 콘택 패턴 보다 더 깊게 형성되는 것을 특징으로 하는 쇼트키 접합 타입 전력반도체 제조방법
  10. 제1 항에 있어서,
    상기 PSG 산화막층은 상기 PSG 접속 트랜치 깊이에 해당하는 만큼 하부로 굴곡져서 다수의 수평부분 및 상기 수평부분에서 하부로 돌출되는 다수의 돌출 부분이 교대로 형성되는 것을 특징으로 하는 쇼트키 접합 타입 전력반도체 제조방법
  11. 제1항에 있어서,
    상기 쇼트키 접속 트랜치의 깊이는 0.4 ~0.5㎛인 것을 특징으로 하는 쇼트키 접합 타입 전력반도체 제조방법
  12. 제1항에 있어서,
    상기 전계 완화 필드링용 오믹 콘택 패턴은 2 ~ 3 ㎛ 간격으로 형성되는 것을 특징으로 하는 쇼트키 접합 타입 전력반도체 제조방법

KR1020140112444A 2014-08-27 2014-08-27 쇼트키 접합 타입 전력 반도체 제조방법 KR101595082B1 (ko)

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