JP2019152868A - 半導体装置 - Google Patents
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Abstract
Description
まず、SiC−MISFETを例に、トレンチ型MISFETの一般的な構成を説明する。
能性がある。
域と、ボディ領域の上に配置され、半導体層の上面に接する第1導電型のソース領域と、ボディ領域およびソース領域を貫通し、かつ、ドリフト領域内に底部を有するトレンチとを含む。オフ方向を基板の主面に射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、トレンチの側壁は、互いに対向し、かつ、それぞれが基板のオフ方向と交差する第1および第2の側壁部を含む。第1の側壁部は第2の側壁部よりもオフ角上流側に位置しており、半導体装置は、少なくとも、トレンチの第1および第2の側壁部上、および、トレンチに隣接する領域におけるソース領域の主面の一部上に配置されたエピタキシャル層と、ソース領域上に、ソース領域と接するように配置されたソース電極とをさらに有する。エピタキシャル層は、ソース領域の主面のうちトレンチのオフ角上流側に位置する第1部分上、および、ソース領域の主面のうちトレンチのオフ角下流側に位置する第2部分上に配置されている。エピタキシャル層の第1部分上における最大厚さをTL、第2部分上における最小厚さをTR(ただしTR>0)、ソース領域の厚さをTSとすると、TS>|TL−TR|の関係が成り立つ。
た主面を有する基板と、基板の主面上に配置された半導体層とを有する半導体層付き基板を準備する工程を備える。ここで、半導体層は、第1導電型のドリフト領域と、ドリフト領域の上に配置され、半導体層の上面と接する第2導電型のボディ領域と、ボディ領域の内部に配置され、半導体層の上面と接する第1導電型のソース領域とを含む。この製造方法はさらに半導体層に、ボディ領域およびソース領域を貫通し、かつ、ドリフト領域内に底部を有するトレンチを形成する工程を備える。ここで、トレンチの側壁は、互いに対向し、かつ、それぞれが基板のオフ方向と交差する第1および第2の側壁部を含む。この製造方法は、さらに、トレンチの第1および第2の側壁部上およびソース領域の主面の少なくとも一部上にエピタキシャル層を形成する工程を備える。そして、エピタキシャル層を形成する際の成長速度を3.0μm/hr以下に設定する。
<用語等の説明>
(a)オフ角およびオフ方向
「オフ角」とは、基板の主面に対する法線と基板のc軸方向とがなす角を意味する。また、基板の主面と結晶面(c軸に垂直な面)とがなす角をオフ角と呼ぶ場合もある。例えば、c軸方向が<0001>方向である場合、基板の主面と{0001}面とがなす角もオフ角と呼ぶ。
トルを{0001}面に射影したときの射影ベクトルの方向がオフ方向となる。
図11を参照しながら、オフ角θを有する結晶性基板の「オフ角上流」および「オフ角下流」について説明する。
図9A〜図10Cを参照しながら、基板のオフ方向と、トレンチの側壁のうちチャネルが形成される部分(以下、「チャネル面」ともいう。)の面方位との関係について説明する。
1の側壁部5s(L)に対向する面が「第2の側壁部5s(R)」となる。
以下、図1A及び図1Bを参照しながら、炭化珪素半導体装置を例に、実施形態1の半導体装置を説明する。
。ボディ領域3は、例えば、SiC層2にp型の不純物イオンを注入することによって形成され、ソース領域4は、例えば、SiC層2にn型の不純物イオンを注入することによって形成され得る。
いる。「トレンチ隣接領域」は、当該トレンチ5を含むユニットセルにおいて、基板1の主面1sの法線方向から見て、トレンチ5の周縁近傍に位置する領域を指し、例えば、トレンチ5の周縁からソース電極10(L)、10(R)のそれぞれの端部までの領域Rをいう。
エピタキシャル層12は、例えば、第1導電型(n型)である。エピタキシャル層12のキャリア濃度は例えば1×1018cm−3であり、厚さは例えば20nmである。トレンチ5の側壁に形成されたエピタキシャル層12は、トレンチ5を形成した後のトレンチ5の側壁表面の結晶性よりも良好な結晶性を有する。このため、トレンチ5の側壁(チャネル面)におけるキャリアのチャネル移動度の向上が期待できる。
2およびソース領域4の炭化珪素と反応して得られたシリサイド層であってもよい。この例では、ソース電極10(L)、10(R)は、それぞれ、第1の金属を含む金属層10bと、金属層10bとソース領域4との間に位置する合金層10aとを含む。合金層10aは、第1の金属のシリサイドを含む。合金層10aは、例えば、第1の金属が、エピタキシャル層12およびソース領域4の炭化珪素と反応して得られたシリサイド層であってもよい。
以下、図面を参照しながら、実施形態1に係る半導体装置100の製造方法の一例を説明する。
が達するように形成する。
適に調整することで、トレンチ5のオフ角下流側における{0001}ファセットの発生を抑制する。これにより、トレンチ5のオフ角下流側とオフ角上流側とのエピタキシャル層12の厚さのばらつきを抑制できる。具体的には、トレンチ隣接領域において、ソース領域4の主面のうちトレンチ5のオフ角上流側に位置する第1部分4s(L)上におけるエピタキシャル層12の厚さTLと、トレンチ5のオフ角下流側に位置する第2部分4s(R)上におけるエピタキシャル層12の厚さTRとの差の絶対値が、ソース領域4の厚さ未満となるような条件で、エピタキシャル層12を形成する。「ソース領域4の主面」は、ソース領域4の上面のうちSiC層2の主面に位置する部分を指す。ソース領域4の主面における第1導電型の不純物濃度は、例えば1×1019cm−3以上である。
00℃の温度で0.5時間の熱酸化処理を行なう。これにより、ゲート絶縁膜8として、ボディ領域3の上面及びソース領域4の上面からトレンチ5の側壁上及び底面上にわたって、熱酸化膜であるシリコン酸化膜が形成される。なお、ゲート絶縁膜8は、化学気相成長(Chemical Vapor Deposition:CVD)法又はスパッタ法等によって形成した堆積絶縁膜であってもよい。
以下、図7A及び図7Bを参照しながら、実施形態1の第1変形例に係る半導体装置を説明する。図7A及び図7Bでは、半導体装置100と同様の構成要素には同一の参照符号を付し、その説明を省略する。
に設定する。これにより、{0001}ファセットの発生を抑えるとともに、ファセット面f1、f2の形成が促進され得る。
前述したように、本発明者らは、オフ角を有する基板1に形成したトレンチ5に対してエピタキシャル膜を成長させる際に、エピタキシャル膜を低速で成長させることよって、トレンチ隣接領域に発生する{0001}ファセット面Fの発生を抑制できることを見出した。以下、図面を参照しながら、エピタキシャル膜の成長条件と{0001}ファセット面Fの発生との関係を説明する。
前述した{0001}ファセット面の抑制できるエピタキシャル成長条件は、トレンチ型MISFETのデバイス領域だけではなく、トレンチ型デバイスやプレーナ型デバイスの製造工程に用いられるリソグラフィ用アライメントマークに対して適用することで、さらなる効果が得られる。
件で成長した場合のウエハ表面の金属顕微鏡像を示す図である。この図を見てわかるように、トレンチの右側近傍に大きいファセットFが発生しており、トレンチ形状は左右非対称に崩れている。同様に、アライメント用トレンチにもファセットFが発生するため、ステッパーなどの露光装置を用いたリソグラフィのアライメント精度が悪化する。
以下、図15A、図15B、15C及び図15Dを参照しながら、炭化珪素半導体装置を例に、実施形態2の半導体装置を説明する。デバイス構造は、アライメント用トレンチを有するプレーナ型MISFETを例として説明する。
)面を主面とするSiC基板であってもよく、また、いずれのポリタイプ構造を有する基板であってもよい。ここでは、一例として、例えば{0001}面に対して、オフ方向が<11−20>方向で且つオフ角が4°の4H−SiC基板を用いてもよい。オフ方向は上記に限定されず、<1−100>方向でもよく、オフ角は8°又は2°でもよく、また、これ以外の角度であってもよい。
膜8のうち少なくともボディ領域3上に位置する部分を覆うように形成されていればよい。ゲート電極9とSiC層2とは、ゲート絶縁膜8によって絶縁されている。
以下、図面を参照しながら、本実施の形態2に係る半導体装置300の製造方法の一例を説明する。
カーボン系ガスとして、例えばプロパン(C3H8)ガスをそれぞれ30sccm以上60sccm以下ほど供給し、C/Si比(供給ガスのC原子数とSi原子数の比)を例えば1.0以上1.8以下となるように設定する。成長圧力を100hPa以上300hPa以下とする。基板温度は、例えば1500℃以上1650℃以下に設定される。
Etching:RIE)を行う。これにより、ドリフト領域2dに、例えば深さが1.0μmのトレンチ5が形成される。深さはこれより深くても浅くても良いが、露光装置などで検出する際のコントラストやエッチング処理時間を考慮すると0.4〜2.0μm程度が好ましい。アライメントマークの表面形状は露光装置(例えばステッパー)の仕様に合わせて適宜調整すればよい。
、例えばプロパン(C3H8)ガスを用いる。例えば、モノシランガスを5sccm以上30sccm未満の流量で、プロパンガスを2sccm以上12sccm未満の流量で、SiC層2上に供給し、エピタキシャル成長を行う。成長温度を例えば1400℃以上且つ1550℃以下、成長圧力を例えば10〜250hPaに設定する。また、C/Si比(供給する原料ガスのC原子数とSi原子数との比)を例えば0.8〜1.2に設定してもよい。H/Si比(供給する原料ガスのH原子数とSi原子数との比)を1000〜100000に設定してもよい。
て、例えば不活性ガス雰囲気で、1000℃の温度で且つ60秒間の急速アニール(Rapid Thermal Annealing:RTA)処理を行なうことにより、ドープされたリンの活性化を行なう。その後、リソグラフィ法及びエッチング法により、ポリシリコン膜の上に、ゲート電極形成領域をマスクする、例えばレジスト膜(図示せず)を形成する。続いて、RIE法により、レジスト膜をマスクとしてポリシリコン膜をエッチングすることにより、ゲート電極9を形成する。なお、ゲート電極9は、少なくともボディ領域3と対向する領域に形成されていればよい。
1s 基板1の主面
2 SiC層(半導体層)
2d ドリフト領域
3 ボディ領域
4 ソース領域
5 トレンチ
5B 下部コーナー部
5T 上部コーナー部
8 ゲート絶縁膜
9 ゲート電極
10(L),10(R) ソース電極
10a 合金層
10A 導電膜
10b 金属層
11 ドレイン電極
12,112 エピタキシャル層
12A,12B エピタキシャル膜
100,200,300 半導体装置
F エピタキシャル層の{0001}ファセット面
R トレンチ隣接領域
4s(L) トレンチ隣接領域において、ソース領域主面のうちトレンチのオフ角上流側に位置する部分(第1部分)
4s(R) トレンチ隣接領域において、ソース領域主面のうちトレンチのオフ角下流側に位置する部分(第2部分)
5s(L) トレンチ5の側面のうち長軸方向に延びる2つの側面のうちオフ角上流側の面(第1の側壁部)
5s(R) トレンチ5の側面のうち長軸方向に延びる2つの側面のうちオフ角下流側の面(第2の側壁部)
TL ソース領域の第1部分上におけるエピタキシャル層の厚さ
TR ソース領域の第2部分上におけるエピタキシャル層の厚さ
TS ソース領域の厚さ
91 アライメントマーク
310 ウエハ
320 デバイス領域
330 アライメントマーク領域
WL トレンチの中心線からトレンチのオフ角上流側コーナー部と主面との境界までの距離
WR トレンチの中心線からトレンチのオフ角下流側コーナー部と主面との境界までの距離
Claims (4)
- {0001}面からオフ方向に傾斜した主面を有する基板と、前記基板の前記主面上に配置された半導体層とを備えた半導体装置であって、
前記半導体層は、アライメントマーク用段差を有し、
エピタキシャル層は、前記アライメントマーク用段差内および前記アライメントマーク用段差に隣接する領域における前記半導体層の主面上に延設されており、
前記エピタキシャル層は、前記アライメントマーク用段差に隣接する領域において、前記オフ方向を前記基板の前記主面に射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、前記半導体層の前記主面のうち前記アライメントマーク用段差の前記オフ角上流側に位置する第1部分上、および、前記半導体層の前記主面のうち前記アライメントマーク用段差の前記オフ角下流側に位置する第2部分上に配置されており、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角上流側コーナー部と主面もしくは主面上に発生した{0001}ファセット面との境界までの距離をWLとし、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角下流側コーナー部と前記主面もしくは主面上に発生した{0001}ファセット面との境界までの距離をWRとしたとき、|WL−WR|は1μm以下である半導体装置。 - 前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角上流側コーナー部と主面もしくは主面上に発生した{0001}ファセット面との境界までの距離をWLとし、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角下流側コーナー部と前記主面もしくは主面上に発生した{0001}ファセット面との境界までの距離をWRとしたとき、|WL−WR|は0.5μm以下である請求項1に記載の半導体装置。
- 前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角上流側コーナー部と主面もしくは主面上に発生した{0001}ファセット面との境界までの距離をWLとし、前記アライメントマーク用段差の中心から前記アライメントマーク用段差のオフ角下流側コーナー部と前記主面もしくは主面上に発生した{0001}ファセット面との境界までの距離をWRとしたとき、|WL−WR|は0.2μm以下である請求項1に記載の半導体装置。
- 前記エピタキシャル層は、前記アライメントマーク用段差の前記オフ角上流側コーナー部上および前記オフ角下流側コーナー部上において、{0001}面、および、前記アライメントマーク用段差の側壁部を構成する面のいずれとも異なる結晶方位を有するファセット面を含む請求項1から3のいずれかに記載の半導体装置。
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