JP6543814B2 - 半導体装置及びその製造方法 - Google Patents
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Description
まず、SiC−MISFETを例に、トレンチ型MISFETの一般的な構成を説明する。
<用語等の説明>
(a)オフ角およびオフ方向
「オフ角」とは、基板の主面に対する法線と基板のc軸方向とがなす角を意味する。また、基板の主面と結晶面(c軸に垂直な面)とがなす角をオフ角と呼ぶ場合もある。例えば、c軸方向が<0001>方向である場合、基板の主面と{0001}面とがなす角もオフ角と呼ぶ。
図11を参照しながら、オフ角θを有する結晶性基板の「オフ角上流」および「オフ角下流」について説明する。
図9A〜図10Cを参照しながら、基板のオフ方向と、トレンチの側壁のうちチャネルが形成される部分(以下、「チャネル面」ともいう。)の面方位との関係について説明する。
以下、図1A及び図1Bを参照しながら、炭化珪素半導体装置を例に、実施形態1の半導体装置を説明する。
エピタキシャル層12は、例えば、第1導電型(n型)である。エピタキシャル層12のキャリア濃度は例えば1×1018cm−3であり、厚さは例えば20nmである。トレンチ5の側壁に形成されたエピタキシャル層12は、トレンチ5を形成した後のトレンチ5の側壁表面の結晶性よりも良好な結晶性を有する。このため、トレンチ5の側壁(チャネル面)におけるキャリアのチャネル移動度の向上が期待できる。
以下、図面を参照しながら、実施形態1に係る半導体装置100の製造方法の一例を説明する。
以下、図7A及び図7Bを参照しながら、実施形態1の第1変形例に係る半導体装置を説明する。図7A及び図7Bでは、半導体装置100と同様の構成要素には同一の参照符号を付し、その説明を省略する。
前述したように、本発明者らは、オフ角を有する基板1に形成したトレンチ5に対してエピタキシャル膜を成長させる際に、エピタキシャル膜を低速で成長させることよって、トレンチ隣接領域に発生する{0001}ファセット面Fの発生を抑制できることを見出した。以下、図面を参照しながら、エピタキシャル膜の成長条件と{0001}ファセット面Fの発生との関係を説明する。
前述した{0001}ファセット面の抑制できるエピタキシャル成長条件は、トレンチ型MISFETのデバイス領域だけではなく、トレンチ型デバイスやプレーナ型デバイスの製造工程に用いられるリソグラフィ用アライメントマークに対して適用することで、さらなる効果が得られる。
以下、図15A、図15B、15C及び図15Dを参照しながら、炭化珪素半導体装置を例に、実施形態2の半導体装置を説明する。デバイス構造は、アライメント用トレンチを有するプレーナ型MISFETを例として説明する。
以下、図面を参照しながら、本実施の形態2に係る半導体装置300の製造方法の一例を説明する。
1s 基板1の主面
2 SiC層(半導体層)
2d ドリフト領域
3 ボディ領域
4 ソース領域
5 トレンチ
5B 下部コーナー部
5T 上部コーナー部
8 ゲート絶縁膜
9 ゲート電極
10(L),10(R) ソース電極
10a 合金層
10A 導電膜
10b 金属層
11 ドレイン電極
12,112 エピタキシャル層
12A,12B エピタキシャル膜
100,200,300 半導体装置
F エピタキシャル層の{0001}ファセット面
R トレンチ隣接領域
4s(L) トレンチ隣接領域において、ソース領域主面のうちトレンチのオフ角上流側に位置する部分(第1部分)
4s(R) トレンチ隣接領域において、ソース領域主面のうちトレンチのオフ角下流側に位置する部分(第2部分)
5s(L) トレンチ5の側面のうち長軸方向に延びる2つの側面のうちオフ角上流側の面(第1の側壁部)
5s(R) トレンチ5の側面のうち長軸方向に延びる2つの側面のうちオフ角下流側の面(第2の側壁部)
TL ソース領域の第1部分上におけるエピタキシャル層の厚さ
TR ソース領域の第2部分上におけるエピタキシャル層の厚さ
TS ソース領域の厚さ
91 アライメントマーク
310 ウエハ
320 デバイス領域
330 アライメントマーク領域
WL トレンチの中心線からトレンチのオフ角上流側コーナー部と主面との境界までの距離
WR トレンチの中心線からトレンチのオフ角下流側コーナー部と主面との境界までの距離
Claims (16)
- {0001}面からオフ方向に傾斜した主面を有する基板と、前記基板の前記主面上に配置された半導体層とを備えた半導体装置であって、
前記半導体層は、第1導電型のドリフト領域と、前記ドリフト領域の上に配置された第2導電型のボディ領域と、前記ボディ領域の上に配置され、前記半導体層の上面に接する第1導電型のソース領域と、前記ボディ領域および前記ソース領域を貫通し、かつ、前記ドリフト領域内に底部を有するトレンチとを含み、
前記オフ方向を前記基板の前記主面に射影した方向の上流側をオフ角上流側、下流側をオフ角下流側とすると、前記トレンチの側壁は、互いに対向し、かつ、それぞれが前記基板の前記オフ方向と交差する第1および第2の側壁部を含み、前記第1の側壁部は前記第2の側壁部よりもオフ角上流側に位置しており、
前記半導体装置は、少なくとも、前記トレンチの前記第1の側壁部および前記第2の側壁部上、および、前記トレンチに隣接する領域における前記ソース領域の主面の一部上に配置されたエピタキシャル層と、前記ソース領域上に、前記ソース領域と接するように配置されたソース電極とをさらに備え、
前記エピタキシャル層は、前記ソース領域の前記主面のうち前記トレンチのオフ角上流側に位置する第1部分上、および、前記ソース領域の前記主面のうち前記トレンチのオフ角下流側に位置する第2部分上に配置されており、前記エピタキシャル層の前記第1部分上における最大厚さをTL、前記第2部分上における最小厚さをTR(ただしTR>0)、前記ソース領域の厚さをTSとすると、TS>|TL−TR|の関係が成り立ち、
前記トレンチは、前記第1の側壁部と前記ソース領域の前記第1部分との間に位置する第1上部コーナー部と、前記第2の側壁部と前記ソース領域の前記第2部分との間に位置する第2上部コーナー部とを有し、
さらに、前記エピタキシャル層は、前記第1上部コーナー部上および第2上部コーナー部上において、{0001}面、および、前記トレンチの前記第1の側壁部および前記第2の側壁部を構成する面のいずれとも異なる結晶方位を有するファセット面を含む、ことを特徴とする半導体装置。 - TS/2>|TL−TR|の関係が成り立つ請求項1に記載の半導体装置。
- 前記エピタキシャル層の、前記トレンチの前記第1の側壁部上における厚さC1と、前記第2の側壁部上における厚さC2とは、0.8≦C1/C2≦1.2の関係を満足する請求項1または2に記載の半導体装置。
- 前記エピタキシャル層の、前記トレンチの前記第1の側壁部上における厚さC1と、前記第2の側壁部上における厚さC2とは、0.9≦C1/C2≦1.1の関係を満足する請求項3に記載の半導体装置。
- 前記基板は、炭化珪素基板である請求項1から4のいずれかに記載の半導体装置。
- 前記オフ方向は<11−20>であり、前記トレンチの前記第1の側壁部および前記第2の側壁部の少なくとも一方は{11−20}面を含む請求項1から5のいずれかに記載の半導体装置。
- 前記エピタキシャル層および前記半導体層は炭化珪素層であり、
前記ソース電極は、前記トレンチの前記オフ角上流側で前記ソース領域と接する第1ソース電極と、前記トレンチの前記オフ角下流側で前記ソース領域と接する第2ソース電極とを有しており、
前記第1および第2ソース電極の各々は、前記ソース領域と接する合金層を含み、前記合金層は、金属と前記エピタキシャル層および前記ソース領域の炭化珪素とが反応して得られたシリサイド層である請求項1から6のいずれかに記載の半導体装置。 - 前記半導体層は、アライメントマーク用トレンチをさらに有し、
前記エピタキシャル層は、前記アライメントマーク用トレンチ内および前記アライメントマーク用トレンチに隣接する領域における前記半導体層の主面上に延設されており、
前記エピタキシャル層は、前記アライメントマーク用トレンチに隣接する領域において、前記半導体層の前記主面のうち前記アライメントマーク用トレンチの前記オフ角上流側に位置する第3部分上、および、前記半導体層の前記主面のうち前記トレンチの前記オフ角下流側に位置する第4部分上に配置されており、前記エピタキシャル層の前記第3部分上における最大厚さをTLm、前記第4部分上における最小厚さをTRm(ただしTRm>0)とすると、TS>|TLm−TRm|の関係が成り立つ請求項1から7のいずれかに記載の半導体装置。 - {0001}面からオフ方向に傾斜した主面を有する基板と、前記基板の前記主面上に配置された半導体層とを有する半導体層付き基板を準備する工程であって、前記半導体層は、第1導電型のドリフト領域と、前記ドリフト領域の上に配置され、前記半導体層の上面と接する第2導電型のボディ領域と、前記ボディ領域の内部に配置され、前記半導体層の前記上面と接する第1導電型のソース領域とを含む、工程と、
前記半導体層に、前記ボディ領域および前記ソース領域を貫通し、かつ、前記ドリフト領域内に底部を有するトレンチを形成する工程であって、前記トレンチの側壁は、互いに対向し、かつ、それぞれが前記基板の前記オフ方向と交差する第1の側壁部および第2の側壁部を含む、工程と、
前記トレンチの前記第1の側壁部および前記第2の側壁部上および前記ソース領域の主面の少なくとも一部上にエピタキシャル層を形成する工程とを備え、
前記エピタキシャル層は、前記ソース領域の前記主面のうち前記トレンチのオフ角上流側に位置する第1部分上、および、前記ソース領域の前記主面のうち前記トレンチのオフ角下流側に位置する第2部分上に配置されており、
前記エピタキシャル層を形成する工程は、前記第1の側壁部と前記ソース領域の前記第1部分との間に位置する第1上部コーナー部と、
前記第2の側壁部と前記ソース領域の前記第2部分との間に位置する第2上部コーナー部において、
{0001}面、および、前記トレンチの前記第1の側壁部および前記第2の側壁部を構成する面のいずれとも異なる結晶方位を有するファセット面を形成させることを特徴とする半導体装置の製造方法。 - 前記エピタキシャル層を形成する際の成長速度を1.5μm/hr以下に設定する請求項9に記載の半導体装置の製造方法。
- 前記半導体層付き基板を準備する工程は、エピタキシャル成長により前記半導体層を前記基板上に形成する工程を含み、
前記エピタキシャル層を形成する際に前記基板に供給する原料ガスの流量は、前記半導体層を形成する際の前記基板に供給する原料ガスの流量よりも小さい請求項9または10に記載の半導体装置の製造方法。 - 前記エピタキシャル層を形成する際に前記基板に供給する原料ガスは、モノシランガスおよびプロパンガスを含み、前記エピタキシャル層を形成する工程において、前記モノシランガスは5sccm以上30sccm未満、および前記プロパンガスは2sccm以上12sccm未満の流量で前記基板に供給される請求項9〜11に記載の半導体装置の製造方法。
- 前記エピタキシャル層を形成する工程において、前記エピタキシャル層の成長温度を1400℃以上1550℃以下、成長圧力を5hPa以上250hPa以下、前記基板に供給される原料ガスのC原子数とSi原子数との比C/Siを0.8以上1.2以下に設定する請求項9から12のいずれかに記載の半導体装置の製造方法。
- 前記基板は、炭化珪素基板である請求項9から13のいずれかに記載の半導体装置の製造方法。
- 前記オフ方向は<11−20>であり、前記トレンチの前記第1の側壁部および前記第2の側壁部の少なくとも一方は{11−20}面を含む請求項9から14のいずれかに記載の半導体装置の製造方法。
- 前記エピタキシャル層および前記半導体層は炭化珪素を含み、
合金層を含むソース電極を形成する工程をさらに包含し、
前記ソース電極を形成する工程は、
前記エピタキシャル層上に第1の金属を含む金属膜を形成する工程と、
前記第1の金属と、前記エピタキシャル層および前記半導体層の炭化珪素とを反応させて、前記ソース領域に接し、かつ、前記第1の金属のシリサイドを含む合金層を得る工程とを含む、請求項9から15のいずれかに記載の半導体装置の製造方法。
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