JP2018018998A - 半導体装置 - Google Patents

Abstract

【課題】炭化珪素基板中の基底面転位に起因する信頼性の低下を抑制することが可能な半導体装置を提供する。【解決手段】半導体装置１は、炭化珪素基板１１と、炭化珪素基板１１上に配置され、炭化珪素からなるエピ層１２と、を備える。エピ層１２は、第１エピ層１８と、第１エピ層１８上に配置される第２エピ層と、を含む。第１エピ層１８は、イオン注入領域９１を含む。第２エピ層は、第１導電型を有するドリフト領域１３と、第１導電型とは異なる第２導電型を有する一対のボディ領域１４と、を含む。ドリフト領域１３の一対のボディ領域１４に挟まれる領域を、エピ層１２の厚み方向に垂直な一平面に対して＜０００１＞方向に投影した第１投影像αが、イオン注入領域９１を上記一平面に対して＜０００１＞方向に投影した第２投影像βに包含される。【選択図】図１

Description

本発明は半導体装置に関するものである。

炭化珪素（ＳｉＣ）層を動作層として含む半導体装置は、たとえば炭化珪素基板上にエピ層を形成し、当該エピ層中にｐｎ接合を形成することによって製造することができる。炭化珪素基板中には、基底面転位が存在する。炭化珪素基板中の基底面転位がエピ層に進展すると、通電によって半導体装置のオン抵抗が増大するという問題が生じる。

このような問題に対し、エピ層の厚さをｄ、炭化珪素基板の（０００１）面からのオフ角をαとする場合に、半導体装置の動作に用いられるｐｎ接合領域を、エピ層のステップフロー方向の上流側にｄ／ｔａｎαだけずらした領域が、イオン注入領域に包含されるように、炭化珪素基板中にイオン注入領域を形成する技術が提案されている（たとえば、特許文献１参照）。特許文献１によれば、上記位置関係となるように炭化珪素基板中にイオン注入領域を形成することで、上記オン抵抗の上昇が防止できるとされている。

特開２０１３−１８３０６４号公報

炭化珪素基板中の基底面転位は、刃状転位（または螺旋転位）に転換され、エピ層中を進展し、貫通転位となる場合がある。このような転位（貫通転位）は、半導体装置の信頼性を低下させる。炭化珪素基板中にイオン注入領域を形成する上記特許文献１の対応では、基底面転位から転換された刃状転位（または螺旋転位）の進展を抑制できない。そのため、炭化珪素基板中の基底面転位に起因する信頼性の低下を抑制できないという問題がある。

炭化珪素基板中の基底面転位に起因する信頼性の低下を抑制することが可能な半導体装置を提供することを目的の１つとする。

本発明に従った半導体装置は、ｃ面に対するオフ角が０°を超え８°以下である主面を有する炭化珪素基板と、炭化珪素基板の上記主面上に配置され、炭化珪素からなるエピ層と、を備える。エピ層は、第１エピ層と、第１エピ層上に配置される第２エピ層と、を含む。第１エピ層は、イオン注入領域を含む。第２エピ層は、第１導電型を有するドリフト領域と、第１導電型とは異なる第２導電型を有する一対のボディ領域と、を含む。ドリフト領域の一対のボディ領域に挟まれる領域を、エピ層の厚み方向に垂直な一平面に対して＜０００１＞方向に投影した第１投影像が、イオン注入領域を上記一平面に対して＜０００１＞方向に投影した第２投影像に包含される。

上記半導体装置によれば、炭化珪素基板中の基底面転位に起因する信頼性の低下を抑制することができる。

ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構造の一例を示す概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を概略的に示すフローチャートである。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 実施の形態２のＭＯＳＦＥＴの構造の一例を示す概略断面図である。 実施の形態２のＭＯＳＦＥＴの製造方法の一例を概略的に示すフローチャートである。 実施の形態２のＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 実施の形態２のＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 実施の形態２のＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。

［本願発明の実施形態の説明］
最初に本願発明の実施態様を列記して説明する。本願の半導体装置は、ｃ面に対するオフ角が０°を超え８°以下である主面を有する炭化珪素基板と、炭化珪素基板の上記主面上に配置され、炭化珪素からなるエピ層と、を備える。エピ層は、第１エピ層と、第１エピ層上に配置される第２エピ層と、を含む。第１エピ層は、イオン注入領域を含む。第２エピ層は、第１導電型を有するドリフト領域と、第１導電型とは異なる第２導電型を有する一対のボディ領域と、を含む。ドリフト領域の一対のボディ領域に挟まれる領域を、エピ層の厚み方向に垂直な一平面に対して＜０００１＞方向に投影した第１投影像が、イオン注入領域を上記一平面に対して＜０００１＞方向に投影した第２投影像に包含される。

エピ層中にドリフト領域の一対のボディ領域に挟まれる領域であるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域が形成される半導体装置においては、ＪＦＥＴ領域内の刃状転位（または螺旋転位）を低減することにより、上記信頼性の低下を抑制することができる。炭化珪素基板中の基底面転位から転換された刃状転位（または螺旋転位）は、エピ層中を＜０００１＞方向に進展する。この刃状転位（または螺旋転位）の進展方向を考慮して、ＪＦＥＴ領域内に進展する刃状転位（または螺旋転位）を低減することにより、半導体装置の信頼性の低下を抑制することができる。

本願の半導体装置においては、エピ層中にイオン注入領域が形成される。イオン注入領域は、イオン注入によって結晶構造が乱れた領域となっている。そのため、炭化珪素基板に含まれる基底面転位から転換された刃状転位（または螺旋転位）は、イオン注入領域において、その進展が阻害される。本願の半導体装置においては、ＪＦＥＴ領域を、エピ層の厚み方向に垂直な一平面に対して＜０００１＞方向に投影した第１投影像が、イオン注入領域を上記一平面に対して＜０００１＞方向に投影した第２投影像に包含される。そのため、ＪＦＥＴ領域に向けて進展する刃状転位（または螺旋転位）の進展が、イオン注入領域によって阻害される。その結果、ＪＦＥＴ領域に進展する刃状転位（または螺旋転位）が低減される。

このように、本願の半導体装置によれば、炭化珪素基板中の基底面転位に起因する信頼性の低下を抑制することができる。

上記半導体装置において、炭化珪素基板は４Ｈ構造を有していていもよい。炭化珪素基板のｃ面に対するオフ方向は＜１１−２０＞方向であってもよい。このようにすることにより、炭化珪素基板上に半導体装置の製造に適した高品質なエピ層を形成することが容易となる。

上記半導体装置において、炭化珪素基板、第１エピ層およびイオン注入領域の導電型は第１導電型であってもよい。炭化珪素基板、第１エピ層およびイオン注入領域の導電型をドリフト領域と同じ導電型とすることにより、高性能な半導体装置を得ることが容易となる。

上記半導体装置において、上記第１導電型はｎ型であり、上記第２導電型はｐ型であってもよい。このようにすることにより、オン抵抗の小さい半導体装置を得ることが容易となる。

上記半導体装置において、上記イオン注入領域において多数キャリアを生成する不純物の濃度は、イオン注入領域以外の第１エピ層内の領域において多数キャリアを生成する不純物の濃度に比べて１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下だけ大きく設定されてもよい。上記濃度差を１×１０^１９ｃｍ^−３以上とすることにより、刃状転位（または螺旋転位）の進展を十分に阻害することができる。上記濃度差を１×１０^２１ｃｍ^−３以下とすることにより、イオン注入領域の形成による半導体装置の信頼性への影響を許容可能な範囲に抑制することができる。 上記濃度差は、３×１０^１９ｃｍ^−３以上５×１０^２０ｃｍ^−３以下とすることがより好ましい。

上記半導体装置において、エピ層は、炭化珪素基板の上記主面上に接触するように配置されるバッファ層をさらに含んでいてもよい。第１エピ層はバッファ層であってもよい。このような構造を採用することで、炭化珪素基板中の基底面転位に起因する信頼性の低下を抑制することができる。

上記半導体装置において、エピ層は、炭化珪素基板の上記主面上に接触するように配置されるバッファ層をさらに含んでいてもよい。ドリフト領域は、バッファ層上に接触して配置される第１ドリフト領域と、第１ドリフト領域上に配置される第２ドリフト領域と、を含んでいてもよい。第１エピ層は、第１ドリフト領域であってもよい。一対のボディ領域は、第２ドリフト領域の一部を挟むように配置されてもよい。このような構造を採用することで、炭化珪素基板中の基底面転位に起因する信頼性の低下を抑制することができる。

［本願発明の実施形態の詳細］
次に、本発明にかかる半導体装置の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

（実施の形態１）
図１を参照して、実施の形態１における半導体装置であるＭＯＳＦＥＴについて説明する。図１を参照して、ＭＯＳＦＥＴ１は、基板１１と、エピ層１２と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、ソース電極６０と、ドレイン電極７０と、ソース配線８０とを備えている。

基板１１は、炭化珪素（４Ｈ−ＳｉＣ）からなっている。基板１１は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。基板１１に含まれるｎ型不純物の濃度は、たとえば１×１０^１９ｃｍ^−３である。基板１１は、第１の主面１１Ａと第２の主面１１Ｂとを有する。第１の主面１１Ａとｃ面（｛０００１｝面）とのなす角、すなわち第１の主面１１Ａのｃ面に対するオフ角は０°を超え８°以下である。第１の主面１１Ａのｃ面に対するオフ方位は、たとえば＜１１−２０＞方向である。

エピ層１２は、炭化珪素からなっている。エピ層１２は、基板１１の第１の主面１１Ａ上にエピタキシャル成長により形成された層である。基板１１およびエピ層１２は、炭化珪素層１０を構成する。主面１２Ａは、ｃ面に対するオフ角が０°を超え８°以下である炭化珪素層１０の表面（主面）である。エピ層１２は、バッファ層１８と、ドリフト領域１３と、ボディ領域１４と、ソース領域１５と、コンタクト領域１６とを含む。

バッファ層１８は、基板１１の第１の主面１１Ａ上に接触するように配置される炭化珪素層である。バッファ層１８の導電型はｎ型である。バッファ層１８は、窒素などのｎ型不純物を、たとえば１×１０^１７ｃｍ^−３以上１×１０^１９ｃｍ^−３以下の濃度で含んでいる。バッファ層１８の厚みは、たとえば２０ｎｍ以上５００ｎｍ以下である。バッファ層１８は、本実施の形態における第１エピ層である。

バッファ層１８内には、イオン注入領域９１が配置される。イオン注入領域９１は、窒素、リン（Ｐ）などのｎ型不純物がバッファ層１８にイオン注入により注入されて形成された領域である。イオン注入領域９１の厚みは、たとえば０．１μｍ以上２μｍ以下である。イオン注入領域９１のｎ型不純物の濃度は、イオン注入領域９１以外のバッファ層１８内の領域のｎ型不純物の濃度に比べて１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下だけ大きく設定することができる。イオン注入領域９１は、バッファ層１８の基板１１とは反対側の主面１８Ａの一部を含むように形成される。

エピ層１２の基板１１とは反対側の主面１２Ａを含むように、ボディ領域１４が配置されている。ボディ領域１４は、主面１２Ａに沿って互いに所定の間隔をおいて複数形成されている。ボディ領域１４は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などのｐ型不純物を含むことにより導電型がｐ型となっている。

主面１２Ａを含み、かつ各ボディ領域１４に取り囲まれるように、ソース領域１５が配置されている。ソース領域１５は、たとえばリン（Ｐ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。

主面１２Ａを含み、かつソース領域１５に取り囲まれるように、コンタクト領域１６が配置されている。コンタクト領域１６は、たとえばＡｌ、Ｂなどのｐ型不純物を含むことにより、導電型がｐ型となっている。

エピ層１２において、バッファ層１８、ボディ領域１４、ソース領域１５およびコンタクト領域１６以外の領域は、ドリフト領域１３となっている。ドリフト領域１３は、たとえば窒素などのｎ型不純物を含むことにより、導電型がｎ型となっている。ソース領域１５は、ドリフト領域１３に比べて高いｎ型不純物の濃度を有している。また、コンタクト領域１６は、ボディ領域１４に比べて高いｐ型不純物の濃度を有している。ドリフト領域１３、ボディ領域１４、ソース領域１５およびコンタクト領域１６は、本実施の形態における第２エピ層を構成する。

そして、ドリフト領域１３の一対のボディ領域１４に挟まれる領域であるＪＦＥＴ領域を、エピ層１２の厚み方向に垂直な一平面（バッファ層１８のドリフト領域１３側の主面１８Ａを含む平面）に対して＜０００１＞方向（破線ａおよびｂに沿う方向）に投影した第１投影像αが、イオン注入領域９１を上記一平面（バッファ層１８のドリフト領域１３側の主面１８Ａを含む平面）に対して＜０００１＞方向（破線ｃに沿う方向）に投影した第２投影像βに包含される。

ゲート絶縁膜２０は、たとえば二酸化珪素（ＳｉＯ_２）などの酸化物からなる酸化膜である。ゲート絶縁膜２０は、主面１２Ａ上に接触して配置されている。ゲート絶縁膜２０は、一のボディ領域１４に取り囲まれて配置されるソース領域１５上から、一のボディ領域１４に隣接する他のボディ領域１４に取り囲まれて配置されるソース領域１５上にまで延在している。

ゲート電極３０は、ゲート絶縁膜２０上に接触して配置される。ゲート電極３０は、たとえば不純物が添加されたポリシリコンなどの導電体からなっている。ゲート電極３０は、一のボディ領域１４に取り囲まれて配置されるソース領域１５上から、一のボディ領域１４に隣接する他のボディ領域１４に取り囲まれて配置されるソース領域１５上にまで延在している。

層間絶縁膜４０は、ＳｉＯ_２などの絶縁体からなっている。層間絶縁膜４０は、ゲート絶縁膜２０上においてゲート電極３０を取り囲むように形成されている。そして、層間絶縁膜４０およびゲート絶縁膜２０を厚み方向に貫通するように、コンタクトホール４０Ａが形成されている。すなわち、コンタクトホール４０Ａの側壁面は、ゲート絶縁膜２０および層間絶縁膜４０から構成される。コンタクトホール４０Ａからは、ソース領域１５およびコンタクト領域１６が露出している。

ソース電極６０は、コンタクトホール４０Ａから露出するエピ層１２の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）およびコンタクトホール４０Ａを規定する側壁面を構成する層間絶縁膜４０の表面を覆うとともに、層間絶縁膜４０上にまで延在するように配置されている。ソース電極６０は、導電体からなっている。具体的には、ソース電極６０は、たとえばＴｉ（チタン）、ＡｌおよびＳｉ（珪素）を含む金属膜であって、たとえばＴｉＡｌＳｉ合金からなっている。

ドレイン電極７０は、基板１１の第２の主面１１Ｂ上に接触して配置されている。ドレイン電極７０は、導電体からなっている。具体的には、ドレイン電極７０は、たとえばＴｉ、ＡｌおよびＳｉを含む金属膜であって、たとえばＴｉＡｌＳｉ合金からなっている。

ソース配線８０は、ソース電極６０および層間絶縁膜４０を覆うように形成されている。ソース配線８０は、たとえばＡｌなどの導電体からなっている。ソース配線８０は、ソース電極６０を介してソース領域１５と電気的に接続されている。

次に、本実施の形態における半導体装置であるＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極３０に印加される電圧が閾値電圧未満の状態、すなわちＭＯＳＦＥＴ１がオフの状態では、ソース電極６０とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３とで形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されてＭＯＳＦＥＴ１がオンの状態になると、ボディ領域１４においてゲート絶縁膜２０を挟んでゲート電極３０に対向する表面層に半転層が形成される。その結果、ソース領域１５とドリフト領域１３とが電気的に接続された状態となり、ソース電極６０とドレイン電極７０との間に電流が流れる。以上のように、ＭＯＳＦＥＴ１は動作する。

ここで、本実施の形態のＭＯＳＦＥＴ１においては、上述のように、第１投影像αが第２投影像βに包含されるようにイオン注入領域９１が形成される。そのため、ドリフト領域１３の一対のボディ領域１４に挟まれる領域であるＪＦＥＴ領域に向けて進展する刃状転位（または螺旋転位）の進展が、イオン注入領域９１によって阻害される。その結果、ＪＦＥＴ領域に進展する刃状転位（または螺旋転位）が低減され、基板１１中の基底面転位に起因する信頼性の低下が抑制される。

ここで、イオン注入領域９１は、たとえばＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）、ＳＳＲＭ（Ｓｃａｎｎｉｎｇ Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）などの手法を用いて観測することができる。

次に、本実施の形態におけるＭＯＳＦＥＴ１の製造方法の一例について説明する。図２を参照して、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図３を参照して、たとえば所望の濃度でｎ型不純物を含む４Ｈ−ＳｉＣからなるインゴットがスライスされることにより、基板１１が準備される。基板１１の第１の主面１１Ａは、ｃ面に対するオフ角が０°を超え８°以下である表面である。

次に、工程（Ｓ２０）としてバッファ層形成工程が実施される。この工程（Ｓ２０）では、図３を参照して、工程（Ｓ１０）において準備された基板１１の第１の主面１１Ａ上にエピタキシャル成長により炭化珪素からなる第１エピ層としてのバッファ層１８が形成される。エピタキシャル成長におけるステップフローの方向は、たとえば＜１１−２０＞方向とすることができる。

次に、工程（Ｓ３０）としてイオン注入領域形成工程が実施される。この工程（Ｓ３０）では、図３および図４を参照して、たとえばＰイオンなどのｎ型不純物となるべきイオンが、バッファ層１８の主面１８Ａを含む領域に注入される。イオン注入の加速電圧および注入時間は、所望のイオン注入領域９１の厚みおよび不純物濃度に合わせて設定される。これにより、バッファ層１８内にイオン注入領域９１が形成される。

次に、工程（Ｓ４０）として第２エピ層形成工程が実施される。この工程（Ｓ４０）では、図４および図５を参照して、工程（Ｓ３０）においてイオン注入領域９１が形成されたバッファ層１８の主面１８Ａ上に、エピタキシャル成長により炭化珪素からなるドリフト領域１３が形成される。エピタキシャル成長におけるステップフローの方向は、たとえば工程（Ｓ２０）の場合と同様に＜１１−２０＞方向とすることができる。ドリフト領域１３は、所望のｎ型不純物を含むように形成される。

次に、工程（Ｓ５０）として動作領域形成工程が実施される。この工程（Ｓ５０）では、図５および図６を参照して、まず、たとえばＡｌイオンなどのｐ型不純物となるべきイオンが、エピ層１２（ドリフト領域１３）の主面１２Ａを含む領域に注入される。これにより、エピ層１２内にボディ領域１４が所望の間隔で複数形成される。次に、たとえばＰイオンなどのｎ型不純物となるべきイオンが、上記ボディ領域１４の厚みよりも浅い領域に注入される。これにより、各ボディ領域１４内にソース領域１５が形成される。次に、たとえばＡｌイオンなどのｐ型不純物となるべきイオンが、ソース領域１５内にソース領域１５の厚みと同等の厚みとなるように注入される。これにより、各ソース領域１５内にコンタクト領域１６が形成される。また、エピ層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６のいずれも形成されない領域であってバッファ層１８以外の領域が、ドリフト領域１３として残存する。

次に、工程（Ｓ６０）として活性化アニール工程が実施される。この工程（Ｓ６０）では、図６を参照して、炭化珪素層１０が所定の温度に加熱される。これにより、工程（Ｓ５０）において注入された不純物が活性化し、不純物が注入された領域に所望のキャリアが生成する。このように工程（Ｓ１０）〜（Ｓ６０）が実施されることにより、図６に示す炭化珪素層１０が得られる。

次に、図２を参照して、工程（Ｓ７０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ７０）では、図６および図７を参照して、工程（Ｓ６０）が実施された炭化珪素層１０が、たとえば酸素を含む雰囲気中において加熱される。これにより、エピ層１２の主面１２Ａを覆うようにＳｉＯ_２からなる熱酸化膜であるゲート絶縁膜２０が形成される。

次に、工程（Ｓ８０）として、ゲート電極形成工程が実施される。この工程（Ｓ８０）では、図７および図８を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、適量の不純物を含むポリシリコンからなるゲート電極３０がゲート絶縁膜２０上に接触して形成される。

次に、工程（Ｓ９０）として層間絶縁膜形成工程が実施される。この工程（Ｓ９０）では、図８および図９を参照して、たとえばＬＰＣＶＤによりＳｉＯ_２からなる層間絶縁膜４０がゲート電極３０およびゲート絶縁膜２０上を覆うように形成される。層間絶縁膜４０は、たとえばＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料として形成することができる。

次に、図２を参照して、工程（Ｓ１００）としてコンタクトホール形成工程が実施される。この工程（Ｓ１００）では、図９および図１０を参照して、層間絶縁膜４０およびゲート絶縁膜２０を貫通するコンタクトホール４０Ａが形成される。具体的には、コンタクトホール４０Ａを形成すべき領域に開口を有するマスク層を形成し、当該マスク層をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を実施することにより、コンタクトホール４０Ａを形成することができる。コンタクトホール４０Ａからは、エピ層１２の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）が露出する。

次に、図２を参照して、工程（Ｓ１１０）として金属膜形成工程が実施される。この工程（Ｓ１１０）では、図１０および図１１を参照して、コンタクトホール４０Ａから露出するエピ層１２の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）に接触するようにソース電極６０となるべき金属膜が形成される。具体的には、コンタクトホール４０Ａから露出するエピ層１２の主面１２Ａおよびコンタクトホール４０Ａの側壁を覆い、層間絶縁膜４０上にまで延在するように、たとえばＴｉ膜、Ａｌ膜およびＳｉ膜がこの順に成膜される。また、同様の構造を有する金属膜が、基板１１の主面１１Ｂを覆うように成膜される。金属膜の成膜は、たとえばスパッタリングにより実施することができる。

次に、図２を参照して、工程（Ｓ１２０）として合金化アニール工程が実施される。この工程（Ｓ１２０）では、工程（Ｓ１１０）において形成された金属膜が加熱されて合金化される。これにより、エピ層１２とオーミック接触するソース電極６０、および基板１１とオーミック接触するドレイン電極７０が得られる。

次に、工程（Ｓ１３０）として、配線形成工程が実施される。この工程（Ｓ１３０）では、図１１および図１を参照して、たとえば蒸着法により、Ａｌなどの導電体からなるソース配線８０が、ソース電極６０に接触するように形成される。以上の手順により、本実施の形態のＭＯＳＦＥＴ１を製造することができる。

ここで、本実施の形態の工程（Ｓ３０）においては、イオン注入領域９１が、工程（Ｓ４０）〜（Ｓ５０）において形成されるＪＦＥＴ領域（ドリフト領域１３の一対のボディ領域１４に挟まれる領域）との関係において、第１投影像αが第２投影像βに包含されるように形成される（図１参照）。そのため、基板１１に含まれる基底面転位から転換された刃状転位（または螺旋転位）がＪＦＥＴ領域へと進展するためには、イオン注入領域９１を通過する必要がある。そして、イオン注入領域９１において刃状転位（または螺旋転位）の進展が阻害されるため、ＪＦＥＴ領域への刃状転位（または螺旋転位）の進展が抑制される。その結果、本実施の形態のＭＯＳＦＥＴ１の製造方法によれば、基底面転位に起因する信頼性の低下が抑制されたＭＯＳＦＥＴ１を製造することができる。

（実施の形態２）
次に、本願の半導体装置の他の実施の形態である実施の形態２について説明する。図１２は、実施の形態２の半導体装置であるＭＯＳＦＥＴ１の構造を示す概略断面図である。図１２および図１を参照して、実施の形態２のＭＯＳＦＥＴ１は、基本的には実施の形態１の場合と同様の構造を有し、同様の効果を奏する。しかし、実施の形態２のＭＯＳＦＥＴ１は、イオン注入領域９１の形成位置において実施の形態１の場合とは異なっている。

図１２を参照して、本実施の形態のＭＯＳＦＥＴ１のバッファ層１８内には、イオン注入領域９１は形成されておらず、ドリフト領域１３内にイオン注入領域９１が形成されている。本実施の形態のドリフト領域１３は、バッファ層１８の主面１８Ａ上に接触して配置されるエピ層である第１ドリフト領域１３１と、第１ドリフト領域１３１のバッファ層１８とは反対側の主面１３１Ａ上に接触して配置される第２ドリフト領域１３２とを含む。すなわち、実施の形態１におけるドリフト領域１３が、バッファ層１８側とゲート絶縁膜２０側とに分割されている。本実施の形態において、第１ドリフト領域１３１が第１エピ層であり、第２ドリフト領域１３２、ボディ領域１４、ソース領域１５およびコンタクト領域１６が第２エピ層を構成する。

そして、ドリフト領域１３の一対のボディ領域１４に挟まれる領域であるＪＦＥＴ領域を、エピ層１２の厚み方向に垂直な一平面（第１ドリフト領域１３１の第２ドリフト領域１３２側の主面１３１Ａを含む平面）に対して＜０００１＞方向（破線ａおよびｂに沿う方向）に投影した第１投影像αが、イオン注入領域９１を上記一平面（第１ドリフト領域１３１の第２ドリフト領域１３２側の主面１３１Ａを含む平面）に対して＜０００１＞方向（破線ｃに沿う方向）に投影した第２投影像βに包含される。

本実施の形態のＭＯＳＦＥＴ１においても、上述のように、第１投影像αが第２投影像βに包含されるようにイオン注入領域９１が形成される。そのため、ドリフト領域１３の一対のボディ領域１４に挟まれる領域であるＪＦＥＴ領域に向けて進展する刃状転位（または螺旋転位）の進展が、イオン注入領域９１によって阻害される。その結果、ＪＦＥＴ領域に進展する刃状転位（または螺旋転位）が低減され、基板１１中の基底面転位に起因する信頼性の低下が抑制される。

次に、実施の形態２におけるＭＯＳＦＥＴ１の製造方法の一例について説明する。図１３および図２を参照して、実施の形態２におけるＭＯＳＦＥＴ１の製造方法は、基本的には実施の形態１の場合と同様の手順で実施される。しかし、実施の形態２においては、ドリフト領域１３内にイオン注入領域９１が形成される点において実施の形態１の場合とは異なっている。

具体的には、図１３を参照して、まず実施の形態１の場合と同様に工程（Ｓ１０）および（Ｓ２０）が実施された後、工程（Ｓ２１）として第１エピ層形成工程が実施される。この工程（Ｓ２１）では、図１４を参照して、工程（Ｓ２０）において形成されたバッファ層１８の主面１８Ａ上にエピタキシャル成長により炭化珪素からなる第１エピ層としての第１ドリフト領域１３１が形成される。エピタキシャル成長におけるステップフローの方向は、たとえば＜１１−２０＞方向とすることができる。

次に、工程（Ｓ３１）としてイオン注入領域形成工程が実施される。この工程（Ｓ３１）では、図１４および図１５を参照して、たとえばＰイオンなどのｎ型不純物となるべきイオンが、第１ドリフト領域１３１の主面１３１Ａを含む領域に注入される。イオン注入の加速電圧および注入時間は、所望のイオン注入領域９１の厚みおよび不純物濃度に合わせて設定される。これにより、第１ドリフト領域１３１内にイオン注入領域９１が形成される。

次に、工程（Ｓ４１）として第２エピ層形成工程が実施される。この工程（Ｓ４１）では、図１５および図１６を参照して、工程（Ｓ３１）においてイオン注入領域９１が形成された第１ドリフト領域１３１の主面１３１Ａ上に、エピタキシャル成長により炭化珪素からなる第２ドリフト領域１３２が形成される。エピタキシャル成長におけるステップフローの方向は、たとえば工程（Ｓ３１）の場合と同様に＜１１−２０＞方向とすることができる。第２ドリフト領域１３２は、所望のｎ型不純物を含むように形成される。その後、工程（Ｓ５０）〜（Ｓ１３０）が実施の形態１の場合と同様に実施される。以上の手順により、本実施の形態のＭＯＳＦＥＴ１を製造することができる。

ここで、本実施の形態の工程（Ｓ３１）においては、イオン注入領域９１が、工程（Ｓ４１）〜（Ｓ５０）において形成されるＪＦＥＴ領域（ドリフト領域１３の一対のボディ領域１４に挟まれる領域）との関係において、第１投影像αが第２投影像βに包含されるように形成される（図１２参照）。そのため、基板１１に含まれる基底面転位から転換された刃状転位（または螺旋転位）がＪＦＥＴ領域へと進展するためには、イオン注入領域９１を通過する必要がある。そして、イオン注入領域９１において刃状転位（または螺旋転位）の進展が阻害されるため、ＪＦＥＴ領域への刃状転位（または螺旋転位）の進展が抑制される。その結果、本実施の形態のＭＯＳＦＥＴ１の製造方法によれば、基底面転位に起因する信頼性の低下が抑制されたＭＯＳＦＥＴ１を製造することができる。

上記実施の形態１においてはイオン注入領域がバッファ層内に形成される場合について説明し、実施の形態２においてはイオン注入領域がドリフト領域内に形成される場合について説明したが、イオン注入領域は、バッファ層内およびドリフト領域内の両方に形成されてもよい。これにより、より確実に刃状転位（または螺旋転位）の進展を阻害することができる。

また、上記実施の形態においては、本願の半導体装置の一例として、ＭＯＳＦＥＴについて説明したが、本願の半導体装置はこれに限られず、他の構造の半導体装置であってもよい。

今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本願の半導体装置は、信頼性の向上が求められる半導体装置に、特に有利に適用され得る。

１ ＭＯＳＦＥＴ
１０ 炭化珪素層
１１ 基板
１１Ａ，１１Ｂ 主面
１２ エピ層
１２Ａ 主面
１３ ドリフト領域
１３１ 第１ドリフト領域
１３１Ａ 主面
１３２ 第２ドリフト領域
１４ ボディ領域
１５ ソース領域
１６ コンタクト領域
１８ バッファ層
１８Ａ 主面
２０ ゲート絶縁膜
３０ ゲート電極
４０ 層間絶縁膜
４０Ａ コンタクトホール
６０ ソース電極
７０ ドレイン電極
８０ ソース配線
９１ イオン注入領域

Claims (7)

1. ｃ面に対するオフ角が０°を超え８°以下である主面を有する炭化珪素基板と、
   前記炭化珪素基板の前記主面上に配置され、炭化珪素からなるエピ層と、を備え、
   前記エピ層は、
   第１エピ層と、
   前記第１エピ層上に配置される第２エピ層と、を含み、
   前記第１エピ層は、イオン注入領域を含み、
   前記第２エピ層は、
   第１導電型を有するドリフト領域と、
   前記第１導電型とは異なる第２導電型を有する一対のボディ領域と、を含み、
   前記ドリフト領域の前記一対のボディ領域に挟まれる領域を、前記エピ層の厚み方向に垂直な一平面に対して＜０００１＞方向に投影した第１投影像が、前記イオン注入領域を前記一平面に対して＜０００１＞方向に投影した第２投影像に包含される、半導体装置。
2. 前記炭化珪素基板は４Ｈ構造を有し、
   前記炭化珪素基板のｃ面に対するオフ方向は＜１１−２０＞方向である、請求項１に記載の半導体装置。
3. 前記炭化珪素基板、前記第１エピ層および前記イオン注入領域の導電型は前記第１導電型である、請求項１または請求項２に記載の半導体装置。
4. 前記第１導電型はｎ型であり、
   前記第２導電型はｐ型である、請求項１〜請求項３のいずれか１項に記載の半導体装置。
5. 前記イオン注入領域において多数キャリアを生成する不純物の濃度は、前記イオン注入領域以外の第１エピ層内の領域において多数キャリアを生成する不純物の濃度に比べて１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下だけ大きい、請求項１〜請求項４のいずれか１項に記載の半導体装置。
6. 前記エピ層は、前記炭化珪素基板の前記主面上に接触するように配置されるバッファ層をさらに含み、
   前記第１エピ層は前記バッファ層である、請求項１〜請求項５のいずれか１項に記載の半導体装置。
7. 前記エピ層は、前記炭化珪素基板の前記主面上に接触するように配置されるバッファ層をさらに含み、
   前記ドリフト領域は、
   前記バッファ層上に接触して配置される第１ドリフト領域と、
   前記第１ドリフト領域上に配置される第２ドリフト領域と、を含み、
   前記第１エピ層は、前記第１ドリフト領域であり、
   前記一対のボディ領域は、前記第２ドリフト領域の一部を挟むように配置される、請求項１〜請求項５のいずれか１項に記載の半導体装置。

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