JP6089015B2 - 半導体装置 - Google Patents

Description

本発明の実施形態は、半導体装置に関する。

低損失かつ高温動作可能な半導体装置として、例えば炭化珪素（ＳｉＣ）を用いたデバイスが注目されている。炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。

ＳｉＣ等を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）においては、温度によって閾値が変動することがある。特に、ＳｉＣによるＭＯＳＦＥＴでは、温度上昇に伴い閾値が低下しやすい。半導体装置においては、安定した閾値を得ることが重要である。

S. Tanakamaru, T. Hatanaka, R. Yajima, M. Takahashi, S. Sakai, and K. Takeuchi: IEDM Tech. Dig., 2009, p. 283

本発明の実施形態は、安定した閾値を得ることができる半導体装置を提供する。

実施形態に係る半導体装置は、構造体と、絶縁膜と、制御電極と、第１電極と、第２電極と、電位調整部と、を含む。前記構造体は、第１面を有し、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、を含む。構造体は、前記第１面に沿った第１方向に前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域がこの順に並ぶ部分を有する。前記絶縁膜は、前記第１面の上に設けられる。前記制御電極は、前記絶縁膜の上に設けられる。前記第１電極は、前記第３半導体領域と電気的に接続される。前記第２電極は、前記第１半導体領域と電気的に接続される。前記絶縁膜は電荷を捕獲する電荷トラップ領域を含む。前記絶縁膜は電荷を捕獲する電荷トラップ領域を含む。前記電荷トラップ領域は、前記制御電極に直接的に接するＳｉＮ層を含む。前記ＳｉＮ層におけるＮの組成比に対するＳｉの組成比は、０．７５よりも大きく１．０５よりも小さい。前記電位調整部は、前記第１電極の電位と、前記制御電極の基準電位と、の間の電位差を制御して前記第１電極と前記第２電極との間に印加されるバイアス電圧の基準電圧を、前記制御電極に印加される制御電圧の基準電圧からシフト電圧だけ異ならせる。閾値電圧が前記シフト電圧に向かって収束する。

図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式図である。 図２（ａ）及び図２（ｂ）は、閾値の変化について例示する図である。 閾値の温度変化について例示する図である。 本実施形態に係る半導体装置の製造方法を例示するフローチャートである。 図５（ａ）〜図５（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。 図６（ａ）〜図６（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。 図７（ａ）及び図７（ｂ）は、クラスター状の酸化物誘電体について例示する模式的断面図である。 第３の実施形態に係る半導体装置を例示する模式的断面図である。

以下、本発明の実施形態を図に基づき説明する。
なお、以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
また、以下の説明において、ｎ^＋、ｎ、ｎ⁻及びｐ^＋、ｐ、ｐ⁻の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ^＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ⁻はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
本実施形態では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。

（第１の実施形態）
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
図１（ａ）には半導体装置１１０の模式的断面図が表され、図１（ｂ）には図１（ａ）に示すＡ部を拡大した模式的断面図が表されている。
図１（ａ）に表したように、本実施形態に係る半導体装置１１０は、ＳｉＣを用いた例えばＤｉＭＯＳＦＥＴ（Double Implanted Metal Oxide Semiconductor Field Effect Transistor）である。

半導体装置１１０は、構造体１００と、絶縁膜６０と、制御電極Ｇと、第１電極Ｄ１と、第２電極Ｄ２と、を含む。構造体１００は、第１面１００ａを有する。構造体１００は、第１半導体領域１０と、第２半導体領域２０と、第３半導体領域３０と、を含む。

本実施形態では、第１面１００ａに沿った１つの方向（第１方向）をＸ方向、第１面１００ａに沿いＸ方向と直交する方向（第３方向）をＹ方向、Ｘ方向及びＹ方向と直交する方向（第２方向）をＺ方向ということにする。

構造体１００は、Ｘ方向に第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０がこの順に並ぶ部分を有する。構造体１００は、Ｚ方向に第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０がこの順に並ぶ部分を有する。

第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０は、この順にＺ方向に積層される。第１半導体領域１０の一部は第１面１００ａに露出する。第２半導体領域２０の一部は第１面１００ａに露出する。第３半導体領域３０の一部は第１面１００ａに露出する。構造体１００の第１面１００ａ側においては、第１半導体領域１０の一部、第２半導体領域２０の一部及び第３半導体領域３０の一部がＸ方向に並ぶ。第２半導体領域２０の一部は、第１半導体領域１０の一部と、第３半導体領域３０の一部と、の間に設けられる。

構造体１００を製造する際には、第１半導体領域１０の表面側の一部に第２半導体領域２０が形成され、第２半導体領域３０の表面側の一部に第３半導体領域３０が形成される。

第２半導体領域２０は、複数設けられていてもよい。複数の第２半導体領域２０が設けられる場合、複数の第２半導体領域２０は、Ｘ方向やＹ方向に互いに離間して配置される。第２半導体領域２０は、Ｙ方向に延在するライン状、Ｚ方向からみて島状、Ｚ方向からみてリング状など、様々な形状が採用される。

第３半導体領域３０は、複数設けられていてもよい。複数の第３半導体領域３０が設けられる場合、複数の第３半導体領域３０は、Ｘ方向に互いに離間して配置される。第３半導体領域３０は、例えば第２半導体領域２０の形状に合わせてライン状、島状、リング状などに設けられる。

第１面１００ａ側において第１半導体領域１０の一部と、第３半導体領域３０の一部との間に設けられた第２半導体領域２０の一部は、ＤｉＭＯＳＦＥＴのチャネルとして機能する部分になる。

絶縁膜６０は、構造体１００の第１面１００ａの上に設けられる。絶縁膜６０は、ＤｉＭＯＳＦＥＴのゲート絶縁膜として機能する。絶縁膜６０は、第１面１００ａに沿って設けられる。絶縁膜６０は、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の上に設けられる。

制御電極Ｇは、絶縁膜６０の上に設けられる。制御電極Ｇは、ＤｉＭＯＳＦＥＴのゲート電極として機能する。第１電極Ｄ１は、第３半導体領域３０と電気的に接続される。第２電極Ｄ２は、第１半導体領域１０と電気的に接続される。

このような半導体装置１１０において、絶縁膜６０は、電荷を捕獲する電荷トラップ領域６０ａを含む。図１（ｂ）に表したように、絶縁膜６０は、第１部分６１と、第２部分６２とを有する。第１部分６１は、絶縁膜６０のうち第１半導体領域１０に近い側に設けられる。第２部分６２は、絶縁膜６０のうち制御電極Ｇに近い側に設けられる。

第２部分６２は、電荷トラップ領域６０ａを含む。電荷は、制御電極Ｇに印加される電圧によって電荷トラップ領域６０ａを高速に出入りする。第２部分６２は、制御電極Ｇと接していることが望ましい。これにより、電荷は制御電極Ｇと電荷トラップ領域６０ａとの間を高速に移動しやすくなる。また、電荷をより高速に移動させるため、制御電極Ｇの材料における仕事関数は、Ｓｉのミッドギャップと等しいことが望ましい。電荷トラップ領域６０ａに電荷が捕獲されることで、半導体装置１１０の閾値が安定化する。

半導体装置１１０では、制御電極Ｄ１に電圧供給部７２から制御電圧が印加される。また、第１電極Ｄ１及び第２電極Ｄ２に電圧供給部７０からバイアス電圧が印加される。バイアス電圧にはシフト電圧Ｖ_{ｓｈｉｆｔ}が含まれる。シフト電圧Ｖ_{ｓｈｉｆｔ}は基準電位調整部７１によって調整される。電荷トラップ領域６０ａに電荷が捕獲されると、半導体装置１１０の閾値はシフト電圧Ｖ_{ｓｈｉｆｔ}に向かい、かつ安定化する。

図２（ａ）及び図２（ｂ）は、閾値の変化について例示する図である。
図２（ａ）には、第１オン閾値Ｖ_ｔｈ（ＯＮ１）がシフト電圧Ｖ_{ｓｈｉｆｔ}よりも小さい場合の閾値の変化が表され、図２（ｂ）には、第１オン閾値Ｖ_ｔｈ（ＯＮ１）がシフト電圧Ｖ_{ｓｈｉｆｔ}よりも大きい場合の閾値の変化が表されている。
図２（ａ）及び図２（ｂ）において、横軸は制御電極Ｇに印加される電圧Ｖを表し、縦軸は第２電極Ｄ２から第１電極Ｄ１に流れる電流Ｉを表している。

ここで、ＤｉＭＯＳＦＥＴである半導体装置１１０をオフ状態からオン状態にする際に電流Ｉが増加し始める電圧（オン閾値）をＶ_ｔｈ（ＯＮ）、オン状態からオフ状態にする際に電流Ｉが減少し始める電圧（オフ閾値）をＶ_ｔｈ（ＯＦＦ）とする。シフト電圧Ｖ_{ｓｈｉｆｔ}は、制御電極Ｇの基準電位をＶａ、第１電極Ｄ１及び第２電極Ｄ２の基準電位をＶｂとしたとき、基準電位Ｖａに対して基準電位Ｖｂをシフトさせる外部電圧である。

第１オン閾値Ｖ_ｔｈ（ＯＮ１）は、絶縁膜６０に電荷トラップ領域６０ａが含まれていない場合のオン閾値である。第１オフ閾値Ｖ_ｔｈ（ＯＦＦ１）は、絶縁膜６０に電荷トラップ領域６０ａが含まれていない場合のオフ閾値である。

第２オン閾値Ｖ_ｔｈ（ＯＮ２）は、絶縁膜６０に電荷トラップ領域６０ａが含まれている場合のオン閾値である。第２オフ閾値Ｖ_ｔｈ（ＯＦＦ２）は、絶縁膜６０に電荷トラップ領域６０ａが含まれている場合のオフ閾値である。

先ず、図２（ａ）に表したように、第１オン閾値Ｖ_ｔｈ（ＯＮ１）がシフト電圧Ｖ_{ｓｈｉｆｔ}よりも小さい場合の閾値の変化について説明する。
絶縁膜６０に電荷トラップ領域６０ａが含まれていると、オフ状態では、電荷トラップ領域６０ａに負の電荷が捕獲される。絶縁膜６０に負の電荷が含まれることで、オン閾値Ｖ_ｔｈ（ＯＮ）は第１オン閾値Ｖ_ｔｈ（ＯＮ１）よりもシフト電圧Ｖ_{ｓｈｉｆｔ}側に上昇した第２オン閾値Ｖ_ｔｈ（ＯＮ２）になる。第２オン閾値Ｖ_ｔｈ（ＯＮ２）とシフト電圧Ｖ_{ｓｈｉｆｔ}との差は、第１オン閾値Ｖ_ｔｈ（ＯＮ１）とシフト電圧Ｖ_{ｓｈｉｆｔ}との差よりも小さい。

オン状態では、電荷トラップ領域６０ａに正の電荷が捕獲される。絶縁膜６０に正の電荷が含まれることで、オフ閾値Ｖ_ｔｈ（ＯＦＦ）は第１オフ閾値Ｖ_ｔｈ（ＯＦＦ１）よりもシフト電圧Ｖ_{ｓｈｉｆｔ}側に低下した第２オフ閾値Ｖ_ｔｈ（ＯＦＦ２）になる。第２オフ閾値Ｖ_ｔｈ（ＯＦＦ２）とシフト電圧Ｖ_{ｓｈｉｆｔ}との差は、第１オフ閾値Ｖ_ｔｈ（ＯＦＦ１）とシフト電圧Ｖ_{ｓｈｉｆｔ}との差よりも小さい。

次に、図２（ｂ）に表したように、第１オン閾値Ｖ_ｔｈ（ＯＮ１）がシフト電圧Ｖ_{ｓｈｉｆｔ}よりも大きい場合の閾値の変化について説明する。
絶縁膜６０に電荷トラップ領域６０ａが含まれていると、オフ状態では、電荷トラップ領域６０ａに正の電荷が捕獲される。絶縁膜６０に正の電荷が含まれることで、オン閾値Ｖ_ｔｈ（ＯＮ）は第１オン閾値Ｖ_ｔｈ（ＯＮ１）よりもシフト電圧Ｖ_{ｓｈｉｆｔ}側に低下した第２オン閾値Ｖ_ｔｈ（ＯＮ２）になる。第２オン閾値Ｖ_ｔｈ（ＯＮ２）とシフト電圧Ｖ_{ｓｈｉｆｔ}との差は、第１オン閾値Ｖ_ｔｈ（ＯＮ１）とシフト電圧Ｖ_{ｓｈｉｆｔ}との差よりも小さい。

オン状態では、電荷トラップ領域６０ａに正の電荷が捕獲される。絶縁膜６０に正の電荷が含まれることで、オフ閾値Ｖ_ｔｈ（ＯＦＦ）は第１オフ閾値Ｖ_ｔｈ（ＯＦＦ１）よりもシフト電圧Ｖ_{ｓｈｉｆｔ}側に低下した第２オフ閾値Ｖ_ｔｈ（ＯＦＦ２）になる。第２オフ閾値Ｖ_ｔｈ（ＯＦＦ２）とシフト電圧Ｖ_{ｓｈｉｆｔ}との差は、第１オフ閾値Ｖ_ｔｈ（ＯＦＦ１）とシフト電圧Ｖ_{ｓｈｉｆｔ}との差よりも小さい。オン状態では、オフ状態に比べて多くの正の電荷が電荷トラップ領域６０ａに捕獲される。したがって、第１オフ閾値Ｖ_ｔｈ（ＯＦＦ１）と第２オフ閾値Ｖ_ｔｈ（ＯＦＦ２）との差は、第１オン閾値Ｖ_ｔｈ（ＯＮ１）と第２オン閾値Ｖ_ｔｈ（ＯＮ２）との差よりも大きい。

このように、電荷トラップ領域６０ａに電荷が捕獲されると、半導体装置１１０の閾値はシフト電圧Ｖ_{ｓｈｉｆｔ}に近づく。電荷トラップ領域６０ａに十分な電荷が捕獲されると、半導体装置１１０の閾値はシフト電圧Ｖ_{ｓｈｉｆｔ}とほぼ等しくなる。すなわち、半導体装置１１０の閾値は、シフト電圧Ｖ_{ｓｈｉｆｔ}に向かい、安定化する。

ここで、シフト電圧Ｖ_{ｓｈｉｆｔ}は基準電位調整部７１から供給される電位によって設定される。したがって、半導体装置１１０の閾値は、基準電位調整部７１から供給されるシフト電圧Ｖ_{ｓｈｉｆｔ}によって調整される。半導体装置１１０の閾値はシフト電圧Ｖ_{ｓｈｉｆｔ}によって任意に設定され、かつ安定化する。

次に、閾値のスロープについて説明する。
閾値のスロープとは、図２（ａ）及び図２（ｂ）に表した電流Ｉ−電圧Ｖ特性において、オン閾値Ｖ_ｔｈ（ＯＮ）とオフ閾値Ｖ_ｔｈ（ＯＦＦ）とを結ぶ線の傾斜のことをいう。第１の閾値のスロープＳＬ１は、第１オン閾値Ｖ_ｔｈ（ＯＮ１）と第１オフ閾値Ｖ_ｔｈ（ＯＦＦ１）とを結ぶ線の傾斜である。第２の閾値のスロープＳＬ２は、第２オン閾値Ｖ_ｔｈ（ＯＮ２）と第２オフ閾値Ｖ_ｔｈ（ＯＦＦ２）とを結ぶ線の傾斜である。

半導体装置１１０では、第２の閾値のスロープＳＬ２を有する。第２の閾値のスロープＳＬ２の角度は、第１の閾値のスロープＳＬ１の角度よりも大きい。半導体装置１１０では、電荷トラップ領域６０ａを含まない半導体装置に比べて閾値のスロープが立ち上がることになる。閾値のスロープが立ち上がることで、オン／オフ切り替え特性（スイッチング特性）が向上し、無駄な電力消費が抑制される。

図３は、閾値の温度変化について例示する図である。
図３において、横軸は温度、縦軸は閾値を表している。図３には、本実施形態に係る半導体装置１１０、参考例１に係る半導体装置１９１及び参考例２に係る半導体装置１９２の閾値変化が表されている。

半導体装置１９１は、４Ｈ−ＳｉＣのＳｉ面を窒素終端した基板に設けられたＤｉＭＯＳＦＥＴである。半導体装置１９２は、４Ｈ−ＳｉＣのＣ面を窒素終端した基板に設けられたＤｉＭＯＳＦＥＴである。半導体装置１９１及び１９２は、いずれも電荷トラップ領域６０ａを含まない。半導体装置１９１及び１９２では、温度上昇とともに閾値の低下が発生している。これは、高温ほどゲート絶縁膜から負の電荷が放出されやすいため、閾値の低下を招くと考えられる。

本実施形態に係る半導体装置１１０では、電荷トラップ領域６０ａに電荷が捕獲されるため、閾値が外部から導入したシフト電圧Ｖ_{ｓｈｉｆｔ}に安定化する。すなわち、半導体装置１１０においては、大量の電荷トラップを導入するため、温度に依存することなく所望の閾値への安定化が実現される。したがって、半導体装置１１０では、温度の変化に伴う閾値の変動が少ない。半導体装置１１０の閾値は、高温でも安定している。

本実施形態に係る半導体装置１１０では、制御電極Ｇの基準電位Ｖａに対して第１電極Ｄ１及び第２電極Ｄ２の基準電位Ｖｂをシフトさせるシフト電圧Ｖ_{ｓｈｉｆｔ}をデバイスの回路の一部から印加している。

この場合、閾値電圧はこのシフト電圧Ｖ_{ｓｈｉｆｔ}に向かって収束する。つまり、外部から閾値電圧を、所望の値（シフト電圧Ｖ_{ｓｈｉｆｔ}）に制御することができるようになる。また、デバイスの完成後にも、シフト電圧Ｖ_{ｓｈｉｆｔ}を変えることで、閾値がシフトして信頼性が損なわれるという問題（閾値シフトの問題）が抑制される。

さらに、使われる場所、時間、またはタイミングによりシフト電圧Ｖ_{ｓｈｉｆｔ}を変更したり、場合によっては時間的に制御してもよい。その場合、シフト電圧Ｖ_{ｓｈｉｆｔ}を所望の値に変動させればよい。

また、閾値電圧を小さな値に制御した方が、制御回路の簡素化、低コスト化、安全性確保などの面からも有利である。その意味では、シフト電圧Ｖ_{ｓｈｉｆｔ}を小さな値、例えば１ボルト（Ｖ）などに設定することで、低閾値化が実現される。例えば、高温動作では、閾値変動が発生しやすく、従来の構成では２Ｖ程度の低閾値化が下限であった。本実施形態の構成によれば、１Ｖ程度の低閾値化が達成される。

また、従来の構成では、デバイスの安定性の観点から、閾値電圧を５Ｖから７Ｖ程度に設計し、高温動作では３Ｖ程度になるように設計していた。しかし、閾値電圧が高いとリークが増加するため、５Ｖ程度に抑えたい。以上から、外部から与えるシフト電圧Ｖ_{ｓｈｉｆｔ}を１Ｖ以上５Ｖ以下に設定することが適当である。

本実施形態の構成に対し、電荷トラップのみを導入して、シフト電圧Ｖ_{ｓｈｉｆｔ}を導入しない場合について考える。つまり、基準電位Ｖａと基準電位Ｖｂとが一致している場合（通常の構成）に電荷トラップを導入したとする。この場合、閾値電圧が限りなくゼロに近づき、温度に依存せず閾値電圧Ｖ_ｔｈがゼロになる。したがって、通常の構成では電荷トラップは導入されない。

また、シフト電圧Ｖ_{ｓｈｉｆｔ}のみを導入して、電荷トラップを導入しない場合について考える。つまり、電荷トラップを導入しない通常の構成に、シフト電圧Ｖ_{ｓｈｉｆｔ}のみを導入したとする。この場合、閾値電圧Ｖ_ｔｈは、図３に示す１９１、１９２に対して、シフト電圧Ｖ_{ｓｈｉｆｔ}分だけ平行に移動する。このような構成では、温度に対する閾値の安定化は達成されない。

このように、電荷トラップ及びシフト電圧Ｖ_{ｓｈｉｆｔ}のいずれか一方のみを導入しただけでは、安定した所望の閾値を得ることはできない。本願発明者らは、電荷トラップ及びシフト電圧Ｖ_{ｓｈｉｆｔ}の両方を導入することで、閾値電圧を図３に示す１１０のように安定化できることを見出した。

次に、半導体装置１１０の具体例について説明する。
第１半導体領域１０は、高濃度ｎ形（ｎ+形）の炭化珪素（４Ｈ−ＳｉＣ：シリコンカーバイド）を含む基板１５の上に設けられる。第１半導体領域１０は、例えば低濃度ｎ形（ｎ-形）の４Ｈ−ＳｉＣ層である。

本実施形態では、基板１５の上に第１半導体領域１０を形成した構造を、デバイス形成用基板として用いる。第１半導体領域１０（ｎ-形ＳｉＣ層）の不純物濃度は、基板１５（ｎ+形ＳｉＣ基板）の不純物濃度よりも低い。第１半導体領域１０は、半導体装置１１０の耐圧保持層となる。

ＳｉＣは多くの結晶多形（ポリタイプ）を取り得る。本実施形態では、ＳｉＣの結晶多形として４Ｈ構造が用いられる。４Ｈ構造のＳｉＣを用いた半導体装置１１０では高い耐圧を得られる。また、バルク中の移動度が高いため、パワーデバイスの作製に適している。

基板１５の裏面には、導電性材料を含む第２電極Ｄ２が形成される。第２電極Ｄ２は、ＤｉＭＯＳＦＥＴの例えばドレイン電極になる。第２電極Ｄ２は、例えばＮｉ及びＴｉを蒸着などの積層構造を有する。第２電極Ｄ２は、例えば１０００℃のアニールを行うことで、基板１５の裏面にオーミック接続される。

第１半導体領域１０の表面上の一部に、互いに間隔を隔て所定の膜厚の複数の第２半導体領域２０が設けられる。第２半導体領域２０は、低濃度ｐ形（ｐ-形）のＳｉＣ領域である。第２半導体領域２０は、構造体１００の第１面１００ａから内部途中の深さまで形成される。２つの第２半導体領域２０の間には第１半導体領域１０が配置される。第２半導体領域２０は、Ｚ方向にみてリング状や蜂の巣状などの形状を有していてもよい。

第２半導体領域２０の表面上の一部に、構造体１００の第１面１００ａから内部途中の深さまで所定の膜厚の第３半導体領域３０が設けられる。第３半導体領域３０は、高濃度ｎ形（ｎ+形）のＳｉＣ領域である。

第２半導体領域２０の表面上の一部に、コンタクト領域２５が設けられる。コンタクト領域２５は、第３半導体領域３０と並置される。コンタクト領域２５は、ｐ形（ｐ+形）のＳｉＣ領域である。

このように、第２半導体領域２０は、第１半導体領域１０と第３半導体領域３０との間に設けられる。第２半導体領域２０は、第１半導体領域１０及び第３半導体領域３０のそれぞれと接する。第１半導体領域１０と第３半導体領域３０とで挟まれる第２半導体領域２０にはチャネルが形成される。

絶縁膜６０は、構造体１００の第１面１００ａの上に設けられる。絶縁膜６０は、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の上に連続的に設けられる。絶縁膜６０には、例えばＳｉＯ_２が用いられる。

絶縁膜６０の上には、制御電極Ｇが形成される。制御電極Ｇは、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の一部の上に、絶縁膜６０を介して設けられる。

第３半導体領域３０及びコンタクト領域２５の上には第１電極Ｄ１が設けられる。第１電極Ｄ１は、ＤｉＭＯＳＦＥＴの例えばソース電極になる。第１電極Ｄ１は、例えばＡｌ及びＮｉなどによる積層構造を有する。第１電極Ｄ１は、例えば８００℃程度の温度で形成され、コンタクト領域２５にオーミック接続される。第３半導体領域３０は、ＤｉＭＯＳＦＥＴのソース領域となる。

半導体装置１１０では、図１に表した構成が複数並列に配置される。半導体装置１１０では、並列に配置された構成の全体に電流を流し、制御電極Ｇへの電圧印加によりスイッチングが行われる。

ここで、絶縁膜６０は電荷トラップ領域６０ａを含む。電荷トラップ領域６０ａには、例えばＳｉＮ膜が用いられる。絶縁膜６０の第１部分６１は例えばＳｉＯ_２膜であり、第２部分６２は例えばＳｉＮ膜である。第２部分６２は電荷トラップ領域６０ａとして機能する。

ＳｉＮ膜を電荷トラップ領域６０ａとして機能させるためには、ＳｉＮ膜がＳｉリッチであることが必要である。ＳｉＮ膜がＳｉリッチであれば、Ｓｉのダングリングボンドが多数存在し、電子・ホールともに捕獲しやすくなる。

ＳｉＮの組成比（元素の組成比を［元素記号］で表す。以下同様）として、［Ｓｉ］／［Ｎ］＝３／４＝０．７５の時に、ダングリングボンドが無くなり、電荷の捕獲はなくなる。そこから、Ｓｉリッチにするに従って、電荷の捕獲量が増加する。したがって、ＳｉＮの組成比は、［Ｓｉ］／［Ｎ］＞０．７５を満たす必要がある。

電荷の捕獲量を多くするには、ＳｉＮにおいてＳｉがより多いほうが好ましく、［Ｓｉ］／［Ｎ］が０．８５以上であれば、十分な量の電荷が捕獲される。一方、［Ｓｉ］／［Ｎ］が１．０５を超えると、膜全体が金属になり、トラップ電荷による電位調整ができなくなる。つまり、Ｓｉの量が多すぎると、隣のダングリングボンドとの相互作用により、次第に、金属的な状態になっていく。金属的な電荷移動がない、Ｓｉ量の限界は、［Ｓｉ］／［Ｎ］＝０．９５である。以上のことから、ＳｉＮの組成比は、０．７５＜［Ｓｉ］／［Ｎ］＜１．０５であり、好ましくは０．８５≦［Ｓｉ］／［Ｎ］≦０．９５である。本実施形態では、上記範囲の中間量である０．９を適用している。

ＳｉＮ膜を電荷トラップ領域６０ａとして機能させるためには、電荷トラップの面密度が重要である。ＳｉＮ膜は薄い方が電荷の出入りは高速である。したがって、ＳｉＮ膜の厚さは、８ナノメートル（ｎｍ）以下が好ましい。さらに、高速動作を行うためには、ＳｉＮ膜の厚さは４ｎｍ以下が好ましい。

一方、十分に電荷を捕獲するためには、ある程度の厚さが必要である。したがって、ＳｉＮ膜の厚さは、０．５ｎｍ以上必要である。さらに、膜の均一性を保つには、ＳｉＮ膜の厚さは１ｎｍ以上が好ましい。以上のことから、ＳｉＮ膜の厚さは、０．５ｎｍ以上８ｎｍ以下であり、１ｎｍ以上４ｎｍ以下がより好ましい。そして、最適量としては、２．５ｎｍ程度である。本実施形態では、ＳｉＮ膜の厚さとして、２．５ｎｍを適用している。

（第２の実施形態）
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４は、本実施形態に係る半導体装置の製造方法を例示するフローチャートである。
図５（ａ）〜図６（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。
以下、図４、図５（ａ）〜図６（ｄ）に沿って半導体装置の製造方法の具体例を説明する。

先ず、図４のステップＳ１００に表したように、第１半導体領域１０の形成を行う。すなわち、図５（ａ）に表したように、ｎ^＋形４Ｈ−ＳｉＣの基板１５の表面上に、ｎ⁻形４Ｈ−ＳｉＣ層を含む第１半導体領域１０を形成する。基板１５としては、例えば固体単結晶ＳｉＣ基板が用いられる。

基板１５内の不純物濃度（ドーピング濃度）は、１×１０^１６原子／ｃｍ^３以上、１×１０^２０原子／ｃｍ^３未満が好適である。実施形態では、基板１５の不純物濃度は、例えば、６×１０^１７原子／ｃｍ^３である。

基板１５としては、（０００１）面の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）が好適である。また、実施形態では（０００１）面を用いているが、（０００−１）面など他の面方位であっても、有効である。

第１半導体領域１０は、基板１５の表面上にｎ⁻形４Ｈ−ＳｉＣ層をエピタキシャル成長することにより形成される。エピタキシャル層を形成する際、原料ガスとして、例えばＳｉＨ_４ガス及びＣ_３Ｈ_８ガスが用いられる。また、不純物（ドーパント）としては、Ｎ
またはＰを用いるとよい。第１半導体領域１０は、耐圧保持層となる。

第１半導体領域１０の膜厚としては、例えば５μｍ以上１００μｍ以下が好適であり、高耐圧のデバイス程、厚くすることが望ましい。実施形態では、第１半導体領域１０の膜厚は、例えば１０μｍである。また、第１半導体領域１０の不純物濃度（ドーピング濃度）は、８×１０^１４原子／ｃｍ^３以上、３×１０^１７原子／ｃｍ^３未満が好適である。実施形態では、第１半導体領域１０の不純物濃度は、例えば５×１０^１５原子／ｃｍ^３である。

次に、図４のステップＳ１０２に表したように、第２半導体領域２０の形成を行う。第２半導体領域２０は、ｐ形不純物のイオン注入によって形成される。すなわち、図５（ｂ）に表したように、フォトリソグラフィ及びエッチングを用いて形成した酸化膜（図示せず）をマスクとして用い、導電形がｐ形の不純物を選択的に第１半導体領域１０であるＳｉＣ層の表面領域に注入する。これにより、ｐ⁻形４Ｈ−ＳｉＣ領域を含む第２半導体領域２０が形成される。

第２半導体領域２０における導電性不純物の濃度は、例えば１×１０^１６原子／ｃｍ^３である。ｐ形の不純物となるＡｌイオンの注入の条件としては、例えばドーズ量１×１０^１５原子／ｃｍ^２、エネルギー８０ｋｅＶである。実施形態では、例えば３００℃に基板１５を加熱して上記のイオン注入を行う。

次に、図４のステップＳ１０４に表したように、第３半導体領域３０の形成を行う。第３半導体領域３０は、ｎ形不純物のイオン注入によって形成される。すなわち、図５（ｃ）に表したように、第２半導体領域２０の表面の一部に、選択的にｎ形の導電性不純物を注入する。これにより、ｎ^＋形４Ｈ−ＳｉＣ領域を含む第３半導体領域３０が形成される。

具体的には、第２半導体領域２０の形成に用いた酸化膜のマスクを除去した後、再度新たなパターンを有する酸化膜のマスク（図示せず）を、フォトリソグラフィ及びエッチングを用いて形成する。そして、新たなマスクの開口部を通して、ｎ形の導電性不純物を注入する。これにより、第３半導体領域３０が形成される。

第３半導体領域３０における導電性不純物の濃度は、例えば２×１０^２０原子／ｃｍ^３である。ｎ形の不純物となるＮイオンの注入の条件としては、例えばドーズ量１×１０^１５原子／ｃｍ^２、エネルギー４０ｋｅＶである。実施形態では、３００℃に基板１５を加熱して上記のイオン注入を行う。第３半導体領域３０における導電性不純物の濃度は、１×１０^１４原子／ｃｍ^３以上５×１０^２０原子／ｃｍ^３以下が好適である。より好ましくは、５×１０^１５原子／ｃｍ^３以上３×１０^２０原子／ｃｍ^３以下である。

次に、図４のステップＳ１０６に表したように、コンタクト領域２５の形成を行う。コンタクト領域２５は、ｐ形不純物のイオン注入によって形成される。すなわち、図５（ｄ）に表したように、第２半導体領域２０の表面の他の一部に、第３半導体領域３０と隣接するように選択的にｐ形の導電性不純物を注入する。これにより、ｐ^＋形４Ｈ−ＳｉＣ領域を含むコンタクト領域２５が形成される。

具体的には、第３半導体領域３０の形成に用いた酸化膜のマスクを除去した後、再度新たなパターンを有する酸化膜のマスク（図示せず）を、フォトリソグラフィ及びエッチングを用いて形成する。そして、新たなマスクの開口部を通して、ｐ形の導電性不純物を注入する。これにより、コンタクト領域２５が形成される。

コンタクト領域２５における導電性不純物の濃度は、例えば２×１０^２０原子／ｃｍ^３である。ｐ形の不純物となるＡｌイオンの注入の条件としては、例えばドーズ量１×１０^１５原子／ｃｍ^２、エネルギー４０ｋｅＶである。実施形態では、３００℃に基板１５を加熱して上記のイオン注入を行う。コンタクト領域２５における導電性不純物の濃度は、１×１０^１４原子／ｃｍ^３以上５×１０^２０原子／ｃｍ^３以下が好適である。より好ましくは、５×１０^１５原子／ｃｍ^３以上３×１０^２０原子／ｃｍ^３以下である。

次に、図４のステップＳ１０８に表したように、アニールを行う。すなわち、上述したイオン注入工程の後、活性化アニール処理を行う。この活性化アニール処理としては、例えばアルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１６００℃、加熱時間３０分といった条件が用いられる。このようにして、図５（ｄ）に示す構造を得る。このとき、ＳｉＣ基板の内部に導入されたドーパントは活性化されるが、殆ど拡散はしない。

なお、第２半導体領域２０、第３半導体領域３０及びコンタクト領域２５の形成に際し、炭素イオンを共ドープしてもよい。この際、ステップＳ１０８に表した高温アニールによって、余分な炭素イオンは、第１半導体領域１０、基板１５及び外部へと拡散してしまい、第２半導体領域２０には残っていない。その結果、この段階での炭素イオンの共ドープの有無によるＭＯＳ界面の特性変化は観測できないレベルである。

次に、図４のステップＳ１１０に表したように、絶縁膜６０の形成を行う。すなわち、図６（ａ）に表したように、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の表面全体を覆うように絶縁膜６０を形成する。絶縁膜６０には、例えばＳｉＯ_２が用いられる。絶縁膜６０には、ＳｉＮや高誘電率材料（ｈｉｇｈ−ｋ材料）を用いてもよい。絶縁膜６０の形成方法としては、熱酸化法、ウェット酸化法及びＣＶＤなどの堆積法が用いられる。

次に、図４のステップＳ１１２に表したように、不純物の導入を行う。実施形態では、不純物としてＮが用いられる。図６（ｂ）に表したように、絶縁膜６０を介してプラズマ窒化を行う。これにより、絶縁膜６０の表面部分にＳｉＮ膜による電荷トラップ領域６０ａが形成される。

次に、図４のステップＳ１１４に表したように、第１電極Ｄ１の形成を行う。第１電極Ｄ１は、例えばソース電極である。第１電極Ｄ１を形成するには、先ず、絶縁膜６０の上にフォトリソグラフィ法を用いてパターンを有するレジスト膜（図示せず）を形成する。その後、当該レジスト膜をマスクとして用いて、コンタクト領域２５の表面及び第３半導体領域３０の表面の一部に位置する絶縁膜６０の部分をエッチングにより除去する（図６（ｃ）参照）。

続いて、かかるレジスト膜と絶縁膜６０が除去されて形成された開口部によって露出されたコンタクト領域２５の表面及び第３半導体領域３０の表面の一部に、金属などの導電体膜を形成する。かかる導電体膜が、第１電極Ｄ１となる。

その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。また、絶縁膜６０の幅をエッチバック等で狭くすれば絶縁膜６０と第１電極Ｄ１とが接触しないように隙間が形成される。ここで、第１電極Ｄ１となる導電体としては、例えば、ニッケル（Ｎｉ）が好適である。

次に、図４のステップＳ１１６に表したように、アニールを行う。すなわち、アニール工程として、第１電極Ｄ１を形成した後に、例えば８００℃での熱処理を行う。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。

上記の熱処理により、Ｎｉ_２Ｓｉを含む第１電極Ｄ１が形成される。第３半導体領域３０には大量のＮが導入されているので、このアニール処理によって低い接触抵抗の電極構造が得られる。また、コンタクト領域２５には大量のＡｌが導入されているので、容易に低接触抵抗のコンタクトが得られる。

次に、図４のステップＳ１１８に表したように、制御電極Ｇの形成を行う。すなわち、図６（ｄ）に表したように、絶縁膜６０の上に制御電極Ｇを形成する。制御電極Ｇには、例えば、ｎ形ポリシリコンが用いられる。

なお、第１電極Ｄ１もｎ形ポリシリコンとして、第１電極Ｄ１及び制御電極Ｇとも、更にＮｉ膜を形成して熱処理を行うことで、ＮｉＳｉ、Ｎｉ_２Ｓｉ、ＮｉＳｉ_２などのサリサイド膜を電極としてもよい。

次に、図４のステップＳ１２０に表したように、第２電極Ｄ２の形成を行う。第２電極Ｄ２は、例えばドレイン電極である。図６（ｄ）に表したように、第２電極Ｄ２は、基板１５の裏面上に形成される。第２電極Ｄ２としては、例えばＮｉ及びＴｉの積層構造が用いられる。第２電極Ｄ２は、基板１５の裏面の例えば全面に設けられる。

次に、図５のステップＳ１２２に表したように、アニールを行う。このアニール処理では、８００℃程度の熱処理を行う。このアニール処理の条件としては、例えば、アルゴン（Ａｒ）ガス中で加熱時間５分である。かかる熱処理により、第２電極Ｄ２と基板１５との界面に例えばＮｉ_２Ｓｉが形成される。これにより、第２電極Ｄ２は基板１５とオーミック接続される。
以上の工程により半導体装置１１０が完成する。

次に、電荷トラップ領域６０ａの他の例について説明する。
電荷トラップ領域６０ａは、ＳｉＮ以外に、ＳｉＯＮを含んでいてもよい。この場合、絶縁膜６０の第２部分６２は、ＳｉＯＮ膜である。

電荷トラップ領域６０ａに含まれるＳｉＯＮのＮの組成比に対するＯの組成比は０．０１未満である。この場合、ＳｉＯＮはＳｉＮと見なせばよい。

上記の場合、電荷トラップ領域６０ａに含まれるＳｉＯＮのＮの組成比に対するＳｉの組成比は０．８５以上０．９５以下である。
電荷トラップ領域６０ａに含まれるＳｉＯＮのＮの組成比に対するＯの組成比が０．０１以上の場合は、電荷トラップ領域６０ａに含まれるＳｉＯＮのＳｉの組成比は、１．１３＜［Ｓｉ］／（１／２［Ｏ］＋３／４［Ｎ］）＜１．２７を満たす。
これにより、Ｓｉリッチとなって、Ｓｉのダングリングボンドが多数存在し、電子・ホールともに捕獲しやすくなる。

ＳｉＯＮ膜を電荷トラップ領域６０ａとして機能させるためには、電荷トラップの面密度が重要である。ＳｉＮ膜は薄い方が電荷の出入りは高速である。したがって、ＳｉＯＮ膜の厚さは、８ナノメートル（ｎｍ）以下が好ましい。さらに、高速動作を行うためには、ＳｉＯＮ膜の厚さは４ｎｍ以下が好ましい。

一方、十分に電荷を捕獲するためには、ある程度の厚さが必要である。したがって、ＳｉＯＮ膜の厚さは、０．５ｎｍ以上必要である。さらに、膜の均一性を保つには、ＳｉＯＮ膜の厚さは１ｎｍ以上が好ましい。以上のことから、ＳｉＯＮ膜の厚さは、０．５ｎｍ以上８ｎｍ以下であり、１ｎｍ以上４ｎｍ以下がより好ましい。そして、最適量としては、２．５ｎｍ程度である。本実施形態では、ＳｉＯＮ膜の厚さとして、２．５ｎｍを適用している。

電荷トラップ領域６０ａとしてはＳｉＮ膜以外に、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｍｎ、及びＦｅよりなる群から選択された少なくとも１つを添加したＴｉ、Ｚｒ又はＨｆの酸化物誘電体を含んでいてもよい。

また、上記の酸化物誘電体は、Ｎ、Ｃ、Ｂ、Ｍｇ，Ｃａ，Ｓｒ，Ｂａ，Ａｌ，Ｓｃ，Ｙ，Ｌａ及びＬａよりなる群から選択された少なくとも１つが添加されていてもよい。

図７（ａ）及び図７（ｂ）は、クラスター状の酸化物誘電体について例示する模式的断面図である。
図７（ａ）には、クラスター状の酸化物誘電体６３を含む絶縁膜６０が表されている。図７（ｂ）には、クラスター状の酸化物誘電体６３を含む絶縁膜６０の製造方法の一例が表されている。

図７（ａ）に表したように、絶縁膜６０はクラスター状の酸化物誘電体６３を含んでいてもよい。クラスター状の酸化物誘電体６３は電荷トラップ領域６０ａになる。クラスター状の酸化物誘電体６３としては、例えばＲｕが添加されたＳｒＴｉＯ_３、Ｒｕが添加されたＨｆＳｉＯＮ、Ｒｕが添加されたＨｆＯ_２である。

クラスター状の酸化物誘電体６３を絶縁膜６０に形成するには、図７（ｂ）に表したように、絶縁膜６０を形成した後、絶縁膜６０の上に酸化物誘電体６３を含む膜６５を形成する。膜６５としては、例えばＲｕが添加されたＨｆＳｉＯ_４膜である。膜６５を形成した後、アニールを行うことで、クラスター状の酸化物誘電体６３が絶縁膜６０内に形成される。電荷トラップ領域６０ａがクラスター状の酸化物誘電体６３であると、電荷は、より高速に移動する。

（第３の実施形態）
図８は、第３の実施形態に係る半導体装置を例示する模式的断面図である。
図８に表したように、第３の実施形態に係る半導体装置１２０は、特にＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用した例である。

半導体装置１２０が半導体装置１１０と異なる点は、ｎ^＋形ＳｉＣによる基板１５の代わりに、ｐ^＋形４Ｈ−ＳｉＣによる基板１７（第４半導体領域）を用いたこと、及び第１半導体領域１０が、ｎ^＋形４Ｈ−ＳｉＣ層を含む第１層１１と、ｎ⁻形４Ｈ−ＳｉＣ層を含む第２層１２との積層構造になっていることである。第１半導体領域１０は、基板１７に接し、基板１７の上に設けられる。第１層１１及び第２層１２は、耐圧保持層となる。

基板１７の裏面（下面）には、第２電極Ｄ２が形成されている。この第２電極Ｄ２はコレクタ電極となる。本実施形態では、第２電極Ｄ２として、Ｔｉ及びＡｌの積層膜が用いられる。第２電極Ｄ２は、例えば、８００℃、Ａｒ中２分のアニール工程によりオーミック接続が得られる。

また、コンタクト領域２５の上の第１電極Ｄ１は、本実施形態ではエミッタ電極となる。第１電極Ｄ１は、第３半導体領域３０及びコンタクト領域２５とオーミック接続される。

半導体装置１２０の製造方法は、基板１７の上に第１層１１及び第２層１２を形成する以外は半導体装置１１０の製造方法と実質的に同じである。
このような本実施形態では、閾値の安定したＩＧＢＴが実現される。半導体装置１２０では、バイポーラ動作になるため、伝導度変調が起こり、オン抵抗が小さくなる。その結果、ＭＯＳＦＥＴに比べて、通電能力が大幅に高まる。

（変形例）
実施形態では、ＤｉＭＯＳＦＥＴ又はＩＧＢＴに適用した例を説明したが、ＳｉＣ領域（第１半導体領域１０）の表面部にｐ形の４Ｈ−ＳｉＣ領域（第２半導体領域２０）を有し、ｐ形型４Ｈ−ＳｉＣ領域上にゲート絶縁膜（絶縁膜６０）を介してゲート電極（制御電極Ｇ）を有する構造であれば適用可能である。

例えば、ＤｉＭＯＳＦＥＴ及びＩＧＢＴなどのトランジスタにおいて、トレンチゲート構造を有するものにも適用可能である。また、本実施形態は、ＪＦＥＴ（Junction Field Effect Transistor）、ダイオードなど半導体領域と、半導体領域の上に設けられた絶縁膜と、絶縁膜の上に設けられた電極を有するデバイスであれば適用可能である。

また、実施形態では、ＳｉＣを用いる例を説明したが、窒化ガリウム（ＧａＮ）等の化合物半導体、Ｓｉ、ダイアモンド、カーボンなど、他の材料を用いてもよい。本実施形態では、例えば８０℃を超えるような高温環境下での動作に適したＳｉＣ、ＧａＮ、ダイヤモンド、カーボンを用いた半導体装置に特に有効である。

以上説明したように、実施形態に係る半導体装置によれば、安定した閾値を得ることができる。

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

例えば、前述の各実施の形態および各変形例においては、第１の導電形をｎ形、第２の導電形をｐ形として説明したが、本発明は第１の導電形をｐ形、第２の導電形をｎ形としても実施可能である。

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…第１半導体領域、１５，１７…基板、２０…第２半導体領域、２５…コンタクト領域、３０…第３半導体領域、６０…絶縁膜、６０ａ…電荷トラップ領域、６１…第１部分、６２…第２部分、６３…酸化物誘電体、７０…電圧供給部、１００…構造体、１００ａ…第１面、１１０、１２０…半導体装置

Claims (7)

1. 第１面を有する構造体であって、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、を含み、前記第１面に沿った第１方向に前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域がこの順に並ぶ部分を有する構造体と、
   前記構造体の前記第１面の上に設けられた絶縁膜と、
   前記絶縁膜の上に設けられた制御電極と、
   前記第３半導体領域と電気的に接続された第１電極と、
   前記第１半導体領域と電気的に接続された第２電極と、
   前記第１電極の電位と、前記制御電極の電位と、の間の電位差を制御して前記第１電極と前記第２電極との間に印加されるバイアス電圧の基準電圧を、前記制御電極に印加される制御電圧の基準電圧からシフト電圧だけ異ならせる電位調整部と、
   を備え、
   前記絶縁膜は電荷を捕獲する電荷トラップ領域を含み、
   前記電荷トラップ領域は、前記制御電極と接し、
   前記電荷トラップ領域は、前記制御電極に直接的に接するＳｉＮ層を含み、
   前記ＳｉＮ層におけるＮの組成比に対するＳｉの組成比は、０．７５よりも大きく１．０５よりも小さく、
   閾値電圧が前記シフト電圧に向かって収束する、半導体装置。
2. 前記電荷トラップ領域に含まれるＳｉＮのＮの組成比に対するＳｉの組成比は、０．８５以上０．９５以下である請求項１記載の半導体装置。
3. 前記電荷トラップ領域の厚さは、１ナノメートル以上４ナノメートル以下である請求項１または２に記載の半導体装置。
4. 前記シフト電圧は、１ボルト以上５ボルト以下である請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記制御電極の材料における仕事関数は、シリコンのミッドギャップと等しい請求項１〜４のいずれか１つに記載の半導体装置。
6. 前記第２電極は、前記構造体の前記第１面とは反対側の第２面に設けられた請求項１〜５のいずれか１つに記載の半導体装置。
7. 前記構造体は、ＳｉＣを含む請求項１〜６のいずれか１つに記載の半導体装置。

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