WO2019065463A1 - 半導体装置 - Google Patents

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gate
strongly correlated
insulating film
semiconductor device
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周平 箕谷
勝哉 池上
成雅 副島
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株式会社デンソー
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device having a semiconductor element of a MOS structure formed of a semiconductor material such as silicon carbide.
  • the MOSFET when the power device is in a short-circuit state, specifically, when the high power supply voltage is applied while the gate of the power device MOSFET is turned on, the MOSFET has a high withstand voltage and a low resistance. The power of the MOSFET is increased because the For this reason, in many cases, the time until the element breakdown occurs in a short circuit is shorter than 10 ⁇ sec.
  • Ids in the saturation region is a short circuit in the Vds-Ids characteristic.
  • the value multiplied by Vds is the power.
  • a voltage of 600 to 1200 V or more is applied to the drain as Vds, and the power in the MOSFET becomes very large.
  • Ids in the saturation region is substantially constant even if Ids increases according to the gate voltage Vg, but in the case of a SiC device, Ids increases with a predetermined gradient even in the saturation region. Power will be even greater. Therefore, the temperature of the MOSFET instantaneously rises, making it difficult to obtain a high short circuit withstand voltage.
  • Patent Document 1 proposes a semiconductor device having a structure capable of reducing the power of the MOSFET.
  • the source electrode is made of a material whose resistance value increases under a predetermined high temperature condition, and when an overcurrent flows through the current path formed in the SiC epitaxial layer, the current density is made less than the predetermined value.
  • a limiting variable resistance layer is provided.
  • the application of the gate voltage Vg can be turned off at the time of occurrence of an overcurrent by a drive circuit using current sensing or the like to suppress element breakdown.
  • variable resistance layer can not prevent generation of a large power only by limiting the current density, and a sufficient short circuit resistance can not be obtained.
  • the present disclosure aims to provide a semiconductor device having a semiconductor element of a MOS structure which can obtain a short circuit withstand voltage more accurately.
  • a drift comprising a first or second conductivity type substrate made of silicon carbide, and a first conductivity type semiconductor formed on the substrate and having a lower impurity concentration than the substrate Layer, a base region of silicon carbide of a second conductivity type formed on the drift layer, and a first conductivity type formed on the base region and having a first conductivity type impurity concentration higher than that of the drift layer
  • An interlayer insulating film having a contact hole formed thereon, a source electrode electrically connected to the source region through the contact hole, and a drain electrode formed on the back surface side of the substrate; And it has a non-semiconductor element.
  • a strongly correlated material layer made of a strongly correlated electron material which is conducted between
  • the strongly correlated material layer functions as a conductor, and the gate-source of the semiconductor element of the MOS structure can be conducted. Therefore, the voltage of the gate electrode can be reduced, and the short circuit current flowing to the semiconductor element can be cut off, so that the power in the semiconductor element can be suppressed. Therefore, it is possible to suppress the semiconductor element from becoming high temperature, to suppress the semiconductor element from reaching the element breakdown, and to provide a semiconductor device having the semiconductor element of the MOS structure which can obtain the short circuit withstand capacity more accurately. it can.
  • the parenthesized reference symbol attached to each component etc. shows an example of the correspondence of the component etc. and the specific component etc. as described in the embodiment to be described later.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment. It is the figure which showed the relationship of the temperature T and resistivity rho in a strong correlation material layer. Figure showing the relationship between the ratio of the resistivity ⁇ insulator when the strongly correlated electronic material functions as an insulator to the resistivity metalmetal when it functions as a metal (hereinafter referred to as ⁇ insulator / ⁇ metal) and the temperature T at which a phase transition occurs It is. It is a circuit diagram of a semiconductor device at the time of temperature rising.
  • FIG. 7 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. 1;
  • FIG. 5B is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG.
  • FIG. 5A is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 5B;
  • FIG. 5C is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 5C;
  • FIG. 5D is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 5D; It is sectional drawing of the semiconductor device concerning 2nd Embodiment.
  • a vertical MOSFET is formed as a semiconductor element having a MOS structure.
  • the vertical MOSFET is formed in the cell region of the semiconductor device, and the outer peripheral breakdown voltage structure is formed so as to surround the cell region, but the semiconductor device is configured here, but only the vertical MOSFET is shown here. It is shown.
  • the horizontal direction in FIG. 1 is taken as the width direction
  • the vertical direction is taken as the thickness direction or the depth direction.
  • an n + -type substrate 1 made of SiC is used as a semiconductor substrate.
  • the normal direction of the sheet of FIG. 1 is made to coincide with the off direction.
  • an off substrate having a (0001) Si surface and a predetermined off angle is used, and for example, the off direction is set to ⁇ 11-20>.
  • the n-type impurity concentration of the n + -type substrate 1 is, eg, 1.0 ⁇ 10 19 / cm 3 .
  • an n -- type drift layer 2 made of SiC, a p-type base region 3 and an n + -type source region 4 are sequentially formed by epitaxial growth or the like.
  • the n ⁇ -type drift layer 2 has, for example, an n-type impurity concentration of 0.5 to 2.0 ⁇ 10 16 / cm 3 and a thickness of 5 to 14 ⁇ m.
  • n - the boundary between the n + -type substrate 1 of the type drift layer 2, optionally n - even each other by the type drift layer 2 to form a partially high concentration and buffer layer 2a good.
  • the p-type base region 3 is a portion where the channel region is formed, and the p-type impurity concentration is, for example, about 2.0 ⁇ 10 17 / cm 3 and the thickness is 0.5 to 2 ⁇ m. Further, in the case of the present embodiment, the surface layer portion of the p-type base region 3 is a contact region in which the p-type impurity concentration is increased.
  • the n + -type source region 4 has a higher impurity concentration than the n ⁇ -type drift layer 2 and has an n-type impurity concentration of, for example, 2.5 ⁇ 10 18 to 1.0 ⁇ 10 19 / cm 3 in the surface layer portion. It is composed of about 0.5 to 2 ⁇ m.
  • a p-type deep layer 5 is formed in the surface layer portion of the n ⁇ -type drift layer 2, that is, below the p-type base region 3.
  • the p-type deep layer 5 has a p-type impurity concentration higher than that of the p-type base region 3, and a plurality of the p-type deep layers 5 are arranged at equal intervals and separated from each other without intersecting each other. It is done.
  • each p-type deep layer 5 has a p-type impurity concentration of 1.0 ⁇ 10 17 to 1.0 ⁇ 10 19 cm 3 and a width of 0.7 ⁇ m.
  • Each p-type deep layer 5 has a depth of 0.4 ⁇ m or more, and is formed to a position deeper than the trench gate structure described later, thereby suppressing entry of an electric field into the trench gate structure.
  • the p-type deep layer 5 is formed only in the surface layer portion of the n ⁇ -type drift layer 2, but the n ⁇ -type source region 4 and the p-type base region 3 are penetrated to form the n ⁇ -type It may be formed to reach the drift layer 2.
  • a trench can be formed from the surface of the n + -type source region 4 and the p-type deep layer 5 can be formed to be embedded in the trench.
  • the width is 0.8 ⁇ m and the depth is p-type base region 3 and n + -type source region so as to penetrate p-type base region 3 and n + -type source region 4 to reach n ⁇ -type drift layer 2.
  • a gate trench 6 which is 0.2 to 0.4 ⁇ m deeper than the total film thickness of 4 is formed.
  • the p-type base region 3 and the n + -type source region 4 described above are arranged in contact with the side surfaces of the gate trench 6.
  • the gate trench 6 is formed in a linear layout in which the lateral direction in the drawing of FIG. 1 is the width direction, the normal direction in the drawing is the longitudinal direction, and the vertical direction in the drawing is the depth direction. Further, although only one is shown in FIG. 1, a plurality of gate trenches 6 are arranged at equal intervals in the lateral direction of the drawing and are arranged so as to be sandwiched between the p-type deep layers 5 respectively. It is in the form of
  • a portion of the p-type base region 3 located on the side surface of the gate trench 6 is a channel region connecting the n + -type source region 4 and the n ⁇ -type drift layer 2 when the vertical MOSFET operates.
  • a gate insulating film 7 is formed on the inner wall surface of the gate trench 6 including the channel region. Further, on the surface of gate insulating film 7, gate electrode 8 made of doped polysilicon is formed. In the present embodiment, the gate electrode 8 is n-type doped, but may be p-type doped.
  • the gate trench 6 is filled with the gate insulating film 7 and the gate electrode 8. Thus, the trench gate structure is configured.
  • a strong correlation material layer 9 is formed on the gate insulating film 7 and the gate electrode 8.
  • the strong correlation material layer 9 is made of a strong correlation electron material that changes the resistivity [[ ⁇ ⁇ cm] according to the temperature of the vertical MOSFET.
  • a VO-based material is used, and in this case, VO 2 is used.
  • a strongly correlated electron material generally refers to a substance having a strong effective Coulomb interaction among electrons.
  • the resistivity ⁇ [ ⁇ ⁇ cm] is changed according to the temperature, and the one in which the resistivity ⁇ [ ⁇ ⁇ cm] becomes lower as the temperature becomes higher is the strongly correlated material layer 9 Used as a material for Such a material functions as an insulator in the normal use environment of the vertical MOSFET, and as the temperature of the vertical MOSFET rises, the resistivity ⁇ [ ⁇ ⁇ cm] decreases and the conductor Act as.
  • the temperature-resistivity characteristic as shown in FIG. 2 is obtained, for example, a temperature range of 100 ° C. or less, a temperature range of 373 K or less in absolute temperature, and a temperature range exceeding that
  • the resistivity ⁇ [ ⁇ ⁇ cm] changes greatly.
  • the resistivity ⁇ is about 10 ⁇ 1 to 10 [ ⁇ ⁇ cm] and works as an insulator.
  • the phase transition lowers to a resistivity of 10 ⁇ 3 [ ⁇ ⁇ cm] or less, and works as a conductor metal.
  • FIG. 3 shows the relationship between the ratio of the resistivity insinsulator when functioning as an insulator to the resistivity metalmetal when functioning as a metal (hereinafter referred to as ⁇ insulator / ⁇ metal) and the temperature [K] at which a phase transition occurs.
  • ⁇ insulator / ⁇ metal the resistivity insinsulator when functioning as an insulator to the resistivity metalmetal when functioning as a metal
  • the temperature [K] of the phase transition may be higher than the temperature range in normal use of the semiconductor device and lower than the temperature at which the temperature of the vertical MOSFET is raised at the short circuit and element breakdown occurs.
  • the temperature range in normal use of the semiconductor device differs depending on the use form of the semiconductor device, but for example, when applied to a vehicle etc., it is necessary that the temperature of phase transition be at room temperature (eg 0 K) or more,
  • the temperature of phase transition is preferably 373 K or more.
  • the temperature of phase transition of V 4 O 7 , VO 2 or the like is equal to or higher than room temperature.
  • the temperature of phase transition of VO 2 exceeds 373 K, and in the use environment applied to a vehicle, the strongly correlated material layer 9 functions as an insulator, and when it becomes higher than that, it functions as a metal, that is, a conductor. Can.
  • the phase transition temperature may be lower than room temperature, and in this case, more kinds of strongly correlated electron materials can be applied as the material of the strongly correlated material layer 9. If it is a VO type strongly correlated electronic material, V 6 O or the like can also be applied as the material of the strongly correlated material layer 9.
  • the gate electrode 8 is formed of polysilicon, and the strong correlation material layer 9 is in contact with the gate electrode 8. Therefore, the strongly correlated material layer 9 functions as a part of the insulating film covering the gate electrode 8 at the normal use temperature of the vertical MOSFET, and is electrically connected to the gate electrode 8 when the temperature of the vertical MOSFET rises. It functions as a conductor.
  • the strong correlation material layer 9 is formed so as to cover the entire gate electrode 8 and extends from the gate electrode 8 onto the gate insulating film 7. It may be formed so as to cover at least a part.
  • an interlayer insulating film 10 is formed on the surfaces of the gate insulating film 7, the gate electrode 8, the strongly correlated material layer 9 and the like.
  • a contact hole 10a is formed in interlayer insulating film 10, and the contact region of n + -type source region 4 and p-type base region 3 is exposed through contact hole 10a.
  • the strongly correlated material layer 9 is partially exposed from the side surface of the portion of the interlayer insulating film 10 which is made to be the contact hole 10 a.
  • the interlayer insulating film 10 is made of an insulating material such as BPSG, and in the case of this embodiment, the rounding process is performed by heat treatment.
  • Source electrode 11 is in contact with the contact regions of n + -type source region 4 and p-type base region 3 through contact hole 10 a, and is also in contact with strongly correlated material layer 9.
  • the gate wiring layer is in contact with the gate electrode 8 in a cross section different from that of FIG.
  • the source electrode 11 and the gate wiring layer are made of a plurality of metals such as Ni / Al. Then, at least a portion of the plurality of metals in contact with the n-type SiC, specifically the n + -type source region 4 is made of a metal that can make an ohmic contact with the n-type SiC. Further, at least a portion of the plurality of metals in contact with the p-type SiC, specifically the p-type deep layer 5 is made of a metal capable of being in ohmic contact with the p-type SiC. The source electrode 11 and the gate wiring layer are electrically isolated by being separated from each other on the interlayer insulating film 10.
  • n + -type substrate 1 On the back side of the n + -type substrate 1 n + -type substrate 1 and electrically connected to the drain electrode 12 are formed.
  • Such a structure constitutes an n-channel type inverted trench gate vertical MOSFET.
  • a cell region is configured by arranging a plurality of such vertical MOSFETs in a plurality of cells.
  • a semiconductor device is configured by configuring an outer peripheral withstand voltage structure such as a guard ring (not shown) so as to surround a cell region in which such a vertical MOSFET is formed.
  • a gate voltage Vg of 20 V is applied to the gate electrode 8 in a state where the source voltage Vs is 0 V and the drain voltage Vd is 1 to 1.5 V. It is made to operate by doing. That is, when the gate voltage Vg is applied to the vertical MOSFET, a channel region is formed in the p-type base region 3 in a portion in contact with the gate trench 6, and a current flows between the drain and the source.
  • the strong correlation material layer 9 is provided to the vertical MOSFET performing such operation.
  • the vertical MOSFET performs different operations in a temperature range of normal use, for example, a temperature range below room temperature or 373 K or less and a temperature range exceeding that.
  • the strongly correlated material layer 9 acts as an insulating material. Therefore, the vertical MOSFET performs the normal operation as described above. Therefore, an operation of flowing a current between the drain and the source through the channel region is performed.
  • the strongly correlated material layer 9 acts as a conductor, and conduction is made between the gate and source of the vertical MOSFET. That is, the circuit has a structure represented by the equivalent circuit of FIG. 4 and a circuit structure in which the gate and the source of the vertical MOSFET 20 are electrically connected.
  • the vertical MOSFET 20 is capable of instantaneously conducting between the gate and the source because the strongly correlated material layer 9 becomes a conductor in response to temperature when element heat generation occurs during a short circuit. Become. Therefore, the gate voltage Vg is lowered to the source potential, and the vertical MOSFET 20 can be turned off. That is, the vertical MOSFET 20 can be a self turn-off transistor that is automatically turned off at the time of short circuit. Therefore, the short circuit current flowing to the vertical MOSFET 20 can be cut off, the power in the vertical MOSFET 20 can be suppressed, and the temperature rise of the vertical MOSFET 20 can be suppressed. As a result, it is possible to suppress the vertical MOSFET 20 from reaching the element breakdown, and to obtain a semiconductor device having the vertical MOSFET 20 capable of obtaining the short circuit withstand capacity more accurately.
  • the semiconductor device of the present embodiment is applied to, for example, an inverter circuit or the like in which the vertical MOSFET 20 is disposed in each of the upper arm and the lower arm.
  • the inverter circuit or the like is used, for example, when supplying an alternating current to a load such as an AC motor while using a DC power supply.
  • a load such as an AC motor
  • a DC power supply for example, a plurality of bridge circuits in which upper and lower arms are connected in series are connected in parallel to a DC power supply, and the upper and lower arms of each bridge circuit are alternately turned on and off alternately. Supply alternating current.
  • each bridge circuit such as an inverter circuit
  • current is supplied to the load by turning on the vertical MOSFET 20 of the upper arm and turning off the vertical MOSFET 20 of the lower arm. Thereafter, the vertical MOSFET 20 in the upper arm is turned off, and the vertical MOSFET 20 in the lower arm is turned on to stop the current supply.
  • the drain voltage is approximately 5 V, but at the time of short circuit, the drain voltage is 600 to 1200 V or higher. For this reason, if the vertical MOSFET 20 is in a conductive state at the time of short circuit, the power of the vertical MOSFET 20 becomes excessive and the temperature rises instantaneously, so that the short circuit withstand voltage can not be obtained.
  • the short circuit tolerance is in a trade-off relationship with the on-resistance Ron of the vertical MOSFET 20 and the withstand voltage, and as the element performance is improved, the short circuit tolerance becomes difficult to obtain.
  • n + -type substrate 1 is prepared as a semiconductor substrate.
  • an n ⁇ -type drift layer 2 made of SiC is formed on the main surface of the n + -type substrate 1 using a CVD (chemical vapor deposition) apparatus or the like.
  • a buffer layer 2a in which the n ⁇ -type drift layer 2 has a partially high concentration may be formed.
  • the p-type deep layer 5 is formed by ion-implanting p-type impurities.
  • the mask is removed, and the p-type base region 3 and the n + -type source region 4 are formed on the n ⁇ -type drift layer 2 on which the p-type deep layer 5 is formed.
  • the n + -type source region 4 can be formed by ion implantation of an n-type impurity.
  • the p-type base region 3 and the n + -type source region 4 is epitaxially grown by the p-type impurity is ion-implanted to form the contact region of the p-type base region 3, p-type base region 3 and n +
  • the mold source region 4 can be formed.
  • a mask (not shown) is disposed on the surfaces of p type base region 3 and n + type source region 4 to open a region for forming a trench gate structure of the mask.
  • the gate trench 6 is formed by performing anisotropic etching such as RIE (Reactive Ion Etching) using a mask. For example, etching is performed with a setting such that the depth of the gate trench 6 is 0.2 to 0.4 ⁇ m deeper than the total film thickness of the p-type base region 3 and the n + -type source region 4.
  • RIE Reactive Ion Etching
  • the gate insulating film 7 is formed, for example, by thermal oxidation, and the gate insulating film 7 covers the inner wall surface of the gate trench 6 and the surface of the n + -type source region 4. Then, for example, after depositing polysilicon doped with n-type impurities, it is etched back to leave at least polysilicon in the gate trench 6 to form the gate electrode 8.
  • the strongly correlated material layer 9 is formed on the surface of the gate insulating film 7 and the gate electrode 8 using a CVD apparatus or the like.
  • Step shown in FIG. 5E After the interlayer insulating film 10 is formed on the gate insulating film 7, the gate electrode 8 and the strongly correlated material layer 9, the strongly correlated material layer 9 and the gate insulating film 7 are patterned together with the interlayer insulating film 10 to remove unnecessary portions By doing this, the contact hole 10a is formed. Thereby, the surface of p type base region 3 and n + type source region 4 and strongly correlated material layer 9 can be exposed through contact hole 10 a.
  • an electrode material composed of, for example, a laminated structure of a plurality of metals is formed on the surface of the interlayer insulating film 10. Then, the source material 11 is formed by patterning the electrode material. Furthermore, by performing steps such as forming the drain electrode 12 on the back surface side of the n + -type substrate 1, a semiconductor device having the vertical MOSFET according to the present embodiment shown in FIG. 1 is completed.
  • the strong correlation material layer 9 is provided to the MOSFET 20, and when the temperature of the vertical MOSFET 20 rises, the strong correlation material layer 9 functions as a conductor. Conduction is made between the sources. Therefore, when element heat generation occurs during a short circuit, the voltage of the gate electrode 8 can be reduced, and the short circuit current flowing to the vertical MOSFET 20 can be cut off, so that the power of the vertical MOSFET 20 can be suppressed. Become. Therefore, it is possible to suppress the temperature rise of the vertical MOSFET 20, to suppress the device breakdown of the vertical MOSFET 20, and to provide a semiconductor device having the vertical MOSFET 20 capable of obtaining a short circuit withstand capacity more accurately. it can.
  • the second embodiment will be described.
  • the present embodiment is the same as the first embodiment except that the structure of the strongly correlated material layer 9 is modified from the first embodiment, and therefore, only different parts from the first embodiment will be described. .
  • the strong correlation material layer 9 is formed on the gate insulating film 7, and the strong correlation material layer 9 is exposed through the contact hole 10a.
  • the through holes 10b are formed in the interlayer insulating film 10, and the strong correlation material layer 9 is provided in the through holes 10b.
  • the semiconductor device having such a structure can be manufactured basically by the same manufacturing method as that of the first embodiment.
  • the step of forming the strongly correlated material layer 9 is performed after the step of forming the interlayer insulating film 10. Specifically, after forming interlayer insulating film 10 to form contact hole 10a, or at the same time with the process of forming contact hole 10a, etching the position corresponding to gate electrode 8 in interlayer insulating film 10 Form the through holes 10b.
  • the strongly correlated material layer 9 is formed by etching back so that the p-type silicon layer remains only in the through hole 10b. Form. In this way, it is possible to manufacture a semiconductor device provided with the strongly correlated material layer 9 having the structure as in this embodiment.
  • the n-channel vertical MOSFET having the first conductivity type as n-type and the second conductivity type as p-type has been described as an example, but the conductivity type of each component is inverted. It may be a vertical p-channel type MOSFET.
  • the vertical MOSFET is described as an example of the semiconductor element having the MOS structure.
  • the present disclosure can be applied to an IGBT having a similar MOS structure.
  • the conductivity type of the n + -type substrate 1 is merely changed from n-type to p-type in each of the above embodiments, and the other structure and manufacturing method are the same as in the above embodiments. It is.
  • gate insulating film 7 is formed on the surface of p type base region 3 between n ⁇ type drift layer 2 and n + type source region 4, and gate electrode 8 is arranged on gate insulating film 7. If it is a structure, it may be a trench gate type or a planar type.
  • the semiconductor device using SiC as the semiconductor material has been described as an example, but the present disclosure can be applied to a semiconductor device using a semiconductor material other than SiC.
  • the present disclosure can be applied to a semiconductor device using a compound semiconductor material such as GaN other than SiC.
  • a bar (-) should normally be added above the desired number, but since there is a limitation in expression based on the electronic application, it is desirable in the present specification to be a desired one. A bar shall be put in front of the numbers.

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Abstract

縦型ＭＯＳＦＥＴのゲート電極（８）とソース電極（１１）との間に強相関材料層（９）を備える。これにより、短絡時に素子発熱が生じたときに、強相関材料層（９）が導体として機能し、縦型ＭＯＳＦＥＴのゲート－ソース間が導通させることができる。したがって、ゲート電極（８）の電圧を低下させることが可能となり、縦型ＭＯＳＦＥＴに流れる短絡電流を遮断できるため、縦型ＭＯＳＦＥＴでの電力を抑えることが可能となる。

Description

半導体装置 関連出願への相互参照
　本出願は、２０１７年９月２７日に出願された日本特許出願番号２０１７－１８６９１６号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、炭化珪素などの半導体材料によって構成されるＭＯＳ構造の半導体素子を有する半導体装置に関するものである。
　近年、パワーデバイスのオン抵抗Ｒｏｎの改善が試みられており、単位面積当たりのオン抵抗Ｒｏｎが１ｍΩｃｍ２以下のものまで開発されるようになっている。
　一方、パワーデバイスが短絡状態になること、具体的にはパワーデバイスであるＭＯＳＦＥＴのゲートがオンされたままの状態で高電圧な電源電圧が掛かる状態になった場合、ＭＯＳＦＥＴが高耐圧・低抵抗な素子であるためにＭＯＳＦＥＴでの電力が大きくなる。このため、短絡時に素子破壊に至るまでの時間が１０μｓｅｃより短くなるケースが多くなっている。
　具体的には、ドレイン－ソース間電圧（以下、Ｖｄｓという）とドレイン－ソース間電流（以下、Ｉｄｓという）との関係を示すＶｄｓ－Ｉｄｓ特性において、飽和領域でのＩｄｓに対して短絡時のＶｄｓを掛けた値が電力となる。短絡時には、例えば６００～１２００Ｖもしくはそれ以上の電圧がＶｄｓとしてドレインに印加されることから、ＭＯＳＦＥＴでの電力は非常に大きくなる。シリコンデバイスの場合、ゲート電圧Ｖｇに応じてＩｄｓが大きくなっても飽和領域でのＩｄｓがほぼ一定となるが、ＳｉＣデバイスの場合、飽和領域でもＩｄｓが所定勾配で増加していくことから、ＭＯＳＦＥＴでの電力が尚更に大きくなる。したがって、ＭＯＳＦＥＴが瞬時に高温化してしまい、高い短絡耐量を得ることが難しくなる。
　これに対して、特許文献１に、ＭＯＳＦＥＴでの電力を低減できる構造の半導体装置が提案されている。この半導体装置では、ソース電極に、所定の高温条件下で抵抗値が増加する材料からなり、ＳｉＣエピタキシャル層に形成された電流パスに過電流が流れたときに、その電流密度を所定値以下に制限する可変抵抗層を設けるようにしている。
　また、ＭＯＳＦＥＴの高温化対策として、電流センスなどを用いた駆動回路によって過電流発生時にゲート電圧Ｖｇの印加をオフし、素子破壊を抑制することもできる。
特許第６０６５３０３号公報
　しかしながら、特許文献１のように、可変抵抗層を設けることで電流密度を制限するだけでは大きな電力が発生することを防ぐことはできず、十分な短絡耐量を得ることはできない。
　また、電流センスなどを用いた駆動回路によってゲート電圧Ｖｇの印加をオフする場合でも、上記したように、短絡時に素子破壊に至るまでの時間が短すぎてゲート電圧Ｖｇの印加を的確にオフすることができず、素子破壊を防ぎきれないという問題がある。
　なお、ここでは半導体材料として、特に高電圧が使用されるＳｉＣを用いる場合について説明したが、ＳｉＣに限らず、他の半導体材料、特にＧａＮなどの化合物半導体についても、同様のことが言える。
　本開示は上記点に鑑みて、より的確に短絡耐量を得ることが可能なＭＯＳ構造の半導体素子を有する半導体装置を提供することを目的とする。
　本開示の１つの観点では、炭化珪素で構成された第１または第２導電型の基板と、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層と、ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域と、ベース領域の上に形成され、ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域と、ドリフト層とソース領域との間におけるベース領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜の上に配置されたゲート電極と、ゲート電極およびゲート絶縁膜を覆うと共にコンタクトホールが形成された層間絶縁膜と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極と、基板の裏面側に形成されたドレイン電極と、を含む半導体素子を有している。そして、このような構成において、ゲート電極とソース電極との間に、半導体素子の温度上昇に感応してゲート電極とソース電極との間を導通させる強相関電子材料により構成された強相関材料層を備えている。
　これにより、短絡時に素子発熱が生じたときに、強相関材料層が導体として機能し、ＭＯＳ構造の半導体素子のゲート－ソース間が導通させることができる。したがって、ゲート電極の電圧を低下させることが可能となり、半導体素子に流れる短絡電流を遮断できるため、半導体素子での電力を抑えることが可能となる。よって、半導体素子が高温化することを抑制でき、半導体素子が素子破壊に至ることを抑制できて、より的確に短絡耐量を得ることが可能なＭＯＳ構造の半導体素子を有する半導体装置とすることができる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態にかかる半導体装置の断面図である。 強相関材料層における温度Ｔと抵抗率ρとの関係を示した図である。 強相関電子材料が絶縁体として機能する際の抵抗率ρinsulatorと金属として機能する際の抵抗率ρmetalとの比（以下、ρinsulator／ρmetalという）と相転移が生じる温度Ｔとの関係を示した図である。 高温化した際の半導体装置の回路図である。 図１に示す半導体装置の製造工程を示した断面図である。 図５Ａに続く半導体装置の製造工程を示した断面図である。 図５Ｂに続く半導体装置の製造工程を示した断面図である。 図５Ｃに続く半導体装置の製造工程を示した断面図である。 図５Ｄに続く半導体装置の製造工程を示した断面図である。 第２実施形態にかかる半導体装置の断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について説明する。本実施形態にかかる半導体装置は、図１に示すように、ＭＯＳ構造の半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることで半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
　半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。本実施形態の場合、図１の紙面法線方向がオフ方向と一致させられている。ｎ＋型基板１としては、表面が（０００１）Ｓｉ面とされていて、所定のオフ角を有したオフ基板が用いられており、例えばオフ方向が＜１１－２０＞とされている。ｎ＋型基板１のｎ型不純物濃度は、例えば１．０×１０１９／ｃｍ３とされている。
　ｎ＋型基板１の主表面上には、ＳｉＣからなるｎ－型ドリフト層２、ｐ型ベース領域３およびｎ＋型ソース領域４が順にエピタキシャル成長などによって形成されている。
　ｎ－型ドリフト層２は、例えばｎ型不純物濃度が０．５～２．０×１０１６／ｃｍ３とされ、厚さが５～１４μｍとされている。なお、ｎ－型ドリフト層２のうちｎ＋型基板１との境界位置には、必要に応じてｎ－型ドリフト層２を部分的に高濃度としたバッファ層２ａを形成してあっても良い。
　ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０１７／ｃｍ３程度とされ、厚みが０．５～２μｍで構成されている。また、本実施形態の場合、ｐ型ベース領域３のうちの表層部はｐ型不純物濃度が高くされたコンタクト領域とされている。
　ｎ＋型ソース領域４は、ｎ－型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０１８～１．０×１０１９／ｃｍ３、厚さ０．５～２μｍ程度で構成されている。
　また、ｎ－型ドリフト層２の表層部、つまりｐ型ベース領域３の下方には、ｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされており、複数本が等間隔に配置され、互いに交点なく離れて配置されることで、上面レイアウトがストライプ状とされている。例えば、各ｐ型ディープ層５は、ｐ型不純物濃度が１．０×１０１７～１．０×１０１９ｃｍ３、幅０．７μｍとされている。また、各ｐ型ディープ層５は、深さが０．４μｍ以上の深さとされ、後述するトレンチゲート構造よりも深い位置まで形成されることで、トレンチゲート構造への電界の入り込みを抑制する。
　なお、本実施形態では、ｐ型ディープ層５をｎ－型ドリフト層２の表層部にのみ形成した構造としたが、ｎ＋型ソース領域４やｐ型ベース領域３を貫通してｎ－型ドリフト層２に達するように形成しても良い。例えば、ｎ＋型ソース領域４の表面からトレンチを形成し、このトレンチ内を埋め込むようにｐ型ディープ層５を形成することもできる。
　また、ｐ型ベース領域３およびｎ＋型ソース領域４を貫通してｎ－型ドリフト層２に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．２～０．４μｍ深くされたゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ＋型ソース領域４が配置されている。ゲートトレンチ６は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ６は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層５の間に挟まれるように配置されていてストライプ状とされている。
　ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域４とｎ－型ドリフト層２との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ６の内壁面に、ゲート絶縁膜７が形成されている。また、ゲート絶縁膜７の表面にはドープドポリシリコンで構成されたゲート電極８が形成されている。本実施形態の場合、ゲート電極８は、ｎ型ドープとされているが、ｐ型ドープとされていてもよい。そして、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め込まれている。このようにして、トレンチゲート構造が構成されている。
　ゲート絶縁膜７およびゲート電極８の上には、強相関材料層９が形成されている。強相関材料層９は、縦型ＭＯＳＦＥＴの温度に応じて抵抗率ρ［Ω・ｃｍ］を変化させる強相関電子材料にて構成されている。強相関電子材料としては、例えばＶＯ系材料を用いており、ここではＶＯ２を用いている。
　強相関電子材料とは、一般的には、物質の中でも電子同士の間に働く有効なクーロン相互作用が強いものをいう。本実施形態の場合、強相関電子材料の中でも温度に応じて抵抗率ρ［Ω・ｃｍ］を変化させ、温度が高くなるほど抵抗率ρ［Ω・ｃｍ］が低くなるものを強相関材料層９の材料として用いている。このような材料は、縦型ＭＯＳＦＥＴの通常使用の環境下においては、絶縁体として機能し、縦型ＭＯＳＦＥＴの温度が上昇してくると、抵抗率ρ［Ω・ｃｍ］が低くなることで導体として機能する。
　例えば、強相関電子材料としてＶＯ２を適用する場合、図２に示すような温度－抵抗率特性となり、例えば１００℃以下、絶対温度で言えば３７３Ｋ以下の温度範囲と、それを超える温度範囲とで、大きく抵抗率ρ［Ω・ｃｍ］が変化する。具体的には、図２に示すように、温度Ｔが３７３Ｋ以下においては、抵抗率ρが１０－１～１０［Ω・ｃｍ］程度となっていて、絶縁体として働く。これに対して、温度Ｔが３７３Ｋを超えると、相転移によって抵抗率１０－３［Ω・ｃｍ］以下まで低下し、導体となる金属として働く。
　このような強相関電子材料としては、ＶＯ系の材料が挙げられるが、ＶＯ系以外のものを用いることもできる。図３は、絶縁体として機能する際の抵抗率ρinsulatorと金属として機能する際の抵抗率ρmetalとの比（以下、ρinsulator／ρmetalという）と相転移が生じる温度［Ｋ］との関係を表している。この図において、ρinsulator／ρmetalが大きいほど、強相関電子材料が絶縁体として働くときには強相関材料層９が高い絶縁性能を有した絶縁膜となり、金属として働くときには抵抗値が低い導体として機能する。また、相転移の温度［Ｋ］に関しては、半導体装置を通常使用する際の温度範囲よりも高く、縦型ＭＯＳＦＥＴの短絡時に高温化して素子破壊が生じる温度よりも低い値であればよい。
　半導体装置を通常使用する際の温度範囲については、半導体装置の使用形態によって異なるが、例えば車両などに適用する場合、相転移の温度が室温（例えば０Ｋ）以上とされていることが必要で、相転移の温度が３７３Ｋ以上であることが好ましい。ＶＯ系の強相関電子材料であれば、Ｖ４Ｏ７、ＶＯ２などは相転移の温度が室温以上となっている。特に、ＶＯ２は相転移の温度が３７３Ｋを超えており、車両に適用した使用環境においては強相関材料層９を絶縁体として機能させ、それよりも高温になると金属、つまり導体として機能させることができる。また、半導体装置の使用形態によっては、相転移温度が室温以下の場合であっても良く、その場合、より多種の強相関電子材料を強相関材料層９の材料として適用することができる。ＶＯ系の強相関電子材料であれば、Ｖ６Ｏなども強相関材料層９の材料として適用可能となる。
　そして、ゲート電極８がポリシリコンで構成され、強相関材料層９がゲート電極８と接触させられた構造となっている。このため、強相関材料層９は、縦型ＭＯＳＦＥＴの通常使用温度ではゲート電極８を覆う絶縁膜の一部として機能し、縦型ＭＯＳＦＥＴの温度が上昇するとゲート電極８と電気的に接続される導体として機能する。
　本実施形態の場合、強相関材料層９は、ゲート電極８の全部を覆うように形成され、ゲート電極８からゲート絶縁膜７の上に至るように延設されているが、ゲート電極８の少なくとも一部を覆うように形成されていれば良い。
　また、ゲート絶縁膜７やゲート電極８および強相関材料層９などの表面上には、層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホール１０ａが形成されており、コンタクトホール１０ａを通じてｎ＋型ソース領域４およびｐ型ベース領域３のコンタクト領域が露出させられている。また、層間絶縁膜１０のうちコンタクトホール１０ａとされた部分の側面から強相関材料層９が部分的に露出させられている。なお、層間絶縁膜１０は、ＢＰＳＧなどの絶縁材料によって構成されており、本実施形態の場合は加熱処理によって丸め処理がなされている。
　さらに、層間絶縁膜１０の上にはソース電極１１や図示しないゲート配線層などが形成されている。ソース電極１１は、コンタクトホール１０ａを通じて、ｎ＋型ソース領域４およびｐ型ベース領域３のコンタクト領域と接触させられており、さらに強相関材料層９にも接触させられている。ゲート配線層は、図１とは別断面において、ゲート電極８と接触させられている。
　ソース電極１１やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域４と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型ディープ層５と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１１やゲート配線層は、層間絶縁膜１０上において互いに分離されて配置されることで電気的に絶縁されている。
　さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることで半導体装置が構成されている。
　このように構成された縦型ＭＯＳＦＥＴを有する半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１～１．５Ｖとした状態で、ゲート電極８に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、縦型ＭＯＳＦＥＴは、ゲート電圧Ｖｇが印加されることにより、ゲートトレンチ６に接する部分のｐ型ベース領域３にチャネル領域を形成し、ドレイン－ソース間に電流を流すという動作を行う。
　そして、このような動作を行う縦型ＭＯＳＦＥＴに対して、強相関材料層９を備えている。このため、縦型ＭＯＳＦＥＴは、通常使用の温度範囲、例えば室温以下もしくは３７３Ｋ以下の温度範囲と、それを超える温度範囲とで、異なる動作を行うことになる。
　まず、通常使用の温度範囲においては、強相関材料層９が絶縁材料として働く。このため、縦型ＭＯＳＦＥＴは、上記したような通常動作を行う。したがって、チャネル領域を通じてドレイン－ソース間に電流を流すという動作を行う。
　これに対して、通常使用の温度範囲を超えると、強相関材料層９が導体として働き、縦型ＭＯＳＦＥＴのゲート－ソース間が導通させられる。すなわち、図４の等価回路で表される構造となり、縦型ＭＯＳＦＥＴ２０のゲート－ソース間が導通した回路構造となる。
　このように、縦型ＭＯＳＦＥＴ２０は、短絡時に素子発熱が生じたときに、強相関材料層９が温度に感応して導体となることで、ゲート－ソース間を瞬間的に導通させることが可能となる。このため、ゲート電圧Ｖｇがソース電位に低下させられて、縦型ＭＯＳＦＥＴ２０をオフすることができる。つまり、縦型ＭＯＳＦＥＴ２０を短絡時に自動的にオフとなるセルフターンオフトランジスタとすることができる。したがって、縦型ＭＯＳＦＥＴ２０に流れる短絡電流を遮断でき、縦型ＭＯＳＦＥＴ２０での電力を抑えることが可能となって、縦型ＭＯＳＦＥＴ２０が高温化することを抑制できる。これにより、縦型ＭＯＳＦＥＴ２０が素子破壊に至ることを抑制でき、より的確に短絡耐量を得ることが可能な縦型ＭＯＳＦＥＴ２０を有する半導体装置とすることができる。
　本実施形態の半導体装置は、例えば、縦型ＭＯＳＦＥＴ２０を上アームと下アームそれぞれに配置したインバータ回路等に適用される。
　インバータ回路等は、例えば直流電源を用いつつ交流モータ等の負荷に対して交流電流を供給する際に用いられる。例えば、インバータ回路等は、直流電源に対して上アームと下アームを直列接続したブリッジ回路を複数個並列接続し、各ブリッジ回路の上アームと下アームを交互に繰り返しオンオフさせることで、負荷に対して交流電流を供給する。
　具体的には、インバータ回路等の各ブリッジ回路では、上アームの縦型ＭＯＳＦＥＴ２０をオン、下アームの縦型ＭＯＳＦＥＴ２０をオフすることで負荷に対して電流供給を行う。その後、上アームの縦型ＭＯＳＦＥＴ２０をオフ、下アームの縦型ＭＯＳＦＥＴ２０をオンして電流供給を停止する。電流供給時には、ドレイン電圧が５Ｖ程度であるが、短絡時には、ドレイン電圧が６００～１２００Ｖもしくはそれ以上の電圧になる。このため、短絡時に縦型ＭＯＳＦＥＴ２０が導通したままの状態であると、縦型ＭＯＳＦＥＴ２０での電力が過大となり、瞬時に高温化してしまうため、短絡耐量が得られなくなる。
　また、このときの交流電流の波形が矩形波ではなく綺麗なサイン波となるようにするためには、縦型ＭＯＳＦＥＴ２０をより高速にスイッチングすることが必要になる。そして、高速なスイッチングを可能とするためには、オン抵抗Ｒｏｎの低減が必要になるが、オン抵抗Ｒｏｎの低減によってＩｄｓの立ち上がりが急峻になり、より短絡耐量が得られにくくなる。特に、ＳｉＣデバイスでは、シリコンデバイスと比較して高電圧が使用され、高耐圧な素子とされることから、さらに縦型ＭＯＳＦＥＴ２０の電力が高くなり、短絡耐量が得られにくくなる。つまり、短絡耐量は、縦型ＭＯＳＦＥＴ２０のオン抵抗Ｒｏｎや耐圧とトレードオフの関係になっており、素子の性能を向上させるほど、短絡耐量が得られにくくなる。
　これに対して、本実施形態の半導体装置では、図４に示すように、縦型ＭＯＳＦＥＴ２０が短絡時に発熱すると、即座にゲート－ソース間が導通させられて、ゲート電圧Ｖｇが低下させられて、縦型ＭＯＳＦＥＴ２０に流れる短絡電流を遮断できる。このため、縦型ＭＯＳＦＥＴ２０のオン抵抗Ｒｏｎを低くしたり高耐圧としても、短絡耐量を得ることが可能となる。
　次に、本実施形態にかかる縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法について、図５Ａ～図５Ｅを参照して説明する。
　〔図５Ａに示す工程〕
　まず、半導体基板として、ウェハ状のｎ＋型基板１を用意する。そして、ＣＶＤ（chemical vapor deposition）装置などを用いて、このｎ＋型基板１の主表面上にＳｉＣからなるｎ－型ドリフト層２を形成する。このとき、必要に応じて、ｎ－型ドリフト層２を部分的に高濃度としたバッファ層２ａを形成しても良い。そして、図示しないが、ｐ型ディープ層５の形成予定領域が開口するマスクを配置したのち、ｐ型不純物をイオン注入することで、ｐ型ディープ層５を形成する。
　その後、マスクを除去してから、ｐ型ディープ層５を形成したｎ－型ドリフト層２の上に、ｐ型ベース領域３およびｎ＋型ソース領域４を形成する。例えば、ｐ型ベース領域３をエピタキシャル成長させたのち、ｎ型不純物をイオン注入することでｎ＋型ソース領域４を形成することができる。また、ｐ型ベース領域３およびｎ＋型ソース領域４をエピタキシャル成長させたのち、ｐ型不純物をイオン注入してｐ型ベース領域３のコンタクト領域を形成することで、ｐ型ベース領域３およびｎ＋型ソース領域４を形成できる。
　〔図５Ｂに示す工程〕
　次に、ｐ型ベース領域３およびｎ＋型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのトレンチゲート構造の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、ゲートトレンチ６を形成する。例えば、ゲートトレンチ６の深さをｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．２～０．４μｍ深くするという設定としてエッチングを行う。これにより、ｐ型ベース領域３の底部からのゲートトレンチ６の突き出し量が０．２～０．４μｍとなるようにしている。
　〔図５Ｃに示す工程〕
　マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ＋型ソース領域４の表面上を覆う。そして、例えばｎ型不純物がドープされたポリシリコンをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にポリシリコンを残すことでゲート電極８を形成する。
　〔図５Ｄに示す工程〕
　ＣＶＤ装置などを用いて、ゲート絶縁膜７やゲート電極８の表面上に強相関材料層９を形成する。
　〔図５Ｅに示す工程〕
　ゲート絶縁膜７やゲート電極８および強相関材料層９の上に層間絶縁膜１０を成膜したのち、層間絶縁膜１０と共に強相関材料層９やゲート絶縁膜７をパターニングして不要部分を除去することで、コンタクトホール１０ａを形成する。これにより、コンタクトホール１０ａを通じて、ｐ型ベース領域３およびｎ＋型ソース領域４の表面および強相関材料層９を露出させることが可能となる。
　この後の工程については図示しないが、層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極１１を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１２を形成するなどの工程を行うことで、図１に示した本実施形態にかかる縦型ＭＯＳＦＥＴを有する半導体装置が完成する。
　以上説明したように、本実施形態の半導体装置では、ＭＯＳＦＥＴ２０に対して強相関材料層９を備え、縦型ＭＯＳＦＥＴ２０の温度が上昇したときに強相関材料層９が導体として機能することでゲート－ソース間が導通するようにしている。このため、短絡時に素子発熱が生じたときに、ゲート電極８の電圧を低下させることが可能となり、縦型ＭＯＳＦＥＴ２０に流れる短絡電流を遮断できるため、縦型ＭＯＳＦＥＴ２０での電力を抑えることが可能となる。よって、縦型ＭＯＳＦＥＴ２０が高温化することを抑制でき、縦型ＭＯＳＦＥＴ２０が素子破壊に至ることを抑制できて、より的確に短絡耐量を得ることが可能な縦型ＭＯＳＦＥＴ２０を有する半導体装置とすることができる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対して強相関材料層９の構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　第１実施形態では、ゲート絶縁膜７の上に強相関材料層９を形成し、コンタクトホール１０ａを通じて強相関材料層９が露出する構造とした。これに対して、本実施形態では、図６に示すように、層間絶縁膜１０に貫通孔１０ｂを形成し、貫通孔１０ｂ内に強相関材料層９を備えるようにしている。
　このように、層間絶縁膜１０に対して貫通孔１０ｂに強相関材料層９を形成するようにしても、第１実施形態と同様の効果を得ることができる。このような構造の半導体装置は、基本的には第１実施形態と同様の製造方法によって製造可能である。ただし、強相関材料層９の形成工程については、層間絶縁膜１０の形成工程の後に行うことになる。具体的には、層間絶縁膜１０を成膜してコンタクトホール１０ａを形成したのち、もしくは、コンタクトホール１０ａの形成工程と同時に、層間絶縁膜１０のうちゲート電極８と対応する位置をエッチングすることで貫通孔１０ｂを形成する。そして、ＣＶＤ装置などを用いて貫通孔１０ｂ内を含めて強相関材料を成膜したのち、エッチバックして貫通孔１０ｂのみにｐ型シリコン層が残るようにすることで強相関材料層９を形成する。このようにすれば、本実施形態のような構造の強相関材料層９を備えた半導体装置を製造することができる。
　（他の実施形態）
　本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、ＭＯＳ構造を有する半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様のＭＯＳ構造を有するＩＧＢＴに対しても本開示を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。さらに、トレンチゲート型のＭＯＳ構造に限らず、プレーナ型のＭＯＳ構造の半導体素子であっても良い。すなわち、ｎ－型ドリフト層２とｎ＋型ソース領域４との間におけるｐ型ベース領域３の表面にゲート絶縁膜７が形成され、このゲート絶縁膜７の上にゲート電極８が配置された構造であれば、トレンチゲート型であってもプレーナ型であっても良い。
　また、上記実施形態では、半導体材料としてＳｉＣを用いた半導体装置を例に挙げて説明したが、ＳｉＣ以外の半導体材料を用いた半導体装置についても本開示を適用することができる。例えば、ＳｉＣの他、ＧａＮなどの化合物半導体材料を用いた半導体装置に本開示を適用すると好適である。
　なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（－）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。

Claims (6)

  1. 　ＭＯＳ構造の半導体素子を有する半導体装置であって、
    　炭化珪素で構成された第１または第２導電型の基板（１）と、
    　前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の半導体からなるドリフト層（２）と、
    　前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    　前記ベース領域の上に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされた第１導電型の炭化珪素からなるソース領域（４）と、
    　前記ドリフト層と前記ソース領域との間における前記ベース領域の表面に形成されたゲート絶縁膜（７）と、
    　前記ゲート絶縁膜の上に配置されたゲート電極（８）と、
    　前記ゲート電極および前記ゲート絶縁膜を覆うと共にコンタクトホール（１０ａ）が形成された層間絶縁膜（１０）と、
    　前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１１）と、
    　前記基板の裏面側に形成されたドレイン電極（１２）と、を含む前記半導体素子を有し、
    　さらに、前記ゲート電極と前記ソース電極との間に、前記半導体素子の温度上昇に感応して前記ゲート電極と前記ソース電極との間を導通させる強相関電子材料により構成された強相関材料層（９）が備えられている半導体装置。
  2. 　前記半導体素子は、
    　前記ソース領域の表面から前記ベース領域よりも深く形成されたゲートトレンチ（６）内に、該ゲートトレンチの内壁面を覆うように前記ゲート絶縁膜（７）が配置されていると共に、前記ゲート絶縁膜の上に前記ゲート電極が配置されることでトレンチゲート構造が構成されたトレンチゲート型のＭＯＳ構造とされている請求項１に記載の半導体装置。
  3. 　前記強相関材料層を構成する前記強相関電子材料は、ＶＯ系材料である請求項１または２に記載の半導体装置。
  4. 　前記強相関材料層を構成する前記強相関電子材料は、ＶＯ２である請求項１または２に記載の半導体装置。
  5. 　前記強相関材料層は、前記ゲート絶縁膜および前記ゲート電極の上に形成され、
    　前記層間絶縁膜は、前記強相関材料層を含めて前記ゲート絶縁膜と前記ゲート電極を覆うように形成され、
    　前記コンタクトホールから前記強相関材料層の一部が前記ソース電極と接触している請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 　前記層間絶縁膜には、前記ゲート電極に繋がる貫通孔（１０ｂ）が形成されており、
    　前記強相関材料層は、前記貫通孔内に備えられ、該貫通孔を通じて前記ゲート電極および前記ソース電極に接触している請求項１ないし４のいずれか１つに記載の半導体装置。
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