JP2019096776A - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
本発明の第1の実施形態に係る半導体装置は、図1に示すように、基板10と、基板10の主面に形成された溝100の一方の側面に接して形成された半導体層20を備える。半導体層20は、溝100が主面と平行に延伸する方向(長手方向)に沿って複数の第1導電型の第1ドリフト領域21と複数の第2導電型の第2ドリフト領域22が交互に配置された構成である。なお、半導体層20が接する側面に対向する溝100の側面には半導体層20は接していない。
Na×Wp=Nd×Wn ・・・(1)
幅Wnと幅Wpは、第1ドリフト領域21と第2ドリフト領域22が繰り返し配列される方向の幅である。
本発明の第2の実施形態に係る半導体装置は、図10に示すように、第1の主電極31と第2の主電極32の間に制御電極33を更に備える。制御電極33は、第1の主電極31と第2の主電極32の間で第1ドリフト領域21に流れる電流経路の近傍に配置され、電流経路を流れる主電流を制御する。つまり、図10に示した半導体装置は、制御電極33を備え、トランジスタとして動作することが図1に示した半導体装置と異なる点である。なお、図10に示した半導体装置では、第1の主電極31及び第2の主電極32が第1ドリフト領域21とオーミック接続される。その他の構成については、図1に示す第1の実施形態と同様である。
図17に示す本発明の第2の実施形態の第1の変形例に係る半導体装置は、ソース電極31とドレイン電極32が、溝100を挟んで溝100の外側にそれぞれ配置されている。即ち、ドレイン電極32が溝100の底面ではなく溝の外側に配置されている点が、図10に示した半導体装置と異なる。即ち、溝100の一方の側面から溝100の底面を介して他方の側面まで、第1ドリフト領域21と第2ドリフト領域22が溝100の内壁面に連続して形成されている。
図18に示す本発明の第2の実施形態の第2の変形例に係る半導体装置は、溝100の底部の角部に第2導電型の電界緩和領域27が配置されている点が、図10に示した半導体装置と異なる。図18に示した半導体装置では、第1ドリフト領域21は溝100の底面に達しておらず、溝100の底面の近傍で第1ドリフト領域21の端部が電界緩和領域27に接続している。
図20に示す本発明の第2の実施形態の第3の変形例に係る半導体装置は、第1ドリフト領域21の上面に層間絶縁膜50が配置され、層間絶縁膜50を介して第1ドリフト領域21の上方に第1ドリフト領域21に沿って電界緩和電極60が配置されている。図20や図21に示すように、電界緩和電極60は、ソース電極31と電気的に接続されている。なお、図面をわかりやすくするために、図20では層間絶縁膜50を輪郭のみで示している。
図22に示す本発明の第2の実施形態の第4の変形例に係る半導体装置は、基板10の主面の面法線方向に沿って、ゲート電極33の上方にソース電極31が配置されている。即ち、第1ドリフト領域21と第2ドリフト領域22の端面に、ウェル領域24、ソース領域25及びソース電極31が基板10の主面の面法線方向に沿って順に配置されている。そして、ゲート電極33は、基板10の上面と垂直に溝100の側面に露出している。
本発明の第3の実施形態に係る半導体装置は、図23に示すように、第2の実施形態に係る半導体装置と同様の構成の複数の半導体素子が、同一の基板10に集積されている。即ち、図23に示す半導体装置では、絶縁性の基板10上に、第1の半導体素子1と第2の半導体素子2が形成されている。
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
20…半導体層
21…第1ドリフト領域
22…第2ドリフト領域
23…第3ドリフト領域
24…ウェル領域
25…ソース領域
26…ドレイン領域
27…電界緩和領域
31…第1の主電極
32…第2の主電極
33…制御電極
40…ゲート絶縁膜
60…電界緩和電極
Claims (17)
- 基板と、
前記基板の主面に形成された溝の一方の側面に接して形成され、前記溝が前記基板の主面と平行に延伸する方向に沿って第1導電型の第1ドリフト領域と第2導電型の第2ドリフト領域が交互に配置された半導体層と、
オン状態において前記基板の主面と垂直な方向に前記半導体層を流れる主電流の電流経路の一方の端部である第1の主電極と、
前記半導体層を介して前記第1の主電極と対向して配置された、前記電流経路の他方の端部である第2の主電極と
を備えることを特徴とする半導体装置。 - 前記基板が絶縁性を有することを特徴とする請求項1に記載の半導体装置。
- 前記第2ドリフト領域が前記第1の主電極と電気的に接続していることを特徴とする請求項1又は2に記載の半導体装置。
- 前記電流経路において前記主電流が遮断されたオフ状態において、前記第1ドリフト領域と前記第2ドリフト領域の境界に形成されるpn接合から伸びる空乏層によって前記第1ドリフト領域及び前記第2ドリフト領域の少なくとも一部が空乏化されることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記第1ドリフト領域が、オン状態において前記第1の主電極と電気的に接続されることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記第1の主電極と前記第2の主電極の一方が前記溝の外側に配置され、他方が前記溝の底面に配置されていることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記第1の主電極と前記第2の主電極が、前記溝を挟んで前記溝の外側にそれぞれ配置されていることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記第1ドリフト領域の端部に接続して前記溝の底部の角部に配置された第2導電型の電界緩和領域を更に備えることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
- 前記第1ドリフト領域の上面に配置された絶縁膜と、
前記絶縁膜を介して前記第1ドリフト領域の上方に前記第1ドリフト領域に沿って配置され、前記第1の主電極と電気的に接続された電界緩和電極と
を更に備えることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。 - 前記第2ドリフト領域が前記溝の底部まで延在することを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。
- 前記第2ドリフト領域の膜厚が前記第1ドリフト領域よりも厚く、前記第2ドリフト領域が前記第1ドリフト領域よりも前記基板の主面から深い位置まで形成されていることを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置。
- 前記第1の主電極が前記第1ドリフト領域との間にエネルギー障壁を有して形成され、
前記第2の主電極が前記第1ドリフト領域とオーミック接続され、
前記第1の主電極をアノード電極とし、前記第2の主電極をカソード電極とするダイオードとして動作することを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。 - 前記第1の主電極と前記第2の主電極との間に配置された制御電極を更に備え、
前記第1の主電極及び前記第2の主電極が前記第1ドリフト領域とオーミック接続され
前記制御電極によって前記電流経路を流れる前記主電流を制御するトランジスタとして動作することを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。 - 前記基板の主面の面法線方向に沿って前記制御電極の上方に前記第1の主電極が配置されていることを特徴とする請求項13に記載の半導体装置。
- 基板の主面に溝を形成する工程と、
前記溝の一方の側面に接する半導体層を、前記溝が前記基板の主面と平行に延伸する方向に沿って第1導電型の第1ドリフト領域と第2導電型の第2ドリフト領域が交互に配置されるように形成する工程と、
前記基板10の主面と垂直な方向に前記半導体層を流れる主電流の電流経路の一方の端部である第1の主電極を形成する工程と、
前記半導体層を介して前記第1の主電極と対向させて、前記電流経路の他方の端部である第2の主電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第1ドリフト領域及び前記第2ドリフト領域を前記基板へのイオン注入によって形成することを特徴とする請求項15に記載の半導体装置の製造方法。
- 前記第1ドリフト領域及び前記第2ドリフト領域を前記基板でのエピタキシャル成長によって形成することを特徴とする請求項15に記載の半導体装置の製造方法。
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WO2023171134A1 (ja) * | 2022-03-10 | 2023-09-14 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
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