JPH0774352A - Ｍｏｓｆｅｔ及びその製造方法 - Google Patents

Ｍｏｓｆｅｔ及びその製造方法

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JPH0774352A
JPH0774352A JP5217678A JP21767893A JPH0774352A JP H0774352 A JPH0774352 A JP H0774352A JP 5217678 A JP5217678 A JP 5217678A JP 21767893 A JP21767893 A JP 21767893A JP H0774352 A JPH0774352 A JP H0774352A
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trench
transistor
region
drain
substrate
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Satwinder Malhi
マルヒ サットウインダー
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Texas Instruments Inc
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Abstract

(57)【要約】 【目的】 単一の半導体ダイ上に集積される多くの、独
立の素子が必要となる適用対象に、トレンチ技法を用い
た電力トランジスタを提供する。 【構成】 降伏性能を犠牲にすることなく改善されたＲ
ＤＳｏｎ性能を提供する電力トランジスタセル５１。ソ
ース２０、ドレイン１６、及びトレンチ２７が基板１２
に形成される。該ソース２０と該トレンチ２７との間の
空間１５上の表面にゲート２６が形成される。ドリフト
領域１４が該トレンチ２７の回りに形成される。トレン
チ２７の回りに形成されたドリフト領域１４が、ダイ領
域を犠牲にすることなくＲＥＳＵＲＦトランジスタ５０
の特性を改善する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路の分
野に属し、主に高電力素子に関連する。
【０００２】
【従来の技術】高電力用集積回路の分野では、電力トラ
ンジスタの開発について多くの研究がなされて来た。減
縮表面電界（reduced surface field ：ＲＥＳＵＲＦ)
技術によって、低い“オン−抵抗”（ＲＤＳｏｎ）と高
い降伏能力とを同時に示すＬＤＭＯＳ電力トランジスタ
（横方向二重拡散（lateral double diffused)ＭＯＳト
ランジスタ）を可能とする進歩が成された（Ｊ．Ａ．Ａ
ｐｐｅｌｓ 及び Ｈ．Ｍ．Ｊ．Ｖａｓｅ“高電圧薄膜
素子（ＲＥＳＵＲＦ素子）”、１９７９年ＩＥＤＭ技術
ダイジェスト、２３８−２４１頁）。
【０００３】ＩＣ設計において、半導体ダイ領域は重要
である。一般的に、トランジスタ領域が大きくなるのに
伴い、低い“オン”抵抗（以後ＲＤＳｏｎとして参照す
る）をトランジスタは示す。トランジスタの性能と素子
のコストダウンという設計上の二律背反性が、設計にお
ける重大な制約となっている。この問題が、トランジス
タ領域を最小にすると同時に低いＲＤＳｏｎを提供する
新たなトランジスタ構造の研究の契機となった。１つの
改善は、トレンチＤＭＯＳトランジスタの開発であった
（“ウエダダイスケ、タカギヒロミツ、カノウゴ−タ；
全、セルフアライメント（self aligned) 処理を用い作
成された超低 オン抵抗電力ＭＯＳＦＥＴ”、ＩＥＥＥ
電子素子のトランズアクション、１９８７年４月第
４、ＥＤ−３４版）。上で述べた公知文献で説明されて
いる電力トランジスタはバックサイドのドレイン接続を
有するため、単一の半導体基板上に集積される幾つかの
独立した素子には適さない。
【０００４】
【発明が解決すべき課題】本発明の目的は、単一の半導
体ダイ上に集積される多くの、独立の素子が必要となる
適用対象に、トレンチ技法を用いる電力トランジスタを
提供することにある。本発明の他の目的は、ソースと基
板との間の電気的な分離を備えるトレンチ技法を用いる
高電力トランジスタを提供することにある。本発明の更
なる目的及び利点は、以下の明細書及び図面を参照する
ことにより当業者に明らかになるであろう。
【０００５】
【課題を解決するための手段及び作用】トレンチベース
（trench based）ＲＥＳＵＲＦ ＬＤＭＯＳ（縮減され
た表面電界横方向複合拡散ＭＯＳ（reduced surface fi
eld lateral duble diffusedＭＯＳ）トランジスタ構造
が、トランジスタセルピッチを最小にすることにより改
善されたＲＤＳｏｎ性能を提供する。ドレインとソース
とトレンチとが基板に構成される。ゲートが、ソースと
トレンチとの間の空間上の表面に形成され、該空間はト
ランジスタチャネルを形成する。ＲＥＳＵＲＦトランジ
スタ性能を提供するドリフト領域は、トレンチの回りに
形成され、これによりトランジスタ領域を減少させる。
トップ−ドレイン設計が、多重トレンチベースＲＥＳＵ
ＲＦ ＬＤＭＯＳトランジスタ構成を、単一の半導体ダ
イ上に形成することを可能にする。
【０００６】
【実施例】図１は、垂直トレンチベースＤＭＯＳトラン
ジスタ３０を示している従来技術の断面図である。基板
には、ドレイン３２と、ドリフト領域３４と、ボディ領
域３６と、バックゲート３８と、ソース４０とが形成さ
れている。トレンチはボディ領域３６を通りドリフト領
域３４にまで形成されている。該トレンチは、酸化物４
１で覆われ、ポリシリコンで満たされてゲート４２を形
成する。ゲートトレンチ４２を備えることにより、（ボ
ディ領域３６内の）チャネル３５がトレンチの近傍に形
成され、これより従来のＬＤＭＯＳ（横方向二重拡散Ｍ
ＯＳ）トランジスタのチャネルによる横方向の空間は小
さくされていた。遺憾なことに、トレンチベースＤＭＯ
Ｓトランジスタ３０は、垂直素子（ドレイン領域３２は
基板である）で、これが独立して絶縁された多くのトレ
ンチベースＤＭＯＳトランジスタ３０を同じダイ上に構
成することを困難にしている。この構成の垂直トレンチ
電力トランジスタは、共通のドレイン端子を共用するた
めに、互いを独立して絶縁することができない。
【０００７】図２は本発明の好適な実施例であるマルチ
−セルトレンチベースＲＥＳＵＲＦ横方向ＤＭＯＳ（Ｌ
ＤＭＯＳ）トランジスタ５０を示す断面図である。トラ
ンジスタ５０は、２つのトランジスタセル５１、５２を
有する。それぞれのトランジスタセルは独立のトランジ
スタとして動作することができる。トランジスタセル５
１、５２は、同様に構成され、半導体基板１２の頂部表
面に置かれた共通ドレイン端子１６を共用する。
【０００８】トランジスタセル５１を参照し、セル５１
はソース２０、ゲート２６、トレンチ２７、及びドレイ
ン１６を有する。ソース２０、ゲート２６及びドレイン
１６は、基板１２の表面に対して横方向に形成される。
トレンチ２７は、基板１２内に広がり、ゲート２６とド
レイン１６との間に配置されている。ドリフト領域１４
はトレンチ２７を包む。ドリフト領域１４は、酸化物２
５で満たされたトレンチを包み込み、基板１２に形成さ
れたドレイン領域１６との接続を行う。ソース２０とバ
ックゲート２２とはドリフト領域１４から離されて基板
１２に形成される。ゲート酸化膜２４とポリシリコンの
ゲート２６とは、ソース２０とドリフト領域１４との間
の領域１５上に構成される。領域１５はチャネル１５を
形成する。ドレイン領域１６は、トランジスタセル５１
とトランジスタセル５２の両方用の共通のドレイン１６
である。
【０００９】更に図２を参照し、トレンチ２７はトラン
ジスタ５０に長いドリフト領域１４を提供する。ドリフ
ト領域１４は、トレンチ２７の頂部から、トレンチ２７
の底部を沿い、他方の側面に沿ってトレンチ２７の頂部
まで広がっている。これにより、横方向のトランジスタ
領域を用いることなく長いドリフト領域１４を効率的に
提供している。これがダイ領域を犠牲にすることなく、
高い降伏電圧性能を好適に提供する。更に降伏電圧性能
を向上させるため、トレンチをより深くすることがで
き、これによりドリフト領域１４の全体の長さを長くす
ることができる。深められたトレンチの深さは、無視し
うる程度の影響しかダイ領域に与えない。ドレイン領域
１６が基板内への拡散の代わりに表面拡散で形成され、
この結果トランジスタ５０は“頂部ドレイン”素子とな
っているので、トランジスタ５０は、従来技術の垂直ト
レンチＤＭＯＳトランジスタと異なる。このユニークな
特徴が、同一の半導体チップ上に形成される、複数の独
立に絶縁されたトランジスタ５０を可能にする。
【００１０】図２を更に参照し、トレンチベースＲＥＳ
ＵＲＦ ＬＤＭＯＳトランジスタ５０は、従来技術の横
方向素子に比べてセルピッチ（Ｗ）が非常に短くなって
いる。該トレンチの特徴により、６０Ｖの素子用のＬＤ
ＭＯＳトランジスタのセルピッチ（Ｗ）は８ミクロンか
ら約３ミクロンにまで狭まった。セルピッチは、完全な
トランジスタセルのために必要とされる最小の横方向領
域として定義される。狭められたセルピッチは、セル密
度を２倍以上の因数まで増大させ、これにより、半導体
ダイの与えられた領域に、更に多くのチャネル領域を提
供できる。ＲＤＳｏｎはトランジスタ領域に反比例する
ため、狭められたセルピッチは、シリコンの与えられた
領域におけるチャネル領域を増大させ、これによりトラ
ンジスタのＲＤＳｏｎを減少させる。
【００１１】トランジスタ５０は以下の手法により製造
することができる。約１ミクロンの厚さのＳｉＯ2 層を
Ｐ型基板１２上に形成する。パターン化されたレジスト
を該ＳｉＯ2 層上に形成する。複数のトレンチを、該パ
ターン化されたレジストに従い該ＳｉＯ2 層を貫き基板
１２までもエッチする。リングラス（phosphosilicate
glass ：ＰＳＧ）層をトランジスタ５０の表面上に形成
する。熱処理が実行され、トレンチの内側に沿ってＮ型
拡散層１４が形成される（以下ドリフト領域１４として
参照する）。（該Ｎ型ドリフト領域１４は、該ＰＳＧ層
のリンにより作りだされる。）該ＰＳＧ層は取り除か
れ、基板１２の頂部にドレイン１６を形成するためマス
クを用いてＮ型注入がなされる。トレンチが酸化物で満
たされトレンチ酸化物２５を形成するように、厚いＳｉ
Ｏ2 層がトランジスタ５０上に形成される。トレンチ内
のトレンチ酸化物２５のみが残るように、トランジスタ
５０の表面がでるまで該ＳｉＯ2 層はエッチングされ
る。焼きなまし（アニール）処理により、ドリフト領域
１４とドレイン１６との両方を更に外部拡散（outdiffu
se) させる。薄いＳｉＯ2 層が、トランジスタ５０上に
形成されゲート酸化物２４を形成する。Ｎ＋型不純物が
ドープされたポリシリコン層がトランジスタ５０上に形
成される。エッチングにより該ポリシリコン層と薄いＳ
ｉＯ2 層を部分的に取り除きゲート２６を形成する。レ
ジストマスクを用いて、Ｎ＋型不純物の注入はそれ自身
ゲート２６と整合し、ソース２０とドレインコンタクト
１７とを形成する。同様に、マスクを用いたＰ＋型不純
物の注入でバックゲートコンタクト２２を形成し、これ
により、ソース２０を基板１２（これはまた回路のグラ
ンドである）へ短絡させる。約５０００オングストロー
ムのＳｉＯ2 層（図２中には示されていない）が、ウエ
ハーの表面上に形成される。該厚い酸化物層がエッチン
グされ、ドレイン１６、ソース２０、ゲート２６領域に
達するコンタクト開口部が形成される。パターン化され
た金属層（図２には示さず）がトランジスタ５０上にデ
ポジットされ、ドレイン１６とソース２０とゲート２６
への電気接続が形成される。トレンチベースＲＥＳＵＲ
Ｆ ＬＤＭＯＳトランジスタ５０は、従来技術よりもセ
ルピッチ（Ｗ）が非常に狭い。
【００１２】バックゲートコンタクト２２を介して基板
１２に電気的に接続される（これによりグランドと結ば
れる）ソース２０を備える図２のトランジスタ５０は、
ロウ側ドライバ（low side driver ）構造の動作のため
に適切に適合する。図３に示されているロウ側ドライブ
構造は、ロード５２に接続されたドレイン１６と、回路
のグランド５４に接続されたソース２０と、制御回路５
６に接続されたゲート２６とを備えるトランジスタ５０
から成る。
【００１３】図２を参照されたい、トランジスタ５０は
次のように動作する。ゲート２６上にトランジスタ５０
のしきい値電圧（Ｖt ）よりも大きな電圧を印加する
と、チャネル１５が反転し、電流が、ドレインコンタク
ト１７から、ドレイン１６を通り、ドリフト領域１４を
通り、チャネル１５を通り、最後にソース２０を通り流
れる。ドリフト領域１４は、ゲート酸化膜２４−ドリフ
ト領域１４間の電界が減少するように、電界を再形成す
るよう動作し、これにより、素子の降伏電圧は増大しＲ
ＤＳｏｎは減少する。ドリフト領域１４の長さ、ドーピ
ング、厚みを適切に設計することによって、トランジス
タのＲＤＳｏｎと降伏電圧との両方を最適化することが
できる。ドリフト領域１４の長さが降伏電圧に直接比例
するため、セルピッチ（Ｗ）を増大させることなく、ト
レンチの深さを深くすることにより高い降伏電圧を提供
でき、これはトランジスタ５０の領域を拡大させないこ
とが分かるであろう。
【００１４】降伏状態の間、ドレイン１６が通常動作の
最大定格よりも大きな電圧に達すると、次のことが起き
る：ドレイン１６の電圧が増加するに従い、ドレイン１
６で電圧が最大であるため、空乏領域がドリフト領域１
４−基板領域１２の境界に沿って成長し、ドレイン１６
に近づくにつれて大きくなる。同時に、空乏領域がドレ
イン１６−基板１２間に、形成される。ドリフト領域１
４が完全な空乏状態になると、トランジスタ５０は降伏
し、降伏パスはドレイン１６−基板１２の境界の近傍に
位置する。これは、チャネル１５上に位置する薄いゲー
ト酸化膜２４の近傍で降伏現象が発生することを防ぐ。
【００１５】図４は、本発明の別の実施例である。構造
上、絶縁領域２１が、図２のトランジスタ５０からトラ
ンジスタ６０を異ならしめている。絶縁領域２１は、基
板１２からソース２０を電気的に分離している。この例
では、絶縁領域２１はＮ型にドープされた領域から成
る。トレンチベースＲＥＳＵＲＦ ＬＤＭＯＳトランジ
スタ６０は、第１のＳｉＯ2 層の形成前に大きなＮ型絶
縁領域２１が形成される点を除き、図２のトランジスタ
５０と同様な手法により製造される。マスクされたＰ型
領域２３（以下ボディ領域２３として参照する）が、絶
縁領域２１内に形成される。ウエハーがエッチングされ
てトレンチが形成されるとき、該トレンチは、絶縁領域
２１−ボディ領域２３の境界エッジ上で中央に位置決め
される。トランジスタ６０の残りの製造プロセスは図２
で記述した工程に従う。
【００１６】図４のトランジスタ６０は、絶縁領域２１
の存在による基板１２からのソース２０の電気的分離の
ために独創的である。これが、ソース２０と基板１２と
の間を電気的に分離することが必要となるハイ側（high
side)ドライバ素子への適用にトランジスタ６０を用い
ることを可能にし、これにより、トランジスタ６０の適
用性の範囲を広めている。図５に示すハイ側ドライバ素
子は、電源５８に接続されたドレイン１６と、ロード５
２に接続されたソース２０と、制御回路５６に接続され
たゲート２６とを備えるトランジスタ６０から成る。
【００１７】図６は本発明の更に別の実施例を示してい
る。トレンチベースＲＥＳＵＲＦＬＤＭＯＳトランジス
タ７０は、ドレイン１６がトレンチ２７内に形成され、
そして、それがポリシリコンからなる点においてトラン
ジスタ５０と異なる。ドレイン１６は、トレンチ２７内
の酸化物２５を延び、トレンチ２７の下のドリフト領域
１４の部分に接続されている。これにより、以前の構成
ではドレイン１６により占められていたトレンチとトレ
ンチとの間の横方向領域を、設計者が取り除くことを可
能にする。この構成が、２つのトランジスタセル７１と
７２とが単一のトレンチ２７を共用することを許容す
る。従って、２つのトランジスタセル毎にトレンチ２７
が１つのみ必要となる。これがセルピッチを更に狭め、
そして、セルピッチの減少がＲＤＳｏｎの減少に対応す
るため、ＲＤＳｏｎを更に減少させる。
【００１８】図６のトランジスタ７０を形成するため、
トレンチは図２に関連して述べたように製造される。厚
いＳｉＯ2 層２５がトレンチを満たし、該ＳｉＯ2 層２
５がトレンチのみを満たし、トレンチ酸化物２５を形成
するようにウエハーの表面がエッチングされた後に、選
択的な異方向性（anisotropic)エッチングが、多数のト
レンチ酸化物２５内にトレンチを形成するのに用いられ
る。該異方向性エッチングは、水平面のエッチングのみ
を可能とするので、トレンチ酸化物２５の側壁はエッチ
されず、エッチは垂直方向にのみ働く。薄いＳｉＯ2 層
が、ウエハーの面上に（そして、トレンチの底部に沿っ
た横方向表面に）形成される。パターン化されたウエッ
トエッチングにより、トレンチ内の横方向表面に形成さ
れたそれを含むＳｉＯ2 層を部分的に取り除き、これに
よりゲート酸化膜２４が形成される。Ｎ＋型にドープさ
れたポリシリコン層がウエハーの表面に形成されまたト
レンチを満たす。ポリシリコン層のエッチングによりド
レイン１６とゲート２６との両方が形成される。残りの
製造ステップは図２に関連して記述したプロセスに従
う。
【００１９】図６において、ドリフト領域１４の長さ
は、トランジスタ７０の降伏電圧に直接的に比例するた
め、トレンチは、トランジスタ５０により提供されるの
と同じ降伏電圧比率を提供するためにより深く形成され
なければならない。トランジスタ７０は、ソース２０が
バックゲート２２を介して基板１２に結合されているた
め、ロウ側ドライバ素子の適用には理想的である。
【００２０】図７は、本発明の更に別の実施例である。
トランジスタ８０は、図６のようなトレンチ酸化物２５
内に形成されたドレイン１６を備えるトレンチベースＲ
ＥＳＵＲＦ ＬＤＭＯＳトランジスタ８０である。しか
しながら、絶縁領域２１が、図４におけるように、ソー
ス２０を基板１２から電気的に分離している。従って、
トランジスタ８０は、ソース２０とグランド電位（基板
１２）との間で電気的な分離を必要とするハイ側ドライ
バ素子のような、非常に広い適用範囲を有する。この構
造上の相違により、付加的な製造ステップが必要とな
る。ＳｉＯ2 層をウエハー表面上に形成する前に、大き
なＮ型絶縁領域２１を形成するためにレジストマスクが
用いられる。同じレジストマスクを用いて、Ｐ型タンク
（以下ボディ領域２３として参照する）が絶縁領域２１
内に形成される。残りの製造ステップは図６に関連して
述べたプロセスに従う。
【００２１】本発明を好適な実施例を参照しながら記述
したが、この記述は限定のために構成されたものではな
い。記述した実施例の種々の改変が、発明の記述を参照
して当業者により明らかになるであろう。従って、添付
の特許請求の範囲は、発明の真の範囲内に有るこのよう
な改変或いは例を包含することが分かるであろう。
【００２２】以上の説明に関し更に以下の項を開示す
る。 １．ソースと、ゲートと、ドレインと、該ゲートと該ド
レインとの間に配置されたトレンチと、該トレンチを取
り囲むドリフト領域とを有することを特徴とする横方向
電力トランジスタ。 ２．第１項記載の横方向電力トランジスタであって、更
に、該トレンチを満たす絶縁物を有することを特徴とす
る横方向電力トランジスタ。
【００２３】３．第２項記載の横方向電力トランジスタ
において、該絶縁物が酸化物であることを特徴とする横
方向電力トランジスタ。 ４．第１項記載の横方向電力トランジスタにおいて、該
ソースとドレインとがＮ型半導体物質から成り、該ゲー
トがポリクリスタリン（polycrystalline)シリコンから
成ることを特徴とする横方向電力トランジスタ。 ５．基板と、該基板に形成されたボディ領域と、該ボデ
ィに形成されたソース領域と、ゲートと、該基板に形成
されたドレイン領域と、該ソース領域と該ドレイン領域
との間の基板の面に形成されたトレンチと、該トレンチ
を囲むドリフト領域とから成ることを特徴とする電力ト
ランジスタ。
【００２４】６．第５項記載の電力トランジスタであっ
て、更に、該基板から該ソース領域を電気的に分離する
ため、該ボディ領域の下の該基板の面に形成された絶縁
領域を有することを特徴とする電力トランジスタ。 ７．第５項記載の高電圧電力トランジスタセルにおい
て、高電圧電力トランジスタの値する降伏電圧で、また
は前で、該ドリフト領域が完全に空になるように、基板
ドーピング濃度と、ドリフト領域の深さと、ドーピング
のプロフィールとがＲＥＳＵＲＦトランジスタ設計原理
に基づき設計されていることを特徴とする高電圧電力ト
ランジスタセル。
【００２５】８．ソースと、ゲートと、トレンチ内に形
成されたドレインとを有することを特徴とする電力トラ
ンジスタ。 ９．第８項記載の電力トランジスタであって、更にトレ
ンチを取り囲むドリフト領域を有することを特徴とする
電力トランジスタ。 １０．第９項記載の電力トランジスタであって、該ドレ
インが該ドリフト領域に接続されていることを特徴とす
る電力トランジスタ。
【００２６】１１．第１０項記載の電力トランジスタで
あって、該ドレインを取り囲む該トレンチに誘電体を有
することを特徴とする電力トランジスタ。 １２．第１１項記載の電力トランジスタであって、該誘
電体が酸化物で、該ドレインがポリクリスタリン（poly
crystalline)シリコンから成ることを特徴とする電力ト
ランジスタ。 １３．ソースとゲートとを有する第１トランジスタセル
と、ソースとゲートとを有する第２トランジスタセル
と、トレンチ内に形成された第１トランジスタセルと第
２トランジスタセル用の共通ドレインと、第１トランジ
スタセルと第２トランジスタセル用のドリフト領域を形
成するトレンチを取り囲むドリフト領域とから成ること
を特徴とする電力トランジスタ。
【００２７】１４．第１３項記載の電力トランジスタに
おいて、該トレンチ内に形成された該共通ドレインが、
基板に形成された溝と、該溝を満たす誘電体と、該溝を
取り囲む該ドリフト領域への誘電体内の開口と、該誘電
体の該開口を満たす導電性物質とから成ることを特徴と
する電力トランジスタ。 １５．第１４項記載の電力トランジスタにおいて、該誘
電体が酸化物で、該ドレインがポリクリスタリン（poly
crystalline)シリコンから成ることを特徴とする電力ト
ランジスタ。
【００２８】１６．第１５項記載の電力トランジスタで
あって、付加的に、ソースを基板から電気的に分離す
る、該第１及び第２トランジスタセルのソースの下の該
基板に形成された絶縁領域を有することを特徴とする電
力トランジスタ。 １７．ダイ領域を増大することなくトランジスタ降伏電
圧性能を向上させ、単一の半導体チップ上に多数のトラ
ンジスタを形成し、セルピッチの縮減によって横方向Ｄ
ＭＯＳトランジスタのＲＤＳｏｎ性能を改善する方法で
あって：半導体基板を形成し、該基板にトレンチを形成
し、該トレンチの回りにドリフト領域を形成し、該ソー
ス領域と該トレンチとの間の空間で、該基板にソース領
域を形成し、該基板にドレイン領域を形成し該ドリフト
領域へ接続を行い、該トレンチを満たすパターン化され
た絶縁層を形成し、該ソース領域と該トレンチとの間の
該空間の表面に第２のパターン化された絶縁層を形成
し、第２絶縁層の表面にパターン化された導電層を形成
することから成る方法。
【００２９】１８．第１７項記載の方法において、基板
から電気的に分離されたそのソースを有する狭められた
セルピッチを備える横方向ＤＭＯＳトランジスタが、更
に、該ソース領域の下にボディ領域を形成し、該ボディ
領域の下に絶縁領域を形成することから成ることを特徴
とする方法。 １９．ダイ領域を増大することなくトランジスタ降伏電
圧性能を向上させ、単一の半導体チップ上に多数のトラ
ンジスタを形成し、セルピッチの縮減によって横方向Ｄ
ＭＯＳトランジスタのＲＤＳｏｎ性能を改善する方法で
あって：半導体基板を形成し、該基板に第１トレンチを
形成し、該トレンチの回りにドリフト領域を形成し、該
ソース領域と該トレンチとの間で、該基板にソース領域
を形成し、該トレンチを満たす第１のパターン化された
絶縁層を形成し、第２トレンチが該第１トレンチを取り
囲む該ドリフト領域の下へ広がるように、第１絶縁層内
に第２トレンチを形成し、ドレイン領域が第１トレンチ
を取り囲む該ドリフト領域への電気的な接続を行うよう
に、第２トレンチ内にドレイン領域を形成し、該ソース
領域と該トレンチとの間の空間の表面に第２のパターン
化された絶縁層を形成し、該第２の絶縁層の表面にパタ
ーン化された導電層を形成することから成ることを特徴
とする方法。
【００３０】２０．第１９項記載の方法において、該基
板から電気的に分離されたそのソースを有する狭められ
たセルピッチを備える横方向ＤＭＯＳトランジスタが、
更に、該ソース領域の下にボディ領域を形成し、該ボデ
ィ領域の下に絶縁領域を形成することから成ることを特
徴とする方法。
【００３１】２１．トレンチベーストランジスタ技術を
利用することによって、降伏性能を犠牲にすることなく
改善されたＲＤＳｏｎ性能を提供する高電圧電力トラン
ジスタセルが開発された。ソース、ドレイン、及びトレ
ンチが基板に形成される。該ソースと該トレンチとの間
の空間上の表面にゲートが形成される。ドリフト領域が
該トレンチの回りに形成される。該ソースと該基板との
間の電気的な分離を可能にする絶縁領域を選択的に付加
することができる。更に、単一の半導体チップ上に存在
し、相互に電気的に分離される多数の高電圧電力トラン
ジスタを、横方向の電流の流れが可能にする。トレンチ
の回りに形成されたドリフト領域が、ダイ領域を犠牲に
することなくＲＥＳＵＲＦトランジスタ特性を提供す
る。
【００３２】
【効果】本発明によれば、単一の半導体ダイ上に集積さ
れる多くの、独立の素子が必要となる適用対象に、トレ
ンチ技法を用いる電力トランジスタを提供することがで
きる。また、ソースと基板との間の電気的な分離を備え
るトレンチ技法を用いる高電力トランジスタを提供する
もできる。
【図面の簡単な説明】
【図１】垂直トレンチベースＤＭＯＳトランジスタを示
す従来技術の断面図。
【図２】本発明の好適な実施例を示す断面図。
【図３】ロウ側駆動の構成を示す回路図。
【図４】本発明の別の実施例を示す断面図。
【図５】ハイ側駆動の構成を示す回路図。
【図６】本発明の更に別の実施例を示す断面図。
【図７】本発明の更に別の実施例を示す断面図。
【符号の説明】
１４ ドリフト領域 １５ チャネル ２０ ソース ２７ トレンチ ５０ トランジスタ ６０ トランジスタ ７０ トランジスタ ８０ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｒ 7514−4Ｍ ３０１ Ｗ 7514−4Ｍ ３０１ Ｇ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ソースと、 ゲートと、 ドレインと、 前記ゲートと前記ドレインとの間に配置されたトレンチ
    と、 前記トレンチを取り囲むドリフト領域とを有することを
    特徴とする横方向電力用トランジスタ。
  2. 【請求項２】 ダイ領域を増大することなくトランジス
    タ降伏電圧性能を向上させ、単一の半導体チップ上に多
    数のトランジスタを形成し、セルピッチの縮減によって
    横方向ＤＭＯＳトランジスタのＲＤＳｏｎ性能を改善す
    る方法であって：半導体基板を形成し、 前記基板にトレンチを形成し、 前記トレンチの回りにドリフト領域を形成し、 前記トレンチとの間に離隔領域をもって前記基板にソー
    ス領域を形成し、 前記基板にドレイン領域を形成し前記ドリフト領域へ接
    続を行い、 前記トレンチを満たすパターン化された絶縁層を形成
    し、 前記ソース領域と前記トレンチとの間の前記離隔領域の
    表面にパターン化された第２の絶縁層を形成し、 前記第２絶縁層の表面にパターン化された導電層を形成
    することから成る方法。
JP5217678A 1992-09-02 1993-09-01 Ｍｏｓｆｅｔ及びその製造方法 Pending JPH0774352A (ja)

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