JP2019197792A - 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP2019197792A
JP2019197792A JP2018090470A JP2018090470A JP2019197792A JP 2019197792 A JP2019197792 A JP 2019197792A JP 2018090470 A JP2018090470 A JP 2018090470A JP 2018090470 A JP2018090470 A JP 2018090470A JP 2019197792 A JP2019197792 A JP 2019197792A
Authority
JP
Japan
Prior art keywords
region
silicon carbide
conductivity type
electric field
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018090470A
Other languages
English (en)
Other versions
JP7068916B2 (ja
JP2019197792A5 (ja
Inventor
勇史 海老池
Yuji Ebiike
勇史 海老池
泰宏 香川
Yasuhiro Kagawa
泰宏 香川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2018090470A priority Critical patent/JP7068916B2/ja
Priority to US16/371,948 priority patent/US20190348524A1/en
Priority to DE102019206090.0A priority patent/DE102019206090A1/de
Priority to CN201910363080.XA priority patent/CN110473903B/zh
Publication of JP2019197792A publication Critical patent/JP2019197792A/ja
Publication of JP2019197792A5 publication Critical patent/JP2019197792A5/ja
Priority to US17/660,947 priority patent/US11984492B2/en
Application granted granted Critical
Publication of JP7068916B2 publication Critical patent/JP7068916B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Inverter Devices (AREA)

Abstract

【課題】電界緩和領域の急峻な電圧変動に起因しての高電界がゲートトレンチに印加されることによるゲート絶縁膜の絶縁破壊を抑制することができる炭化珪素半導体装置を提供する。【解決手段】ドリフト層１２は、第１導電型を有しており、炭化珪素基板１１上に設けられている。ウェル領域１３は、第２導電型を有しており、ドリフト層１２上に設けられている。ソース領域１４は、第１導電型を有しており、ウェル領域１３上に設けられている。ゲートトレンチ３１には、ウェル領域１３よりも深く位置する底部と底部につながれた側部とを有する内面が設けられている。電界緩和領域１６は、第２導電型を有しており、少なくともゲートトレンチ３１の底部の下方に位置する部分を有している。サージ緩和領域１７は、第１導電型を有しており、ゲートトレンチ３１の底部の少なくとも一部に接しており、電界緩和領域１６によってドリフト層１２から隔てられている。【選択図】図１

Description

本発明は、炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法に関するものである。
インバータ等のパワーエレクトロニクス機器の省エネのためには、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）や金属―酸化膜―半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）のような半導体スイッチング素子の損失を低減させる必要がある。損失は素子の導通損失およびスイッチング損失により決定される。これらを低減させるために、炭化珪素（ＳｉＣ）または窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体材料を用いる技術の開発が進められている。またＭＯＳＦＥＴの損失低減のため、ゲート構造用のトレンチ、すなわちゲートトレンチ、を有するＭＯＳＦＥＴであるトレンチゲート型ＭＯＳＦＥＴが用いられている。
例えば特許文献１によれば、ｎ型のドリフト層を有するトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴにおいて、トレンチゲート下にｐ型の電界緩和領域が配置される。ＳｉＣはＳｉに比して高い耐圧を有していることから、ＳｉＣが用いられる場合、その特性を活用して、ＭＯＳＦＥＴ内に高電界が生じるような設計が適用されることが多い。スイッチング素子としてのＳｉＣ−ＭＯＳＦＥＴがオフ状態にある際にドレインに高電圧が印加されると、電界緩和領域によって、トレンチゲートの底部でのゲート絶縁膜への電界集中が抑制される。これにより当該電界集中に起因してのゲート絶縁膜の破壊が抑制される。よって、オフ状態におけるゲート絶縁膜の信頼性を高めることができる。
ところで、トレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの短絡時にトレンチゲートのゲート絶縁膜が破壊する現象が確認されている。これは短絡時に電界緩和領域に発生するサージ電流に伴って瞬時的に電圧降下が発生するためと考えられている。電界緩和領域からソース電極までの抵抗値が高いと、破壊がより生じやすい傾向にあることが分かっている。このような破壊現象は、短絡時だけでなく、高速スイッチングにより急峻な電圧変動が発生する状態（ＤＶ／Ｄｔが高い状態）でも発生する。
非特許文献１によれば、トレンチの底部に電気的コンタクトが設けられることによって、電界緩和領がソース電極に電気的に接続される。これにより電界緩和領域からソース電極までの抵抗値を下げることができる。
国際公開第２０１４／１１５２８０号
Ｒ． Ｔａｎａｋａ ｅｔ ａｌ．， Ｐｒｏｃ． ２６ｔｈ ＩＳＰＳＤ （２０１４） ｐｐ． ７５−７８
上記非特許文献１の技術によると、電界緩和領域からソース電極までの抵抗値を十分に下げるためには、トレンチの底部に電気的コンタクトを多数設ける必要がある。このようなコンタクト構造が多く設けられると、ＭＯＳＦＥＴにおいて、チャネルとして機能することができる領域の割合が小さくなる。その結果、ＭＯＳＦＥＴのオン抵抗が高くなってしまう。特に、電界緩和領域がｐ型の場合、一般にｐ型ＳｉＣの電気抵抗は大きいことから、電界緩和領域からソース電極までの抵抗値が大きくなりやすく、よって上記問題はより深刻となりやすい。
本発明は以上のような課題を解決するためになされたものであり、その一の目的は、電界緩和領域の急峻な電圧変動に起因しての高電界がゲートトレンチに印加されることによるゲート絶縁膜の絶縁破壊を抑制することができる炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、炭化珪素基板と、炭化珪素基板上に設けられた半導体層とを有している。半導体層は、ドリフト層と、ウェル領域と、ソース領域と、ゲートトレンチと、電界緩和領域と、サージ緩和領域とを含む。ドリフト層は、第１導電型を有しており、炭化珪素基板上に設けられている。ウェル領域は、第１導電型と異なる第２導電型を有しており、ドリフト層上に設けられている。ソース領域は、第１導電型を有しており、ウェル領域上に設けられている。ゲートトレンチには、ウェル領域よりも深く位置する底部と底部につながれた側部とを有する内面が設けられている。電界緩和領域は、第２導電型を有しており、少なくともゲートトレンチの底部の下方に位置する部分を有している。サージ緩和領域は、第１導電型を有しており、ゲートトレンチの底部の少なくとも一部に接しており、電界緩和領域によってドリフト層から隔てられている。
本発明の電力変換装置は、主変換回路と、駆動回路と、制御回路とを有している。主変換回路は、上記炭化珪素半導体装置を有しており、入力される電力を変換して出力する。駆動回路は、炭化珪素半導体装置を駆動する駆動信号を炭化珪素半導体装置に出力する。制御回路は、駆動回路を制御する制御信号を駆動回路に出力する。
本発明の一の局面に従う炭化珪素半導体装置の製造方法は、以下の工程を有している。
炭化珪素基板と、炭化珪素基板上に設けられ、第１導電型を有するドリフト層を有する半導体層とが準備される。ドリフト層をエッチングすることによって予備トレンチが形成される。予備トレンチの底部へ第１導電型と異なる第２導電型の不純物を注入することによって電界緩和領域が形成される。予備トレンチの底部をエッチングすることによって、予備トレンチよりも深いゲートトレンチが形成される。ゲートトレンチの底部へ第１導電型の不純物を注入することによって、ゲートトレンチの底部の少なくとも一部に接し、電界緩和領域によってドリフト層から隔てられたサージ緩和領域が形成される。
本発明の他の局面に従う炭化珪素半導体装置の製造方法は、炭化珪素基板と、炭化珪素基板上に設けられた半導体層とを含む炭化珪素半導体装置の製造方法である。半導体層は、ドリフト層と、ウェル領域と、ソース領域と、ゲートトレンチと、電界緩和領域と、サージ緩和領域と、第１接続領域と、第２接続領域とを含む。ドリフト層は、第１導電型を有しており、炭化珪素基板上に設けられている。ウェル領域は、第１導電型と異なる第２導電型を有しており、ドリフト層上に設けられている。ソース領域は、第１導電型を有しており、ウェル領域上に設けられている。ゲートトレンチには、ウェル領域よりも深く位置する底部と底部につながれた側部とを有する内面が設けられている。電界緩和領域は、第２導電型を有しており、少なくともゲートトレンチの底部の下方に位置する部分を有している。サージ緩和領域は、第１導電型を有しており、ゲートトレンチの底部の少なくとも一部に接しており、電界緩和領域によってドリフト層から隔てられている。第１接続領域は、第１導電型を有しており、ゲートトレンチの内面に沿って配置されており、サージ緩和領域をソース領域に接続している。第２接続領域は、第２導電型を有しており、電界緩和領域をウェル領域に接続している。第１接続領域は第２接続領域によってドリフト層から隔てられている。炭化珪素半導体装置のこの製造方法は、以下の工程を有している。
半導体層をエッチングすることによってゲートトレンチが形成される。ゲートトレンチの側部へ第１導電型の不純物を斜めイオン注入によって添加することによって第１接続領域が形成される。ゲートトレンチの側部へ第２導電型の不純物を回転イオン注入によって添加することによって第２接続領域が形成される。
本発明の炭化珪素半導体装置によれば、ゲートトレンチの底部の少なくとも一部に接するサージ緩和領域が設けられる。これにより、電界緩和領域の急峻な電圧変動に起因しての高電界がゲートトレンチの上記少なくとも一部に印加されることが避けられる。よって、ゲート絶縁膜の絶縁破壊を抑制することができる。
本発明の電力変換装置によれば、電力変換装置の主変換回路に、上記炭化珪素半導体装置が用いられる。これにより、炭化珪素半導体装置が有するゲート絶縁膜の絶縁破壊が抑制される。よって、電力変換装置が有する主変換回路の信頼性が高められる。
本発明の一の局面に従う炭化珪素半導体装置の製造方法によれば、予備トレンチへの不純物注入による電界緩和領域の形成後、さらにエッチングが行われてから、不純物注入によってサージ緩和領域が形成され得る。この場合、本実施の形態の炭化珪素半導体装置を簡素な工程で得ることができる。
本発明の他の局面に従う炭化珪素半導体装置の製造方法によれば、ゲートトレンチの側部へ第２導電型の不純物を回転イオン注入によって添加することによって第２接続領域が形成され得る。これにより、第２接続領域がゲートトレンチ周り全体に形成される。よって、第２接続領域によって第１接続領域をドリフト層からより確実に隔てることができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の変形例の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の変形例の一工程を概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の変形例の一工程を概略的に示す部分断面図である。 図１の変形例を示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す図であり、図１２の線ＸＩ−ＸＩに沿う部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す図であり、図１１の線ＸＩＩ−ＸＩＩに沿う部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す図であり、図１４および図１５の各々の線ＸＩＩＩ−ＸＩＩＩに沿う部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す図であり、図１３の線ＸＩＶ−ＸＩＶに沿う部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す図であり、図１３の線ＸＶ−ＸＶに沿う部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の変形例の一工程を概略的に示す部分断面図である。 図１５の変形例を示す部分断面図である。 本発明の実施の形態４における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態５による電力変換装置が適用された電力変換システムの構成を概略的に示すブロック図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
＜実施の形態１＞
（構成）
図１は、本実施の形態１におけるＭＯＳＦＥＴ１０１（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ１０１は、ＳｉＣ基板１１（炭化珪素基板）と、ＳｉＣ基板１１の一方面（図中、上面）上に設けられたエピタキシャル層１０（半導体層）と、ゲート絶縁膜２１と、ゲート電極２２と、層間絶縁膜２３と、ソース電極２４と、ドレイン電極２５とを有している。エピタキシャル層１０は、ドリフト層１２と、ウェル領域１３と、ソース領域１４と、ウェルコンタクト領域１５と、電界緩和領域１６と、サージ緩和領域１７とを含む。エピタキシャル層１０はＳｉＣからなることが好ましい。
ＳｉＣ基板１１は本実施の形態においては、ドリフト層１２と同じ導電型を有している。ドリフト層１２は、ｎ型（第１導電型）を有しており、ＳｉＣ基板１１上に設けられている。ドリフト層１２はＳｉＣからなることが好ましい。ウェル領域１３は、ｐ型（第１導電型と異なる第２導電型）を有しており、ドリフト層１２上に設けられている。ウェル領域１３は、ドリフト層１２の上方の複数の部分の各々に配置されていてよい。ソース領域１４は、ｎ型を有しており、ウェル領域１３上に設けられている。ウェルコンタクト領域１５は、ｐ型を有しており、ウェル領域１３上に設けられている。ウェルコンタクト領域１５はウェル領域１３につながっている。ウェルコンタクト領域１５は、ウェル領域１３をソース電極２４へ電気的に接続することによってスイッチング特性を安定化するためのものである。
エピタキシャル層１０には、内面を有するゲートトレンチ３１が設けられている。ゲートトレンチ３１の内面は、ウェル領域１３よりも深く位置する底部と、底部につながれた側部とを有している。具体的には、ゲートトレンチ３１の側部は、ソース領域１４およびウェル領域１３を貫通してドリフト層１２に達している。ゲートトレンチ３１の内面上にはゲート絶縁膜２１が設けられている。ゲート絶縁膜２１は、例えば酸化膜である。ゲート電極２２はゲート絶縁膜２１を介してゲートトレンチ３１内に設けられている。
電界緩和領域１６はｐ型を有している。電界緩和領域１６は、少なくとも、ゲートトレンチ３１の底部の下方に位置する部分を有している。本実施の形態においては、電界緩和領域１６は、ゲートトレンチ３１に接しており、具体的には、ゲートトレンチ３１の底部に接している。
サージ緩和領域１７はｎ型を有している。サージ緩和領域１７は、ゲートトレンチ３１の底部の少なくとも一部に接している。サージ緩和領域１７は、電界緩和領域１６によってドリフト層１２から隔てられている。言い換えれば、サージ緩和領域１７は電界緩和領域１６の内部に配置されている。
層間絶縁膜２３はゲート電極２２とソース電極２４との間を絶縁している。ソース電極２４はソース領域１４およびウェルコンタクト領域１５に接続されている。この接続はオーミックであることが好ましい。ドレイン電極２５は、ＳｉＣ基板１１の他方面（図中、下面）上に設けられている。よってＭＯＳＦＥＴ１０１は、縦型の半導体装置である。本実施の形態においては、ドレイン電極２５がＳｉＣ基板１１にオーミックに接続されていることが好ましい。
（動作）
次にＭＯＳＦＥＴ１０１の動作について、以下に説明する。
ゲート電極２２に正の電圧が印加されると、ウェル領域１３においてゲート絶縁膜２１と接する領域に、電流の経路であるチャネルが形成される。この状態でドレイン電極２５に正の電圧が印加されると、ドレイン電極２５から、ＳｉＣ基板１１、ドリフト層１２、ウェル領域１３のチャネル部分、およびソース領域１４を経て、ソース電極２４へ電流が流れる。
その後、ゲート電極２２の正の電圧が除去されるか、またはゲート電極２２に負の電圧が印加されると、チャネルが除去される。これによって、ドレイン電極２５に高電圧が印加されても、ドレインとソースとの間に電流は流れない。すなわちＭＯＳＦＥＴ１０１のオフ状態が得られる。オフ状態において、電界緩和領域１６により、ゲートトレンチ３１の底部でのゲート絶縁膜２１への電界集中が緩和される。
ここでＭＯＳＦＥＴ１０１において、短絡等に起因して大電流が発生した場合、または、高速スイッチングがなされた場合、電界緩和領域１６からソース電極２４へ向けて変位電流が発生する。このときサージ緩和領域１７は、変位電流による電圧降下に起因してゲートトレンチ３１の底部でゲート絶縁膜２１に印加される電界の強度を緩和する。特に本実施の形態のように、ＭＯＳＦＥＴの半導体材料がＳｉＣでありかつ電界緩和領域がｐ型を有する場合、一般にｐ型ＳｉＣの電気抵抗が大きいことから、サージ緩和領域１７を適用することによる上記効果が顕著となる。
（製造方法）
次に、ＭＯＳＦＥＴ１０１の製造方法について、図２〜図６を参照しつつ説明する。なお下記の製造方法は一例であり、特にその順番は、支障をきたさない範囲で変更されてよい。また、ＭＯＳＦＥＴ１０１の活性領域のみについて説明し、終端構造については説明を省略する。終端構造は、所望の耐圧が確保できるように公知の技術で適切に設計されてよい。
図２を参照して、ＳｉＣ基板１１と、ＳｉＣ基板１１上に設けられたエピタキシャル層１０とが準備される。この時点では、エピタキシャル層１０は、ｎ型を有するドリフト層１２のみから構成されてよい。具体的には、ＳｉＣ基板１１上でのエピタキシャル成長法によりｎ型のエピタキシャル層１０が形成される。ＳｉＣ基板１１は、典型的には、ｎ型で低抵抗のものが用いられるが、必ずしもそれに限定されるわけではない。エピタキシャル層１０の不純物濃度および厚さは、ＭＯＳＦＥＴ１０１に求められる耐圧に応じて選択されてよく、例えば、不純物濃度は１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３であり、厚さは４μｍ〜２００μｍである。
図３を参照して、公知のリソグラフィ技術およびイオン注入技術等を用いて、ｐ型のウェル領域１３、ｎ型のソース領域１４、およびｐ型のウェルコンタクト領域１５が形成される。それぞれの領域は、フォトリソグラフィによって加工されたレジストまたは酸化膜などをマスクとして用いてのイオン注入によって形成される。用いられるイオンは、例えば、ｐ型領域用にはＡｌ（アルミニウム）イオン、ｎ型領域用にはＮ（窒素）イオンである。ウェル領域１３の形成のためには、例えば、不純物濃度が１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３程度、注入深さが０．３μｍ〜２．０μｍ程度になるようにＡｌイオンが注入される。ソース領域１４は、その底面がウェル領域１３の底面を超えないように形成される。ソース領域１４の不純物濃度はウェル領域１３の不純物濃度を超えており、例えば１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３程度とされる。ウェルコンタクト領域１５の形成のためには、例えば、不純物濃度が１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３程度、注入深さが０．３μｍ〜１．０μｍ程度になるようにＡｌイオンが注入される。ウェルコンタクト領域１５は、その底面がウェル領域１３に達するように形成される。ウェルコンタクト領域１５は１５０℃以上の基板温度で形成されることが望ましい。
図４を参照して、リソグラフィ技術およびエッチング技術を用いて、ゲートトレンチ３１が形成される。ゲートトレンチ３１の底部に、イオン注入技術等を用いて、ｐ型の電界緩和領域１６およびｎ型のサージ緩和領域１７が形成される。ゲートトレンチ３１は、ソース領域１４およびウェル領域１３を貫通してドリフト層１２に達し、かつ所望の耐圧が確保されるように形成される。例えば、深さ０．５μｍ〜３．０μｍ程度のゲートトレンチ３１が反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）で形成される。電界緩和領域１６は、例えば、不純物濃度が１×１０１５ｃｍ−３〜１×１０２１ｃｍ−３程度となるように形成される。またサージ緩和領域１７は、例えば、不純物濃度が１×１０１５ｃｍ−３〜１×１０２１ｃｍ−３程度となるように形成される。なお、電界緩和領域１６およびサージ緩和領域１７を形成するためのイオン注入に用いられる注入マスクとしては、ゲートトレンチ３１の形成に用いられるエッチングマスクが用いられてもよく、あるいは注入マスクが別途形成されてもよい。
次に熱処理装置（図示せず）によって、Ａｒガスなどの不活性ガス雰囲気中でアニールが行われる。アニールは、例えば、１３００℃〜１９００℃の温度で、３０秒〜１時間行われる。このアニールによって、注入されたＮなどのｎ型不純物（ドナー不純物）とＡｌなどのｐ型不純物（アクセプタ不純物）とが活性化される。
図５を参照して、エピタキシャル層１０上にゲート絶縁膜２１およびゲート電極２２が形成される。ゲート絶縁膜２１は、例えば、熱酸化法、堆積法、またはそれらの組み合わせで形成される。ゲート絶縁膜２１の形成後に、窒素、アンモニア、ＮＯまたはＮ２Ｏなどの雰囲気中における熱処理が行われてもよい。ゲート電極２２は、例えば、化学気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法よりポリシリコン膜を堆積し、フォトリソグラフィによりパターニングされたレジストをマスクとしてこのポリシリコン膜をエッチングすることによって形成される。ポリシリコンには、Ｐ（燐）またはＢ（硼素）のような不純物が含まれていてよい。不純物が含まれることで、低シート抵抗を実現することができる。
図６を参照して、層間絶縁膜２３が形成される。層間絶縁膜２３は、例えば、ＣＶＤ法などによって絶縁膜を形成し、この絶縁膜を部分的にエッチングすることによって形成される。このエッチングは、ソース領域１４およびウェルコンタクト領域１５の各々を少なくとも部分的に露出するコンタクトが層間絶縁膜２３に形成されるように行われる。次に、このコンタクト部でのオーミック接触を得るための工程が行われる。例えば、まず、基板全面でのＮｉまたはＴｉ等の金属膜の成膜と６００℃〜１０００℃での熱処理とが行われることによりシリサイド層（図示せず）が形成される。上記金属膜のうち層間絶縁膜２３上に残留した部分はウェットエッチングで除去される。
ソース電極２４は導電膜の成膜とそのパターニングとによって形成される。導電膜の成膜には、例えば、Ａｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、ＷまたはＴａなどの金属が用いられる。代わりに、これら金属の窒化物または合金が用いられてもよい。導電膜は、単層膜であっても積層膜であってもよい。なお、ソース電極２４の形成と同時に、ソース電極２４から分離されゲート電極２２に接続されたゲートパッドが形成されてもよい。
再び図１を参照して、ドレイン電極２５が形成される。ドレイン電極２５としては、例えば、Ｔｉ、Ｎｉ、Ａｇ、Ａｕなどの金属膜がスパッタ法または蒸着法で形成される。ドレイン電極２５のオーミックコンタクトを確保するためには、前述したシリサイド層をＳｉＣ基板１１の他方面（図中、下面）上に予め形成しておくことが好ましい。以上により、ＭＯＳＦＥＴ１０１が完成する。
（製造方法の変形例）
上記図４において説明した、ゲートトレンチ３１、電界緩和領域１６およびサージ緩和領域１７の形成工程の変形例について、図７〜図９を参照して、以下に説明する。
図７を参照して、ドリフト層１２をエッチングすることによって予備トレンチ３０が形成される。予備トレンチ３０は、ゲートトレンチ３１（図１）よりも浅い。予備トレンチ３０の底部へ、ｐ型（第１導電型と異なる第２導電型）の不純物（例えばＡｌ）がイオン注入によって注入される。これによって電界緩和領域１６が形成される。電界緩和領域１６のうち、相対的に深く位置する部分は、注入されたイオンが半導体結晶と衝突することに起因して、相対的に浅く位置する部分よりも大きな幅（図中、横方向の寸法）を有する。
図８を参照して、予備トレンチ３０の底部がエッチングされる。これによって、予備トレンチ３０よりも深いゲートトレンチ３１が形成される。ゲートトレンチ３１の底部は予備トレンチ３０（図７）の底部に比してより深く位置するので、ゲートトレンチ３１の底部の縁の近傍には、電界緩和領域１６がより厚く存在する。
図９を参照して、ゲートトレンチ３１の底部へｎ型不純物（例えばＮイオン）がイオン注入により注入される。これによって、ゲートトレンチ３１の底部の少なくとも一部に接し、電界緩和領域１６によってドリフト層１２から隔てられたサージ緩和領域１７が形成される。サージ緩和領域１７を形成するイオン注入の注入深さは、電界緩和領域１６を形成するイオン注入の注入深さよりも小さくされる。これにより、注入されたイオンの、幅方向（図中、横方向）における散乱は、サージ緩和領域１７の形成時の方が、電界緩和領域１６の形成時よりも小さくなる。よって、サージ緩和領域１７の幅を電界緩和領域１６の幅よりも小さくすることができる。
（構成の変形例）
図１０は、ＭＯＳＦＥＴ１０１（図１）の変形例のＭＯＳＦＥＴ１０２を示す部分断面図である。
ＭＯＳＦＥＴ１０２においては、ドリフト層１２は、低濃度領域１２ａと、電流拡張領域１２ｂとを有している。電流拡張領域１２ｂは、低濃度領域１２ａの不純物濃度よりも高い不純物濃度を有しており、ｐ型のウェル領域１３の下方に配置されている。電流拡張領域１２ｂは、エピタキシャル層１０へのイオン注入によって形成されてよい。
電流拡張領域１２ｂにより、オン時にドレイン電極２５に電圧が印加されたときの空乏層の広がりが抑制される。これによりＭＯＳＦＥＴ１０２のオン電圧を低減することができる。なお、図１０においては電流拡張領域１２ｂは電界緩和領域１６およびサージ緩和領域１７よりも深く形成されているが、電流拡張領域１２ｂの注入深さ（厚み）および濃度は、所望の耐圧および信頼性が得られるように適宜設計されてよい。
（効果のまとめ）
本実施の形態のＭＯＳＦＥＴ１０１（図１）によれば、ゲートトレンチ３１の底部の少なくとも一部に接するサージ緩和領域１７が設けられる。これにより、電界緩和領域１６の急峻な電圧変動に起因しての高電界がゲートトレンチ３１の上記少なくとも一部に印加されることが避けられる。よって、ゲート絶縁膜２１の絶縁破壊を抑制することができる。
本実施の形態においては、電界緩和領域１６の導電型である第２導電型はｐ型である。この場合、サージ発生時に電界緩和領域１６からソース電極２４に向かってホール電流が発生する。ＳｉＣ半導体の場合は、ｎ型領域の抵抗と比較してｐ型領域の抵抗が非常に大きいので、ｐ型領域である電界緩和領域１６には、ホール電流に起因して大きな電位差が発生する。このとき、ゲート絶縁膜２１のうち電界緩和領域１６に接触している部分には高電界が印加され得る。本実施の形態によれば、ゲート絶縁膜２１のうち、ｎ型のサージ緩和領域１７に接する部分は、上述した高電界が印加されない。よってゲート絶縁膜２１の絶縁破壊を抑制することができる。
ＭＯＳＦＥＴ１０１の製造方法にておいて、特に図７〜図９の工程が適用される場合、予備トレンチ３０への不純物注入による電界緩和領域１６の形成後、さらにエッチングが行われてから、不純物注入によってサージ緩和領域１７が形成される。この場合、本実施の形態のＭＯＳＦＥＴ１０１を簡素な工程で得ることができる。
＜実施の形態２＞
図１１は、本実施の形態２におけるＭＯＳＦＥＴ１０３（炭化珪素半導体装置）の構成を概略的に示す図であり、図１２の線ＸＩ−ＸＩに沿う部分断面図である。図１２は、図１１の線ＸＩＩ−ＸＩＩに沿う部分断面図である。なお、図１１においては、ソース電極２４の図示が省略されている。
図１１を参照して、本実施の形態においては、ＭＯＳＦＥＴの複数のセル構造が面内方向に配列されている。図中においては、ゲート電極２２の平面レイアウトが格子状であるが、ゲート電極の平面レイアウトはこれに限定されるものではなく、例えばストライプ状であってもよい。
図１２を参照して、図中、左側および右側の領域が図１（実施の形態１）と同様の構成を有している一方で、中央部においてエピタキシャル層１０にソーストレンチ３２が設けられている。
ソーストレンチ３２はサージ緩和領域１７に達しており、ソース電極２４は、ソーストレンチ３２を通ってサージ緩和領域１７に接している。これによりソース電極２４とサージ緩和領域１７とが電気的に接続されている。またソーストレンチ３２は電界緩和領域１６に達しており、ソース電極２４は、ソーストレンチ３２を通って電界緩和領域１６に接している。これによりソース電極２４と電界緩和領域１６とが電気的に接続されている。
なお実施の形態においては、ソーストレンチ３２の中央部に上述した電気的コンタクトの構成が設けられており、その外側部には、ゲートトレンチ３１と同様の構造が設けられている。これにより、ソーストレンチ３２もチャネルの形成に寄与することができる。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また実施の形態１の場合と同様、本実施の形態２においても、ドリフト層１２が低濃度領域１２ａおよび電流拡張領域１２ｂ（図１０）を有していてよい。
（効果）
本実施の形態によれば、ソース電極２４は、ソーストレンチ３２を通ってサージ緩和領域１７に接している。これにより、サージ発生時に、サージ緩和領域１７における変位電流の経路がソース電極２４へ効率的に接続される。よって、ゲート絶縁膜２１に印加される電界をより抑制することができる。よって、ゲート絶縁膜２１の絶縁破壊をより抑制することができる。
ソース電極２４は、ソーストレンチ３２を通って電界緩和領域１６に接している。これにより、サージ発生時に、電界緩和領域１６における変位電流の経路がソース電極２４へ効率的に接続される。よって、ゲート絶縁膜２１に印加される電界をより抑制することができる。よって、ゲート絶縁膜２１の絶縁破壊をより抑制することができる。
＜実施の形態３＞
（構成）
図１３は、本実施の形態３におけるＭＯＳＦＥＴ１０４（炭化珪素半導体装置）の構成を概略的に示す図であり、図１４および図１５の各々の線ＸＩＩＩ−ＸＩＩＩに沿う部分断面図である。図１４および図１５のそれぞれは、図１３の線ＸＩＶ−ＸＩＶおよび線ＸＶ−ＸＶに沿う部分断面図である。
図１３を参照して、本実施の形態においては、ＭＯＳＦＥＴの複数のセル構造が面内方向に配列されている。図中において、ゲート電極２２の平面レイアウト、言い換えればゲートトレンチ３１の平面レイアウト、はストライプ状である。
図１４を参照して、ＭＯＳＦＥＴ１０４は、ＭＯＳＦＥＴ１０１の断面構造（図１）と同様の断面構造を有する部分を含む。少なくともこの部分は、ＭＯＳＦＥＴのチャネルを形成する機能を有する。
図１５を参照して、ＭＯＳＦＥＴ１０４は、ＭＯＳＦＥＴ１０１の断面構造（図１）と異なる断面構造を有する部分を含む。具体的には、ＭＯＳＦＥＴ１０４においては、エピタキシャル層１０は、ｎ型を有する側壁ソース領域５２（第１接続領域）を含む。側壁ソース領域５２は、ゲートトレンチ３１の内面に沿って配置されており、サージ緩和領域１７をソース領域１４に接続している。これにより、サージ緩和領域１７とソース領域１４との間が、ｎ型を有する半導体領域のみによって互いに接続されている。またＭＯＳＦＥＴ１０４においては、エピタキシャル層１０は、ｐ型を有する側壁ウェル領域５１（第２接続領域）を含む。側壁ウェル領域５１は、電界緩和領域１６をウェル領域１３に接続している。これにより、電界緩和領域１８とウェル領域１３との間が、ｐ型を有する半導体領域のみによって互いに接続されている。側壁ソース領域５２は側壁ウェル領域５１によってドリフト層１２から隔てられている。なお、平面レイアウトにおいて、側壁ウェル領域５１および側壁ソース領域５２を有する部分の割合、言い換えれば図１４の構成と図１５の構成との割合、は、所望の短絡耐量およびオン抵抗を実現するように設計されてよい。
（効果）
本実施の形態によれば、サージ発生時に、側壁ソース領域５２により、サージ緩和領域１７における変位電流の経路がソース領域１４へ効率的に接続される。これにより、ゲート絶縁膜２１に印加される電界をより抑制することができる。よって、ゲート絶縁膜２１の絶縁破壊をより抑制することができる。
またサージ発生時に、側壁ウェル領域５１により、電界緩和領域１６における変位電流の経路がウェル領域１３へ効率的に接続される。これにより、ゲート絶縁膜２１に印加される電界をより抑制することができる。よって、ゲート絶縁膜２１の絶縁破壊をより抑制することができる。
（製造方法）
次に、ＭＯＳＦＥＴ１０４の製造方法について、図１６〜図１９を参照して説明する。なお、以下で説明する工程の前段階は、図２および図３（実施の形態１）と類似しているため、説明を省略する。
図１６を参照して、エピタキシャル層１０をエッチングすることによってゲートトレンチ３１が形成される。このエッチングは、エッチングマスク４１を用いて行われる。次に、ゲートトレンチ３１の側部へｎ型不純物（例えばＮイオン）を斜めイオン注入によって添加することによって、側壁ソース領域５２が形成される。斜めイオン注入とは、図示されているように、基板１１の表面から傾いた注入方向に沿ってイオンを注入する方法である。図中、ゲートトレンチ３１の一方側面（左側面）へイオンが注入されるよう、注入方向が選択されている。これにより、ゲートトレンチ３１の左側面に沿って側壁ソース領域５２が形成される。
図１７を参照して、次に、注入方向の面内成分が図１６の場合と逆にされたイオン注入が行われる。これにより、図中、ゲートトレンチの他方側面（右側面）に沿って側壁ソース領域５２が形成される。
図１８を参照して、次に、ゲートトレンチ３１の側部へｐ型不純物（例えばＡｌイオン）を斜めイオン注入によって添加することによって、側壁ウェル領域５１が形成される。図中、ゲートトレンチ３１の一方側面（左側面）へイオンが注入されるよう、注入方向が選択されている。これにより、ゲートトレンチ３１の左側面近傍に、側壁ソース領域５２を介して側壁ウェル領域５１が形成される。
図１９を参照して、次に、注入方向の面内成分が図１８の場合と逆にされたイオン注入が行われる。これにより、図中、ゲートトレンチの他方側面（右側面）近傍に、側壁ソース領域５２を介して側壁ウェル領域５１が形成される。
なお、上述したイオン注入の順番は任意である。よって、側壁ウェル領域５１が形成された後に側壁ソース領域５２が形成されてよい。またいずれのイオン注入においても、イオン注入の注入マスクとして、上記エッチングマスク４１が用いられてよい。なお、以降の工程は、実施の形態１における図５以降のものとほぼ同様であるため、その説明を省略する。
（製造方法の変形例）
図２０は、図１８および図１９の工程の変形例を概略的に示す部分断面図である。この工程においては、ゲートトレンチ３１の側部へｐ型不純物を回転イオン注入によって添加することによって、側壁ウェル領域５１が形成される。回転イオン注入とは、図示されているように、ＳｉＣ基板１１の回転を伴う斜めイオン注入のことである。なおＳｉＣ基板１１が回転される代わりに、注入方向の面内成分が回転されてもよい。
本変形例によれば、ゲートトレンチ３１の側部へｐ型不純物を回転イオン注入によって添加することによって側壁ウェル領域５１が形成され得る。これにより、側壁ウェル領域５１がゲートトレンチ３１周り全体（全方位）に形成される。よって、側壁ウェル領域５１によって側壁ソース領域５２をドリフト層１２からより確実に隔てることができる。
（構成の変形例）
図２１は、ＭＯＳＦＥＴ１０５（図１５）の変形例のＭＯＳＦＥＴ１０５Ｖを示す部分断面図である。ＭＯＳＦＥＴ１０５Ｖにおいては、側壁ウェル領域５１および側壁ソース領域５２が、ゲートトレンチ３１の一方側面（図中、左側面）にのみ設けられており、他方側面（図中、右側面）には設けられていない。本変形例によれば、ゲートトレンチ３１の他方側面にＭＯＳＦＥＴのチャネルを形成することができる。よってＭＯＳＦＥＴのオン抵抗を低減することができる。なお、側壁ウェル領域５１および側壁ソース領域５２を有する部分の平面レイアウトは、所望の短絡耐量およびオン抵抗を実現するように設計されてよい。
＜実施の形態４＞
図２２は、本実施の形態４におけるＭＯＳＦＥＴ１０６（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ１０６においては、電界緩和領域１６は、ゲートトレンチ３１に接する接触部分１６ａと、接触部分１６ａによってゲートトレンチ３１から隔てられた離隔部分１６ｂとを有している。接触部分１６ａの不純物濃度は離隔部分１６ｂの不純物濃度よりも低い。例えば、接触部分１６ａの不純物濃度は１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３であり、離隔部分１６ｂの不純物濃度は１×１０１６ｃｍ−３〜１×１０２１ｃｍ−３である。なお、不純物濃度は接触部分１６ａと離隔部分１６ｂとの間で不連続に変化してよい。あるいは、不純物濃度は接触部分１６ａと離隔部分１６ｂとの間で、連続的に（徐々に）変化してよい。
本実施の形態によれば、電界緩和領域１６は、ゲートトレンチ３１に接する接触部分１６ａと、接触部分１６ａによってゲートトレンチ３１から隔てられた離隔部分１６ｂとを有している。これにより、電界緩和領域１６の変位電流は、相対的に高い不純物濃度を有する離隔部分１６ｂを優先的に流れる。よって、ゲートトレンチ３１に接する接触部分１６ａを流れる変位電流の大きさが低減される。よって、ゲート絶縁膜２１に印加される電界の大きさが抑えられる。よってゲート絶縁膜２１の絶縁破壊を抑制することができる。
＜実施の形態５＞
本実施の形態５は、上述した実施の形態１〜４またはその変形例の炭化珪素半導体装置（ＭＯＳＦＥＴ１０１〜１０６、１０５Ｖ）が電力変換装置に適用されたものである。本発明は特定の電力変換装置に限定されるものではないが、本実施の形態５として、三相のインバータに本発明を適用した場合について、以下に説明する。
図２３は、本発明の実施の形態５による電力変換装置７００が適用された電力変換システムの構成を概略的に示すブロック図である。電力変換装置７００は、電源６００と負荷８００との間に接続された三相のインバータであり、電源６００から供給された直流電力を交流電力に変換し、負荷８００に交流電力を供給する。電力変換装置７００は、主変換回路７０１と、駆動回路７０２と、制御回路７０３とを有している。主変換回路７０１は、スイッチング素子として、実施の形態１〜４またはその変形例の炭化珪素半導体装置の少なくともいずれかを有しており、入力される直流電力を交流電力に変換してそれを出力する。駆動回路７０２は、スイッチング素子としての炭化珪素半導体装置の各々を駆動する駆動信号を炭化珪素半導体装置に出力する。制御回路７０３は、駆動回路７０２を制御する制御信号を駆動回路７０２に出力する。
電源６００は、直流電源であり、電力変換装置７００に直流電力を供給する。電源６００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源６００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
負荷８００は、電力変換装置７００から供給された交流電力によって駆動される三相の電動機である。なお、負荷８００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
以下、電力変換装置７００の詳細を説明する。主変換回路７０１は、スイッチング素子および還流ダイオードを備えている（図示せず）。スイッチング素子がスイッチングすることによって、主変換回路７０１は、電源６００から供給される直流電力を交流電力に変換し、それを負荷８００に供給する。主変換回路７０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路７０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子と、それぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成することができる。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路７０１の３つの出力端子は、負荷８００に接続される。
駆動回路７０２は、主変換回路７０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路７０１のスイッチング素子の制御電極に供給する。具体的には、駆動回路７０２は、後述する制御回路７０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号と、スイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以下の電圧信号（オフ信号）となる。
制御回路７０３は、負荷８００に所望の電力が供給されるよう主変換回路７０１のスイッチング素子を制御する。具体的には、制御回路７０３は、負荷８００に供給すべき電力に基づいて、主変換回路７０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ（パルス幅変調：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御によって主変換回路７０１を制御することができる。そして、各時点において、オン状態となるべきスイッチング素子にはオン信号が出力され、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、制御回路７０３は駆動回路７０２に制御指令（制御信号）を出力する。駆動回路７０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
本実施の形態５によれば、電力変換装置７００の主変換回路７０１に、前述した実施の形態１〜４またはその変形例の炭化珪素半導体装置が用いられる。これにより、炭化珪素半導体装置が有するゲート絶縁膜の絶縁破壊が抑制される。よって、電力変換装置７００が有する主変換回路７０１の信頼性が高められる。
なお本実施の形態５では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態５では、電力変換装置が２レベルの電力変換装置であるが、３レベルなどのマルチレベルの電力変換装置であっても構わない。また単相負荷に電力を供給する場合には、単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本発明を適用することも可能である。
また、本発明が適用された電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器および非接触器給電システムのいずれかの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
上記各実施の形態においては炭化珪素半導体装置がＭＯＳＦＥＴである場合について詳述したが、炭化珪素半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってよい。また炭化珪素半導体装置はＭＩＳＦＥＴ以外のトランジスタであってよく、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってよい。ＩＧＢＴを得るためには、例えば、炭化珪素基板の導電型が逆にされればよい。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１０ エピタキシャル層（半導体層）、１１ ＳｉＣ基板（炭化珪素基板）、１２ ドリフト層、１２ａ 低濃度領域、１２ｂ 電流拡張領域、１３ ウェル領域、１４ ソース領域、１５ ウェルコンタクト領域、１６ 電界緩和領域、１６ａ 接触部分、１６ｂ 離隔部分、１７ サージ緩和領域、２１ ゲート絶縁膜、２２ ゲート電極、２３ 層間絶縁膜、２４ ソース電極、２５ ドレイン電極、３０ 予備トレンチ、３１ ゲートトレンチ、３２ ソーストレンチ、４１ エッチングマスク、５１ 側壁ウェル領域（第２接続領域）、５２ 側壁ソース領域（第１接続領域）、１０１〜１０６，１０５Ｖ ＭＯＳＦＥＴ（炭化珪素半導体装置）、６００ 電源、７００ 電力変換装置、７０１ 主変換回路、７０２ 駆動回路、７０３ 制御回路、８００ 負荷。

Claims (10)

  1. 炭化珪素基板と、
    前記炭化珪素基板上に設けられた半導体層と、
    を備え、前記半導体層は、
    第１導電型を有し、前記炭化珪素基板上に設けられたドリフト層と、
    前記第１導電型と異なる第２導電型を有し、前記ドリフト層上に設けられたウェル領域と、
    前記第１導電型を有し、前記ウェル領域上に設けられたソース領域と、
    前記ウェル領域よりも深く位置する底部と前記底部につながれた側部とを有する内面が設けられたゲートトレンチと、
    前記第２導電型を有し、少なくとも前記ゲートトレンチの前記底部の下方に位置する部分を有する電界緩和領域と、
    前記第１導電型を有し、前記ゲートトレンチの前記底部の少なくとも一部に接し、前記電界緩和領域によって前記ドリフト層から隔てられたサージ緩和領域と、
    を含む、炭化珪素半導体装置。
  2. 前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１に記載の炭化珪素半導体装置。
  3. 前記ソース領域に接続されたソース電極をさらに備え、
    前記半導体層は、前記サージ緩和領域に達するソーストレンチを有しており、前記ソース電極は、前記ソーストレンチを通って前記サージ緩和領域に接している、請求項１または２に記載の炭化珪素半導体装置。
  4. 前記ソーストレンチは前記電界緩和領域に達しており、前記ソース電極は、前記ソーストレンチを通って前記電界緩和領域に接している、請求項３に記載の炭化珪素半導体装置。
  5. 前記半導体層は、前記第１導電型を有し、前記ゲートトレンチの前記内面に沿って配置され、前記サージ緩和領域を前記ソース領域に接続する第１接続領域を含む、請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記半導体層は、前記第２導電型を有し、前記電界緩和領域を前記ウェル領域に接続する第２接続領域を含み、
    前記第１接続領域は前記第２接続領域によって前記ドリフト層から隔てられている、請求項５に記載の炭化珪素半導体装置。
  7. 前記電界緩和領域は、前記ゲートトレンチに接する接触部分と、前記接触部分によって前記ゲートトレンチから隔てられた離隔部分とを有しており、前記接触部分の不純物濃度は前記離隔部分の不純物濃度よりも低い、請求項１から６のいずれか１項に記載の炭化珪素半導体装置。
  8. 請求項１から７のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備える、電力変換装置。
  9. 炭化珪素基板と、前記炭化珪素基板上に設けられ、第１導電型を有するドリフト層を有する半導体層とを準備する工程と、
    前記ドリフト層をエッチングすることによって予備トレンチを形成する工程と、
    前記予備トレンチの底部へ前記第１導電型と異なる第２導電型の不純物を注入することによって電界緩和領域を形成する工程と、
    前記予備トレンチの底部をエッチングすることによって、前記予備トレンチよりも深いゲートトレンチを形成する工程と、
    前記ゲートトレンチの底部へ前記第１導電型の不純物を注入することによって、前記ゲートトレンチの前記底部の少なくとも一部に接し、前記電界緩和領域によって前記ドリフト層から隔てられたサージ緩和領域を形成する工程と、
    を備える、炭化珪素半導体装置の製造方法。
  10. 炭化珪素基板と前記炭化珪素基板上に設けられた半導体層とを含む炭化珪素半導体装置の製造方法であって、前記半導体層は、ドリフト層とウェル領域とソース領域とゲートトレンチと電界緩和領域とサージ緩和領域と第１接続領域と第２接続領域とを含み、前記ドリフト層は第１導電型を有しており前記炭化珪素基板上に設けられており、前記ウェル領域は前記第１導電型と異なる第２導電型を有しており前記ドリフト層上に設けられており、前記ソース領域は前記第１導電型を有しており前記ウェル領域上に設けられており、前記ゲートトレンチには、前記ウェル領域よりも深く位置する底部と前記底部につながれた側部とを有する内面が設けられており、前記電界緩和領域は、前記第２導電型を有しており、少なくとも前記ゲートトレンチの前記底部の下方に位置する部分を有しており、前記サージ緩和領域は前記第１導電型を有しており前記ゲートトレンチの前記底部の少なくとも一部に接しており前記電界緩和領域によって前記ドリフト層から隔てられており、前記第１接続領域は前記第１導電型を有しており前記ゲートトレンチの前記内面に沿って配置されており前記サージ緩和領域を前記ソース領域に接続しており、前記第２接続領域は前記第２導電型を有しており前記電界緩和領域を前記ウェル領域に接続しており、前記第１接続領域は前記第２接続領域によって前記ドリフト層から隔てられており、
    前記半導体層をエッチングすることによって前記ゲートトレンチを形成する工程と、
    前記ゲートトレンチの前記側部へ前記第１導電型の不純物を斜めイオン注入によって添加することによって前記第１接続領域を形成する工程と、
    前記ゲートトレンチの前記側部へ前記第２導電型の不純物を回転イオン注入によって添加することによって前記第２接続領域を形成する工程と、
    を備える、炭化珪素半導体装置の製造方法。
JP2018090470A 2018-05-09 2018-05-09 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法 Active JP7068916B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2018090470A JP7068916B2 (ja) 2018-05-09 2018-05-09 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
US16/371,948 US20190348524A1 (en) 2018-05-09 2019-04-01 Silicon carbide semiconductor device, power converter, and method of manufacturing silicon carbide semiconductor device
DE102019206090.0A DE102019206090A1 (de) 2018-05-09 2019-04-29 Siliziumcarbid-Halbleitervorrichtung, Leistungswandler und Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung
CN201910363080.XA CN110473903B (zh) 2018-05-09 2019-04-30 碳化硅半导体装置、电力变换装置以及碳化硅半导体装置的制造方法
US17/660,947 US11984492B2 (en) 2018-05-09 2022-04-27 Silicon carbide semiconductor device, power converter, and method of manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018090470A JP7068916B2 (ja) 2018-05-09 2018-05-09 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2019197792A true JP2019197792A (ja) 2019-11-14
JP2019197792A5 JP2019197792A5 (ja) 2020-08-27
JP7068916B2 JP7068916B2 (ja) 2022-05-17

Family

ID=68337030

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018090470A Active JP7068916B2 (ja) 2018-05-09 2018-05-09 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法

Country Status (4)

Country Link
US (1) US20190348524A1 (ja)
JP (1) JP7068916B2 (ja)
CN (1) CN110473903B (ja)
DE (1) DE102019206090A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11621321B2 (en) 2021-01-07 2023-04-04 Mitsubishi Electric Corporation Semiconductor device
JP7354868B2 (ja) 2020-02-13 2023-10-03 株式会社デンソー スイッチング素子

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112018002873T5 (de) * 2017-06-06 2020-02-27 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandler
DE102021113288A1 (de) * 2020-05-22 2021-11-25 Hyundai Mobis Co., Ltd. Leistungshalbleitervorrichtung und verfahren zu dessen herstellung
JP2021190647A (ja) * 2020-06-04 2021-12-13 豊田合成株式会社 半導体装置とその製造方法
US11004940B1 (en) * 2020-07-31 2021-05-11 Genesic Semiconductor Inc. Manufacture of power devices having increased cross over current
US11764295B2 (en) 2020-11-09 2023-09-19 Wolfspeed, Inc. Gate trench power semiconductor devices having improved deep shield connection patterns
US11616123B2 (en) * 2021-02-12 2023-03-28 Alpha And Omega Semiconductor International Lp Enhancement on-state power semiconductor device characteristics utilizing new cell geometries
CN114267739A (zh) * 2022-01-05 2022-04-01 北京昕感科技有限责任公司 一种双沟槽型SiC MOSFET元胞结构、器件及制造方法
CN115084247A (zh) * 2022-08-22 2022-09-20 泰科天润半导体科技（北京）有限公司 一种双沟槽型碳化硅mosfet的制造方法
CN115241277B (zh) * 2022-09-22 2023-01-10 深圳芯能半导体技术有限公司 一种隔离型沟槽mos器件及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5471075A (en) * 1994-05-26 1995-11-28 North Carolina State University Dual-channel emitter switched thyristor with trench gate
JP2010245256A (ja) * 2009-04-06 2010-10-28 Renesas Electronics Corp 半導体装置およびその製造方法
WO2014080471A1 (ja) * 2012-11-21 2014-05-30 トヨタ自動車株式会社 半導体装置
JP2014135494A (ja) * 2013-01-14 2014-07-24 Samsung Electronics Co Ltd 二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法
WO2016157606A1 (ja) * 2015-03-30 2016-10-06 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2017139441A (ja) * 2016-02-01 2017-08-10 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2017175460A1 (ja) * 2016-04-07 2017-10-12 三菱電機株式会社 半導体装置および電力変換装置
US20170338302A1 (en) * 2016-05-23 2017-11-23 Infineon Technologies Ag Power Semiconductor Device with Charge Balance Design
JP2018503268A (ja) * 2015-01-27 2018-02-01 アーベーベー・シュバイツ・アーゲー 絶縁ゲートパワー半導体デバイスおよびそのデバイスの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034715A (zh) * 2010-10-12 2011-04-27 上海宏力半导体制造有限公司 功率金属氧化物半导体场效应晶体管的制作方法
CN102956481B (zh) * 2011-08-18 2015-08-19 科轩微电子股份有限公司 具有源极沟槽的沟槽式功率半导体元件的制造方法
CN103367144A (zh) * 2012-03-26 2013-10-23 马克斯半导体股份有限公司 沟槽式井区电场屏蔽功率mosfet结构及制作方法
JP6919159B2 (ja) * 2016-07-29 2021-08-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6640691B2 (ja) * 2016-09-21 2020-02-05 株式会社東芝 半導体装置及びその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5471075A (en) * 1994-05-26 1995-11-28 North Carolina State University Dual-channel emitter switched thyristor with trench gate
JP2010245256A (ja) * 2009-04-06 2010-10-28 Renesas Electronics Corp 半導体装置およびその製造方法
WO2014080471A1 (ja) * 2012-11-21 2014-05-30 トヨタ自動車株式会社 半導体装置
JP2014135494A (ja) * 2013-01-14 2014-07-24 Samsung Electronics Co Ltd 二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法
JP2018503268A (ja) * 2015-01-27 2018-02-01 アーベーベー・シュバイツ・アーゲー 絶縁ゲートパワー半導体デバイスおよびそのデバイスの製造方法
WO2016157606A1 (ja) * 2015-03-30 2016-10-06 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2017139441A (ja) * 2016-02-01 2017-08-10 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2017175460A1 (ja) * 2016-04-07 2017-10-12 三菱電機株式会社 半導体装置および電力変換装置
US20170338302A1 (en) * 2016-05-23 2017-11-23 Infineon Technologies Ag Power Semiconductor Device with Charge Balance Design

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7354868B2 (ja) 2020-02-13 2023-10-03 株式会社デンソー スイッチング素子
US11621321B2 (en) 2021-01-07 2023-04-04 Mitsubishi Electric Corporation Semiconductor device

Also Published As

Publication number Publication date
US20190348524A1 (en) 2019-11-14
CN110473903A (zh) 2019-11-19
DE102019206090A1 (de) 2019-11-14
JP7068916B2 (ja) 2022-05-17
CN110473903B (zh) 2023-07-25
US20220254904A1 (en) 2022-08-11

Similar Documents

Publication Publication Date Title
JP7068916B2 (ja) 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
JP6964950B2 (ja) 半導体装置および電力変換装置
US11158704B2 (en) Semiconductor device and power conversion device
CN110352497B (zh) 碳化硅半导体装置以及电力变换装置
CN110337725B (zh) 碳化硅半导体装置以及电力变换装置
JP6611960B2 (ja) 炭化珪素半導体装置および電力変換装置
JP6737401B2 (ja) 炭化珪素半導体装置および電力変換装置
WO2021014570A1 (ja) 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
WO2018163286A1 (ja) 半導体装置および電力変換装置
JP6991370B2 (ja) 半導体装置及び電力変換装置
JP6873273B2 (ja) 炭化珪素半導体装置および電力変換装置
JP2019016668A (ja) 炭化珪素半導体装置並びにその製造方法及び電力変換装置
JP7370476B2 (ja) 炭化珪素半導体装置の製造方法、炭化珪素半導体装置および電力変換装置
JP6947338B1 (ja) 炭化珪素半導体装置および電力変換装置の製造方法
JP6976489B2 (ja) 炭化珪素半導体装置および電力変換装置
WO2021038787A1 (ja) 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
WO2019225567A1 (ja) 炭化珪素半導体装置および電力変換装置
WO2020188686A1 (ja) 炭化珪素半導体装置および電力変換装置
US11984492B2 (en) Silicon carbide semiconductor device, power converter, and method of manufacturing silicon carbide semiconductor device
CN117461143A (zh) 碳化硅半导体装置以及使用碳化硅半导体装置的电力变换装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200717

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200717

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211223

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220405

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220502

R150 Certificate of patent or registration of utility model

Ref document number: 7068916

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150