DE102019206090A1 - Siliziumcarbid-Halbleitervorrichtung, Leistungswandler und Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung - Google Patents

Siliziumcarbid-Halbleitervorrichtung, Leistungswandler und Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung Download PDF

Info

Publication number
DE102019206090A1
DE102019206090A1 DE102019206090.0A DE102019206090A DE102019206090A1 DE 102019206090 A1 DE102019206090 A1 DE 102019206090A1 DE 102019206090 A DE102019206090 A DE 102019206090A DE 102019206090 A1 DE102019206090 A1 DE 102019206090A1
Authority
DE
Germany
Prior art keywords
region
silicon carbide
conductivity type
electric field
gate trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019206090.0A
Other languages
English (en)
Inventor
Yuji Ebiike
Yasuhiro Kagawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102019206090A1 publication Critical patent/DE102019206090A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

Eine Driftschicht (12) weist einen ersten Leitfähigkeitstyp auf und ist auf einem Siliziumcarbidsubstrat (11) vorgesehen. Ein Wannenbereich (13) weist einen zweiten Leitfähigkeitstyp auf und ist auf der Driftschicht (12) vorgesehen. Ein Sourcebereich (14) weist den ersten Leitfähigkeitstyp auf und ist auf dem Wannenbereich (13) vorgesehen. Ein Gategraben (31) weist eine innere Oberfläche mit einem Boden, der bei einer tieferen Position als der Wannenbereich (13) gelegen ist, und einem mit dem Boden zusammenhängenden lateralen Teil auf. Ein Bereich (16) zur Relaxation eines elektrischen Feldes weist den zweiten Leitfähigkeitstyp auf und hat zumindest einen Teil, der unter dem Boden des Gategrabens (31) gelegen ist. Ein Bereich (17) zur Relaxation einer Überspannung weist den ersten Leitfähigkeitstyp auf, berührt zumindest einen Teil des Bodens des Gategrabens (31) und ist durch den Bereich (16) zur Relaxation eines elektrischen Feldes von der Driftschicht (12) getrennt.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Siliziumcarbid-Halbleitervorrichtung, einen Leistungswandler und ein Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung.
  • Zur Energieeinsparung einer Leistungselektronik wie etwa eines Inverters ist in einem Halbleiter-Schaltelement wie etwa einem Bipolartransistor mit isoliertem Gate (IGBT) oder einem Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) eine Verlustreduzierung erforderlich. Der Verlust ist durch einen Leitungsverlust und einen Schaltverlust im Element bestimmt. Um diese Verluste zu reduzieren, schreitet die Entwicklung in der Technologie unter Verwendung eines Halbleitermaterials mit breiter Bandlücke wie etwa Siliziumcarbid (SiC) oder Galliumnitrid (GaN) voran. Um einen Verlust in einem MOSFET zu reduzieren, wird ein MOSFET mit Graben-Gate verwendet, der einen Graben für eine Gatestruktur enthält, und zwar einen Gategraben enthält.
  • Wie in der internationalen Patentanmeldung Veröffentlichungs-Nr. 2014/115280 beispielsweise dargelegt ist, ist in einem SiC-MOSFET mit Graben-Gate, der eine Driftschicht vom n-Typ aufweist, ein Bereich vom p-Typ zur Relaxation eines elektrischen Feldes unter einem Graben-Gate angeordnet. Die Durchschlagspannung von SiC ist höher als diejenige von Si. In vielen Fällen, in denen SiC verwendet wird, wird daher unter Ausnutzung der Charakteristik von SiC ein Design verwendet, das eine Erzeugung eines hohen elektrischen Feldes zur Folge hat. Falls eine hohe Spannung an einen Drain angelegt wird, während der SiC-MOSFET als Schaltelement in einem AUS-Zustand ist, wird eine Konzentration eines elektrischen Feldes auf einem Gate-Isolierfilm am Boden des Graben-Gates durch den Bereich zur Relaxation eines elektrischen Feldes reduziert. Dies reduziert das Auftreten eines Durchschlags des Gate-Isolierfilms, der durch die Konzentration eines elektrischen Feldes hervorgerufen wird. Auf diese Weise wird ermöglicht, dass der Gate-Isolierfilm eine erhöhte Betriebssicherheit aufweist, während man in einem AUS-Zustand ist.
  • Das Phänomen eines Durchschlags des Gate-Isolierfilms am Graben-Gate wurde bei Auftreten eines Kurzschlusses im SiC-MOSFET mit Graben-Gate beobachtet. Man ist der Auffassung, dass dieses Phänomen durch einen augenblicklichen Spannungsabfall hervorgerufen wird, der eine Erzeugung eines Spitzenstroms in dem Bereich zur Relaxation eines elektrischen Feldes beim Auftreten des Kurzschlusses begleitet. Bekanntlich entwickelt ein hoher Widerstandswert in einer Strecke vom Bereich zur Relaxation eines elektrischen Feldes zu einer Sourceelektrode eine Tendenz, einen Durchschlag leichter hervorzurufen. Dieses Durchschlagphänomen tritt nicht nur beim Auftreten eines Kurzschlusses, sondern auch beim Eintreten eines Zustandes auf, in dem steile Spannungsvariationen durch ein Schalten mit hoher Geschwindigkeit hervorgerufen werden (eines Zustands, in dem DV/Dt hoch ist).
  • Gemäß Proc. 26th ISPSD (2014), S. 75 - 78, verfasst von R. Tanaka et al., wird ein elektrischer Kontakt am Boden eines Grabens vorgesehen, um einen Bereich zur Relaxation eines elektrischen Feldes mit einer Sourceelektrode elektrisch zu verbinden. Dies macht es möglich, einen Widerstandswert in einer Strecke vom Bereich zur Relaxation eines elektrischen Feldes zur Sourceelektrode zu reduzieren.
  • Gemäß der in Proc. 26th ISPSD (2014), S. 75 - 78 dargelegten Technik ist, um einen Widerstandswert in der Strecke vom Bereich zur Relaxation eines elektrischen Feldes zur Sourceelektrode ausreichend zu reduzieren, es erforderlich, dass eine große Anzahl elektrischer Kontakte am Boden des Grabens vorgesehen wird. Das Vorsehen einer großen Anzahl solcher Kontaktstrukturen reduziert den Anteil eines als Kanal in einem MOSFET fungierenden Bereichs. Dies erhöht bedauerlicherweise den Einschalt- bzw. EIN-Widerstand des MOSFET. Insbesondere wird, falls der Bereich zur Relaxation eines elektrischen Feldes ein Bereich vom p-Typ ist, ein Widerstandswert in der Strecke vom Bereich zur Relaxation eines elektrischen Feldes zur Sourceelektrode eher erhöht, da der elektrische Widerstand von SiC vom p-Typ im Allgemeinen hoch ist. In diesem Fall wird das vorstehende Problem eher schwerwiegender.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung wurde gemacht, um das vorstehende Problem zu lösen. Es ist eine Aufgabe der vorliegenden Erfindung, eine Siliziumcarbid-Halbleitervorrichtung vorzusehen, die imstande ist, das Auftreten eines Isolierungsdurchschlags in einem Gate-Isolierfilm zu reduzieren, der durch Anlegen eines hohen elektrischen Feldes an einen Gategraben hervorgerufen wird, das sich aus steilen Spannungsvariationen in einem Bereich zur Relaxation eines elektrischen Feldes ergibt.
  • Eine Siliziumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst ein Siliziumcarbidsubstrat und eine Halbleiterschicht, die auf dem Siliziumcarbidsubstrat vorgesehen ist. Die Halbleiterschicht umfasst eine Driftschicht, einen Wannenbereich, einen Sourcebereich, einen Gategraben, einen Bereich zur Relaxation eines elektrischen Feldes und einen Bereich zur Relaxation eines Stromstoßes bzw. einer Überspannung. Die Driftschicht weist einen ersten Leitfähigkeitstyp auf und ist auf dem Siliziumcarbidsubstrat vorgesehen. Der Wannenbereich weist einen vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyp auf und ist auf der Driftschicht vorgesehen. Der Sourcebereich weist den ersten Leitfähigkeitstyp auf und ist auf dem Wannenbereich vorgesehen. Der Gategraben hat eine innere Oberfläche mit einem Boden, der bei einer tieferen Position als der Wannenbereich gelegen ist, und einem lateralen Teil, der mit dem Boden zusammenhängt. Der Bereich zur Relaxation eines elektrischen Feldes weist den zweiten Leitfähigkeitstyp auf und hat zumindest einen Teil, der unter dem Boden des Gategrabens gelegen ist. Der Bereich zur Relaxation einer Überspannung weist den ersten Leitfähigkeitstyp auf, berührt zumindest einen Teil des Bodens des Gategrabens und ist durch den Bereich zur Relaxation eines elektrischen Feldes von der Driftschicht getrennt.
  • Ein Leistungswandler gemäß der vorliegenden Erfindung enthält eine Hauptwandlerschaltung, eine Ansteuerschaltung und eine Steuerschaltung. Die Hauptwandlerschaltung enthält die oben beschriebene Siliziumcarbid-Halbleitervorrichtung und wandelt eingespeiste Leistung in umgewandelte Leistung um und gibt die umgewandelte Leistung ab. Die Ansteuerschaltung gibt ein Ansteuersignal zum Ansteuern der Siliziumcarbid-Halbleitervorrichtung an die Siliziumcarbid-Halbleitervorrichtung ab. Die Steuerschaltung gibt ein Steuersignal zum Steuern der Ansteuerschaltung an die Ansteuerschaltung ab.
  • Ein Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß einem Aspekt der vorliegenden Erfindung umfasst die folgenden Schritte.
  • Ein Siliziumcarbidsubstrat und eine Halbleiterschicht, die auf dem Siliziumcarbidsubstrat vorgesehen ist und eine Driftschicht mit einem ersten Leitfähigkeitstyp enthält, werden präpariert. Durch Ätzen der Driftschicht wird ein vorläufiger Graben gebildet. Ein Bereich zur Relaxation eines elektrischen Feldes wird gebildet, indem Verunreinigungen bzw. Störstellen eines zweiten Leitfähigkeitstyps, der vom ersten Leitfähigkeitstyp verschieden ist, in den Boden des vorläufigen Grabens implantiert werden. Ein Gategraben mit einer größeren Tiefe als der vorläufige Graben wird gebildet, indem der Boden des vorläufigen Grabens geätzt wird. Ein Bereich zur Relaxation einer Überspannung wird gebildet, indem Störstellen des ersten Leitfähigkeitstyps in den Boden des Gategrabens implantiert werden. Der Bereich zur Relaxation einer Überspannung berührt zumindest einen Teil des Bodens des Gategrabens und ist durch den Bereich zur Relaxation eines elektrischen Feldes von der Driftschicht getrennt.
  • Ein Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung gemäß einem anderen Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung, die ein Siliziumcarbidsubstrat und eine auf dem Siliziumcarbidsubstrat vorgesehene Halbleiterschicht umfasst. Die Halbleiterschicht umfasst eine Driftschicht, einen Wannenbereich, einen Sourcebereich, einen Gategraben, einen Bereich zur Relaxation eines elektrischen Feldes, einen Bereich zur Relaxation einer Überspannung, einen ersten Verbindungsbereich und einen zweiten Verbindungsbereich. Die Driftschicht weist einen ersten Leitfähigkeitstyp auf und ist auf dem Siliziumcarbidsubstrat vorgesehen. Der Wannenbereich weist einen vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyp auf und ist auf der Driftschicht vorgesehen. Der Sourcebereich weist den ersten Leitfähigkeitstyp auf und ist auf dem Wannenbereich vorgesehen. Der Gategraben hat eine innere Oberfläche mit einem Boden, der bei einer tieferen Position als der Wannenbereich gelegen ist, und einem lateralen Teil, der mit dem Boden zusammenhängt. Der Bereich zur Relaxation eines elektrischen Feldes weist den zweiten Leitfähigkeitstyp auf und hat zumindest einen Teil, der unter dem Boden des Gategrabens gelegen ist. Der Bereich zur Relaxation einer Überspannung weist den ersten Leitfähigkeitstyp auf, berührt zumindest einen Teil des Bodens des Gategrabens und ist durch den Bereich zur Relaxation eines elektrischen Feldes von der Driftschicht getrennt. Der erste Verbindungsbereich weist den ersten Leitfähigkeitstyp auf, erstreckt sich entlang der inneren Oberfläche des Gategrabens und verbindet den Bereich zur Relaxation einer Überspannung mit dem Sourcebereich. Der zweite Verbindungsbereich weist den zweiten Leitfähigkeitstyp auf und verbindet den Bereich zur Relaxation eines elektrischen Feldes mit dem Wannenbereich. Der erste Verbindungsbereich ist durch den zweiten Verbindungsbereich von der Driftschicht getrennt. Dieses Verfahren zum Herstellen der Siliziumcarbid-Halbleitervorrichtung umfasst die folgenden Schritte.
  • Durch Ätzen der Halbleiterschicht wird der Gategraben gebildet. Der erste Verbindungsbereich wird gebildet, indem Störstellen des ersten Leitfähigkeitstyps mittels einer schrägen Ionenimplantation in den lateralen Teil des Gategrabens hinzugefügt werden. Der zweite Verbindungsbereich wird gebildet, indem Störstellen des zweiten Leitfähigkeitstyps mittels einer rotierenden Ionenimplantation in den lateralen Teil des Gategrabens hinzugefügt werden.
  • In der Siliziumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ist der Bereich zur Relaxation einer Überspannung so vorgesehen, dass er zumindest einen Teil des Bodens des Gategrabens berührt. Dies verhindert, dass ein hohes elektrisches Feld, das sich aus steilen Spannungsvariationen im Bereich zur Relaxation eines elektrischen Feldes ergibt, zumindest an diesen Teil des Gategrabens angelegt wird. Als Folge wird das Auftreten eines Isolierungsdurchschlags im Gate-Isolierfilm reduziert.
  • In dem Leistungswandler gemäß der vorliegenden Erfindung wird die oben beschriebene Siliziumcarbid-Halbleitervorrichtung in der Hauptwandlerschaltung im Leistungswandler genutzt. Dies reduziert das Auftreten eines Isolierungsdurchschlags im in der Siliziumcarbid-Halbleitervorrichtung vorgesehenen Gate-Isolierfilm. Als Folge wird der im Leistungswandler vorgesehenen Hauptwandlerschaltung eine verbesserte Betriebssicherheit verliehen.
  • In dem Verfahren zum Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß dem einen Aspekt der vorliegenden Erfindung wird ein Ätzen weiter durchgeführt, nachdem der Bereich zur Relaxation eines elektrischen Feldes durch Implantieren von Störstellen in den vorläufigen Graben ausgeführt ist. Der Bereich zur Relaxation einer Überspannung kann dann mittels einer Störstellenimplantation gebildet werden. In diesem Fall wird durch die einfachen Schritte die Siliziumcarbid-Halbleitervorrichtung der vorliegenden Erfindung erhalten.
  • In dem Verfahren zum Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß dem anderen Aspekt der vorliegenden Erfindung kann der zweite Verbindungsbereich gebildet werden, indem die Störstellen des zweiten Leitfähigkeitstyps mittels der rotierenden Ionenimplantation in den lateralen Teil des Gategrabens hinzugefügt werden. Folglich ist der resultierende zweite Verbindungsbereich ganz um den Gategraben herum ausgebildet. Dies macht es möglich, den ersten Verbindungsbereich durch den zweiten Verbindungsbereich zuverlässiger von der Driftschicht zu trennen.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist eine partielle Schnittansicht, die die Konfiguration einer Siliziumcarbid-Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung schematisch zeigt;
    • 2 bis 6 sind partielle Schnittansichten, die jeweils einen Schritt eines Verfahrens zum Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung schematisch zeigen;
    • 7 bis 9 sind partielle Schnittansichten, die jeweils einen Schritt einer Modifikation des Verfahrens zum Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung schematisch zeigen;
    • 10 ist eine partielle Schnittansicht, die eine Modifikation von 1 zeigt;
    • 11 zeigt schematisch die Konfiguration einer Siliziumcarbid-Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung und ist eine partielle Schnittansicht, genommen entlang einer Linie XI-XI in 12;
    • 12 zeigt schematisch die Konfiguration der Siliziumcarbid-Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung und ist eine partielle Schnittansicht, genommen entlang einer Linie XII-XII in 11;
    • 13 zeigt schematisch die Konfiguration einer Siliziumcarbid-Halbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung und ist eine partielle Schnittansicht, genommen entlang einer Linie XIII-XIII in jeder der 14 und 15;
    • 14 zeigt schematisch die Konfiguration der Siliziumcarbid-Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung und ist eine partielle Schnittansicht, genommen entlang einer Linie XIV-XIV in 13;
    • 15 zeigt schematisch die Konfiguration der Siliziumcarbid-Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung und ist eine partielle Schnittansicht, genommen entlang einer Linie XV-XV in 13;
    • 16 bis 19 sind partielle Schnittansichten, die jeweils einen Schritt eines Verfahrens zum Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung schematisch zeigen;
    • 20 ist eine partielle Schnittansicht, die einen Schritt einer Modifikation des Verfahrens zum Herstellen der Siliziumcarbid-Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung schematisch zeigt;
    • 21 ist eine partielle Schnittansicht, die eine Modifikation von 15 zeigt;
    • 22 ist eine partielle Schnittansicht, die die Konfiguration einer Siliziumcarbid-Halbleitervorrichtung gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt; und
    • 23 ist ein Blockdiagramm, das die Konfiguration eines Leistungsumwandlungssystems schematisch zeigt, für das ein Leistungswandler gemäß einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung verwendet wird.
  • AUSFÜHRUNGSFORM ZUM AUSFÜHREN DER ERFINDUNG
  • Basierend auf den Zeichnungen werden im Folgenden bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben. In den Zeichnungen, auf die in der folgenden Beschreibung verwiesen wird, ist entsprechenden oder vergleichbaren Teilen das gleiche Bezugszeichen gegeben, und diese werden nicht nochmals beschrieben.
  • <Erste bevorzugte Ausführungsform>
  • (Konfiguration)
  • 1 ist eine partielle Schnittansicht, die die Konfiguration eines MOSFET 101 (Siliziumcarbid-Halbleitervorrichtung) gemäß einer ersten bevorzugten Ausführungsform schematisch zeigt. Der MOSFET 101 umfasst ein SiC-Substrat 11 (Siliziumcarbidsubstrat), eine epitaktische Schicht 10 (Halbleiterschicht), die auf einer Oberfläche (in 1, obere Oberfläche) des SiC-Substrats 11 vorgesehen ist, einen Gate-Isolierfilm 21, eine Gateelektrode 22, einen Zwischenschicht-Isolierfilm 23, eine Sourceelektrode 24 und eine Drainelektrode 25. Die epitaktische Schicht 10 umfasst eine Driftschicht 12, einen Wannenbereich 13, einen Sourcebereich 14, einen Wannenkontaktbereich 15, einen Bereich 16 zur Relaxation eines elektrischen Feldes und einen Bereich 17 zur Relaxation einer Überspannung. Die epitaktische Schicht 10 besteht vorzugsweise aus SiC.
  • In der ersten bevorzugten Ausführungsform weist das SiC-Substrat 11 den gleichen Leitfähigkeitstyp wie die Driftschicht 12 auf. Die Driftschicht 12 weist einen n-Typ (erster Leitfähigkeitstyp) auf und ist auf dem SiC-Substrat 11 vorgesehen. Die Driftschicht 12 besteht vorzugsweise aus SiC. Der Wannenbereich 13 weist einen p-Typ (vom ersten Leitfähigkeitstyp verschiedener zweiter Leitfähigkeitstyp) auf und ist auf der Driftschicht 12 vorgesehen. Der Wannenbereich 13 kann bei jedem einer Vielzahl von Abschnitten über der Driftschicht 12 angeordnet sein. Der Sourcebereich 14 weist den n-Typ auf und ist auf dem Wannenbereich 13 vorgesehen. Der Wannenkontaktbereich 15 weist den p-Typ auf und ist auf dem Wannenbereich 13 vorgesehen. Der Wannenkontaktbereich 15 hängt mit dem Wannenbereich 13 zusammen. Der Wannenkontaktbereich 15 dient dazu, Schaltcharakteristiken durch elektrisches Verbinden des Wannenbereichs 13 mit der Sourceelektrode 24 zu stabilisieren.
  • Die epitaktische Schicht 10 ist mit einem Gategraben 31 mit einer inneren Oberfläche versehen. Die innere Oberfläche des Gategrabens 31 weist einen Boden, der bei einer tieferen Position als der Wannenbereich 13 gelegen ist, und einen mit dem Boden zusammenhängenden lateralen Teil auf. Konkreter durchdringt der laterale Teil des Gategrabens 31 den Sourcebereich 14 und den Wannenbereich 13, so dass er die Driftschicht 12 erreicht. Der Gate-Isolierfilm 21 ist auf der inneren Oberfläche des Gategrabens 31 vorgesehen. Der Gate-Isolierfilm 21 ist beispielsweise ein Oxidfilm. Die Gateelektrode 22 ist im Gategraben 31 vorgesehen, während der Gate-Isolierfilm 21 zwischen der Gateelektrode 22 und dem Gategraben 31 vorgesehen ist.
  • Der Bereich 16 zur Relaxation eines elektrischen Feldes weist den p-Typ auf. Der Bereich 16 zur Relaxation eines elektrischen Feldes weist zumindest einen Teil auf, der unter dem Boden des Gategrabens 31 gelegen ist. In der ersten bevorzugten Ausführungsform berührt der Bereich 16 zur Relaxation eines elektrischen Feldes den Gategraben 31, berührt konkreter den Boden des Gategrabens 31.
  • Die Bereich 17 zur Relaxation einer Überspannung weist den n-Typ auf. Der Bereich 17 zur Relaxation einer Überspannung berührt zumindest einen Teil des Bodens des Gategrabens 31. Der Bereich 17 zur Relaxation einer Überspannung ist durch den Bereich 16 zur Relaxation eines elektrischen Feldes von der Driftschicht 12 getrennt. Mit anderen Worten ist der Bereich 17 zur Relaxation einer Überspannung innerhalb des Bereichs 16 zur Relaxation eines elektrischen Feldes angeordnet.
  • Der Zwischenschicht-Isolierfilm 23 liefert eine Isolierung zwischen der Gateelektrode 22 und der Sourceelektrode 24. Die Sourceelektrode 24 ist mit dem Sourcebereich 14 und dem Wannenkontaktbereich 15 verbunden. Diese Verbindung ist vorzugsweise eine ohmsche Verbindung. Die Drainelektrode 25 ist auf der gegenüberliegenden Oberfläche (in 1, untere Oberfläche) des SiC-Substrats 11 vorgesehen. Somit ist der MOSFET 101 eine vertikale Halbleitervorrichtung. In der ersten bevorzugten Ausführungsform bildet die Drainelektrode 25 vorzugsweise einen ohmschen Kontakt mit dem SiC-Substrat 11.
  • (Betrieb)
  • Im Folgenden wird der Betrieb des MOSFET 101 beschrieben.
  • Wenn an die Gateelektrode 22 eine positive Spannung angelegt wird, wird in einem Teil des Wannenbereichs 13, der den Gate-Isolierfilm 21 berührt, ein Kanal als Stromweg ausgebildet. Durch Anlegen einer positiven Spannung an die Drainelektrode 25 in diesem Zustand wird veranlasst, dass ein Strom von der Drainelektrode 25 in die Sourceelektrode 24 fließt, während er durch das SiC-Substrat 11, die Driftschicht 12, den Teil des Wannenbereichs 13 als Kanal und den Sourcebereich 14 gelangt.
  • Wenn danach die an die Gateelektrode 22 angelegte positive Spannung entfernt wird oder eine negative Spannung an die Gateelektrode 22 angelegt wird, wird der Kanal entfernt. Dadurch fließt, selbst wenn eine hohe Spannung an die Drainelektrode 25 angelegt ist, kein Strom zwischen dem Drain und der Source. Mit anderen Worten wird der MOSFET 101 in einen AUS-Zustand gebracht. Im AUS-Zustand entspannt bzw. relaxiert das Vorhandensein des Bereichs 16 zur Relaxation eines elektrischen Feldes eine Konzentration eines elektrischen Feldes auf dem Gate-Isolierfilm 21 am Boden des Gategrabens 31.
  • Falls aus einem Grund wie etwa eines Kurzschlusses ein großer Strom erzeugt wird oder falls ein Schalten mit hoher Geschwindigkeit im MOSFET 101 ausgeführt wird, wird bewirkt, dass ein Verschiebungsstrom vom Bereich 16 zur Relaxation eines elektrischen Feldes in Richtung der Sourceelektrode 24 fließt. Zu dieser Zeit wird ein elektrisches Feld an den Gate-Isolierfilm 21 am Boden des Gategrabens 31 als Folge eines Spannungsabfalls angelegt, der durch den Verschiebungsstrom verursacht wird; eine Intensität des elektrischen Feldes wird durch den Bereich 17 zur Relaxation einer Überspannung reduziert. In einer Konfiguration, in der ein einen MOSFET bildendes Halbleitermaterial SiC ist und ein Bereich zur Relaxation eines elektrischen Feldes den p-Typ wie in der ersten bevorzugten Ausführungsform aufweist, ist der vorstehende Effekt, der durch Nutzen des Bereichs 17 zur Relaxation einer Überspannung erzielt wird, besonders deutlich, da das SiC vom p-Typ im Allgemeinen einen hohen elektrischen Widerstand aufweist.
  • (H erstell u ngsverfah ren)
  • Unter Bezugnahme auf 2 bis 6 wird als Nächstes ein Verfahren zum Herstellen des MOSFET 101 beschrieben. Das folgende Herstellungsverfahren ist ein Beispiel und kann insbesondere im Hinblick auf die Reihenfolge, in der das Herstellungsverfahren ausgeführt wird, innerhalb eines Umfangs, der keine Beeinträchtigung mit sich bringt, geändert werden. Nur aktive Bereiche im MOSFET 101 werden beschrieben, und eine Beschreibung einer Anschlussstruktur wird weggelassen. Die Anschlussstruktur kann unter Verwendung einer allgemein bekannten Technik geeignet ausgelegt werden, um eine bestimmte Durchschlagspannung sicherzustellen.
  • Bezug nehmend auf 2 wird das SiC-Substrat 11 präpariert. Ferner wird auf dem SiC-Substrat 11 die epitaktische Schicht 10 präpariert. Zu diesem Zeitpunkt kann die epitaktische Schicht 10 unter Verwendung allein der Driftschicht 12 mit dem n-Typ konfiguriert werden. Konkreter wird die epitaktische Schicht 10 vom n-Typ durch das auf dem SiC-Substrat 11 durchgeführte Verfahren für epitaktisches Wachstum gebildet. Typischerweise wird ein Substrat vom n-Typ und mit niedrigem Widerstand als das SiC-Substrat 11 verwendet. Das SiC-Substrat 11 ist jedoch nicht auf solch ein Substrat beschränkt. Eine Verunreinigungs- bzw. Störstellenkonzentration in der epitaktischen Schicht 10 und die Dicke der epitaktischen Schicht 10 sind in einer Weise auswählbar, die von einer für den MOSFET 101 geforderten Durchschlagspannung abhängt. Beispielsweise reicht die Störstellenkonzentration von 1 × 1013 bis 1 × 1018 cm-3, und die Dicke reicht von 4 bis 200 µm.
  • Bezug nehmend auf 3 werden unter Verwendung einer allgemeinen Lithografietechnik und lonenimplantationstechnik etc. der Wannenbereich 13 vom p-Typ, der Sourcebereich 14 vom n-Typ und der Wannenkontaktbereich 15 vom p-Typ gebildet. Jeder dieser Bereiche wird mittels einer Ionenimplantation gebildet, die unter Verwendung einer Maske durchgeführt wird, die ein Resist- oder ein Oxidfilm sein kann, der beispielsweise mittels Fotolithografie prozessiert wurde. Zu verwendende Ionen sind beispielsweise Aluminium-(Al-)Ionen für eine Ausbildung des Bereichs vom p-Typ und Stickstoff-(N-)Ionen für eine Ausbildung des Bereichs vom n-Typ. Für eine Ausbildung des Wannenbereichs 13 werden Al-Ionen implantiert, um beispielsweise eine Störstellenkonzentration von etwa 1 × 1015 bis etwa 1 × 1018 cm-3 und eine Implantationstiefe von etwa 0,3 bis etwa 2,0 µm zu erzielen. Der Sourcebereich 14 wird so ausgebildet, dass er eine Bodenfläche aufweist, die nicht über die Bodenfläche des Wannenbereichs 13 hinausgeht. Der Sourcebereich 14 weist eine Störstellenkonzentration auf, die die Störstellenkonzentration im Wannenbereich 13 übersteigt. Zum Beispiel reicht die Störstellenkonzentration im Sourcebereich 14 von etwa 1 × 1017 bis etwa 1 × 1021 cm-3. Zur Ausbildung des Wannenkontaktbereichs 15 werden AI-Ionen implantiert, um beispielsweise eine Störstellenkonzentration von etwa 1 × 1017 bis etwa 1 × 1021 cm-3 und eine Implantationstiefe von etwa 0,3 bis etwa 1,0 µm zu erzielen. Der Wannenkontaktbereich 15 wird so ausgebildet, dass er eine Bodenfläche aufweist, die den Wannenbereich 13 erreicht. Der Wannenkontaktbereich 15 wird wünschenswerterweise bei einer Substrattemperatur von 150°C oder mehr gebildet.
  • Bezug nehmend auf 4 wird der Gategraben 31 unter Verwendung einer Lithografietechnik und Ätztechnik gebildet. Der Bereich 16 vom p-Typ für eine Relaxation eines elektrischen Feldes und der Bereich 17 vom n-Typ zur Relaxation einer Überspannung werden am Boden des Gategrabens 31 beispielsweise unter Verwendung einer lonenimplantationstechnik gebildet. Der Gategraben 31 wird so ausgebildet, dass er durch den Sourcebereich 14 und den Wannenbereich 13 hindurchgeht, um die Driftschicht 12 zu erreichen und so eine bestimmte Durchschlagspannung sicherzustellen. Als ein Beispiel wird der Gategraben 31 mittels reaktiven Ionenätzens (RIE) bis zu einer Tiefe von etwa 0,5 bis etwa 3,0 µm gebildet. Der Bereich 16 zur Relaxation eines elektrischen Feldes wird so ausgebildet, dass er beispielsweise eine Störstellenkonzentration von etwa 1 × 1015 bis etwa 1 × 1021 cm-3 aufweist. Der Bereich 17 zur Relaxation einer Überspannung wird so ausgebildet, dass er beispielsweise eine Störstellenkonzentration von etwa 1 × 1015 bis etwa 1 × 1021 cm-3 aufweist. Eine lonenimplantationsmaske, die bei der Ionenimplantation genutzt wird, um den Bereich 16 zur Relaxation eines elektrischen Feldes und den Bereich 17 zur Relaxation einer Überspannung zu bilden, kann die Gleiche wie eine Ätzmaske sein, die zum Ausbilden des Gategrabens 31 genutzt wird, oder kann eine separat präparierte Implantationsmaske sein.
  • Als Nächstes wird in einer Atmosphäre eines inaktiven bzw. inerten Gases wie etwa Ar-Gas unter Verwendung einer (in den Zeichnungen nicht dargestellten) Vorrichtung zur thermischen Prozessierung ein Tempern bzw. Ausheilen durchgeführt. Das Ausheilen wird beispielsweise in einer Zeitspanne von 30 Sekunden bis etwa eine Stunde bei einer Temperatur von 1300 bis 1900°C durchgeführt. Als Ergebnis dieses Ausheilens werden die implantierten Störstellen vom n-Typ (Donatorstörstellen) wie etwa N und die implantierten Störstellen vom p-Typ (Akzeptorstörstellen) wie etwa AI aktiviert.
  • Bezug nehmend auf 5 werden der Gate-Isolierfilm 21 und die Gateelektrode 22 auf der epitaktischen Schicht 10 ausgebildet. Der Gate-Isolierfilm 21 wird durch einen thermischen Oxidationsprozess, Abscheidungsprozess oder eine Kombination des thermischen Oxidationsprozesses und des Abscheidungsprozesses gebildet. Nach Ausbilden des Gate-Isolierfilms 21 kann eine thermische Prozessierung in einer Atmosphäre aus Stickstoff, Ammoniak, NO oder N2O durchgeführt werden. Die Gateelektrode 22 wird gebildet, indem beispielsweise ein Polysiliziumfilm über einen Prozess einer chemischen Gasphasenabscheidung (CVD) abgeschieden wird und der resultierende Polysiliziumfilm unter Verwendung eines mittels Fotolithografie strukturierten Resists als Maske geätzt wird. Polysilizium kann Verunreinigungen bzw. Störstellen wie etwa Phosphor (P) oder Bor (B) enthalten. Das Hinzufügen der Störstellen schafft einen niedrigen Schichtwiderstand.
  • Bezug nehmend auf 6 wird der Zwischenschicht-Isolierfilm 23 gebildet. Der Zwischenschicht-Isolierfilm 23 wird gebildet, indem beispielsweise ein Isolierfilm durch einen Prozess wie etwa CVD präpariert und der resultierende Isolierfilm teilweise geätzt wird. Dieses Ätzen wird durchgeführt, um einen Kontakt im Zwischenschicht-Isolierfilm 23 auszubilden, wo jeder des Sourcebereichs 14 und des Wannenkontaktbereichs 15 zumindest teilweise freigelegt ist. Ein als Nächstes durchgeführter Schritt dient zum Ausbilden eines ohmschen Kontakts in diesem Kontaktbereich. Als ein Beispiel wird zuerst auf der gesamten Substratoberfläche ein Metallfilm wie etwa Ni oder Ti abgeschieden. Danach wird eine thermische Prozessierung bei einer Temperatur von etwa 600 bis 1000°C durchgeführt, wodurch eine (in den Zeichnungen nicht dargestellte) Silizidschicht gebildet wird. Ein Teil dieses Metallfilms, der auf dem Zwischenschicht-Isolierfilm 23 zurückbleibt, wird durch Nassätzen entfernt.
  • Die Sourceelektrode 24 wird gebildet, indem ein leitfähiger Film abgeschieden und der resultierende leitfähige Film strukturiert wird. Ein zur Abscheidung des leitfähigen Films genutztes Metall ist beispielsweise Al, Cu, Ti, Ni, Mo, W oder Ta. Alternativ dazu können Nitride oder Legierungen dieser Metalle verwendet werden. Der leitfähige Film kann eine einzige Schicht oder gestapelte Schichten umfassen. Gleichzeitig mit der Ausbildung der Sourceelektrode 24 kann ein Gatepad so gebildet werden, dass es von der Sourceelektrode 24 getrennt und mit der Gateelektrode 22 verbunden ist.
  • Zurückverweisend auf 1 wird die Drainelektrode 25 gebildet. Ein Metallfilm wie etwa Ti, Ni, Ag oder Au wird als die Drainelektrode 25 beispielsweise durch einen Sputterprozess oder Abscheidungsprozess gebildet. Um einen ohmschen Kontakt der Drainelektrode 25 sicherzustellen, wird die vorstehende Silizidschicht vorher auf der gegenüberliegenden Oberfläche (in 1, untere Oberfläche) des SiC-Substrats 11 ausgebildet. Als Ergebnis der vorstehenden Schritte ist die Ausbildung des MOSFET 101 abgeschlossen.
  • (Modifikation des Herstellungsverfahrens)
  • Modifikationen der Schritte zum Ausbilden des Gategrabens 31, des Bereichs 16 zur Relaxation eines elektrischen Feldes und des Bereichs 17 zur Relaxation einer Überspannung, die oben unter Bezugnahme auf 4 beschrieben wurden, werden im Folgenden unter Bezugnahme auf 7 bis 9 beschrieben.
  • Bezug nehmend auf 7 wird die Driftschicht 12 geätzt, um einen vorläufigen Graben 30 auszubilden. Der vorläufige Graben 30 ist flacher als der Gategraben 31 (1). Störstellen (beispielsweise Al) des p-Typs (vom ersten Leitfähigkeitstyp verschiedener zweiter Leitfähigkeitstyp) werden mittels Ionenimplantation in den Boden des vorläufigen Grabens 30 implantiert. Dadurch wird der Bereich 16 zur Relaxation eines elektrischen Feldes gebildet. Als Ergebnis eines Zusammenstoßes der implantierten Ionen mit einem Halbleiterkristall hat ein Teil des Bereichs 16 zur Relaxation eines elektrischen Feldes bei einer verhältnismäßig tiefen Position eine größere Breite (Abmessung in der lateralen Richtung in 7) als ein Teil des Bereichs 16 zur Relaxation eines elektrischen Feldes bei einer verhältnismäßig flachen Position.
  • Bezug nehmend auf 8 wird der Boden des vorläufigen Grabens 30 geätzt. Dadurch wird der Gategraben 31 mit einer größeren Tiefe als der vorläufige Graben 30 gebildet. Der Boden des Gategrabens 31 liegt bei einer tieferen Position als der Boden des vorläufigen Grabens 30 (7). Folglich wird der Bereich 16 zur Relaxation eines elektrischen Feldes in der Umgebung des Randes des Bodens des Gategrabens 31 dicker.
  • Bezug nehmend auf 9 werden Störstellen vom n-Typ (zum Beispiel N-Ionen) mittels Ionenimplantation in den Boden des Gategrabens 31 implantiert. Dadurch wird der Bereich 17 zur Relaxation einer Überspannung so ausgebildet, dass er zumindest einen Teil des Bodens des Gategrabens 31 berührt und durch den Bereich 16 zur Relaxation eines elektrischen Feldes von der Driftschicht 12 getrennt ist. In der Ionenimplantation zum Ausbilden des Bereichs 17 zur Relaxation einer Überspannung erreichen die implantierten Ionen eine Tiefe, die geringer als die Tiefe der Ionen ist, die zum Ausbilden des Bereichs 16 zur Relaxation eines elektrischen Feldes implantiert wurden. Als Folge ist eine Streuung der implantierten Ionen in einer Breitenrichtung (laterale Richtung in 9) während einer Ausbildung des Bereichs 17 zur Relaxation einer Überspannung verglichen mit einer Streuung der implantierten Ionen während einer Ausbildung des Bereichs 16 zur Relaxation eines elektrischen Feldes reduziert. Dies macht es möglich, die Breite des Bereichs 17 zur Relaxation einer Überspannung verglichen mit der Breite des Bereichs 16 zur Relaxation eines elektrischen Feldes zu reduzieren.
  • (Modifikation der Konfiguration)
  • 10 ist eine partielle Schnittansicht, die einen MOSFET 102 als eine Modifikation des MOSFET 101 (1) zeigt.
  • In dem MOSFET 102 umfasst die Driftschicht 12 einen Bereich 12a mit niedriger Konzentration und einen Stromausdehnungsbereich 12b. Der Stromausdehnungsbereich 12b hat eine höhere Störstellenkonzentration als der Bereich 12a mit niedriger Konzentration und ist unter dem Wannenbereich 13 vom p-Typ angeordnet. Der Stromausdehnungsbereich 12b kann während der Ionenimplantation in die epitaktische Schicht 10 gebildet werden.
  • Der Stromausdehnungsbereich 12b dient dazu, eine Ausdehnung einer Verarmungsschicht zu unterdrücken, die als Reaktion auf ein Anlegen einer Spannung an die Drainelektrode 25 in einem EIN-Zustand auftritt. Dies ermöglicht eine Reduzierung einer EIN-Spannung im MOSFET 102. Der in 10 gezeigte Stromausdehnungsbereich 12b hat eine größere Tiefe als der Bereich 16 zur Relaxation eines elektrischen Feldes und der Bereich 17 zur Relaxation einer Überspannung. Die Implantationstiefe (Dicke) des Stromausdehnungsbereichs 12b und die Störstellenkonzentration im Stromausdehnungsbereich 12b können jedoch geeignet ausgelegt werden, um eine bestimmte Durchschlagspannung und eine beabsichtigte Zuverlässigkeit zu erreichen.
  • (Überblick über den Effekt)
  • Der MOSFET 101 der ersten bevorzugten Ausführungsform (1) enthält den Bereich 17 zur Relaxation einer Überspannung, der zumindest einen Teil des Bodens des Gategrabens 31 berührt. Dies verhindert, dass ein hohes elektrisches Feld, das sich aus steilen Spannungsvariationen in dem Bereich 16 zur Relaxation eines elektrischen Feldes ergibt, zumindest an den vorstehenden Teil des Gategrabens 31 angelegt wird. Als Folge wird das Auftreten eines Isolierungsdurchbruchs im Gate-Isolierfilm 21 reduziert.
  • In der ersten bevorzugten Ausführungsform weist der Bereich 16 zur Relaxation eines elektrischen Feldes den zweiten Leitfähigkeitstyp auf, welcher der p-Typ ist. In diesem Fall wird bewirkt, dass bei Auftreten einer Überspannung ein Lochstrom vom Bereich 16 zur Relaxation eines elektrischen Feldes in Richtung der Sourceelektrode 24 fließt. Im Fall eines SiC-Halbleiters ist der Widerstand des Bereichs vom p-Typ erheblich höher als der Widerstand des Bereichs vom n-Typ, so dass durch den Lochstrom in dem Bereich 16 zur Relaxation eines elektrischen Feldes als Bereich vom p-Typ eine große Potentialdifferenz hervorgerufen wird. Zu dieser Zeit kann ein Teil des Gate-Isolierfilms 21, der den Bereich 16 zur Relaxation eines elektrischen Feldes berührt, einer Beaufschlagung eines hohen elektrischen Feldes ausgesetzt sein. In der ersten bevorzugten Ausführungsform wird an einen Teil des Gate-Isolierfilms 21, der den Bereich 17 zur Relaxation einer Überspannung vom n-Typ berührt, dieses hohe elektrische Feld nicht angelegt. Als Folge wird im Gate-Isolierfilm 21 das Auftreten eines Isolierungsdurchbruchs reduziert.
  • In dem Verfahren zum Herstellen des MOSFET 101, insbesondere in dem Verfahren, das die in 7 bis 9 gezeigten Schritte verwendet, wird ein Ätzen weiter durchgeführt, nachdem der Bereich 16 zur Relaxation eines elektrischen Feldes durch Implantieren von Störstellen in den vorläufigen Graben 30 gebildet ist. Der Bereich 17 zur Relaxation einer Überspannung wird dann mittels einer Störstellenimplantation gebildet. In diesem Fall wird durch die einfachen Schritte der MOSFET 101 der ersten bevorzugten Ausführungsform erhalten.
  • <Zweite bevorzugte Ausführungsform>
  • 11 zeigt schematisch die Konfiguration eines MOSFET 103 (Siliziumcarbid-Halbleitervorrichtung) gemäß einer zweiten bevorzugten Ausführungsform und ist eine partielle Schnittansicht, genommen entlang einer Linie XI-XI in 12. 12 ist eine partielle Schnittansicht, genommen entlang einer Linie XII-XII in 11. Die Veranschaulichung der Sourceelektrode 24 ist aus 11 weggelassen.
  • Bezug nehmend auf 11 sind in der zweiten bevorzugten Ausführungsform in einer Richtung in der Ebene mehrere Zellenstrukturen des MOSFET 103 ausgerichtet. In 11 weist die Gateelektrode 22 in einem planaren Layout ein Gittermuster auf. Jedoch ist dies nicht das einzige planare Layout der Gateelektrode 22, sondern die Gateelektrode 22 kann auch beispielsweise ein Streifenmuster aufweisen.
  • Bezug nehmend auf 12 weisen der rechte Bereich und der linke Bereich in 12 Konfigurationen ähnlich der Konfiguration in 1 (erste bevorzugte Ausführungsform) auf. Indes ist im zentralen Teil von 12 ein Sourcegraben 32 in der epitaktischen Schicht 10 vorgesehen.
  • Der Sourcegraben 32 erreicht den Bereich 17 zur Relaxation einer Überspannung. Die Sourceelektrode 24 geht durch den Sourcegraben 32 hindurch, so dass sie den Bereich 17 zur Relaxation einer Überspannung erreicht. Dadurch sind die Sourceelektrode 24 und der Bereich 17 zur Relaxation einer Überspannung elektrisch miteinander verbunden. Der Sourcegraben 32 erreicht den Bereich 16 zur Relaxation eines elektrischen Feldes. Die Sourceelektrode 24 geht durch den Sourcegraben 32 hindurch, so dass sie den Bereich 16 zur Relaxation eines elektrischen Feldes berührt. Dadurch sind die Sourceelektrode 24 und der Bereich 16 zur Relaxation eines elektrischen Feldes miteinander elektrisch verbunden.
  • In der zweiten bevorzugten Ausführungsform ist die vorstehende elektrische Kontaktstruktur beim zentralen Teil des Sourcegrabens 32 vorgesehen, und der externe laterale Teil des Sourcegrabens 32 ist mit der dem Gategraben 31 ähnlichen Struktur versehen. Folglich kann der Sourcegraben 32 zur Ausbildung eines Kanals ebenfalls beitragen.
  • Strukturen mit Ausnahme der vorstehenden Strukturen sind im Wesentlichen die gleichen wie jene der oben beschriebenen ersten bevorzugten Ausführungsform. Somit ist einem entsprechenden oder vergleichbaren Teil das gleiche Bezugszeichen gegeben, und er wird nicht nochmals beschrieben. Wie diejenige der ersten bevorzugten Ausführungsform kann die Driftschicht 12 der zweiten bevorzugten Ausführungsform den Bereich 12a mit niedriger Konzentration und einen Stromausdehnungsbereich 12b (10) umfassen.
  • (Effekt)
  • In der zweiten bevorzugten Ausführungsform geht die Sourceelektrode 24 durch den Sourcegraben 32 hindurch, so dass sie den Bereich 17 zur Relaxation einer Überspannung berührt. Folglich wird bei Auftreten einer Überspannung ein Weg eines Verschiebungsstroms, der im Bereich 17 zur Relaxation einer Überspannung gebildet wird, wirksam mit der Sourceelektrode 24 verbunden. Dies macht es möglich, ein an den Gate-Isolierfilm 21 angelegtes elektrisches Feld weiter zu reduzieren. Als Folge wird das Auftreten eines Durchbruchs im Gate-Isolierfilm 21 weiter reduziert.
  • Die Sourceelektrode 24 geht durch den Sourcegraben 32 hindurch, so dass sie den Bereich 16 zur Relaxation eines elektrischen Feldes berührt. Folglich wird bei Auftreten einer Überspannung ein Weg eines Verschiebungsstroms, der im Bereich 16 zur Relaxation eines elektrischen Feldes gebildet wird, wirksam mit der Sourceelektrode 24 verbunden. Dies macht es möglich, ein an den Gate-Isolierfilm 21 angelegtes elektrisches Feld weiter zu reduzieren. Als Folge wird das Auftreten eines Isolierungsdurchbruchs im Gate-Isolierfilm 21 weiter reduziert.
  • <Dritte bevorzugte Ausführungsform>
  • (Konfiguration)
  • 13 zeigt schematisch die Konfiguration eines MOSFET 104 (Siliziumcarbid-Halbleitervorrichtung) gemäß einer dritten bevorzugten Ausführungsform und ist eine partielle Schnittansicht, genommen entlang einer Linie XIII-XIII in jeder der 14 und 15. 14 und 15 sind partielle Schnittansichten, genommen entlang einer Linie XIV-XIV bzw. einer Linie XV-XV in 13.
  • Bezug nehmend auf 13 sind in der dritten bevorzugten Ausführungsform mehrere Zellenstrukturen des MOSFET 104 in einer Richtung in der Ebene ausgerichtet. In 13 ist das planare Layout der Gateelektrode 22, mit anderen Worten das planare Layout des Gategrabens 31, ein Streifenmuster.
  • Bezug nehmend auf 14 enthält der MOSFET 104 einen Teil, wo eine Querschnittskonfiguration der Querschnittskonfiguration des MOSFET 101 (1) ähnlich ist. Zumindest dieser Teil hat die Funktion zum Ausbilden eines Kanals im MOSFET 104.
  • Bezug nehmend auf 15 enthält der MOSFET 104 einen Teil, wo sich eine Querschnittskonfiguration von der Querschnittskonfiguration des MOSFET 101 (1) unterscheidet. Konkreter umfasst im MOSFET 104 die epitaktische Schicht 10 einen Seitenwand-Sourcebereich 52 (erster Verbindungsbereich), der den n-Typ aufweist. Der Seitenwand-Sourcebereich 52 erstreckt sich entlang der inneren Oberfläche des Gategrabens 31 und verbindet den Bereich 17 zur Relaxation einer Überspannung mit dem Sourcebereich 14. Dadurch werden der Bereich 17 zur Relaxation einer Überspannung und der Sourcebereich 14 durch allein den Halbleiterbereich mit dem n-Typ miteinander verbunden. Im MOSFET 104 enthält ferner die epitaktische Schicht 10 einen Seitenwand-Wannenbereich 51 (zweiter Verbindungsbereich), der den p-Typ aufweist. Der Seitenwand-Wannenbereich 51 verbindet den Bereich 16 zur Relaxation eines elektrischen Feldes mit dem Wannenbereich 13. Dadurch werden der Bereich 16 zur Relaxation eines elektrischen Feldes und der Wannenbereich 13 durch allein den Halbleiterbereich mit dem p-Typ miteinander verbunden. Der Seitenwand-Sourcebereich 52 ist durch den Seitenwand-Wannenbereich 51 von der Driftschicht 12 getrennt. In einem planaren Layout kann das Verhältnis eines Bereichs, der den Seitenwand-Wannenbereich 51 und den Seitenwand-Sourcebereich 52 enthält, mit anderen Worten ein Verhältnis zwischen der Konfiguration von 14 und der Konfiguration von 15, so ausgelegt werden, dass eine bestimmte Kurzschlusstoleranz und ein bestimmter EIN-Widerstand erzielt werden.
  • (Effekt)
  • In der dritten bevorzugten Ausführungsform ist bei Auftreten einer Überspannung ein Weg eines Verschiebungsstroms, der im Bereich 17 zur Relaxation einer Überspannung gebildet wird, durch den Seitenwand-Sourcebereich 52 wirksam mit dem Sourcebereich 14 verbunden. Dies macht es möglich, ein an den Gate-Isolierfilm 21 angelegtes elektrisches Feld weiter zur reduzieren. Als Folge wird das Auftreten eines Isolierungsdurchbruchs im Gate-Isolierfilm 21 weiter reduziert.
  • Bei Auftreten einer Überspannung wird ein Weg eines Verschiebungsstroms, der im Bereich 16 zur Relaxation eines elektrischen Feldes gebildet wird, durch den Seitenwand-Wannenbereich 51 wirksam mit dem Wannenbereich 13 verbunden. Dies macht es möglich, ein an den Gate-Isolierfilm 21 angelegtes elektrisches Feld weiter zu reduzieren. Als Folge wird das Auftreten eines Isolierungsdurchbruchs im Gate-Isolierfilm 21 weiter reduziert.
  • (Herstellungsverfahren)
  • Unter Bezugnahme auf 16 bis 19 wird als Nächstes ein Verfahren zum Herstellen des MOSFET 104 beschrieben. Schritte, die vor den im Folgenden beschriebenen Schritten durchgeführt werden, sind ähnlich den in 2 und 3 (erste bevorzugte Ausführungsform) dargestellten Schritten, so dass diese vorbereitenden Schritte nicht beschrieben werden.
  • Bezug nehmend auf 16 wird die epitaktische Schicht 10 geätzt, um den Gategraben 31 auszubilden. Dieses Ätzen wird unter Verwendung einer Ätzmaske 41 durchgeführt. Als Nächstes werden Störstellen vom n-Typ (zum Beispiel N-Ionen) mittels einer schrägen Ionenimplantation in den lateralen Teil des Gategrabens 31 hinzugefügt, um den Seitenwand-Sourcebereich 52 zu bilden. Wie in 16 dargestellt ist, ist die schräge Ionenimplantation ein Verfahren zum Implantieren von Ionen in einer gegen die Oberfläche des Substrats 11 geneigten Implantationsrichtung. In 16 ist die Implantationsrichtung so ausgewählt, um die Ionen in eine seitliche Oberfläche (linksseitige Oberfläche) des Gategrabens 31 zu implantieren. Dadurch wird der Seitenwand-Sourcebereich 52 so ausgebildet, dass er sich entlang der linksseitigen Oberfläche des Gategrabens 31 erstreckt.
  • Bezug nehmend auf 17 werden danach Ionen implantiert, während eine Komponente in der Ebene der Implantationsrichtung gegenüber der in 16 gezeigten invertiert ist. Dadurch wird der Seitenwand-Sourcebereich 52 so ausgebildet, dass er sich entlang der gegenüberliegenden seitlichen Oberfläche (rechtsseitige Oberfläche) des Gategrabens 31 in 17 erstreckt.
  • Bezug nehmend auf 18 werden als Nächstes Störstellen vom p-Typ (Al-Ionen beispielsweise) mittels einer schrägen Ionenimplantation in den lateralen Teil des Gategrabens 31 hinzugefügt, um den Seitenwand-Wannenbereich 51 auszubilden. In 18 ist die Implantationsrichtung so ausgewählt, dass die Ionen in eine seitliche Oberfläche (linksseitige Oberfläche) des Gategrabens 31 zu implantieren. Dadurch wird der Seitenwand-Wannenbereich 51 in der Umgebung der linksseitigen Oberfläche des Gategrabens 31 bei Vorhandensein des Seitenwand-Sourcebereichs 52 zwischen dieser seitlichen Oberfläche und dem Seitenwand-Wannenbereich 51 gebildet.
  • Bezug nehmend auf 19 werden danach Ionen implantiert, während eine Komponente in der Ebene der Implantationsrichtung gegenüber der in 18 gezeigten invertiert ist. Dadurch wird der Seitenwand-Wannenbereich 51 in der Umgebung der gegenüberliegenden seitlichen Oberfläche (rechtsseitige Oberfläche) des Gategrabens 31 in 19 bei Vorhandensein des Seitenwand-Sourcebereichs 52 zwischen dieser seitlichen Oberfläche und dem Seitenwand-Wannenbereich 51 gebildet.
  • Die vorhergehende Reihenfolge einer Ionenimplantation kann beliebig bestimmt werden. Folglich kann der Seitenwand-Sourcebereich 52 nach Ausbildung des Seitenwand-Wannenbereichs 51 gebildet werden. In jedem Ionenimplantationsschritt kann die vorstehende Ätzmaske 41 als Implantationsmaske für die Ionenimplantation genutzt werden. Nachfolgende Schritte sind im Wesentlichen die gleichen wie die Schritte, die in der ersten bevorzugten Ausführungsform unter Bezugnahme auf 5 und deren folgenden Zeichnungen beschrieben wurden, so dass diese folgenden Schritte nicht beschrieben werden.
  • (Modifikation des Herstellungsverfahrens)
  • 20 ist eine partielle Schnittansicht, die eine Modifikation der in 18 und 19 dargestellten Schritte schematisch zeigt. In einem in 20 gezeigten Schritt werden die Störstellen vom p-Typ mittels einer rotierenden Ionenimplantation in den lateralen Teil des Gategrabens 31 hinzugefügt, um den Seitenwand-Wannenbereich 51 auszubilden. Wie in 20 gezeigt ist, ist die rotierende Ionenimplantation eine schräge Ionenimplantation, begleitet von der Rotation des SiC-Substrats 11. Anstelle einer Rotation des SiC-Substrats 11 kann eine Komponente in der Ebene einer Implantationsrichtung gedreht werden.
  • In dieser Modifikation kann der Seitenwand-Wannenbereich 51 gebildet werden, indem die Störstellen vom p-Typ mittels der rotierenden Ionenimplantation in den lateralen Teil des Gategrabens 31 hinzugefügt werden. Folglich wird der resultierende Seitenwand-Wannenbereich 51 ganz (in alle Richtungen) um den Gategraben 31 herum ausgebildet. Dies macht es möglich, den Seitenwand-Sourcebereich 52 durch den Seitenwand-Wannenbereich 51 zuverlässiger von der Driftschicht 12 zu trennen.
  • (Modifikation der Konfiguration)
  • 21 ist partielle Schnittansicht, die einen MOSFET 105 als eine Modifikation des MOSFET 104 (15) zeigt. In dem MOSFET 105 sind der Seitenwand-Wannenbereich 51 und der Seitenwand-Sourcebereich 52 nur auf einer seitlichen Oberfläche (in 21, linksseitige Oberfläche) des Gategrabens 31 vorgesehen und sind nicht auf der gegenüberliegenden seitlichen Oberfläche (in 21, rechtsseitige Oberfläche) des Gategrabens 31 vorgesehen. In dieser Modifikation kann ein Kanal in dem MOSFET 105 auf der gegenüberliegenden seitlichen Oberfläche des Gategrabens 31 gebildet werden. Dies ermöglicht eine Reduzierung des EIN-Widerstands des MOSFET 105. Ein planares Layout eines Bereichs, der den Seitenwand-Wannenbereich 51 und den Seitenwand-Sourcebereich 52 umfasst, kann entworfen werden, um eine bestimmte Kurzschlusstoleranz und einen bestimmten EIN-Widerstand zu erzielen.
  • <Vierte bevorzugte Ausführungsform>
  • 22 ist eine partielle Schnittansicht, die die Konfiguration eines MOSFET 106 (Siliziumcarbid-Halbleitervorrichtung) gemäß einer vierten bevorzugten Ausführungsform schematisch zeigt. In dem MOSFET 106 umfasst der Bereich 16 zur Relaxation eines elektrischen Feldes einen Kontaktteil 16a, der den Gategraben 31 berührt, und einen getrennten Teil 16b, der durch den Kontaktteil 16a vom Gategraben 31 getrennt ist. Der Kontaktteil 16a hat eine niedrigere Störstellenkonzentration als der getrennte Teil 16b. Beispielsweise reicht die Störstellenkonzentration im Kontaktteil 16a von 1 × 1015 bis 1 × 1020 cm-3, und die Störstellenkonzentration im getrennten Teil 16b reicht von 1 × 1016 bis 1 × 1021 cm-3. Eine Störstellenkonzentration kann zwischen dem Kontaktteil 16a und dem getrennten Teil 16b unstetig verändert sein. Alternativ dazu kann die Störstellenkonzentration zwischen dem Kontaktteil 16a und dem getrennten Teil 16b stetig (graduell) verändert sein.
  • In der vierten bevorzugten Ausführungsform umfasst der Bereich 16 zur Relaxation eines elektrischen Feldes den Kontaktteil 16a, der den Gategraben 31 berührt, und den getrennten Teil 16b, der durch den Kontaktteil 16a vom Gategraben 31 getrennt ist. Dies bewirkt, dass ein Verschiebungsstrom im Bereich 16 zur Relaxation eines elektrischen Feldes vorzugsweise in dem getrennten Teil 16b mit der verhältnismäßig hohen Störstellenkonzentration fließt. Dies reduziert die Größe des Verschiebungsstroms, der im den Gategraben 31 berührenden Kontaktteil 16a fließt. Folglich wird die Größe eines an den Gate-Isolierfilm angelegten elektrischen Feldes reduziert. Als Folge wird das Auftreten eines Isolierungsdurchschlags im Gate-Isolierfilm 21 reduziert.
  • <Fünfte bevorzugte Ausführungsform>
  • In einer fünften bevorzugten Ausführungsform wird irgendeine der Siliziumcarbid-Halbleitervorrichtungen gemäß den ersten bis vierten bevorzugten Ausführungsformen oder deren Modifikationen (MOSFETs 101 bis 106), die oben beschrieben wurden, für einen Leistungswandler verwendet. Obgleich die vorliegende Erfindung nicht auf einen bestimmten Leistungswandler beschränkt ist, wird im Folgenden als die fünfte bevorzugte Ausführungsform eine Anwendung der vorliegenden Erfindung auf einen Dreiphasen-Inverter beschrieben.
  • 23 ist ein Blockdiagramm, das die Konfiguration eines Leistungsumwandlungssystems schematisch zeigt, für das ein Leistungswandler 700 gemäß der fünften bevorzugten Ausführungsform der vorliegenden Erfindung verwendet wird. Der Leistungswandler 700 ist ein Dreiphasen-Inverter, der zwischen eine Stromversorgung 600 und eine Last 800 geschaltet ist. Der Leistungswandler 700 wandelt von der Stromversorgung 600 bereitgestellte DC-Leistung in AC-Leistung um und stellt die AC-Leistung der Last 800 bereit. Der Leistungswandler 700 enthält eine Hauptwandlerschaltung 701, eine Ansteuerschaltung 702 und einen Steuerschaltung 703. Die Hauptwandlerschaltung 701 enthält zumindest eine der Siliziumcarbid-Halbleitervorrichtungen gemäß den ersten bis vierten bevorzugten Ausführungsformen oder deren Modifikationen als Schaltelement. Die Hauptwandlerschaltung 701 wandelt die eingespeiste DC-Leistung in die AC-Leistung um und gibt die resultierende AC-Leistung ab. Die Ansteuerschaltung 702 gibt ein Ansteuersignal zum Ansteuern jeder Siliziumcarbid-Halbleitervorrichtung als das Schaltelement an diese Siliziumcarbid-Halbleitervorrichtung ab. Die Steuerschaltung 703 gibt ein Steuersignal zum Steuern der Ansteuerschaltung 702 an die Ansteuerschaltung 702 ab.
  • Die Stromversorgung 600 ist eine DC-Stromversorgung und stellt dem Leistungswandler 700 DC-Leistung bereit. Die Stromversorgung 600 kann unter Verwendung verschiedener Arten von Stromversorgungen konfiguriert sein. Beispielsweise kann die Stromversorgung 600 unter Verwendung eines DC-Systems, einer Solarzelle oder einer Batterie konfiguriert sein. Alternativ dazu kann die Stromversorgung 600 unter Verwendung einer Gleichrichterschaltung konfiguriert sein, die mit einem AC-System oder einem AC/DC-Wandler beispielsweise verbunden ist. Alternativ kann die Stromversorgung 600 noch unter Verwendung eines DC/DC-Wandlers, um von einem DC-System abgegebene DC-Leistung in eine vorbestimmte Leistung umzuwandeln, konfiguriert sein.
  • Die Last 800 ist ein Dreiphasenmotor, der durch von dem Leistungswandler 700 bereitgestellte AC-Leistung angetrieben wird. Die Last 800 ist nicht auf einen bestimmten Zweck beschränkt, sondern ist ein an verschiedenen Arten elektrischer Vorrichtungen zu installierender Motor. Beispielsweise wird die Last 800 als ein Motor für die Hybridfahrzeuge, Elektrofahrzeuge, Schienenfahrzeuge, Aufzüge oder Klimaanlagen genutzt.
  • Im Folgenden wird der Leistungswandler 700 im Detail beschrieben. Die Hauptwandlerschaltung 701 umfasst (in 23 nicht dargestellt) ein Schaltelement und eine Freilaufdiode. Als Reaktion auf ein Schalten des Schaltelements wandelt die Hauptwandlerschaltung 701 von der Stromversorgung 600 bereitgestellte DC-Leistung in AC-Leistung um und stellt die resultierende AC-Leistung der Last 800 bereit. Obgleich verschiedene spezifische Schaltungskonfigurationen für die Hauptwandlerschaltung 701 verwendbar sind, ist die Hauptwandlerschaltung 701 der fünften bevorzugten Ausführungsform eine Dreiphasen-Vollbrückenschaltung mit zwei Niveaus und kann unter Verwendung von sechs Schaltelementen und sechs Freilaufdioden, die mit entsprechenden der Schaltelemente antiparallel verbunden sind, konfiguriert sein. Je zwei der sechs Schaltelemente sind in Reihe geschaltet, um einen oberen Arm und einen unteren Arm zu bilden, und die oberen und unteren Arme bilden jeweils eine Phase (je eine U-Phase, eine V-Phase und eine W-Phase) der Vollbrückenschaltung. Ein Ausgangsanschluss der oberen und unteren Arme, nämlich drei Ausgangsanschlüsse der Hauptwandlerschaltung 701 sind mit der Last 800 verbunden.
  • Die Ansteuerschaltung 702 erzeugt ein Ansteuersignal zum Ansteuern des Schaltelements in der Hauptwandlerschaltung 701 und stellt das erzeugte Ansteuersignal einer Steuerelektrode des Schaltelements in der Hauptwandlerschaltung 701 bereit. Konkret gibt als Reaktion auf ein Steuersignal von der Steuerschaltung 703, die später beschrieben wird, die Ansteuerschaltung 702 ein Ansteuersignal, um das Schaltelement in einen EIN-Zustand zu bringen, und ein Ansteuersignal, um das Schaltelement in einen AUS-Zustand zu bringen, an die Steuerelektrode jedes Schaltelements ab. Um das Schaltelement in einem EIN-Zustand zu halten, ist das Ansteuersignal ein Spannungssignal (EIN-Signal) bei einem Spannungspegel, der gleich einer Schwellenspannung des Schaltelements oder höher ist. Um das Schaltelement in einem AUS-Zustand zu halten, ist das Ansteuersignal ein Spannungssignal (AUS-Signal) bei einem Spannungspegel, der gleich der Schwellenspannung des Schaltelements oder geringer ist.
  • Die Steuerschaltung 703 steuert das Schaltelement in der Hauptwandlerschaltung 701, um der Last 800 eine bestimmte Leistung bereitzustellen. Konkreter berechnet die Steuerschaltung 703 eine Periode (EIN-Periode), in der jedes Schaltelement in der Hauptwandlerschaltung 701 in einem EIN-Zustand sein soll, basierend auf einer der Last 800 bereitzustellenden Leistung. Beispielsweise kann die Steuerschaltung 703 die Hauptwandlerschaltung 701 unter einer Pulsweitenmodulations-(PWM-)Steuerung zum Modulieren der EIN-Periode des Schaltelements als Reaktion auf eine abzugebende Spannung steuern. Die Steuerschaltung 703 gibt einen Steuerbefehl (Steuersignal) an die Ansteuerschaltung 702 ab, um in einem entsprechenden Moment ein EIN-Signal an ein Schaltelement, das in einen EIN-Zustand gebracht werden soll, abzugeben und ein AUS-Signal an ein Schaltelement abzugeben, das in einen AUS-Zustand gebracht werden soll. Als Reaktion auf dieses Steuersignal gibt die Ansteuerschaltung 702 ein EIN-Signal oder ein AUS-Signal als Ansteuersignal an die Steuerelektrode jedes Schaltelements ab.
  • In der fünften bevorzugten Ausführungsform wird irgendeine der Siliziumcarbid-Halbleitervorrichtungen gemäß den ersten bis vierten bevorzugten Ausführungsformen oder deren Modifikationen, die oben beschrieben wurden, in der Hauptwandlerschaltung 701 im Leistungswandler 700 verwendet. Dies reduziert das Auftreten eines Isolierungsdurchbruchs in dem in der Siliziumcarbid-Halbleitervorrichtung vorgesehenen Gate-Isolierfilm. Als Folge wird der Hauptwandlerschaltung 701, die im Leistungswandler 700 vorgesehen ist, eine verbesserte Betriebssicherheit verliehen.
  • In dem in der fünften bevorzugten Ausführungsform beschriebenen Beispiel wird die vorliegende Erfindung auf einen Dreiphasen-Inverter mit zwei Niveaus angewendet. Die vorliegende Erfindung ist jedoch nicht auf diesen Inverter beschränkt, sondern kann auf verschiedene Arten von Leistungswandlern angewendet werden. Obgleich der in der fünften bevorzugten Ausführungsform beschriebene Leistungswandler ein Leistungswandler mit zwei Niveaus ist, kann er auch ein Leistungswandler mit mehreren Niveaus, wie etwa ein Leistungswandler mit drei Niveaus, sein. Falls Leistung einer einphasigen Last bereitgestellt werden soll, ist die vorliegende Erfindung auf einen einphasigen Inverter anwendbar. Falls einer DC-Last Leistung bereitgestellt werden soll, ist die vorliegende Erfindung beispielsweise auf einen DC/DC-Wandler oder einen AC/DC-Wandler anwendbar.
  • Der Leistungswandler, auf den die vorliegende Erfindung angewendet wird, ist nicht auf den vorstehenden Fall, in dem die Last ein Motor ist, beschränkt. Beispielsweise ist der Leistungswandler, auf den die vorliegende Erfindung angewendet wird, als Stromversorgungsvorrichtung für irgendeine einer Elektroerosionsmaschine, einer Lasermaschine, einer Kocheinrichtung mit Induktionsheizung und eines Systems zur kontaktlosen Einspeisung von Leistung verwendbar. Der Leistungswandler, auf den die vorliegende Erfindung angewendet wird, ist ferner beispielsweise als Leistungskonditionierer in einem System zur Solarenergieerzeugung oder einem Elektrizitätsspeichersystem verwendbar.
  • Die in jeder der vorstehenden bevorzugten Ausführungsformen im Detail beschriebene Siliziumcarbid-Halbleitervorrichtung ist ein MOSFET. Die Siliziumcarbid-Halbleitervorrichtung kann jedoch ein Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET) sein, der vom MOSFET verschieden ist. Die Siliziumcarbid-Halbleitervorrichtung kann auch ein anderer Transistor als der MISFET sein und kann beispielsweise ein Bipolartransistor mit isoliertem Gate (IGBT) sein. Ein IGBT kann beispielsweise erhalten werden, indem der Leitfähigkeitstyp des Siliziumcarbidsubstrats invertiert wird.
  • Die vorliegende Erfindung ist umsetzbar, indem all die bevorzugten Ausführungsformen frei kombiniert werden oder innerhalb des Umfangs der Erfindung gegebenenfalls jede bevorzugte Ausführungsform modifiziert oder weggelassen wird.
  • Obgleich die Erfindung im Detail dargestellt und beschrieben wurde, ist die vorstehende Beschreibung in allen Aspekten veranschaulichend und nicht beschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können, ohne vom Umfang der Erfindung abzuweichen.

Claims (10)

  1. Siliziumcarbid-Halbleitervorrichtung (101 bis 106), umfassend: ein Siliziumcarbidsubstrat (11); und eine Halbleiterschicht (10), die auf dem Siliziumcarbidsubstrat (11) vorgesehen ist, wobei die Halbleiterschicht (10) umfasst: eine Driftschicht (12), die einen ersten Leitfähigkeitstyp aufweist und auf dem Siliziumcarbidsubstrat (11) vorgesehen ist; einen Wannenbereich (13), der einen von dem ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyp aufweist und auf der Driftschicht (12) vorgesehen ist; einen Sourcebereich (14), der den ersten Leitfähigkeitstyp aufweist und auf dem Wannenbereich (13) vorgesehen ist; einen Gategraben (31), der eine innere Oberfläche mit einem Boden, der bei einer tieferen Position als der Wannenbereich (13) gelegen ist, und einem dem Boden zusammenhängenden lateralen Teil aufweist; einen Bereich (16) zur Relaxation eines elektrischen Feldes, der den zweiten Leitfähigkeitstyp aufweist und zumindest einen Teil aufweist, der unter dem Boden des Gategrabens (31) gelegen ist; und einen Bereich (17) zur Relaxation einer Überspannung, der den ersten Leitfähigkeitstyp aufweist, zumindest einen Teil des Bodens des Gategrabens (31) berührt und durch den Bereich (16) zur Relaxation eines elektrischen Feldes von der Driftschicht (12) getrennt ist.
  2. Siliziumcarbid-Halbleitervorrichtung (101 bis 106) nach Anspruch 1, wobei der erste Leitfähigkeitstyp ein n-Typ ist und der zweite Leitfähigkeitstyp ein p-Typ ist.
  3. Siliziumcarbid-Halbleitervorrichtung (103) nach Anspruch 1 oder 2, ferner umfassend eine mit dem Sourcebereich (14) verbundene Sourceelektrode (24), wobei die Halbleiterschicht (10) einen Sourcegraben (32) enthält, der den Bereich (17) zur Relaxation einer Überspannung erreicht, und die Sourceelektrode (24) durch den Sourcegraben (32) hindurchgeht, um den Bereich (17) zur Relaxation einer Überspannung zu berühren.
  4. Siliziumcarbid-Halbleitervorrichtung (103) nach Anspruch 3, wobei der Sourcegraben (32) den Bereich (16) zur Relaxation eines elektrischen Feldes erreicht und die Sourceelektrode (24) durch den Sourcegraben (32) hindurchgeht, um den Bereich (16) zur Relaxation eines elektrischen Feldes zu berühren.
  5. Siliziumcarbid-Halbleitervorrichtung (104, 105) nach einem der Ansprüche 1 bis 4, wobei die Halbleiterschicht (10) einen ersten Verbindungsbereich (52) umfasst, der den ersten Leitfähigkeitstyp aufweist, sich entlang der inneren Oberfläche des Gategrabens (31) erstreckt und den Bereich (17) zur Relaxation einer Überspannung mit dem Sourcebereich (14) verbindet.
  6. Siliziumcarbid-Halbleitervorrichtung (104, 105) nach Anspruch 5, wobei die Halbleiterschicht (10) einen zweiten Verbindungsbereich (51) umfasst, der den zweiten Leitfähigkeitstyp aufweist und den Bereich (16) zur Relaxation eines elektrischen Feldes mit dem Wannenbereich (13) verbindet, und der erste Verbindungsbereich (52) durch den zweiten Verbindungsbereich (51) von der Driftschicht (12) getrennt ist.
  7. Siliziumcarbid-Halbleitervorrichtung (106) nach einem der Ansprüche 1 bis 6, wobei der Bereich (16) zur Relaxation eines elektrischen Feldes einen Kontaktteil (16a), der den Gategraben (31) berührt, und einen getrennten Teil (16b) umfasst, der durch den Kontaktteil (16a) vom Gategraben (31) getrennt ist, und der Kontaktteil (16a) eine niedrigere Störstellenkonzentration als der getrennte Teil (16b) aufweist.
  8. Leistungswandler (700), umfassend: eine Hauptwandlerschaltung (701), die die Siliziumcarbid-Halbleitervorrichtung (101 bis 106) nach einem der Ansprüche 1 bis 7 enthält und eingespeiste Leistung in umgewandelte Leistung umwandelt und die umgewandelte Leistung abgibt; eine Ansteuerschaltung (702), die ein Ansteuersignal zum Ansteuern der Siliziumcarbid-Halbleitervorrichtung (101 bis 106) an die Siliziumcarbid-Halbleitervorrichtung (101 bis 106) abgibt; und eine Steuerschaltung (703), die ein Steuersignal zum Steuern der Ansteuerschaltung (702) an die Ansteuerschaltung (702) abgibt.
  9. Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung (101 bis 106), umfassend: Präparieren eines Siliziumcarbidsubstrats (11) und einer Halbleiterschicht (10), die auf dem Siliziumcarbidsubstrat (11) vorgesehen wird und eine Driftschicht (12) mit einem ersten Leitfähigkeitstyp enthält; Ausbilden eines vorläufigen Grabens, indem die Driftschicht (12) geätzt wird; Ausbilden eines Bereichs (16) zur Relaxation eines elektrischen Feldes, indem Störstellen eines vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyps in einen Boden des vorläufigen Grabens implantiert werden; Ausbilden eines Gategrabens (31), der eine größere Tiefe als der vorläufige Graben aufweist, indem der Boden des vorläufigen Graben geätzt wird; und Ausbilden eines Bereichs (17) zur Relaxation einer Überspannung, der zumindest einen Teil eines Bodens des Gategrabens (31) berührt und durch den Bereich (16) zur Relaxation eines elektrischen Feldes von der Driftschicht (12) getrennt ist, indem Störstellen des ersten Leitfähigkeitstyps in den Boden des Gategrabens (31) implantiert werden.
  10. Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung (104), umfassend ein Siliziumcarbidsubstrat (11) und eine Halbleiterschicht (10), die auf dem Siliziumcarbidsubstrat (11) vorgesehen ist, wobei die Halbleiterschicht (10) eine Driftschicht (12), einen Wannenbereich (13), einen Sourcebereich (14), einen Gategraben (31), einen Bereich (16) zur Relaxation eines elektrischen Feldes, einen Bereich (17) zur Relaxation einer Überspannung, einen ersten Verbindungsbereich (52) und einen zweiten Verbindungsbereich (51) umfasst, wobei die Driftschicht (12) einen ersten Leitfähigkeitstyp aufweist und auf dem Siliziumcarbidsubstrat (11) vorgesehen ist, wobei der Wannenbereich (13) einen vom ersten Leitfähigkeitstyp verschiedenen zweiten Leitfähigkeitstyp aufweist und auf der Driftschicht (12) vorgesehen ist, wobei der Sourcebereich (14) den ersten Leitfähigkeitstyp aufweist und auf dem Wannenbereich (13) vorgesehen ist, wobei der Gategraben (31) eine innere Oberfläche mit einem Boden, der bei einer tieferen Position als der Wannenbereich (13) gelegen ist, und einem mit dem Boden zusammenhängenden lateralen Teil aufweist, wobei der Bereich (16) zur Relaxation eines elektrischen Feldes den zweiten Leitfähigkeitstyp aufweist und zumindest einen Teil aufweist, der unter dem Boden des Gategrabens (31) gelegen ist, wobei der Bereich (17) zur Relaxation einer Überspannung den ersten Leitfähigkeitstyp aufweist, zumindest einen Teil des Bodens des Gategrabens (31) berührt und durch den Bereich (16) zur Relaxation eines elektrischen Feldes von der Driftschicht (12) getrennt ist, wobei der erste Verbindungsbereich (52) den ersten Leitfähigkeitstyp aufweist, sich entlang der inneren Oberfläche des Gategrabens (31) erstreckt und den Bereich (17) zur Relaxation einer Überspannung mit dem Sourcebereich (14) verbindet, wobei der zweite Verbindungsbereich (51) den zweiten Leitfähigkeitstyp aufweist und den Bereich (16) zur Relaxation eines elektrischen Feldes mit dem Wannenbereich (13) verbindet, wobei der erste Verbindungsbereich (52) durch den zweiten Verbindungsbereich (51) von der Driftschicht (12) getrennt ist, wobei das Verfahren umfasst: Ausbilden des Gategrabens (31), indem die Halbleiterschicht (10) geätzt wird; Ausbilden des ersten Verbindungsbereichs (52), indem Störstellen des ersten Leitfähigkeitstyps mittels einer schrägen Ionenimplantation in den lateralen Teil des Gategrabens (31) hinzugefügt werden; und Ausbilden des zweiten Verbindungsbereichs (51), indem Störstellen des zweiten Leitfähigkeitstyps mittels einer rotierenden Ionenimplantation in den lateralen Teil des Gategrabens (31) hinzugefügt werden.
DE102019206090.0A 2018-05-09 2019-04-29 Siliziumcarbid-Halbleitervorrichtung, Leistungswandler und Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung Pending DE102019206090A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-090470 2018-05-09
JP2018090470A JP7068916B2 (ja) 2018-05-09 2018-05-09 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
DE102019206090A1 true DE102019206090A1 (de) 2019-11-14

Family

ID=68337030

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019206090.0A Pending DE102019206090A1 (de) 2018-05-09 2019-04-29 Siliziumcarbid-Halbleitervorrichtung, Leistungswandler und Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung

Country Status (4)

Country Link
US (1) US20190348524A1 (de)
JP (1) JP7068916B2 (de)
CN (1) CN110473903B (de)
DE (1) DE102019206090A1 (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110709997B (zh) * 2017-06-06 2023-02-28 三菱电机株式会社 半导体装置以及电力变换装置
JP7354868B2 (ja) 2020-02-13 2023-10-03 株式会社デンソー スイッチング素子
JP2021185595A (ja) * 2020-05-22 2021-12-09 ヒュンダイ・モービス・カンパニー・リミテッド パワー半導体素子およびその製造方法
JP2021190647A (ja) * 2020-06-04 2021-12-13 豊田合成株式会社 半導体装置とその製造方法
US11004940B1 (en) * 2020-07-31 2021-05-11 Genesic Semiconductor Inc. Manufacture of power devices having increased cross over current
US11764295B2 (en) * 2020-11-09 2023-09-19 Wolfspeed, Inc. Gate trench power semiconductor devices having improved deep shield connection patterns
JP2022106563A (ja) 2021-01-07 2022-07-20 三菱電機株式会社 半導体装置
US11616123B2 (en) * 2021-02-12 2023-03-28 Alpha And Omega Semiconductor International Lp Enhancement on-state power semiconductor device characteristics utilizing new cell geometries
CN114267739A (zh) * 2022-01-05 2022-04-01 北京昕感科技有限责任公司 一种双沟槽型SiC MOSFET元胞结构、器件及制造方法
CN115084247A (zh) * 2022-08-22 2022-09-20 泰科天润半导体科技（北京）有限公司 一种双沟槽型碳化硅mosfet的制造方法
CN115241277B (zh) * 2022-09-22 2023-01-10 深圳芯能半导体技术有限公司 一种隔离型沟槽mos器件及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5471075A (en) * 1994-05-26 1995-11-28 North Carolina State University Dual-channel emitter switched thyristor with trench gate
JP2010245256A (ja) * 2009-04-06 2010-10-28 Renesas Electronics Corp 半導体装置およびその製造方法
CN102034715A (zh) * 2010-10-12 2011-04-27 上海宏力半导体制造有限公司 功率金属氧化物半导体场效应晶体管的制作方法
CN102956481B (zh) * 2011-08-18 2015-08-19 科轩微电子股份有限公司 具有源极沟槽的沟槽式功率半导体元件的制造方法
CN103367144A (zh) * 2012-03-26 2013-10-23 马克斯半导体股份有限公司 沟槽式井区电场屏蔽功率mosfet结构及制作方法
KR101439310B1 (ko) * 2012-11-21 2014-09-11 도요타 지도샤（주） 반도체 장치
KR101920717B1 (ko) * 2013-01-14 2018-11-21 삼성전자주식회사 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법
CN107251198B (zh) * 2015-01-27 2020-08-14 Abb电网瑞士股份公司 绝缘栅功率半导体装置以及用于制造这种装置的方法
WO2016157606A1 (ja) * 2015-03-30 2016-10-06 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP6115678B1 (ja) * 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2019096631A (ja) * 2016-04-07 2019-06-20 三菱電機株式会社 半導体装置および電力変換装置
US20170338302A1 (en) * 2016-05-23 2017-11-23 Infineon Technologies Ag Power Semiconductor Device with Charge Balance Design
JP6919159B2 (ja) * 2016-07-29 2021-08-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6640691B2 (ja) * 2016-09-21 2020-02-05 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP7068916B2 (ja) 2022-05-17
JP2019197792A (ja) 2019-11-14
CN110473903A (zh) 2019-11-19
US20220254904A1 (en) 2022-08-11
US20190348524A1 (en) 2019-11-14
CN110473903B (zh) 2023-07-25

Similar Documents

Publication Publication Date Title
DE102019206090A1 (de) Siliziumcarbid-Halbleitervorrichtung, Leistungswandler und Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung
DE112017001788B4 (de) Halbleitereinheit, Verfahren zur Herstellung derselben und Leistungswandler
DE102015103072B4 (de) Halbleitervorrichtung mit grabenstruktur einschliesslich einer gateelektrode und einer kontaktstruktur fur ein diodengebiet
DE112017005529B4 (de) Siliciumcarbid-halbleitereinheit und leistungswandlereinheit
DE112017002221T5 (de) Halbleiterbauelement und Leistungswandlervorrichtung
DE102011086500B4 (de) Siliziumcarbid-Halbleitervorrichtung und deren Herstellungsverfahren
DE112013005426B4 (de) Diode und Leistungswandlungssystem
DE112018001179T5 (de) Siliciumcarbid-halbleitereinheit, leistungswandler, verfahren zur herstellung einer siliciumcarbid-halbleitereinheit und verfahren zur herstellung eines leistungswandlers
DE102017124872B4 (de) Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE112018000992T5 (de) Siliciumcarbid-Halbleitereinheit und Leistungswandler
DE102014201521A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112018001001T5 (de) Siliciumcarbid-halbleitereinheit und leistungswandler
DE112009004744T5 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE112018006450T5 (de) Siliciumcarbid-halbleiteranordnung und leistungswandler
DE112018006456T5 (de) Siliciumcarbid-Halbleitereinheit und Leistungswandler
DE102018132111A1 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung, Leistungswandlungsvorrichtung, Automobil und Schienenfahrzeug
DE112019007188T5 (de) Halbleitereinheit und leistungswandlereinheit
DE112018002471B4 (de) Halbleitereinheit und leistungswandlungsvorrichtung
DE112018007228T5 (de) Siliciumcarbid-Halbleitereinheit, Leistungswandlervorrichtung und Herstellungsverfahren für Siliciumcarbid-Halbleitereinheit
DE102019201814A1 (de) Halbleitervorrichtung und Leistungswandler
DE112018008105T5 (de) Halbleitereinheit, leistungswandler und verfahren zur herstellung einer halbleitereinheit
DE112018007915T5 (de) Halbleitereinheit und leistungswandler
DE112017007186T5 (de) Halbleitereinheit und leistungswandler
DE112018006467B4 (de) Siliciumcarbid-halbleiteranordnung und leistungswandler
DE112019006587T5 (de) Halbleitereinheit und leistungswandlereinheit

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication