DE102018132111A1 - Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung, Leistungswandlungsvorrichtung, Automobil und Schienenfahrzeug - Google Patents

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Abstract

Eine Siliciumcarbid-Halbleitervorrichtung weist Folgendes auf: ein n-leitendes Siliciumcarbid-Halbleitersubstrat, eine Drain-Elektrode, die elektrisch mit der Rückseite verbunden ist, eine n-leitende Halbleiterschicht mit einer zweiten Störstellenkonzentration, die niedriger als die erste Störstellenkonzentration ist, ein p-leitendes erstes Halbleitergebiet, ein n-leitendes zweites Halbleitergebiet, ein n-leitendes drittes Halbleitergebiet, einen Graben mit einer ersten und einer zweiten Seitenfläche, die einander entgegengesetzt sind, und einer dritten Seitenfläche, welche die erste Seitenfläche und die zweite Seitenfläche schneidet, eine Gate-Elektrode, die im Graben ausgebildet ist, wobei ein Gate-Isolierfilm dazwischen angeordnet ist, eine Metallschicht, die elektrisch mit dem dritten Halbleitergebiet verbunden ist, und eine Source-Elektrode, welche das zweite Halbleitergebiet und die Metallschicht elektrisch miteinander verbindet.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Siliciumcarbid-Halbleitervorrichtung, die als Leistungshalbleitervorrichtung verwendet wird, und ein Verfahren zu ihrer Herstellung, eine Leistungswandlungsvorrichtung, ein Automobil und ein Schienenfahrzeug.
  • Beschreibung des Stands der Technik
  • Die Erschöpfung von Energieressourcen und die Emission von Treibhausgasen in der Art von CO2 sind wesentliche Herausforderungen bei der Verwirklichung einer nachhaltigen Gesellschaft. Daher wird zur Verbesserung des Wirkungsgrads der Energieumwandlung einer Leistungswandlungsvorrichtung die Verwendung eines Siliciumcarbid(SiC)-Substrats (nachfolgend als SiC-Substrat bezeichnet) an Stelle eines herkömmlich verwendeten Silicium(Si)-Substrats in einem als Leistungswandlungsvorrichtung verwendeten Leistungs-MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor) untersucht.
  • Ein Leistungs-MISFET, bei dem ein SiC-Substrat verwendet wird (nachstehend als SiC-Leistungs-MISFET bezeichnet), kann verglichen mit einem Si-Leistungs-MISFET, der ein Si-Substrat verwendet, Verluste verringern. Ferner kann der SiC-Leistungs-MISFET den Einschaltwiderstand verglichen mit dem Si-Leistungs-MISFET bei gleicher Stehspannung verringern. Dies liegt daran, dass die Durchbruchfeldstärke von SiC etwa sieben Mal so hoch ist wie jene von Si und dass die als Driftschicht dienende Epitaxieschicht dünner ausgebildet werden kann.
  • Beim SiC-Leistungs-MISFET mit einer DMOS(doppelt diffundierter Metall-Oxid-Halbleiter)-Struktur ist zur Verhinderung einer Erhöhung des Kanalwiderstands ein MISFET mit einer Grabenstruktur, wobei eine Kristallebene mit einer hohen Trägerbeweglichkeit als Kanalgebiet verwendet wird, verfügbar. Beim MISFET mit der grade beschriebenen Grabenstruktur tritt jedoch das Problem auf, dass im Gate-Isolierfilm leicht ein dielektrischer Durchbruch auftritt. Dagegen offenbart JP-2017-079251-A , dass das elektrische Feld des Gate-Isolierfilms im Ausschaltzustand durch elektrisches Koppeln der Oberfläche des Grabens oder eines Gebiets direkt unterhalb des Grabens mit der Source-Elektrode verringert wird. Demgegenüber offenbart die US-Patentveröffentlichung 2014/0252463, dass das elektrische Feld des Gate-Isolierfilms in einem Ausschaltzustand durch die Bildung eines p-leitenden Gebiets an einem unteren Abschnitt des Grabens verringert wird.
  • Ferner ist ein Phänomen (Anregungsverschlechterungsphänomen) bekannt, bei dem, wenn in einer SiC-Driftschicht eine BPD (Grundebenenversetzung) existiert, die BPD, wenn ein Durchlassstrom zu einem PN-Übergang fließt, durch die Rekombination von Elektronen und Löchern erweitert wird, was zur Vergrößerung des Stapelfehlerbereichs führt. Zur Lösung dieses Problems ist eine Technologie zur Erzeugung einer Schottky-Barrierediodenstruktur, um zu ermöglichen, dass ein den PN-Übergang auf einem Chip umgehender Strom fließt, um die Verschlechterung zu verhindern, in Cheng-Tyng Yen u. a., „1700V/30A 4H-SiCMOSFET with Low Cut-in Voltage Embedded Diode and Room Temperature Boron Implanted Termination“, Verhandlungen des 27th International Symposium on Power Semiconductor Devices & ICs, S. 265, 2015 offenbart.
  • KURZFASSUNG DER ERFINDUNG
  • Wenn sich der Boden des Rahmens, in den die Gate-Elektrode eingebettet ist, bis zur als Driftschicht dienenden n-leitenden Halbleiterschicht erstreckt, wie beim in JP-2017-079251-A und in der US-Patentveröffentlichung 2014/0252463 offenbarten MISFET, wie vorstehend angegeben, nehmen die Stehspannung des Gate-Isolierfilms und die Zuverlässigkeit der Siliciumcarbid-Halbleitervorrichtungen ab. Ferner wird die Leistungsfähigkeit der Siliciumcarbid-Halbleitervorrichtung verschlechtert, falls eine Anregungsverschlechterung durch Rekombination von Löchern und Elektronen im SiC-Substrat hervorgerufen wird.
  • Die vorstehend erwähnten und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden Beschreibung der vorliegenden Patentschrift und der anliegenden Zeichnung verständlich werden.
  • Ein Repräsentant der hier offenbarten Ausführungsformen kann folgendermaßen vereinfacht werden.
  • Eine Siliciumcarbid-Halbleitervorrichtung gemäß der repräsentativen Ausführungsform ist ein SiC-Leistungs-MISFET, der ein n-leitendes Source-Gebiet und eine n-leitende Stromdiffusionsschicht, einen Graben mit Seitenflächen, die eine p-leitende Body-Schicht zwischen dem n-leitenden Source-Gebiet und der n-leitenden Stromdiffusionsschicht kontaktieren, eine Gate-Elektrode, die in den Graben eingebettet ist, wobei dazwischen ein Gate-Isolierfilm angeordnet ist, und eine Metallschicht, die eine Schottky-Sperrschicht auf der Oberseite der n-leitenden Stromdiffusionsschicht, die dem Graben benachbart ist, bildet, aufweist.
  • Kurz gesagt, kann die hier offenbarte repräsentative Ausführungsform der vorliegenden Erfindung die folgende vorteilhafte Wirkung erreichen.
  • Gemäß der vorliegenden Ausführungsform können die Zuverlässigkeit und die Leistungsfähigkeit der Siliciumcarbid-Halbleitervorrichtung verbessert werden. Insbesondere wird die Spannungswiderstandsfähigkeit des Gate-Isolierfilms verbessert und kann eine Erhöhung des Durchlasswiderstands durch eine Anregungsverschlechterung verhindert werden.
  • Figurenliste
  • Es zeigen:
    • 1 eine Draufsicht einer Siliciumcarbid-Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Erfindung,
    • die 2 und 3 perspektivische Ansichten der Siliciumcarbid-Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Erfindung,
    • 4 eine Schnittansicht entlang einer Linie A-A aus 1,
    • 5 ein Flussdiagramm eines Verfahrens zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß Ausführungsform 1 der vorliegenden Erfindung,
    • 6 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen gemäß Ausführungsform 1 der vorliegenden Erfindung,
    • 7 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen nach 6,
    • 8 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen nach 7,
    • 9 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen nach 8,
    • 10 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen nach 9,
    • 11 eine Schnittansicht der Siliciumcarbid- -Halbleitervorrichtung bei Herstellungsprozessen nach 10,
    • 12 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen nach 11,
    • 13 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen nach 12,
    • 14 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen nach 13,
    • 15 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen nach 14,
    • 16 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen nach 15,
    • 17 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen nach 16,
    • 18 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen nach 17,
    • 19 eine Schnittansicht der Siliciumcarbid-Halbleitervorrichtung bei Herstellungsprozessen nach 18,
    • 20 eine Graphik einer Eigenschaftsänderung der Einschaltspannung der Siliciumcarbid-Halbleitervorrichtung,
    • die 21, 22, 23 und 24 Schnittansichten von Siliciumcarbid-Halbleitervorrichtungen nach den Modifikationen 1, 2, 3 bzw. 4 gemäß Ausführungsform 1 der vorliegenden Erfindung,
    • 25 ein Schaltungsdiagramm einer Leistungswandlungsvorrichtung gemäß Ausführungsform 2 der vorliegenden Erfindung,
    • 26 ein Schaltungsdiagramm einer Leistungswandlungsvorrichtung gemäß Ausführungsform 3 der vorliegenden Erfindung,
    • 27 eine schematische Ansicht einer Konfiguration eines Elektrofahrzeugs gemäß Ausführungsform 4 der vorliegenden Erfindung,
    • 28 ein Schaltungsdiagramm eines Aufwärtswandlers gemäß Ausführungsform 4 der vorliegenden Erfindung und
    • 29 ein Schaltungsdiagramm eines Wandlers und eines Wechselrichters eines Schienenfahrzeugs gemäß Ausführungsform 5 der vorliegenden Erfindung.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Nachfolgend werden Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Zeichnung beschrieben. Es sei bemerkt, dass in allen die Ausführungsformen zeigenden Figuren gleiche Elemente mit gleichen Funktionen mit gleichen Bezugszeichen bezeichnet sind und dass hier auf eine überlappende Beschreibung von ihnen verzichtet wird. Ferner wird in der folgenden Beschreibung der Ausführungsformen, außer wo dies speziell erforderlich ist, im Prinzip die Beschreibung gleicher oder ähnlicher Abschnitte nicht wiederholt. Ferner weist in den Figuren, auf die bei der Beschreibung der Ausführungsformen Bezug genommen wird, zur Erleichterung des Verständnisses eine perspektivische Ansicht oder dergleichen selbst in einer Draufsicht manchmal Schräglinien auf. Ferner sind in den die Ausführungsformen zeigenden Figuren Schräglinien in einer Schnittansicht manchmal fortgelassen, um das Verständnis einer Konfiguration zu erleichtern.
  • Ausführungsform 1
  • Nachfolgend wird eine Siliciumcarbid-Halbleitervorrichtung anhand der Zeichnung beschrieben, wobei ein MISFET (MIS-Feldeffekttransistor) mit einer mit einem Graben (Rille oder Vertiefung) als Kanalgebiet versehenen Seitenfläche als Beispiel herangezogen wird. Die Siliciumcarbid-Halbleitervorrichtung ist jedoch nicht darauf beschränkt.
  • <Aufbau der Siliciumcarbid-Halbleitervorrichtung>
  • Nachfolgend wird ein Aufbau der Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform 1 mit Bezug auf die 1 bis 4 beschrieben. 1 ist eine Draufsicht eines SiC-Leistungs-MISFET, der eine Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist. Die 2 und 3 sind perspektivische Ansichten, die den SiC-Leistungs-MISFET zeigen, und 4 ist eine Schnittansicht, welche die Siliciumcarbid-Halbleitervorrichtung zeigt.
  • In 1 sind eine Draufsicht eines Gesamthalbleiterchips, worauf der SiC-Leistungs-MISFET angebracht ist, und eine vergrößerte Draufsicht, worin ein Teil eines aktiven Gebiets des Halbleiterchips in einem vergrößerten Maßstab dargestellt ist, Seite an Seite dargestellt. In 2 sind anders als in 3 ein Gate-Isolierfilm und eine Gate-Elektrode nicht dargestellt. Ferner sind in den 2 und 3 eine Silicidschicht, eine Source-Elektrode, ein Zwischenschicht-Isolierfilm, eine Elektrode zur Drain-Verdrahtung usw. nicht dargestellt. 4 ist eine Schnittansicht entlang einer y-z-Ebene aus 3, und es ist darin ein Querschnitt dargestellt, der einen Graben aufweist. Kurz gesagt ist 4 eine Schnittansicht entlang einer Linie A-A aus 1. Zur Erleichterung des Verständnisses einer Konfiguration der Siliciumcarbid-Halbleitervorrichtung sind in 1 Gebiete, in denen eine Gate-Verdrahtungselektrode 104 und eine Source-Verdrahtungselektrode 106 ausgebildet sind, durch Schräglinien angegeben.
  • Wie in 1 dargestellt ist, weist ein Halbleiterchip 101, an dem die Siliciumcarbid-Halbleitervorrichtung angebracht ist, ein aktives Gebiet (SiC-Leistungs-MISFET-Gebiet, Elementgebiet), das unterhalb einer Source-Verdrahtungselektrode 106 angeordnet ist, mit der mehrere n-Kanal-SiC-Leistungs-MISFET parallel geschaltet sind, und ein peripheres Gebiet, welches das aktive Gebiet umgibt, auf, wie in einer Draufsicht dargestellt ist. Im peripheren Gebiet sind mehrere Feldbegrenzungsringe (FLR) 103 aus einer p-leitenden Halbleiterschicht, die in einem elektrisch schwebenden Zustand ist, ausgebildet, wodurch das aktive Gebiet umgeben wird, wie in einer Draufsicht dargestellt ist. Ferner ist im peripheren Gebiet ein Schutzring 102 aus einem n-leitenden Halbleitergebiet ausgebildet, welcher die mehreren Feldbegrenzungsringe 103 umgibt, wie in einer Draufsicht dargestellt ist.
  • Der Halbleiterchip 101 weist ein n-leitendes SiC-Substrat und ein n-leitendes Siliciumcarbid(SiC)-Epitaxiesubstrat (nachfolgend als SiC-Epitaxiesubstrat bezeichnet) aus einer Epitaxieschicht, die aus n-leitendem Siliciumcarbid (SiC), das auf dem SiC-Substrat ausgebildet ist, besteht, auf, und er ist rechteckig aufgebaut, wie in der Draufsicht ersichtlich ist. Auf der Hauptflächen (obere Fläche, Oberfläche)-Seite des aktiven Gebiets des SiC-Epitaxiesubstrats sind eine Gate-Elektrode, ein n-leitendes Source-Gebiet, ein Kanalgebiet usw. des SiC-Leistungs-MISFET ausgebildet, und auf der Rückseite, welche der Hauptfläche des SiC-Epitaxiesubstrats entgegengesetzt ist, ist ein n-leitendes Drain-Gebiet des SiC-Leistungs-MISFET ausgebildet.
  • Jeder der Feldbegrenzungsringe 103 ist auf der Oberfläche des SiC-Epitaxiesubstrats ausgebildet und hat bei Betrachtung in einer Draufsicht einen ringförmigen Aufbau. Kurz gesagt, umgeben in einer Draufsicht der erste Feldbegrenzungsring 103 das aktive Gebiet, der zweite Feldbegrenzungsring 103 den ersten Feldbegrenzungsring 103 und der dritte Feldbegrenzungsring 103 den zweiten Feldbegrenzungsring 103.
  • Dort wo die mehreren Feldbegrenzungsringe 103 um das aktive Gebiet gebildet sind, wird, wenn der SiC-Leistungs-MISFET ausgeschaltet ist, der Abschnitt maximalen elektrischen Felds schrittweise zu einem außenseitigen Feldbegrenzungsring 103 verschoben und verschwindet am äußersten Feldbegrenzungsring 103, so dass die Stehspannung der Siliciumcarbid-Halbleitervorrichtung erhöht werden kann. Wenngleich in 1 drei Feldbegrenzungsringe 103 dargestellt sind, ist die Anzahl der Feldbegrenzungsringe 103 nicht darauf beschränkt. Ferner ist der Schutzring 102 aus einem n-leitenden Halbleitergebiet gebildet, das beispielsweise an der Oberseite des SiC-Epitaxiesubstrats ausgebildet ist und die Funktion hat, den im aktiven Gebiet gebildeten SiC-Leistungs-MISFET zu schützen.
  • Auf dem SiC-Epitaxiesubstrat im aktiven Gebiet sind eine Gate-Verdrahtungselektrode 104 und eine Source-Verdrahtungselektrode 106 voneinander beabstandet angeordnet. Wie in der vergrößerten Draufsicht auf der rechten Seite in 1 dargestellt ist, weisen mehrere im aktiven Gebiet gebildete SiC-Leistungs-MISFET 108 bei Betrachtung in einer Draufsicht Streifenmuster auf und sind die Gate-Elektroden aller SiC-Leistungs-MISFET durch Zuleitungsdrähte (Gate-Busleitungen), welche einzeln mit den Streifenmustern verbinden, elektrisch mit der Gate-Verdrahtungselektrode 104 verbunden.
  • Ferner sind die mehreren SiC-Leistungs-MISFET von der Source-Verdrahtungselektrode 106 bedeckt und sind die Source-Elektroden der SiC-Leistungs-MISFET und eine Potentialfixierschicht der Body-Schicht mit der Source-Verdrahtungselektrode 106 verbunden. Die Source-Verdrahtungselektrode 106 ist durch eine Source-Öffnung 107, die sich durch den Isolierfilm erstreckt, mit einem externen Draht verbunden. Die Gate-Verdrahtungselektrode 104 ist mit der Gate-Elektrode der SiC-Leistungs-MISFET verbunden. Die Gate-Verdrahtungselektrode 104 ist durch eine Gate-Öffnung 105, die sich durch den Isolierfilm erstreckt, mit einem externen Draht verbunden. Ferner ist das auf der Rückseite des SiC-Epitaxiesubstrats gebildete n-leitende Drain-Gebiet elektrisch mit einer Drain-Verdrahtungselektrode 13 (siehe 4) verbunden, die über der gesamten Fläche der Rückseite des n-leitenden SiC-Epitaxiesubstrats ausgebildet ist.
  • Wie in der vergrößerten Draufsicht auf der rechten Seite in 1 dargestellt ist, sind ein Source-Gebiet 5, eine Body-Schicht 3, eine Stromdiffusionsschicht 6, ein JFET-Gebiet 4, eine Stromdiffusionsschicht 6, eine Body-Schicht 3 und ein Source-Gebiet 5 der Reihe nach in y-Richtung (Querrichtung, horizontale Richtung), die entlang der Oberseite des SiC-Epitaxiesubstrats verläuft, Seite an Seite angeordnet. Das JFET-Gebiet 4, die Stromdiffusionsschichten 6, die Body-Schichten 3 und die Source-Gebiete 5 erstrecken sich, jeweils in einer Draufsicht betrachtet, in einer zur y-Richtung orthogonalen Richtung, nämlich in x-Richtung (Querrichtung, horizontale Richtung) entlang der Oberseite des SiC-Epitaxiesubstrats. Es sei bemerkt, dass auf der Oberseite der Body-Schicht 3 mehrere Gräben (Rillen, Vertiefungen) 11 Seite an Seite in x-Richtung gleich beabstandet ausgebildet sind. Jeder Graben 11 berührt an einem Endabschnitt (Seitenfläche) in y-Richtung eine Stromdiffusionsschicht 6 und berührt am anderen Endabschnitt (Seitenfläche) ein Source-Gebiet 5. Jeder Graben 11 weist bei Betrachtung in einer Draufsicht einen rechteckigen Aufbau auf.
  • Ferner ist in der vergrößerten Draufsicht auf der rechten Seite in 1 das Profil einer Metallschicht 7, wodurch die Oberseite des JFET-Gebiets 4 und ein Teil der Oberseite der beiden Stromdiffusionsschichten 6, welche die Oberseite des JFET-Gebiets 4 in y-Richtung sandwichförmig einschließen, bedeckt sind, durch unterbrochene Linien angegeben. Die Metallschicht 7 erstreckt sich in x-Richtung. Wenngleich dies nicht dargestellt ist, ist auf den Gräben 11, den Stromdiffusionsschichten 6, den Body-Schichten 3 und den Source-Gebieten 5 eine von der Metallschicht 7 freigelassene Gate-Elektrode ausgebildet, welche sich in x-Richtung erstreckt, wobei dazwischen ein Gate-Isolierfilm angeordnet ist.
  • Wie in den 2 bis 4 dargestellt ist, weist der SiC-Leistungs-MISFET gemäß der vorliegenden Ausführungsform ein n-leitendes SiC-Substrat (Halbleitersubstrat, Bulk-Substrat) 2 auf und ist eine n-Epitaxieschicht 1, die eine n-leitende Halbleiterschicht ist, deren Konzentration eines n-leitenden Störstoffs geringer als jene des SiC-Substrats 2 ist, auf dem SiC-Substrat 2 ausgebildet. Die Epitaxieschicht 1 wirkt als Driftschicht. Die Epitaxieschicht 1 hat eine Filmdicke von beispielsweise etwa 5 bis 100 µm. Die Kristallebene der Oberseite des SiC-Substrats 2 und der Epitaxieschicht 1 ist die Si-Ebene, nämlich die (0001) -Ebene. Das SiC-Epitaxiesubstrat besteht aus einem gestapelten Substrat (Halbleitersubstrat), das aus dem SiC-Substrat 2 und der Epitaxieschicht 1 gebildet ist.
  • Die p-leitende Body-Schicht (Wannengebiet, p-leitendes Halbleitergebiet) 3 ist in der Epitaxieschicht 1 bis zu einer vorgegebenen Tiefe von der Oberfläche (Oberseite) der Epitaxieschicht 1 ausgebildet. Mit anderen Worten erstreckt sich die Unterseite der Body-Schicht 3 nicht bis zur Unterseite der Epitaxieschicht 1. In der Body-Schicht 3 ist das Source-Gebiet 5, das ein n-leitendes Halbleitergebiet ist, bis zu einer vorgegebenen Tiefe von ihrer Oberfläche (Oberseite) (Epitaxieschicht 1) ausgebildet.
  • In der Epitaxieschicht 1, die sandwichförmig zwischen den beiden in y-Richtung angeordneten Body-Schichten 3 angeordnet ist, sind die Stromdiffusionsschichten 6, die zwei in y-Richtung angeordnete n-leitende Halbleitergebiete sind, voneinander beabstandet bis zu einer vorgegebenen Tiefe von ihrer Oberfläche (Oberseite) ausgebildet. Zwischen den beiden in y-Richtung angeordneten Body-Schichten 3 ist das JFET-Gebiet 4 (Sperrschicht-Feldeffekttransistor), wobei es sich um ein n-leitendes Halbleitergebiet handelt, in der Epitaxieschicht 1 bis zu einer vorgegebenen Tiefe von ihrer Oberfläche (Oberseite) ausgebildet. Das JFET-Gebiet 4 befindet sich zwischen den beiden in y-Richtung angeordneten Stromdiffusionsschichten 6. Das JFET-Gebiet 4 ist tiefer ausgebildet als die Stromdiffusionsschichten 6 und die Source-Gebiete 5 und hat eine Tiefe, die gleich jener der Body-Schicht 3 ist. In y-Richtung sind die Stromdiffusionsschichten 6, welche das JFET-Gebiet 4 kontaktieren, und die Body-Schicht 3 ausgebildet.
  • Die Stromdiffusionsschichten 6 sind elektrisch mit dem JFET-Gebiet 4 verbunden, und das JFET-Gebiet 4 ist elektrisch mit der Epitaxieschicht 1 verbunden, die wiederum elektrisch mit dem SiC-Substrat 2 verbunden ist. Ferner sind die Source-Gebiete 5 jeweils an ihrer Seitenfläche und ihrer Bodenfläche von der Body-Schicht 3 bedeckt und sind die Source-Gebiete 5 von der Epitaxieschicht 1, wobei es sich um ein n-leitendes Halbleitergebiet handelt, vom JFET-Gebiet 4 und von den Stromdiffusionsschichten 6 getrennt und elektrisch isoliert.
  • Jeder Graben (Rille, Vertiefung) 11 ist auf der Oberseite der Epitaxieschicht 1 gebildet und erstreckt sich von einem Source-Gebiet 5 zu einer Body-Schicht 3, so dass er eine Stromdiffusionsschicht 6 überlagert. Der Graben 11 hat eine erste Seitenfläche und eine zweite Seitenfläche, die einander in y-Richtung gegenüberliegen, und eine dritte Seitenfläche und eine vierte Seitenfläche, welche die erste Seitenfläche und die zweite Seitenfläche kreuzen. Der Graben 11 ist in Kontakt mit dem Source-Gebiet 5, der Body-Schicht 3 und der Stromdiffusionsschicht 6 ausgebildet, wie in einer Draufsicht ersichtlich ist. Mit anderen Worten berührt die erste Seitenfläche, die ein Endabschnitt des Grabens 11 in y-Richtung ist, das Source-Gebiet 5, und berührt die zweite Seitenfläche, die der andere Endabschnitt in y-Richtung ist, die Stromdiffusionsschicht 6. Die anderen Seitenflächen des Grabens 11, nämlich die dritte Seitenfläche und die vierte Seitenfläche, die sich entlang der y-z-Ebene erstrecken, berühren die Body-Schicht 3.
  • Der Graben 11 ist eine Vertiefung, die sich in y-Richtung vom Source-Gebiet 5 zur Stromdiffusionsschicht 6 erstreckt, und ein Teil der Seitenflächen (dritte Seitenfläche und vierte Seitenfläche) sind aus der Body-Schicht 3 zwischen dem Source-Gebiet 5 und der Stromdiffusionsschicht 6 gebildet. Hier ist die Kristallebene der dritten Seitenfläche und der vierten Seitenfläche des Grabens 11 die (11-20) -Ebene oder die (1-100) -Ebene.
  • In 2 ist eine Struktur dargestellt, bei der das Source-Gebiet 5 und die Stromdiffusionsschicht 6 nicht auf der dritten Seitenfläche und der vierten Seitenfläche des Grabens 11 ausgebildet sind, sondern nur die Body-Schicht 3 ausgebildet ist. Tatsächlich sind die Body-Schicht 3 und die Stromdiffusionsschicht 6 jedoch in y-Richtung auf der dritten Seitenfläche und der vierten Seitenfläche kontinuierlich ausgebildet.
  • Es sei bemerkt, dass die z-Richtung eine zur x-Richtung und zur y-Richtung orthogonale Richtung ist und zur Oberseite des SiC-Epitaxiesubstrats senkrecht ist. Die Bodenfläche des Grabens 11 berührt die Body-Schicht 3. Mit anderen Worten ist der Graben 11 flacher als die Body-Schicht 3 und erstreckt sich die Bodenfläche des Grabens 11 nicht bis zur Unterseite der Body-Schicht 3.
  • An der Oberfläche des Grabens 11 ist ein Gate-Isolierfilm 8 (in 2 nicht dargestellt) ausgebildet. Mit anderen Worten bedeckt der Gate-Isolierfilm 8 die Bodenfläche des Grabens 11 und alle Seitenflächen des Grabens 11. Ferner bedeckt der Gate-Isolierfilm 8 zusätzlich zur Oberfläche des Grabens 11 kontinuierlich die Oberseite der Body-Schicht 3 im an den Graben 11 angrenzenden Gebiet, einen Teil der Oberseite des Source-Gebiets 5 und einen Teil der Oberseite der Stromdiffusionsschicht 6. Der Gate-Isolierfilm 8 besteht beispielsweise aus einem SiO2(Siliciumoxid)-Film.
  • Auf dem Gate-Isolierfilm 8 ist eine Gate-Elektrode 9 (in 2 nicht dargestellt) außer in einem Gebiet direkt oberhalb der sandwichförmig zwischen den Stromdiffusionsschichten 6 angeordneten Epitaxieschicht 1 ausgebildet. Mit anderen Worten ist die Gate-Elektrode 9 in den Graben 11 eingebracht, wobei der Gate-Isolierfilm 8 dazwischen angeordnet ist. Die Gate-Elektrode 9 ist oberhalb des oberen Endes des Grabens 11 ausgebildet und bedeckt in einem dem Graben 11 benachbarten Gebiet die Oberseite der Body-Schicht 3, einen Teil der Oberseite des Source-Gebiets 5 und einen Teil der Oberseite der Stromdiffusionsschicht 6. Die in x-Richtung verlaufende Gate-Elektrode 9 füllt die Innenseiten der mehreren in x-Richtung angeordneten Gräben 11 ganz aus. Mit anderen Worten überspannt die Gate-Elektrode 9 die plattenförmige Body-Schicht 3 zwischen den Gräben 11 in x-Richtung, wobei die Gräben 11 in x-Richtung einander benachbart sind. Die Gate-Elektrode 9 besteht beispielsweise aus einem polykristallinen Siliciumfilm.
  • Auf der zwischen den beiden Stromdiffusionsschichten 6 in y-Richtung sandwichförmig angeordneten Epitaxieschicht 1 (JFET-Gebiet 4) ist die Metallschicht (Metallpotentialfixierschicht) 7 zur Fixierung des Potentials der Stromdiffusionsschichten 6 in Kontakt mit der Oberseite der Epitaxieschicht 1 ausgebildet. Die Metallschicht 7 bedeckt die Oberseite des JFET-Gebiets 4 und einen Teil der Oberseite der beiden das JFET-Gebiet 4 sandwichförmig einschließenden Stromdiffusionsschichten 6 und ist elektrisch mit dem JFET-Gebiet 4 und den Stromdiffusionsschichten 6 verbunden. Dadurch sind die Stromdiffusionsschichten 6, welche den Gräben 11 benachbart sind, so aufgebaut, dass sie die Metallschicht 7 an einem oberen Abschnitt und die Body-Schicht 3 an einem unteren Abschnitt aufweisen, so dass sich eine in z-Richtung (in vertikaler Richtung) gestapelte Schicht aus Metall/n-leitendem SiC/p-leitendem SiC ergibt. Mit anderen Worten überlappen die Metallschicht 7, die Stromdiffusionsschichten 6 und die Body-Schichten 3 einander bei Betrachtung in einer Draufsicht. Die Oberseite der Stromdiffusionsschichten 6, die den Gräben 11 benachbart ist, ist jedoch von der Metallschicht 7 freigelassen. Die Metallschicht 7 ist von der Gate-Elektrode 9 beabstandet, und die Gate-Elektrode 9 ist oberhalb der Metallschicht 7 nicht ausgebildet. Die Metallschicht 7 ist dem Gate-Isolierfilm 8 direkt oberhalb der Stromdiffusionsschichten 6 benachbart.
  • Wie in 4 dargestellt ist, sind die Gate-Elektrode 9 und die Oberseite des Gate-Isolierfilms 8, die von der Gate-Elektrode 9 freigelassen ist, mit einem Zwischenschicht-Isolierfilm 10 bedeckt. Der Zwischenschicht-Isolierfilm 10 besteht beispielsweise aus einem SiO2-Film. Auf dem Zwischenschicht-Isolierfilm 10 ist eine Source-Elektrode 12 ausgebildet. Die Source-Elektrode 12 ist elektrisch mit dem Source-Gebiet 5 und der Metallschicht 7 verbunden, die vom Zwischenschicht-Isolierfilm 10 freigelassen sind. Die Gate-Elektrode 9, die Source-Elektrode 12, das Source-Gebiet 5 und die Metallschicht 7 sind durch den Zwischenschicht-Isolierfilm 10 voneinander isoliert. Ein Metallsilicid 14 ist zwischen dem Source-Gebiet 5 und der Source-Elektrode 12 angeordnet. Die Source-Elektrode 12 ist in einem nicht dargestellten Gebiet (beispielsweise einem dem Source-Gebiet 5 benachbarten Gebiet) elektrisch mit der Body-Schicht 3 verbunden. Daher kann das Potential der Body-Schicht 3 fest auf das Source-Potential gelegt werden. Auf diese Weise wird die Source-Elektrode 12 mit der Body-Schicht 3 und dem Source-Gebiet 5 verbunden und hat der SiC-Leistungs-MISFET gemäß der vorliegenden Ausführungsform eine DMOS(Doppelt-diffundierter-Metall-Oxid-Halbleiter)-Struktur.
  • Auf der Rückseite, die der Oberseite des SiC-Substrats 2 entgegengesetzt ist, ist eine Drain-Verdrahtungselektrode (Drain-Elektrode, rückseitige Elektrode) 13 mit einer dazwischen angeordneten Metallsilicidschicht 15 ausgebildet. Kurz gesagt, ist die Drain-Verdrahtungselektrode 13 elektrisch mit der Rückseite des SiC-Substrats 2 verbunden. Die Source-Elektrode 12 besteht beispielsweise aus Al (Aluminium) . Die Metallsilicidschichten 14 und 15 bestehen beispielsweise aus NiSi (Nickelsilicid). Die Drain-Verdrahtungselektrode 13 besteht aus einem gestapelten Film, der aus einem Ti (Titan)-Film, einem Ni (Nickel)-Film und einem Au(Gold)-Film gebildet ist, die beispielsweise in dieser Reihenfolge von der Rückseite des Si-Substrats 2 abwärts ausgebildet sind. Hier ist die Sperrschicht zwischen der Stromdiffusionsschicht 6 und dem JFET-Gebiet 4 und der Metallschicht 7 die Schottky-Sperrschicht. Daher ist zwischen der Source-Elektrode 12 und der DrainVerdrahtungselektrode 13 eine Schottky-Barrierediode ausgebildet, die aus der Schottky-Sperrschicht zwischen der Stromdiffusionsschicht 6 und dem JFET-Gebiet 4 und der Metallschicht 7 gebildet ist. Kurz gesagt, weist der SiC-LeistungsMISFET gemäß der vorliegenden Ausführungsform eine Diode (eingebaute Diode) auf. Die eingebaute Diode kann als Rückflussdiode verwendet werden, wie hier nachstehend anhand der Ausführungsformen 3 bis 5 beschrieben wird.
  • Zur Bildung einer solchen vorstehend beschriebenen Schottky-Barrierediode wird für die Metallschicht 7 kein durch ohmsche Verbindung mit der Stromdiffusionsschicht 6 und dem JFET-Gebiet 4 verbundenes Material verwendet. Wenn ein durch ohmsche Verbindung mit der Stromdiffusionsschicht 6 und dem JFET-Gebiet 4 verbundener leitender Film auf der Stromdiffusionsschicht 6 und dem JFET-Gebiet 4 ausgebildet ist, werden der leitende Film und die Stromdiffusionsschicht 6, das JFET-Gebiet 4, die Epitaxieschicht 1 und das SiC-Substrat 2 gegeneinander kurzgeschlossen, wodurch eine Vorrichtung erhalten wird, bei der ein später gebildeter SiC-Leistungs-MISFET nicht arbeitet und abgesehen davon der SiC-Leistungs-MISFET keine eingebaute Diode aufweist. Dementsprechend ist das Material der Metallschicht 7 auf ein Material beschränkt, das eine Schottky-Sperrschicht zur Epitaxieschicht 1 bildet.
  • Die Tiefe (erste Tiefe) der Body-Schicht 3 von der Oberfläche (Oberseite) der Epitaxieschicht 1 beträgt beispielsweise etwa 0,5 bis 2 µm. Die Oberfläche der Epitaxieschicht 1 bezeichnet hier nicht die Bodenfläche des Grabens 11, sondern die Oberseite (oberste Fläche) der Epitaxieschicht 1 in einem dem Graben 11 in horizontaler Richtung benachbarten Gebiet. Ferner beträgt die Tiefe (zweite Tiefe) des Source-Gebiets 5 von der Oberfläche (Oberseite) der Epitaxieschicht 1 beispielsweise etwa 0,1 bis 1 µm. Die Tiefe (dritte Tiefe) der Stromdiffusionsschicht 6 von der Oberfläche (Oberseite) der Epitaxieschicht 1 beträgt beispielsweise etwa 0,1 bis 1 µm. Die Tiefe (vierte Tiefe) des Grabens 11 der Oberfläche (Oberseite) der Epitaxieschicht 1 ist kleiner als die erste Tiefe der Body-Schicht 3 von der Oberfläche (Oberseite) der Epitaxieschicht 1 und beträgt beispielsweise etwa 0,1 bis 1,5 µm.
  • Der bevorzugte Bereich der Störstellenkonzentration der SiC-Substrats 2 ist beispielsweise 1 × 1018 bis 1 × 1021 cm-3. Der bevorzugte Bereich der Störstellenkonzentration der n-leitenden Epitaxieschicht 1 ist beispielsweise 1 × 1014 bis 1 × 1017 cm-3. Der bevorzugte Bereich der Störstellenkonzentration der p-leitenden Body-Schicht 3 ist beispielsweise 1 × 1016 bis 1 × 1019 cm-3. Der bevorzugte Bereich der maximalen Störstellenkonzentration der p-leitenden Body-Schicht 3 ist beispielsweise 1 × 1017 bis 1 × 1019 cm-3. Der bevorzugte Bereich der Störstellenkonzentration des n-leitenden Source-Gebiets 5 ist beispielsweise 1 × 1019 bis 1 × 1021 cm-3. Der bevorzugte Bereich der Störstellenkonzentration der n-leitenden Stromdiffusionsschicht 6 ist beispielsweise 1 × 1016 bis 5 × 1018 cm-3. Die Störstellenkonzentrationen des SiC-Substrats 2, des Source-Gebiets 5 und der Stromdiffusionsschicht 6 sind höher als jene der Epitaxieschicht 1. Ferner weist das JFET-Gebiet 4 eine höhere Störstellenkonzentration als die Epitaxieschicht 1 und eine geringere Störstellenkonzentration als das Source-Gebiet 5 und die Stromdiffusionsschicht 6 auf. Ferner besteht die Metallschicht 7 beispielsweise aus einem Ti(Titan)-Film oder einem Ni(Nickel)-Film.
  • Das n-leitende Source-Gebiet 5, die p-leitende Body-Schicht 3, die n-leitende Stromdiffusionsschicht 6, das JFET-Gebiet 4, die Epitaxieschicht 1 und das SiC-Substrat 2 sowie die Gate-Elektrode 9 bilden einen SiC-Leistungs-MISFET 108 (siehe 1) . Das Kanalgebiet des SiC-Leistungs-MISFET ist die Oberfläche des Grabens 11 und die Oberfläche (Oberseite) der Body-Schicht 3, die sandwichförmig zwischen den in x-Richtung angeordneten Gräben 11 angeordnet ist. Kurz gesagt, ist der Kanal des SiC-Leistungs-MISFET auf der Bodenfläche des Grabens 11, der dritten Seitenfläche und der vierten Seitenfläche, die sich von den Seitenflächen des Grabens 11 entlang der y-z-Ebene erstrecken, und der Oberseite der Body-Schicht 3, die in x-Richtung dem Graben 11 benachbart ist, ausgebildet.
  • Der Strom fließt während der Arbeit des SiC-Leistungs-MISFET in y-Richtung im Kanal. Kurz gesagt, fließen, wenn sich der SiC-Leistungs-MISFET im Einschaltzustand befindet, Elektronen vom Source-Gebiet 5 entlang der Oberfläche der Body-Schicht 3 (Seitenflächen und Bodenfläche des Grabens 11 und Oberseite der Body-Schicht 3, die dem Graben 11 benachbart ist), bis sie die Stromdiffusionsschicht 6 erreichen, und sie fließen dann durch die Stromdiffusionsschicht 6, das JFET-Gebiet 4, die Epitaxieschicht 1 und das SiC-Substrat 2 zur Drain-Verdrahtungselektrode 13. Die Kanallängenrichtung des SiC-Leistungs-MISFET ist die y-Richtung, und die Kanalbreitenrichtung des SiC-Leistungs-MISFET ist die x-Richtung. Die Kanalbreite des SiC-Leistungs-MISFET ist eine entlang der Oberfläche der Body-Schicht 3, welche die Oberfläche des Grabens 11 einschließt, verlaufende Länge.
  • Die Stromdiffusionsschicht 6 soll verhindern, dass ein Strom, der sich dadurch ergibt, dass Elektroden, die durch das Innere der Body-Schicht 3 fließen, im JFET-Gebiet 4 nach unten fließen und entlang der kurzen Strecke zur Seite des SiC-Substrats 2 laufen, konzentriert zu einem Teil von Gebieten fließt. Weil die Stromdiffusionsschicht 6 insbesondere eine verhältnismäßig hohe Störstellenkonzentration aufweist, breiten sich durch das Innere der Body-Schicht 3 fließende Elektronen in der Stromdiffusionsschicht 6 aus und fließen gleichmäßig durch das n-leitende Halbleitergebiet einschließlich des Inneren der Stromdiffusionsschicht 6 des Inneren des JFET-Gebiets 4.
  • Der Gate-Isolierfilm 8 ist auf dem Kanalgebiet ausgebildet, und die Gate-Elektrode 9 ist auf dem Gate-Isolierfilm 8 ausgebildet. Die Gate-Elektrode 9 ist jedoch nicht direkt oberhalb des auf der Oberseite der Epitaxieschicht 1 gebildeten JFET-Gebiets 4 ausgebildet, und ein Endabschnitt der Gate-Elektrode 9 auf der Seite des JFET-Gebiets 4 in y-Richtung ist direkt oberhalb der Stromdiffusionsschicht 6 angeordnet. Die Länge des Grabens 11 in y-Richtung parallel zur Kanallänge beträgt beispielsweise etwa 1 bis 3 µm. Die Länge des Grabens 11 in x-Richtung parallel zur Kanalbreite beträgt beispielsweise etwa 0,1 bis 2 µm. Der Abstand zwischen benachbarten Gräben 11 in x-Richtung parallel zur Kanalbreite beträgt beispielsweise etwa 1 bis 2 µm.
  • <Vorteilhafte Wirkung Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform>
  • Nachfolgend werden Eigenschaften und vorteilhafte Wirkungen des SiC-Leistungs-MISFET gemäß der vorliegenden Ausführungsform 1 beschrieben.
  • Eine der zur Verringerung des Einschaltwiderstands des SiC-Leistungs-MISFET der DMOS-Struktur wirksame Gegenmaßnahme besteht darin, den Kanalwiderstand zu verringern. Bei einer DMOS-Struktur mit einer verhältnismäßig niedrigen Stehspannung (beispielsweise 600 V) ist der Kanalwiderstand eine Hauptkomponente des Einschaltwiderstands. Andererseits ist bei einer DMOS-Struktur mit einer verhältnismäßig hohen Stehspannung (beispielsweise 3300 V) der Anteil des Kanalwiderstands noch hoch, wenngleich der Anteil des Driftwiderstands am Einschaltwiderstand zunimmt. Dementsprechend ist die Verringerung des Kanalwiderstands unabhängig von der Stehspannung wirksam, um den Einschaltwiderstand des SiC-Leistungs-MISFET zu verringern.
  • Ein physikalischer Faktor dafür, dass der Kanalwiderstand der DMOS-Struktur ohne eine Grabenstruktur hoch wird, besteht darin, dass die Trägerbeweglichkeit in der Si-Ebene ((0001)-Ebene), die zu einer Kanalebene wird, niedrig ist. Kurz gesagt, beruht die Trägerbeweglichkeit im Kanal des SiC-Leistungs-MISFET auf der Ebenenorientierung des Halbleitersubstrats einschließlich einer Epitaxieschicht und ist die Trägerbeweglichkeit in der (11-20)-Ebene und der (1-100) -Ebene höher als in der (0001)-Ebene oder der (000-1)-Ebene.
  • Wie in den 2 bis 4 dargestellt ist, bilden beim SiC-Leistungs-MISFET gemäß der vorliegenden Ausführungsform nicht nur die (0001) -Ebene, welche die Oberseite der Epitaxieschicht 1 und die Bodenfläche des Grabens 11 ist, sondern auch die dritte Seitenfläche und die vierte Seitenfläche der Epitaxieschicht 1, die einander gegenüberliegen, ein Kanalgebiet. Dementsprechend hat der SiC-Leistungs-MISFET gemäß der vorliegenden Ausführungsform, der die dritte Seitenfläche und die vierte Seitenfläche des Grabens 11 aufweist, deren Kristallebene die (11-20)-Ebene oder die (1-100)-Ebene ist, als Kanalgebiet aufweist, eine höhere Kanalbeweglichkeit als ein MISFET, der die (0001)-Ebene oder die (000-1)-Ebene als Kanalgebiet aufweist. Ferner nimmt durch die Bildung des Grabens 11 die Kanalbreite verglichen mit jener einer DOS-Struktur des planaren Typs ohne einen Graben zu und kann eine hohe Stromkonzentration implementiert werden. Daher kann die Leistungsfähigkeit der Siliciumcarbid-Halbleitervorrichtung verbessert werden.
  • Wenn sich bei einem SiC-Leistungs-MISFET mit einem Graben, in den die Gate-Elektrode eingebettet ist, der Graben zur n-leitenden Epitaxieschicht (Driftschicht) unterhalb der p-leitenden Body-Schicht erstreckt, kann, weil der Gate-Isolierfilm und ein Teil der Gate-Elektrode zur Seite der Driftschicht unterhalb der Unterseite der p-leitenden Body-Schicht, woran die Stehspannung angelegt ist, vorstehen, ein die Stehspannung überschreitendes elektrisches Feld an den Gate-Isolierfilm angelegt werden, was zu einem elektrischen Durchbruch führt.
  • Dagegen ist der Graben 11 gemäß der vorliegenden Ausführungsform nur in der p-leitenden Body-Schicht 3 ausgebildet und steht der Boden des Grabens 11 nicht von der Unterseite der Body-Schicht 3 nach unten vor. Daher kann gemäß der vorliegenden Ausführungsform ein an den Gate-Isolierfilm, der in Kontakt mit der Oberfläche des Grabens ausgebildet ist, woran die Stehspannung angelegt ist, anzulegendes elektrisches Feld gegenüber einem Graben-MISFET, bei dem sich der Boden des Grabens über die Unterseite der Body-Schicht hinaus zum SiC-Substrat erstreckt, erheblich abgeschwächt werden. Weil hierdurch die Stehspannung des Gate-Isolierfilms erhöht werden kann, kann die Zuverlässigkeit der Siliciumcarbid-Halbleitervorrichtung verbessert werden.
  • Hier besteht die Metallschicht 7 gemäß der vorliegenden Ausführungsform aus der Stromdiffusionsschicht 6. Weil die Metallschicht 7 elektrisch mit der Source-Elektrode 12 verbunden ist (in den 2 und 3 nicht dargestellt), weist sie ein Source-Potential auf. Mit anderen Worten haben die Metallschicht 7 und das Source-Gebiet 5 das gleiche Potential. Ferner ist die Metallschicht 7 elektrisch mit der Stromdiffusionsschicht 6 verbunden. Folglich ist das Potential der Stromdiffusionsschicht 6, insbesondere das Potential des oberen Abschnitts der Stromdiffusionsschicht 6, nämlich eines Abschnitts, an dem die Stromdiffusionsschicht 6 die Metallschicht 7 berührt, das Source-Potential. Auf diese Weise besteht die Rolle der Metallschicht 7 darin, das Potential der Stromdiffusionsschicht 6 fest auf das Source-Potential zu legen.
  • Daher hängt das Potential in der Stromdiffusionsschicht 6, wenn der SiC-Leistungs-MISFET ausgeschaltet ist, statt vom Potential des JFET-Gebiets 4 vom Potential der Metallschicht 7 und der Body-Schicht 3 ab. Weil die Metallschicht 7 und die Body-Schicht 3 elektrisch mit der Source-Elektrode 12 verbunden sind, wird die Intensität des elektrischen Felds im die Stromdiffusionsschicht 6 an der Oberfläche des Grabens 11 berührenden Gate-Isolierfilm auf eine ähnliche Stärke wie jene des durch die Potentialdifferenz zwischen der Gate- und der Source-Elektrode hervorgerufenen elektrischen Felds verringert. Dementsprechend kann die Zuverlässigkeit des Gate-Isolierfilms verbessert werden, weil verhindert werden kann, dass der Gate-Isolierfilm in der Nähe der Stromdiffusionsschicht 6 durch ein konzentriertes elektrisches Feld zerstört wird. Mit anderen Worten kann die Zuverlässigkeit der Siliciumcarbid-Halbleitervorrichtung verbessert werden.
  • Ferner wird beim SiC-Leistungs-MISFET, wenn in der Epitaxieschicht auf dem Si-Substrat eine BPD (Grundebenenversetzung) erzeugt wird, falls Elektronen und Löcher in einem Gebiet rekombinieren, in dem die BPD vorliegt, durch die bei der Rekombination erzeugte Energie eine Versetzung in der Epitaxieschicht des Kristalls hervorgerufen. Dadurch breitet sich ein als Schockley-Stapelfehler bezeichneter Oberflächenfehler in der Epitaxieschicht aus. Weil bei diesem Stapelfehler die Bewegung von Elektronen in vertikaler Richtung in der Epitaxieschicht (Driftschicht) unterbunden wird, steigen beim SiC-Leistungs-MISFET, in dem sich der Stapelfehler ausbreitet, der Elementwiderstand (Substratwiderstand) und die Durchlassspannung (Einschaltspannung) an. Weil dieser Stapelfehler infolge bei der Betätigung des SiC-Leistungs-MISFET in das SiC-Epitaxiesubstrat fließender Elektronen und Löcher weiter zunimmt, nehmen der Widerstand zwischen der Source- und der Drain-Elektrode und der Widerstand der eingebauten Elektrode im Laufe der Anregungszeit zu. Kurz gesagt, ergibt sich das Problem, dass sich die Eigenschaften des SiC-Leistungs-MISFET durch Anregungsverschlechterung ändern, was zu einer Verringerung der Leistungsfähigkeit und der Zuverlässigkeit der Siliciumcarbid-Halbleitervorrichtung führt.
  • Dagegen wird gemäß der vorliegenden Ausführungsform zwischen der Stromdiffusionsschicht 6 und dem JFET-Gebiet 4 und der Metallschicht 7 keine Löcher aufweisende Schicht in der Art eines p-leitenden Halbleitergebiets oder dergleichen gebildet. Weil in der Metallschicht 7 vorhandene Ladungsträger nur freie Elektronen sind und darin keine Löcher existieren, fließen auch keine Löcher in die n-leitende Stromdiffusionsschicht 6. Daher geschieht keine Rekombination von Ladungsträgern infolge einer Bewegung von Löchern von der Seite der Metallschicht 7 in die Stromdiffusionsschicht 6. Dementsprechend kann selbst dann, wenn in der Epitaxieschicht 1 (Driftschicht) eine BPD existiert, eine Anregungsverschlechterung verhindert werden.
  • 20 zeigt eine Beziehung zwischen der Anregungszeit und der Einschaltspannung des SiC-Leistungs-MISFET in einer Graphik. Insbesondere ist 20 eine Graphik, welche eine Änderung der Eigenschaften der Einschaltspannung der Siliciumcarbid-Halbleitervorrichtung zeigt. In 20 ist eine Graphik in einem Fall, in dem die Metallschicht 7 (siehe 2) nicht existiert und sich ein Stapelfehler ausdehnt, durch eine unterbrochene Linie dargestellt und ist eine Graphik für den SiC-Leistungs-MISFET gemäß der vorliegenden Ausführungsform durch eine durchgezogene Linie dargestellt. Wie in der Graphik durch die unterbrochene Linie dargestellt ist, nimmt die Einschaltspannung beim SiC-Leistungs-MISFET, der keine Metallschicht 7 aufweist und bei dem sich ein Stapelfehler durch Rekombination von Elektronen und Löchern im Laufe der Anregungszeit ausdehnt, zu. Dagegen kann in der Beziehung gemäß der vorliegenden Ausführungsform, die durch die Graphik mit der durchgezogenen Linie angegeben ist, im Laufe der Anregungszeit eine Ausdehnung eines Stapelfehlers und damit eine Erhöhung der Einschaltspannung verhindert werden.
  • Anhand des vorstehend Erwähnten ergibt sich, dass ein SiC-Leistungs-MISFET implementiert werden kann, der verglichen mit einem SiC-Leistungs-MISFET mit einer DMOS-Struktur, worin keine Metallschicht 7 ausgebildet ist, einen geringen Widerstand und einen geringen Verlust aufweist. Mit anderen Worten kann die Leistungsfähigkeit der Siliciumcarbid-Halbleitervorrichtung verbessert werden. Zusätzlich kann die Zuverlässigkeit der Siliciumcarbid-Halbleitervorrichtung verbessert werden, weil eine Anregungsverschlechterung durch das Auftreten eines Stapelfehlers verhindert werden kann.
  • <Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung>
  • Nachfolgend wird ein Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung in der Reihenfolge der Schritte mit Bezug auf die 5 bis 19 beschrieben. 5 ist ein Flussdiagramm, das ein Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform zeigt. Die 6 bis 19 sind Schnittansichten, die verschiedene Stufen des Verfahrens zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform zeigen. Hier wird das Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung in der Reihenfolge der in 5 dargestellten Schritte P1 bis P7 beschrieben.
  • <Schritt P1>
  • Zuerst wird ein n-leitendes 4H-SiC-Substrat 2 wie in 6 dargestellt präpariert. In das 4H-SiC-Substrat 2 wird ein n-Störstoff eingebracht. Dieser n-Störstoff ist beispielsweise N (Stickstoff), und die Störstellenkonzentration dieses n-Störstoffs beträgt beispielsweise 1 × 1018 bis 1 × 1021 cm-3. Wenngleich das SiC-Substrat 2 zwei Flächen, nämlich eine Si-Fläche ((0001)-Ebene) und eine C-Fläche ((000-1)-Ebene) aufweist, kann die Fläche (Hauptfläche, obere Fläche) des SiC-Substrats 2 ferner eine von der Si-Fläche und der C-Fläche sein.
  • Dann wird eine aus SiC (Siliciumcarbid) bestehende n-leitende Epitaxieschicht 1 durch ein epitaxiales Wachstumsverfahren auf der Oberfläche (ersten Hauptfläche) des SiC-Substrats 2 gebildet. In die Epitaxieschicht 1 wird ein n-Störstoff mit einer geringeren Störstellenkonzentration als jene des SiC-Substrats 2 eingebracht. Wenngleich die Störstellenkonzentration der Epitaxieschicht 1 auf den Nennwerten des SiC-Leistungs-MISFET beruht, beträgt sie beispielsweise 1 × 1014 bis 1 × 1017 cm-3. Ferner beträgt die Dicke der Epitaxieschicht 1 beispielsweise 5 bis 100 µm. Durch den vorstehend beschriebenen Schritt wird ein aus dem SiC-Substrat 2 und der Epitaxieschicht 1 des n-Typs gebildetes SiC-Epitaxiesubstrat gebildet.
  • <Schritt P2>
  • Dann wird, wie in 7 dargestellt ist, eine Maske M11 als Ionenimplantations-Blockierungsmaske an der Oberfläche (Oberseite) der Epitaxieschicht 1 gebildet. Die Dicke der Maske M11 beträgt beispielsweise in etwa 1 bis 3 µm. Die Breite der Maske M11 in einem Elementgebiet beträgt beispielsweise etwa 1 bis 5 µm. Für die Maske M11 kann beispielsweise ein SiO2-Film, ein Si-Film oder ein SiN-Film aus einem anorganischen Material oder ein Resistfilm oder ein Polyimidfilm aus einem organischen Material verwendet werden.
  • Dann wird eine Ionenimplantation eines p-Störstoffs (beispielsweise Al (Aluminium)) durch die Maske M11 in die Epitaxieschicht 1 eingebracht. Folglich wird im Elementgebiet der Epitaxieschicht 1 eine p-leitende Body-Schicht 3 gebildet. Es sei bemerkt, dass, wenngleich dies nicht dargestellt ist, gleichzeitig ein p-leitender Feldbegrenzungsring 103 (siehe 1) um das Elementgebiet gebildet wird. Der Aufbau des Abschlussabschnitts ist nicht darauf beschränkt und kann beispielsweise eine Sperrschicht-Abschlusserweiterungs-(JTE)-Struktur sein.
  • Die Tiefe (erste Tiefe) der Body-Schicht 3 von der Oberfläche (Oberseite) der Epitaxieschicht 1 beträgt beispielsweise etwa 0,5 bis 2 µm. Ferner beträgt die Störstellenkonzentration der Body-Schicht 3 beispielsweise 1 × 1016 bis 1 × 1019 cm-3. Ferner beträgt die maximale Störstellenkonzentration der Body-Schicht 3 beispielsweise 1 × 1017 bis 1 × 1019 cm-3.
  • Dann wird, nachdem die Maske M11 entfernt wurde, ein n-leitendes Source-Gebiet 5, eine n-leitende Stromdiffusionsschicht 6 oder ein n-leitendes JFET-Gebiet 4 durch ein ähnliches Verfahren wie für die Body-Schicht 3, wie in 8 dargestellt, gebildet. Mit anderen Worten werden diese Halbleitergebiete durch ein Ionenimplantationsverfahren gebildet, bei dem eine Maske oder dergleichen verwendet wird. Der hier implantierte n-Störstoff ist beispielsweise N (Stickstoff) oder P (Phosphor). Ferner wird, wenngleich dies nicht dargestellt ist, ein n-leitender Schutzring 102 (siehe 1) in einem umgebenden Gebiet gebildet.
  • <Schritt P3>
  • Dann wird, wenngleich dies nicht dargestellt ist, ein C(Kohlenstoff)-Film auf der Oberseite und der Rückseite der Epitaxieschicht 1, beispielsweise durch ein Plasma-CVD(chemische Dampfabscheidung)-Verfahren, abgeschieden. Die Dicke des Kohlenstofffilms beträgt beispielsweise etwa 0,03 µm. Nachdem die Oberfläche und die Rückseite des SiC-Epitaxiesubstrats mit dem Kohlenstofffilm bedeckt wurden, wird eine Wärmebehandlung bei einer Temperatur von wenigstens 150 °C für das SiC-Epitaxiesubstrat ausgeführt. Die Dauer der Wärmebehandlung beträgt beispielsweise etwa 1 bis 30 Minuten. Dadurch geschieht die Aktivierung der in das SiC-Epitaxiesubstrat ionenimplantierten Störstellen. Nach der Wärmebehandlung wird der Kohlenstofffilm beispielsweise durch Sauerstoffplasmabehandlung entfernt.
  • <Schritt P4>
  • Dann wird eine Maske M12 als Ätzverhinderungsmaske auf der Epitaxieschicht 1 gebildet, wie in den 9 und 10 dargestellt ist. 9 ist eine Schnittansicht eines Gebiets, das einem Graben in x-Richtung benachbart ist, nämlich eines Gebiets, worin kein Graben ausgebildet ist, und 10 ist eine Schnittansicht eines Gebiets, in dem ein Graben zu bilden ist. Die Maske M12 wird beispielsweise aus einem Resistfilm gebildet. Die Dicke der Maske M12 beträgt beispielsweise etwa 0,5 bis 3 µm. Die Maske M12 weist Öffnungen auf, die in Gebieten bereitgestellt sind, in denen Gräben 11 in einem späteren Schritt zu bilden sind. Am Boden einer Öffnung werden beispielsweise die Body-Schicht 3, das Source-Gebiet 5 und die Stromdiffusionsschicht 6 freigelegt.
  • Dann werden mehrere Gräben 11, die sich zum Source-Gebiet 5, zur Body-Schicht 3 und zur Stromdiffusionsschicht 6 erstrecken, unter Verwendung eines Trockenätzverfahrens gebildet. Ein Graben 11 steht in Kontakt mit dem Source-Gebiet 5, der Body-Schicht 3 und der Stromdiffusionsschicht 6. Hier werden mehrere in x-Richtung (Tiefenrichtung in den 9 und 10) angeordnete Gräben 11 gebildet. Ferner werden mehrere Gräben 11 auch in y-Richtung (Querrichtung in den 9 und 10) angeordnet gebildet.
  • Die Tiefe (vierte Tiefe) jedes Grabens 11 ist geringer als die Tiefe der Body-Schicht 3. Die Tiefe des Grabens 11 beträgt beispielsweise etwa 0,1 bis 1,5 µm. Die Länge des Grabens 11 in einer zur Kanallänge eines SiC-Leistungs-MISFET, der später zu bilden ist, parallelen Richtung (y-Richtung) beträgt beispielsweise etwa 1 bis 3 µm. Die Länge des Grabens 11 in einer zur Kanalbreite des SiC-Leistungs-MISFET parallelen Richtung (x-Richtung) beträgt beispielsweise etwa 0,1 bis 1 µm. Der Grabenabstand in der zur Kanalbreite parallelen Richtung beträgt beispielsweise etwa 0, 1 bis 1 µm.
  • <Schritt P5>
  • Dann wird, nachdem die Maske M12 entfernt wurde, ein Gate-Isolierfilm 8 an der Oberfläche der Epitaxieschicht 1 und der Oberfläche der Gräben 11 gebildet, wie in 11 dargestellt ist. Kurz gesagt, wird der Gate-Isolierfilm 8 so gebildet, dass er die Seitenflächen und die Bodenfläche der Gräben 11 bedeckt. Der Gate-Isolierfilm 8 besteht aus einem beispielsweise durch ein thermisches CVD-Verfahren gebildeten SiO2-Film. Die Dicke des Gate-Isolierfilms 8 beträgt beispielsweise etwa 0,005 bis 0,15 µm. Weil die Dicke des Gate-Isolierfilms 8 geringer als die Hälfte der minimalen Breite des Grabens 11 ist, wird der Graben 11 nicht ganz in den Gate-Isolierfilm 8 eingebettet.
  • Dann wird ein n-leitender Polysiliciumfilm 9a auf dem Gate-Isolierfilm 8 gebildet. Die Dicke des Polysiliciumfilms 9a beträgt beispielsweise etwa 0,01 bis 4 µm. Folglich wird das Innere jedes Grabens 11 vollständig mit dem Gate-Isolierfilm 8 und dem Polysiliciumfilm 9a gefüllt.
  • Dann wird der Polysiliciumfilm 9a durch ein Trockenätzverfahren unter Verwendung einer Maske M13 (eines Photoresistfilms) verarbeitet, und wird eine aus dem Polysiliciumfilm 9a bestehende Gate-Elektrode 9 gebildet, wie in 12 dargestellt ist. Zu dieser Zeit wird der Polysiliciumfilm 9a direkt oberhalb des JFET-Gebiets 4, das sandwichförmig zwischen einander in y-Richtung benachbarten Body-Schichten 3 ausgebildet ist, entfernt.
  • Dann wird die Gate-Elektrode 9, wenngleich dies nicht dargestellt ist, leicht oxidiert, nachdem die Maske M13 entfernt wurde. Beispielsweise wird als Bedingung eine Trockenoxidation während etwa 30 Minuten bei 90 °C ausgeführt.
  • <Schritt P6>
  • Dann wird ein Zwischenschicht-Isolierfilm 10 auf der Oberfläche (Oberseite) der Epitaxieschicht 1 beispielsweise durch ein Plasma-CVD-Verfahren gebildet, so dass er die Gate-Elektrode 9 und den Gate-Isolierfilm 8 bedeckt, wie in 13 dargestellt ist. Der Zwischenschicht-Isolierfilm besteht beispielsweise aus einem SiO2-Film.
  • Dann werden in den nachstehend mit Bezug auf die 14 bis 17 beschriebenen Schritten eine Metallschicht 7 und eine Metallsilicidschicht 14 gebildet. Wenngleich in der folgenden Beschreibung angegeben ist, dass eine Metallschicht 7 und eine Metallsilicidschicht 14 in der Reihenfolge gebildet werden, dass die Metallschicht 7 zuerst gebildet wird und dann die Metallsilicidschicht 14 gebildet wird, kann ein anderes Verfahren, bei dem die Metallschicht 7 nach der Metallsilicidschicht 14 gebildet wird, oder ein weiteres Verfahren, bei dem die Metallsilicidschicht 14 und die Metallschicht 7 gleichzeitig gebildet werden, verwendet werden.
  • Hier wird jedoch keine Metallschicht 7 gebildet, die aus Metallsilicid besteht. Insbesondere wird auf der Stromdiffusionsschicht 6 und dem JFET-Gebiet 4 keine Metallsilicidschicht gebildet. Mit anderen Worten wird weder auf der Stromdiffusionsschicht 6 noch auf dem JFET-Gebiet 4 ein leitender Film gebildet, der durch ohmsche Verbindung mit der Stromdiffusionsschicht 6 und dem JFET-Gebiet 4 verbunden ist. Dies liegt daran, dass die vorstehend beschriebene Schottky-Barrierediode gebildet werden muss, die aus einer Metallschicht 7 und einem darunter liegenden n-leitenden Halbleitergebiet (Stromdiffusionsschicht 6 und JFET-Gebiet 4) besteht. Wenn ein durch ohmsche Verbindung mit der Stromdiffusionsschicht 6 und dem JFET-Gebiet 4 verbundener leitender Film auf der Stromdiffusionsschicht 6 und dem JFET-Gebiet 4 ausgebildet ist, werden der leitende Film und die Stromdiffusionsschicht 6, das JFET-Gebiet 4, die Epitaxieschicht 1 und das SiC-Substrat 2 gegeneinander kurzgeschlossen, wodurch eine Vorrichtung erhalten wird, bei der ein später gebildeter SiC-Leistungs-MISFET nicht arbeitet und abgesehen davon der SiC-Leistungs-MISFET keine eingebaute Diode aufweist. Die eingebaute Diode kann als Rückflussdiode verwendet werden, wie in Zusammenhang mit den nachstehenden Ausführungsformen 3 bis 5 beschrieben wird. Dementsprechend ist das Material der Metallschicht 7 auf ein Material beschränkt, das eine Schottky-Sperrschicht zur Epitaxieschicht 1 bildet.
  • Hier werden, wie in 14 dargestellt ist, der Zwischenschicht-Isolierfilm 10 und der Gate-Isolierfilm 8 durch ein Trockenätzverfahren unter Verwendung einer Maske M14 (eines Photoresistfilms) bearbeitet, um Öffnungen zum Freilegen eines Teils der Stromdiffusionsschicht 6 und des JFET-Gebiets 4 zu bilden.
  • Dann wird, nachdem die Maske M14 entfernt wurde, eine Metallschicht 7 gebildet, welche die Oberfläche eines Teils der Stromdiffusionsschicht 6 und des JFET-Gebiets 4, die an der Bodenfläche der Öffnungen freiliegen, kontaktiert, wie in 15 dargestellt ist. Die Metallschicht 7 wird beispielsweise durch Abscheiden eines Ti (Titan) - Films gebildet, und die Dicke der Metallschicht 7 beträgt beispielsweise etwa 0,001 bis 5 µm. Der Ti-Film kann beispielsweise durch ein Sputterverfahren gebildet werden, und durch anschließendes Bearbeiten des Ti-Films durch Ausführen eines Ätzens unter Verwendung einer Maske verbleibt die aus einem Ti-Film gebildete Metallschicht 7 als ein Muster zwischen zwei Gate-Elektroden 9. Die Stromdiffusionsschicht 6 und das JFET-Gebiet 4 und die Metallschicht 7 bilden eine aus einer Schottky-Sperrschicht gebildete Schottky-Barriere.
  • Anschließend werden der Zwischenschicht-Isolierfilm 10 und der Gate-Isolierfilm 8 durch ein Trockenätzverfahren unter Verwendung einer Maske M15 (eines Photoresistfilms) bearbeitet, um Öffnungen zu bilden, die sich zu einem Tel des Source-Gebiets 5 und der Body-Schicht 3 erstrecken, wie in 16 dargestellt ist. Die Maske M15 bedeckt die Metallschicht 7.
  • Dann wird, nachdem die Maske M15 entfernt wurde, unter Verwendung eines wohlbekannten Salicidprozesses eine Metallsilicidschicht 14 auf der Oberseite eines Teils des Source-Gebiets 5 und eines Teils der Body-Schicht 3 gebildet, die durch die Öffnungen zur Bodenfläche freistehen, wie in 17 dargestellt ist.
  • <Schritt P7>
  • Anschließend wird ein Metallfilm (gestapelter Film, der beispielsweise einen Ti (Titan)-Film, einen TiN(Titannitrid)-Film und einen Al (Aluminium) -Film aufweist) auf dem Zwischenschicht-Isolierfilm 10 einschließlich des Inneren der mehreren Öffnungen (eine Öffnung, die sich zur Gate-Elektrode 9 erstreckt, ist nicht dargestellt), die sich zur Metallsilicidschicht 14, zur Metallschicht 7 und zur Gate-Elektrode 9 erstrecken, welche das Source-Gebiet 5 bedecken, wie in 18 dargestellt ist, abgeschieden. Die Dicke des Al (Aluminium) - Films beträgt bevorzugt beispielsweise wenigstens 2 µm. Dann wird die Metallschicht bearbeitet, um eine Source-Elektrode 12, die durch die Metallsilicidschicht 14 elektrisch mit dem Source-Gebiet 5 und der Body-Schicht 3 verbunden ist und elektrisch mit der Metallschicht 7 verbunden ist, und eine Gate-Verdrahtungselektrode (nicht dargestellt), die elektrisch mit der Gate-Elektrode 9 verbunden ist, zu bilden.
  • Dann wird, wenngleich dies nicht dargestellt ist, ein SiO2-Film oder ein Polyimidfilm als Passivierungsfilm abgeschieden, so dass er die Gate-Verdrahtungselektrode und die Source-Elektrode 12 bedeckt.
  • Dann wird der Passivierungsfilm, wenngleich dies nicht dargestellt ist, bearbeitet, um eine Source-Öffnung 107 (siehe 1) und eine Gate-Öffnung 105 (siehe 1) zu bilden, die sich durch den Passivierungsfilm erstrecken.
  • Dann wird, wenngleich dies nicht dargestellt ist, ein Metallfilm beispielsweise durch ein Sputterverfahren auf der Rückseite des SiC-Substrats 2 abgeschieden. Die Dicke der Metallschicht beträgt beispielsweise etwa 0,1 µm.
  • Dann wird eine Lasersilizidierungswärmebehandlung ausgeführt, um zu bewirken, dass der Metallfilm und die Rückseite des SiC-Substrats 2 miteinander reagieren, um eine Metallsilicidschicht 15 zu bilden, so dass sie die Rückseite des SiC-Substrats 2 bedeckt, wie in 19 dargestellt ist. Danach wird eine Drain-Verdrahtungselektrode 13 gebildet, so dass sie die Unterseite der Metallsilicidschicht 15 bedeckt. Die Drain-Verdrahtungselektrode 13 besteht aus einem gestapelten Film, der durch Stapeln eines Ti(Titan)-Films, eines Ni(Nickel)-Films und eines Au(Gold)-Films in dieser Reihenfolge in Abwärtsrichtung gebildet wird. Die Dicke der Drain-Verdrahtungselektrode 13 beträgt beispielsweise etwa 0,5 bis 1 µm.
  • Durch die vorstehend beschriebenen Schritte wird die Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung im Wesentlichen fertig gestellt. Das n-leitende Source-Gebiet 5, die p-leitende Body-Schicht 3, die n-leitende Stromdiffusionsschicht 6, das JFET-Gebiet 4, die Epitaxieschicht 1 und das SiC-Substrat 2 sowie die Gate-Elektrode 9 bilden einen SiC-Leistungs-MISFET 108 (siehe 1). Anschließend werden externe Verdrahtungsleitungen elektrisch mit der Source-Elektrode 12, der Gate-Verdrahtungselektrode und der Drain-Verdrahtungselektrode 13 verbunden.
  • <Vorteilhafte Wirkung des Verfahrens zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform>
  • Gemäß der vorliegenden Ausführungsform kann, weil eine Seitenfläche des Grabens 11 zu einem Kanalgebiet wird, beispielsweise wenn ein 4° außerhalb der Si (0001)-Ebene liegendes Substrat verwendet wird, die (11-20) -Ebene oder die (1-100) -Ebene als Kanalgebiet verwendet werden. Demgemäß kann verglichen mit einem SiC-Leistungs-MISFET, der nur eine Hauptfläche eines SiC-Epitaxiesubstrats als Kanalgebiet aufweist, eine hohe Kanalbeweglichkeit implementiert werden. Ferner wird durch die Bildung des Grabens 11 die Kanalbreite verglichen mit jener einer DMOS-Struktur, worin kein Graben ausgebildet ist, hoch und kann eine hohe Stromkonzentration implementiert werden. Daher kann die Leistungsfähigkeit der Siliciumcarbid-Halbleitervorrichtung verbessert werden.
  • Ferner wird der Graben 11 in einem Gebiet gebildet, das weniger tief ist als die Body-Schicht 3, und ein Abschnitt, der niedriger liegt als der Boden des Grabens 11, ist von der Body-Schicht 3 umgeben. Dementsprechend kann gemäß der vorliegenden Ausführungsform ein elektrisches Feld, das an den Gate-Isolierfilm anzulegen ist, der auf der Grabenoberfläche gebildet ist, verglichen mit einer Graben-MOS-Struktur, bei der ein Abschnitt unterhalb der Body-Schicht 3 freiliegt, erheblich abgeschwächt werden, sofern die Stehspannung eingehalten wird. Daher kann die Zuverlässigkeit der Siliciumcarbid-Halbleitervorrichtung verbessert werden.
  • Weil gemäß der vorliegenden Ausführungsform ferner nur freie Elektronen als Ladungsträger in der mit der Oberseite der Stromdiffusionsschicht 6 verbundenen Metallschicht 7 existieren, kann bei einem Stromfluss zur n-leitenden Stromdiffusionsschicht 6 das Auftreten einer Anregungsverschlechterung unabhängig davon, ob eine BPD in der Driftschicht existiert, unterdrückt werden. Weil der Widerstand und der Verlust verglichen mit jenen einer gewöhnlichen DMOS-Struktur verringert werden können, kann daher die Leistungsfähigkeit der Siliciumcarbid-Halbleitervorrichtung verbessert werden. Folglich kann eine Siliciumcarbid-Halbleitervorrichtung mit einer hohen Zuverlässigkeit gebildet werden.
  • Ferner ist der Prozess einfach, weil die Metallschicht 7 und die Source-Elektrode 12 hier nach der Bildung des Zwischenschicht-Isolierfilms 10 in aufeinander folgenden Schritten erzeugt werden können.
  • <Modifikation 1>
  • Wie in 21 dargestellt ist, wird bei einem SiC-Leistungs-MISFET eine Modifikation 1 gemäß der vorliegenden Ausführungsform in einem Gebiet, das sandwichförmig zwischen einem oberen Abschnitt der Stromdiffusionsschicht 6 und dem Gate-Isolierfilm 8 angeordnet ist, und einem Gebiet, das sandwichförmig zwischen einem oberen Abschnitt des Source-Gebiets 5 und dem Gate-Isolierfilm 8 angeordnet ist, ein Feldoxidfilm (Feldisolierfilm) 16 gebildet, der dicker ist als der Gate-Isolierfilm 8. Der Aufbau des anderen Teils des SiC-Leistungs-MISFET ähnelt jenem des mit Bezug auf 4 beschriebenen SiC-Leistungs-MISFET. Weil der Feldoxidfilm 16 gebildet ist, kann ein in einem Ausschaltzustand am Gate-Isolierfilm anliegendes elektrisches Feld weiter verringert werden. Zusätzlich kann die elektrische Kapazität zwischen der Gate-Elektrode 9 und der Epitaxieschicht 1 verringert werden und kann ferner der Ätzverlust verringert werden und kann ein fehlerhaftes Auslösen verhindert werden.
  • Beim Verfahren zur Bildung des Feldoxidfilms 16 verbleibt beispielsweise eine Hartmaske (Maske M12), die beispielsweise bei der Bildung eines vorstehend mit Bezug auf 10 beschriebenen Grabens 11 verwendet wird, als Feldoxidfilm 16. In diesem Fall wird die Source-Elektrode 12 aus einem Siliciumoxidfilm gebildet. Folglich werden der Feldoxidfilm 16 und der Gate-Isolierfilm 8, die der Reihe nach gestapelt sind, sandwichförmig zwischen einem gewinkelten Abschnitt, welcher der obere Abschnitt einer Seitenfläche des Grabens 11 ist, und der Gate-Elektrode 9 angeordnet, und die sich ergebende Struktur hat eine hohe Oxidfilmdicke.
  • <Modifikation 2>
  • Wie in 22 dargestellt ist, wird bei einer Modifikation 2 der vorliegenden Ausführungsform eine Widerstandsverringerungsschicht 17, die eine n-leitende Halbleiterschicht mit einer hohen Störstellenkonzentration ist, auf der Rückseite des SiC-Substrats 2 gebildet, so dass sie eine vorgegebene Tiefe (fünfte Tiefe) von der Rückseite (zweiten Hauptfläche) des SiC-Substrats 2 hat. Folglich können der Widerstand der Metallsilicidschicht 15 und der Kontaktwiderstand zwischen dem SiC-Substrat 2 und der Drain-Verdrahtungselektrode 13 verringert werden. Der Aufbau des anderen Teils ähnelt jenem des vorstehend mit Bezug auf die 1 bis 4 beschriebenen SiC-Leistungs-MISFET.
  • Die Widerstandsverringerungsschicht 17 wird durch Ionenimplantation, beispielsweise unmittelbar vor dem zuvor mit Bezug auf 19 beschriebenen Schritt, gebildet. Die n-Störstellenkonzentration der Widerstandsverringerungsschicht 17 beträgt beispielsweise 1 × 1019 bis 1 × 1021 cm-3. Die Widerstandsverringerungsschicht 17 kann beispielsweise durch ein epitaxiales Wachstumsverfahren gebildet werden.
  • <Modifikation 3>
  • Wie in 23 dargestellt ist, wird bei einer Modifikation 3 der vorliegenden Ausführungsform ein Potentialfixierungsgebiet 18 der Body-Schicht in einem sandwichförmig zwischen der p-leitenden Body-Schicht 3 und der Metallsilicidschicht 14 angeordneten Gebiet gebildet. Kurz gesagt, wird das Potentialfixierungsgebiet 18, das ein p-leitendes Halbleitergebiet ist, dem Source-Gebiet 5 benachbart auf der Oberseite der Epitaxieschicht 1 (Oberseite der Body-Schicht 3) gebildet. Dadurch kann der Widerstand der Metallsilicidschicht 14 verringert werden und wird das Potential der Body-Schicht 3 gleich jenem der Source-Elektrode 12. Der Aufbau des anderen Teils ähnelt jenem des vorstehend mit Bezug auf die 1 bis 4 beschriebenen SiC-Leistungs-MISFET.
  • Das zur Festlegung des Potentials der Body-Schicht bereitgestellte Potentialfixierungsgebiet 18 wird beispielsweise durch Ionenimplantation eines p-Störstoffs in die Body-Schicht 3 gebildet. Die Tiefe des Potentialfixierungsgebiets 18 von der Oberfläche (Oberseite) der Body-Schicht 3 beträgt beispielsweise etwa 0, 1 bis 0,5 µm. Die Störstellenkonzentration des Potentialfixierungsgebiets 18 beträgt beispielsweise 1 × 1019 bis 1 × 1021 cm-3. Das Potentialfixierungsgebiet 18 hat eine höhere Störstellenkonzentration als die Body-Schicht 3.
  • <Modifikation 4>
  • Wie in 24 dargestellt ist, wird bei einer Modifikation 4 der vorliegenden Ausführungsform eine BPDVerringerungsschicht 19, welche eine n-leitende Halbleiterschicht ist, in einem Gebiet gebildet, das sandwichförmig zwischen der n-leitenden Epitaxieschicht 1 und dem n-leitenden SiC-Substrat 2 angeordnet ist. Folglich ändert sich ein Teil einer im SiC-Substrat 2 vorhandenen BPD zu einer TSD (Gewindeschraubenversetzung) und kann die BPD in der Epitaxieschicht 1 erheblich verringert werden. Die TSD ist eine Versetzung, die anders als die BPD keinen Widerstand hervorruft, wenn ein Strom zum SiC-Leistungs-MISFET fließt. Dementsprechend können durch Ändern der BPD zur TSD der Einschaltwiderstand des SiC-Leistungs-MISFET weiter verringert werden und das Auftreten einer Anregungsverschlechterung verhindert werden. Der Aufbau des anderen Teils ähnelt jenem des vorstehend mit Bezug auf die 1 bis 4 beschriebenen SiC-Leistungs-MISFET.
  • Die BPD-Verringerungsschicht 19 kann beispielsweise beim vorstehend mit Bezug auf 6 beschriebenen Prozess durch ein epitaxiales Wachstumsverfahren vor der Bildung der Epitaxieschicht 1 auf dem SiC-Substrat 2 gebildet werden. Der bevorzugte Bereich der Störstellenkonzentration der BPD-Verringerungsschicht 19 beträgt beispielsweise 1 × 1017 bis 1 × 1021 cm-3. Die BPD-Verringerungsschicht 19 weist beispielsweise eine höhere Störstellenkonzentration als das SiC-Substrat 2, jedoch eine geringere Störstellenkonzentration als die Epitaxieschicht 1 auf. Die Dicke der BPD-Verringerungsschicht 19 beträgt beispielsweise etwa 0,5 bis 50 µm.
  • Ausführungsform 2
  • Die Siliciumcarbid-Halbleitervorrichtung, die den vorstehend in Zusammenhang mit Ausführungsform 1 beschriebenen SiC-Leistungs-MISFET aufweist, kann in einer Leistungswandlungsvorrichtung verwendet werden. Die Leistungswandlungsvorrichtung gemäß der vorliegenden Ausführungsform 2 wird mit Bezug auf 25 beschrieben. 25 ist ein Schaltungsdiagramm, das ein Beispiel der Leistungswandlungsvorrichtung (des Wechselrichters) gemäß der vorliegenden Ausführungsform zeigt.
  • Wie in 25 dargestellt ist, weist der Wechselrichter 302 einen SiC-MISFET 304, der ein Schaltelement ist, und eine Diode 305 auf. Der SiC-MISFET 304 ist der vorstehend in Zusammenhang mit Ausführungsform 1 beschriebene SiC-Leistungs-MISFET und weist eine eingebaute Diode auf. In jeder einzelnen Phase sind ein SiC-MISFET 304 und eine Diode 305 antiparallel zwischen eine Versorgungsspannung (Vcc) und ein Eingangspotential für eine Last (beispielsweise einen Motor) 301 (oberer Arm) geschaltet und sind ein SiC-MISFET 304 und eine Diode 305 auch antiparallel zwischen das Eingangspotential für die Last 301 und ein Massepotential (GND) (unterer Arm) geschaltet.
  • Insbesondere sind beim Wechselrichter 302 zwei SiC-MISFET 304 und zwei Dioden 305 für jede Phase bereitgestellt und sind sechs SiC-MISFET (Schaltelemente) 304 und sechs Dioden 305 für drei Phasen bereitgestellt. Eine Steuerschaltung 303 ist mit der Gate-Elektrode der SiC-MISFET 304 verbunden, so dass die SiC-MISFET 304 durch die Steuerschaltung 303 gesteuert werden. Dementsprechend kann die Steuerschaltung 303 die Last 301 durch Steuern des Stroms ansteuern, der zu den SiC-MISFET 304 fließt, welche den Wechselrichter 302 bilden. Der SiC-MISFET 304 und die Diode 305, die antiparallel zueinander geschaltet sind, sind beispielsweise voneinander getrennte Elemente und nicht gemischt in denselben Halbleiterchip aufgenommen.
  • Die Funktion der den Wechselrichter 302 bildenden SiC-MISFET 304 wird nachstehend beschrieben. Zum Steuern und Treiben der Last 301, beispielsweise eines Motors, muss eine Sinuswelle einer gewünschten Spannung in die Last 301 eingegeben werden. Die Steuerschaltung 303 steuert die SiC-MISFET 304 zur Ausführung einer Pulsbreitenmodulation, um die Pulsbreite der Rechteckwelle dynamisch zu ändern. Die ausgegebene Rechteckwelle wird, wenn sie durch eine Induktivität hindurchtritt, zu einer Pseudosinuswelle geglättet. Die SiC-MISFET 304 haben die Funktion, eine Rechteckwelle zur Ausführung dieser Pulsbreitenmodulation zu erzeugen.
  • Auf diese Weise wird gemäß der vorliegenden Ausführungsform die vorstehend in Zusammenhang mit Ausführungsform 1 beschriebene Siliciumcarbid-Halbleitervorrichtung mit einem geringen Einschaltwiderstand und einer hohen Stehspannung für die SiC-MISFET 304 verwendet. Weil die SiC-MISFET 304 eine hohe Leistungsfähigkeit aufweisen, kann eine Leistungswandlungsvorrichtung in der Art eines Wechselrichters mit einer hohen Leistungsfähigkeit erreicht werden. Weil die SiC-MISFET 304 ferner eine Langzeitzuverlässigkeit aufweisen, kann die Anzahl der Jahre der Verwendung einer Leistungswandlungsvorrichtung in der Art eines Wechselrichters erhöht werden.
  • Ferner kann die Leistungswandlungsvorrichtung für ein Dreiphasen-Motorsystem verwendet werden. Wenn die in 25 dargestellte Last 301 ein Dreiphasenmotor ist, können, falls die Leistungswandlungsvorrichtung verwendet wird, welche die vorstehend in Zusammenhang mit Ausführungsform 1 beschriebene Siliciumcarbid-Halbleitervorrichtung aufweist, eine hohe Leistungsfähigkeit und eine Erhöhung der Anzahl der Jahre der Verwendung des Dreiphasen-Motorsystems erreicht werden.
  • Ausführungsform 3
  • Die Siliciumcarbid-Halbleitervorrichtung, die den vorstehend in Zusammenhang mit Ausführungsform 1 beschriebenen SiC-Leistungs-MISFET aufweist, kann für eine Leistungswandlungsvorrichtung verwendet werden. Die Leistungswandlungsvorrichtung gemäß Ausführungsform 3 wird mit Bezug auf 26 beschrieben. 26 ist ein Schaltungsdiagramm, das ein Beispiel der Leistungswandlungsvorrichtung (des Wechselrichters) gemäß der vorliegenden Ausführungsform zeigt.
  • Mit Bezug auf 26 sei bemerkt, dass der Wechselrichter 402 einen SiC-MISFET 404 aufweist, der ein Schaltelement ist. In jeder einzelnen Phase ist ein SiC-MISFET 404 zwischen eine Versorgungsspannung (Vcc) und ein Eingangspotential für eine Last (beispielsweise einen Motor) 401 (oberer Arm) geschaltet und ist ein SiC-MISFET 404 auch zwischen das Eingangspotential für die Last 401 und ein Massepotential (GND) (unterer Arm) geschaltet. Insbesondere sind im Wechselrichter 402 für jede einzelne Phase zwei SiC-MISFET 404 bereitgestellt und sind für drei Phasen sechs SiC-MISFET (Schaltelemente) 404 bereitgestellt. An die Gate-Elektrode der einzelnen SiC-MISFET 404 ist eine Steuerschaltung 403 angeschlossen, so dass die SiC-MISFET 404 durch die Steuerschaltung 403 gesteuert werden. Dementsprechend kann die Steuerschaltung 403 die Last 401 durch Steuern des Stroms ansteuern, der zu den SiC-MISFET 404 fließt, welche den Wechselrichter 402 bilden.
  • Die Funktion der den Wechselrichter 402 bildenden SiC-MISFET 404 wird nachstehend beschrieben. Auch gemäß der vorliegenden Ausführungsform besteht eine Funktion des SiC-MISFET darin, eine Rechteckwelle zur Ausführung einer Pulsbreitenmodulation ähnlich Ausführungsform 2 zu erzeugen. Ferner wirkt der SiC-MISFET gemäß der vorliegenden Ausführungsform auch als die Diode 305 gemäß Ausführungsform 2. Im Wechselrichter 402 muss beispielsweise in einem Fall, in dem die Last 401 eine Induktivität in der Art eines Motors aufweist, die in der Induktivität gespeicherte Energie fehlerfrei abgegeben werden (Rückflussstrom), wenn der SiC-MISFET 404 ausgeschaltet wird. Gemäß Ausführungsform 2 spielt die Diode 305 diese Rolle. Auf diese Weise wird die Diode 305 als Rückflussdiode verwendet. Dagegen wird diese Rolle gemäß der vorliegenden Ausführungsform durch den SiC-MISFET 404 übernommen. Mit anderen Worten wird eine Synchrongleichrichtungsansteuerung verwendet. Hier ist die Synchrongleichrichtungsansteuerung ein Verfahren zum Einschalten des Gates des SiC-MISFET 404, so dass ein Strom in Gegenrichtung fließt, wenn ein Rückfluss erfolgt.
  • Demgemäß hängt der Leitungsverlust beim Rückfluss nicht von der Kennlinie der Diode, sondern von der Kennlinie des SiC-MISFET 404 ab. Ferner ist bei der Ausführung einer Synchrongleichrichtungsansteuerung, um zu verhindern, dass der obere und der untere Arm gegeneinander kurzgeschlossen werden, ein Inaktivitätszeitraum, während dessen die SiC-MISFET sowohl des oberen als auch des unteren Arms ausgeschaltet sind, erforderlich. Während dieses Inaktivitätszeitraums leitet eine aus dem JFET-Gebiet 4 des SiC-MISFET 404 und der Metallschicht 7 (siehe 2) gebildete Schottky-Barrierediode. Mit anderen Worten wird diese Schottky-Diode (eingebaute Diode) an Stelle der Diode 305 gemäß Ausführungsform 2 als Rückflussdiode verwendet.
  • Auf diese Weise kann gemäß der vorliegenden Ausführungsform durch die Verwendung der vorstehend in Zusammenhang mit Ausführungsform 1 für den SiC-MISFET beschriebenen Siliciumcarbid-Halbleitervorrichtung der Verlust beim Rückfluss verringert werden, beispielsweise weil der SiC-MISFET 404 eine hohe Leistungsfähigkeit hat. Ferner kann, weil abgesehen vom SiC-MISFET 404 keine Diode verwendet wird, die Leistungswandlungsvorrichtung in der Art eines Wechselrichters verkleinert werden. Ferner kann die Anzahl der Jahre der Verwendung der Leistungswandlungsvorrichtung in der Art eines Wechselrichters erhöht werden, weil der SiC-MISFET 404 eine Langzeitzuverlässigkeit aufweist.
  • Ferner kann die Leistungswandlungsvorrichtung für ein Dreiphasen-Motorsystem verwendet werden. Wenn die in 26 dargestellte Last 401 ein Dreiphasenmotor ist, können, falls die Leistungswandlungsvorrichtung für den Wechselrichter 402 verwendet wird, welche die vorstehend in Zusammenhang mit Ausführungsform 1 beschriebene Siliciumcarbid-Halbleitervorrichtung aufweist, eine hohe Leistungsfähigkeit und eine Erhöhung der Anzahl der Jahre der Verwendung des Dreiphasen-Motorsystems erreicht werden.
  • Ausführungsform 4
  • Das vorstehend in Zusammenhang mit Ausführungsform 2 oder 3 beschriebene Dreiphasen-Motorsystem kann in einem Automobil in der Art eines Hybridfahrzeugs, eines Elektrofahrzeugs oder eines Brennstoffzellenfahrzeugs verwendet werden. Ein Automobil, welches das Dreiphasen-Motorsystem gemäß Ausführungsform 4 verwendet, wird mit Bezug auf die 27 und 28 beschrieben. 27 ist ein Blockdiagramm, das ein Beispiel einer Konfiguration eines Elektrofahrzeugs gemäß der vorliegenden Ausführungsform zeigt, und 28 ist ein Schaltungsdiagramm, das ein Beispiel eines Aufwärtswandlers gemäß der vorliegenden Ausführungsform zeigt.
  • Mit Bezug auf 27 sei bemerkt, dass das Elektrofahrzeug einen Dreiphasenmotor 503, der Leistung auf eine Antriebswelle 502 übertragen kann, mit der ein Antriebsrad (Rad) 501a und ein anderes Antriebsrad (Rad) 501b verbunden sind, einen Wechselrichter 504 zum Antreiben des Dreiphasenmotors 503 und eine Batterie 505 aufweist. Das Elektrofahrzeug weist ferner einen Aufwärtswandler 508, ein Relais 509 und eine elektronische Steuereinheit 510 auf. Der Aufwärtswandler 508 ist mit einer Stromversorgungsleitung 506, mit der der Wechselrichter 504 verbunden ist, und einer anderen Stromversorgungsleitung 507, mit der die Batterie 505 verbunden ist, verbunden.
  • Der Dreiphasenmotor 503 ist ein Synchrongeneratormotor, der einen Läufer, in den Permanentmagneten eingebettet sind, und einen Stator, auf den Dreiphasenspulen gewickelt sind, aufweist. Für den Wechselrichter 504 kann der in Zusammenhang mit Ausführungsform 2 oder 3 vorstehend beschriebene Wechselrichter verwendet werden. Der Synchrongeneratormotor empfängt vom Wechselrichter zugeführten Strom und treibt die Antriebsräder 501a und 501b an.
  • Der Aufwärtswandler 508 ist so aufgebaut, dass eine Drosselspule 511 und ein Glättungskondensator 512 mit einem Wechselrichter 513 verbunden sind, wie in 28 dargestellt ist. Der Wechselrichter 513 ähnelt dem vorstehend in Zusammenhang mit Ausführungsform 3 beschriebenen Wechselrichter und er gleicht diesem auch in Bezug auf die Elementkonfiguration. Gemäß der vorliegenden Ausführungsform besteht der Wechselrichter 513 beispielsweise ähnlich Ausführungsform 3 aus einem SiC-MISFET 514.
  • Die elektronische Steuereinheit 510 aus 27 weist einen Mikroprozessor, eine Speichervorrichtung und Ein-/Ausgangsanschlüsse auf und empfängt ein Signal von einem Sensor zur Erfassung der Läuferposition des Dreiphasenmotors 503, des Lade-/Entladewerts der Batterie 505 usw. Die elektronische Steuereinheit 510 gibt demgemäß Signale zur Steuerung des Wechselrichters 504, des Aufwärtswandlers 508 und des Relais 509 aus.
  • Auf diese Weise kann gemäß der vorliegenden Ausführungsform die vorstehend in Zusammenhang mit Ausführungsform 2 oder 3 beschriebene Leistungswandlungsvorrichtung für den Wechselrichter 504 und den Aufwärtswandler 508, welche die Leistungswandlungsvorrichtung bilden, verwendet werden. Ferner kann für das den Dreiphasenmotor 503 und den Wechselrichter 504 aufweisende Dreiphasen-Motorsystem das vorstehend in Zusammenhang mit Ausführungsform 2 oder 3 beschriebene Dreiphasen-Motorsystem verwendet werden. Folglich können eine Energieeinsparung, Verkleinerung, Gewichtsverringerung und Platzbedarfsverringerung für das Elektrofahrzeug erreicht werden.
  • Es sei erwähnt, dass das Dreiphasen-Motorsystem nach einer der vorstehend beschriebenen Ausführungsformen, wenngleich die vorliegende Ausführungsform in Zusammenhang mit einem Elektrofahrzeug beschrieben wird, ähnlich auch auf ein Hybridfahrzeug, das auch einen Verbrennungsmotor verwendet, und ein Brennstoffzellenfahrzeug, bei dem die Batterie 505 ein Brennstoffzellenstapel ist, angewendet werden kann.
  • Ausführungsform 5
  • Das vorstehend in Zusammenhang mit Ausführungsform 2 oder 3 beschriebene Dreiphasen-Motorsystem kann in einem Schienenfahrzeug verwendet werden. Ein Schienenfahrzeug, welches das Dreiphasen-Motorsystem gemäß Ausführungsform 5 verwendet, wird mit Bezug auf 29 beschrieben. 29 ist ein Schaltungsdiagramm, das ein Beispiel eines Wandlers und eines Wechselrichters zeigt, die im Schienenfahrzeug gemäß der vorliegenden Ausführungsform bereitgestellt sind.
  • Wie in 29 dargestellt ist, wird dem Schienenfahrzeug über einen Stromabnehmer PG Strom von einer Oberleitung OW (beispielsweise 25 kV) zugeführt. Die Spannung wird durch einen Transformator 609 auf 1,5 kV heruntertransformiert, und der Strom wird durch einen Wandler 607 von einem Wechselstrom (AC) in einen Gleichstrom (DC) umgewandelt. Ferner wird der Strom durch einen Wechselrichter 602 über einen Kondensator 608 von Gleichstrom in Wechselstrom umgewandelt und treibt einen Dreiphasenmotor an, der eine Last 601 bildet. Mit anderen Worten empfängt der Dreiphasenmotor (Elektromotor), welcher die Last 601 bildet, vom Wechselrichter 602 zugeführten Strom und treibt die Räder WH an.
  • Bei einer Elementkonfiguration des Wandlers 607 können ähnlich Ausführungsform 2 sowohl ein SiC-MISFET als auch eine Diode verwendet werden oder kann wie gemäß Ausführungsform 3 ausschließlich ein SiC-MISFET verwendet werden. Gemäß der vorliegenden Ausführungsform besteht der Wandler 607 wie dargestellt beispielsweise ähnlich Ausführungsform 3 aus dem SiC-MISFET 604. Es ist jedoch zu verstehen, dass in 29 die vorstehend in Zusammenhang mit Ausführungsform 2 oder 3 beschriebene Steuerschaltung fortgelassen ist. Ferner bezeichnet das Bezugszeichen RT in 29 eine Schienenstrecke. Die Oberleitung OW und die Schienenstrecke RT sind durch den Stromabnehmer PG, den Transformator 609 und das Rad WH elektrisch miteinander verbunden.
  • Auf diese Weise kann gemäß der vorliegenden Ausführungsform die vorstehend in Zusammenhang mit Ausführungsform 2 oder 3 beschriebene Leistungswandlungsvorrichtung für den Wandler 607 verwendet werden. Ferner kann für den Dreiphasenmotor, der die Last 601, den Wechselrichter 602 und die Steuerschaltung aufweist, das vorstehend mit Bezug auf Ausführungsform 2 oder 3 beschriebene Dreiphasen-Motorsystem verwendet werden. Folglich können eine Energieeinsparung eines Schienenfahrzeugs und eine Verkleinerung und Gewichtsverringerung von Unterbodenteilen erreicht werden.
  • Wenngleich die vorliegende Erfindung insbesondere in Zusammenhang mit den Ausführungsformen beschrieben wurde, ist sie natürlich nicht auf die vorstehend beschriebenen Ausführungsformen beschränkt, sondern die Ausführungsformen können auf verschiedene Arten geändert und modifiziert werden, ohne vom Gegenstand der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2017079251 A [0004, 0006]

Claims (14)

  1. Siliciumcarbid-Halbleitervorrichtung, welche Folgendes aufweist: ein n-leitendes Siliciumcarbid-Halbleitersubstrat mit einer ersten Störstellenkonzentration, eine Drain-Elektrode, die elektrisch mit der Rückseite des Siliciumcarbid-Halbleitersubstrats verbunden ist, eine n-leitende Halbleiterschicht, die auf dem Siliciumcarbid-Halbleitersubstrat ausgebildet ist und eine zweite Störstellenkonzentration aufweist, die geringer ist als die erste Störstellenkonzentration, ein p-leitendes erstes Halbleitergebiet, das von der Oberseite der Halbleiterschicht bis ins Innere von dieser ausgebildet ist, ein n-leitendes zweites Halbleitergebiet, das von der Oberseite des ersten Halbleitergebiets bis ins Innere des ersten Halbleitergebiets ausgebildet ist, ein n-leitendes drittes Halbleitergebiet, das von der Oberseite der Halbleiterschicht bis ins Innere der Halbleiterschicht ausgebildet ist, in Kontakt mit dem ersten Halbleitergebiet gehalten ist und elektrisch mit der Halbleiterschicht verbunden ist, einen Graben, der auf der Oberseite des ersten Halbleitergebiets flacher ausgebildet ist als das erste Halbleitergebiet und eine erste und eine zweite Seitenfläche, die einander entgegengesetzt sind, sowie eine dritte Seitenfläche, welche die erste Seitenfläche und die zweite Seitenfläche schneidet, aufweist, eine Gate-Elektrode, die im Graben ausgebildet ist, wobei dazwischen ein Gate-Isolierfilm angeordnet ist, eine Metallschicht, die in Kontakt mit der Oberseite des dritten Halbleitergebiets ausgebildet ist und elektrisch mit dem dritten Halbleitergebiet verbunden ist, und eine Source-Elektrode, die auf der Halbleiterschicht ausgebildet ist und das zweite Halbleitergebiet und die Metallschicht elektrisch miteinander verbindet, wobei die erste Seitenfläche das zweite Halbleitergebiet kontaktiert und die zweite Seitenfläche das dritte Halbleitergebiet kontaktiert, während die dritte Seitenfläche das erste Halbleitergebiet kontaktiert.
  2. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei das dritte Halbleitergebiet und die Metallschicht durch eine Schottky-Sperrschicht miteinander verbunden sind.
  3. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 2, wobei die Metallschicht aus einem Ti-Film oder einem Ni-Film gebildet ist.
  4. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei ein Abschnitt des dritten Halbleitergebiets, an dem das dritte Halbleitergebiet die Metallschicht kontaktiert, das gleiche Potential wie das zweite Halbleitergebiet aufweist.
  5. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei Kristallebenen der ersten Seitenfläche und der zweiten Seitenfläche des Grabens, womit das erste Halbleitergebiet in Kontakt ist, eine (11-20) -Ebene oder eine (1-100) -Ebene sind.
  6. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei die Metallschicht, das dritte Halbleitergebiet und das erste Halbleitergebiet einander in einer Draufsicht betrachtet überlappen.
  7. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei die Metallschicht eine Dicke von 0,001 bis 5 µm aufweist.
  8. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, welche ferner Folgendes aufweist: einen Feldisolierfilm, der zwischen dem Gate-Isolierfilm und der Halbleiterschicht ausgebildet ist und dessen Dicke größer ist als jene des Gate-Isolierfilms.
  9. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, welche ferner Folgendes aufweist: ein n-leitendes viertes Halbleitergebiet, das von der Oberseite der Halbleiterschicht bis ins Innere des Halbleitergebiets ausgebildet ist und in Kontakt mit dem dritten Halbleitergebiet gehalten ist, wobei das vierte Halbleitergebiet elektrisch mit der Halbleiterschicht und dem dritten Halbleitergebiet verbunden ist und eine Störstellenkonzentration aufweist, die höher als jene der Halbleiterschicht, jedoch geringer als jene des ersten Halbleitergebiets ist.
  10. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 9, wobei die Oberseite des vierten Halbleitergebiets und die Metallschicht durch eine Schottky-Sperrschicht miteinander verbunden sind.
  11. Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung, welches folgende Schritte aufweist: Präparieren eines gestapelten Substrats, das ein n-leitendes Siliciumcarbid-Halbleitersubstrat und eine auf dem Siliciumcarbid-Halbleitersubstrat gebildete n-leitende Halbleiterschicht aufweist, Bilden eines p-leitenden ersten Halbleitergebiets von der Oberseite der Halbleiterschicht bis ins Innere des Halbleitergebiets, Bilden eines n-leitenden zweiten Halbleitergebiets von der Oberseite des ersten Halbleitergebiets bis ins Innere des ersten Halbleitergebiets und Bilden eines n-leitenden dritten Halbleitergebiets von der Oberseite der Halbleiterschicht bis ins Innere von dieser, wobei das dritte Halbleitergebiet vom zweiten Halbleitergebiet beabstandet ist und sich dazwischen das erste Halbleitergebiet befindet, wobei das dritte Halbleitergebiet in Kontakt mit dem ersten Halbleitergebiet gehalten ist, Bilden eines Grabens auf der Oberseite des ersten Halbleitergebiets, wobei der Graben Seitenflächen aufweist, die bei Betrachtung in einer Draufsicht mit dem zweiten Halbleitergebiet und dem dritten Halbleitergebiet sowie dem ersten Halbleitergebiet zwischen dem zweiten Halbleitergebiet und dem dritten Halbleitergebiet in Kontakt stehen, Bilden einer Gate-Elektrode, wobei der Graben mit dem Gate-Isolierfilm dazwischen angeordnet ist, Bilden einer Metallschicht auf dem dritten Halbleitergebiet, Bilden einer Source-Elektrode, welche die Metallschicht und die zweite Halbleiterschicht elektrisch miteinander verbindet, und Bilden einer Drain-Elektrode, welche die Rückseite des Siliciumcarbid-Halbleitersubstrats kontaktiert, wobei das dritte Halbleitergebiet und die Metallschicht durch eine Schottky-Sperrschicht miteinander verbunden sind.
  12. Leistungswandlungsvorrichtung, die ein Schaltelement aufweist, das aus der Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1 besteht.
  13. Automobil, das ein Rad aufweist, das durch elektrischen Strom angetrieben wird, der von der Leistungswandlungsvorrichtung nach Anspruch 12 zugeführt wird.
  14. Schienenfahrzeug, das ein Rad aufweist, das durch elektrischen Strom angetrieben wird, der von der Leistungswandlungsvorrichtung nach Anspruch 12 zugeführt wird.
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