JP2022106563A - 半導体装置 - Google Patents

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哲也 新田
Tetsuya Nitta
朋宏 玉城
Tomohiro Tamaki
真也 曽根田
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Abstract

【課題】コレクタ電圧テールを抑制できる半導体装置を得ることを目的とする。【解決手段】本開示に係る半導体装置は、上面と裏面を有する基板と、基板に設けられた第１導電型のドリフト層と、基板のうちドリフト層の上に設けられ、第２導電型のベース層と、ベース層の上面側に設けられた第１導電型のソース層と、基板の上面に設けられ、ソース層と電気的に接続される第１電極と、基板の裏面に設けられた第２電極と、ゲート電極と、基板の上面からソース層とベース層を貫通しドリフト層まで延び、ゲート電極または第１電極と電気的に接続されるトレンチゲートと、ドリフト層のうちトレンチゲートの下に設けられた第２導電型の第１ボトム層と、を備え、第１ボトム層のうち厚さ方向で不純物濃度がピークとなる部分と、トレンチゲートとの第１距離は、１μｍよりも大きい。【選択図】図１

Description

本開示は、半導体装置に関する。
特許文献１には、半導体装置が開示されている。半導体装置において、第１導電型のドリフト層は炭化珪素からなる。第２導電型のボディ領域はドリフト層上に設けられている。第１導電型のソース領域はボディ領域上に設けられている。ソース電極はソース領域に接続されている。ゲート絶縁膜は、ボディ領域とソース領域とを貫通するトレンチの側面上と底面上とに設けられている。ゲート電極はゲート絶縁膜を介してトレンチ内に設けられている。第２導電型のトレンチ底面保護層はドリフト層内においてトレンチの底面より下方に設けられ、ソース電極に電気的に接続されている。トレンチ底面保護層は、高濃度保護層と、高濃度保護層の下方に設けられ、高濃度保護層よりも不純物濃度の低い第１低濃度保護層とを有する。
国際公開２０１６－１５７６０６号公報
特許文献１の半導体装置では、トレンチ底面保護層により、電界集中の起こり易いトレンチの角部に形成されたゲート酸化膜に印加される電界を緩和できる。従って、ゲート酸化膜の信頼性低下を抑制することができる。しかし、特許文献１の構成では、トレンチとトレンチ底面保護層が接している。このため、コレクタ電圧テールが発生し、ターンオフ損失が増大するおそれがある。
本開示は、上述の課題を解決するためになされたもので、コレクタ電圧テールを抑制できる半導体装置を得ることを目的とする。
本開示に係る半導体装置は、上面と、該上面と反対側の裏面を有する基板と、該基板に設けられた第１導電型のドリフト層と、該基板のうち該ドリフト層の上に設けられ、該第１導電型と異なる第２導電型のベース層と、該ベース層の上面側に設けられた該第１導電型のソース層と、該基板の該上面に設けられ、該ソース層と電気的に接続される第１電極と、該基板の該裏面に設けられた第２電極と、ゲート電極と、該基板の該上面から該ソース層と該ベース層を貫通し該ドリフト層まで延び、該ゲート電極または該第１電極と電気的に接続されるトレンチゲートと、該ドリフト層のうち該トレンチゲートの下に設けられた該第２導電型の第１ボトム層と、を備え、該第１ボトム層のうち厚さ方向で不純物濃度がピークとなる部分と、該トレンチゲートとの第１距離は、１μｍよりも大きい。
本開示に係る半導体装置では、第１ボトム層のうち厚さ方向で不純物濃度がピークとなる部分と、トレンチゲートとの第１距離は、１μｍよりも大きい。このため、コレクタ電圧テールを抑制できる。
実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の別の断面図である。 図１、２をＹ１－Ｙ１直線で切断することで得られる断面図である。 実施の形態１に係る不純物濃度を説明する図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 第１距離とコレクタ電圧テールの関係を示す図である。 第１距離とゲート－コレクタ容量の関係を示す図である。 第１距離とゲート電圧の関係を示す図である。 第１ボトム層の不純物濃度が１０１５／ｃｍ３のときのコレクタ電圧テールを示す図である。 第１ボトム層の不純物濃度が５×１０１５／ｃｍ３のときのコレクタ電圧テールを示す図である。 第１ボトム層の不純物濃度が１０１６／ｃｍ３のときのコレクタ電圧テールを示す図である。 第１ボトム層の不純物濃度が５×１０１６／ｃｍ３のときのコレクタ電圧テールを示す図である。 第１ボトム層の不純物濃度が１０１７／ｃｍ３のときのコレクタ電圧テールを示す図である。 コレクタ電圧テールが、第１ボトム層が無い構造と同等となるときの、第１距離と第１ボトム層の厚さの関係を示す図である。 実施の形態１の変形例に係る半導体装置の断面図である。 図１５をＹ－Ｙ断面で切断することで得られる断面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態２の第１の変形例に係る半導体装置の断面図である。 実施の形態２の第２の変形例に係る半導体装置の断面図である。 実施の形態２の第３の変形例に係る半導体装置の断面図である。 実施の形態２の第４の変形例に係る半導体装置の断面図である。 実施の形態２の第５の変形例に係る半導体装置の断面図である。 実施の形態２の第６の変形例に係る半導体装置の断面図である。 実施の形態２の第７の変形例に係る半導体装置の断面図である。 実施の形態２の第８の変形例に係る半導体装置の断面図である。 実施の形態２の第９の変形例に係る半導体装置の断面図である。 実施の形態２の第１０の変形例に係る半導体装置の断面図である。 実施の形態２の第１１の変形例に係る半導体装置の断面図である。 実施の形態２の第１２の変形例に係る半導体装置の断面図である。 実施の形態２の第１３の変形例に係る半導体装置の断面図である。 実施の形態２の第１４の変形例に係る半導体装置の断面図である。 実施の形態２の第１５の変形例に係る半導体装置の断面図である。 実施の形態２の第１６の変形例に係る半導体装置の断面図である。 実施の形態２の第１７の変形例に係る半導体装置の断面図である。 実施の形態２の第１８の変形例に係る半導体装置の断面図である。 実施の形態２の第１９の変形例に係る半導体装置の断面図である。 実施の形態２の第２０の変形例に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態３の第１の変形例に係る半導体装置の断面図である。 実施の形態３の第２の変形例に係る半導体装置の断面図である。 実施の形態３の第３の変形例に係る半導体装置の断面図である。 実施の形態３の第４の変形例に係る半導体装置の断面図である。 実施の形態３の第５の変形例に係る半導体装置の断面図である。 実施の形態４に係る半導体装置の断面図である。 実施の形態４の第１の変形例に係る半導体装置の断面図である。 実施の形態５に係る半導体装置の断面図である。 実施の形態６に係る半導体装置の断面図である。 実施の形態６の変形例に係る半導体装置の断面図である。 実施の形態７に係る半導体装置の断面図である。
各本実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。以下の説明において、ｎおよびｐは半導体の導電型を示す。本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型であっても良い。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
実施の形態１．
図１は、実施の形態１に係る半導体装置１００の断面図である。図２は、実施の形態１に係る半導体装置１００の別の断面図である。図３は、図１、２をＹ１－Ｙ１直線で切断することで得られる断面図である。なお、図１は図３をＺ１－Ｚ１直線で切断することで得られる断面図であり、図２は図３をＺ２－Ｚ２直線で切断することで得られる断面図である。半導体装置１００は、例えば絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）である。
半導体装置１００は、上面と、上面と反対側の裏面を有する基板を備える。基板は、図１において、ｎ＋型のソース層４からｐ型のコレクタ層１１までの範囲である。また、以下ではソース層４の上面を第１主面、コレクタ層１１の下面を第２主面と呼ぶことがある。第１主面は基板の上面であり、第２主面は基板の裏面である。
基板には、ｎ－型のドリフト層９が設けられる。ドリフト層９におけるｎ型不純物の濃度は、例えば１０１２／ｃｍ３～１０１５／ｃｍ３である。ｎ－型ドリフト層９は、ｎ型不純物として例えばヒ素またはリンを有する。
ドリフト層９の第１主面側に、ドリフト層９よりもｎ型不純物の濃度が高いｎ型のキャリア蓄積層６が設けられる。キャリア蓄積層６は、ｎ型不純物として例えばヒ素またはリンを有する。キャリア蓄積層６におけるｎ型不純物の濃度は例えば１０１３／ｃｍ３～１０１７／ｃｍ３である。
なお、キャリア蓄積層６が設けられずに、キャリア蓄積層６の領域にもドリフト層９が設けられても良い。キャリア蓄積層６を設けることによって、半導体装置１００に電流が流れた際の通電損失を低減することができる。キャリア蓄積層６とドリフト層９とを合わせてドリフト層と呼んでも良い。
キャリア蓄積層６を形成する際には、まずドリフト層９が形成された基板に、ｎ型不純物をイオン注入する。その後、アニールによって注入したｎ型不純物をドリフト層９に拡散させる。
キャリア蓄積層６の第１主面側には、ｐ型のベース層５が設けられる。ベース層５は、ｐ型不純物として例えばボロンまたはアルミを有する。ベース層５におけるｐ型不純物の濃度は、例えば１０１２／ｃｍ３～１０１９／ｃｍ３である。ｐ型ベース層５はアクティブトレンチゲート４０のゲート酸化膜８に接している。
ベース層５の第１主面側には、アクティブトレンチゲート４０のゲート酸化膜８に接してｎ＋型のソース層４が設けられる。ソース層４は、ｎ型不純物として例えばヒ素またはリンを有する。ソース層４におけるｎ型不純物の濃度は、例えば１０１７／ｃｍ３～１０２０／ｃｍ３である。
基板の最上面におけるソース層４以外の領域には、ｐ＋型のコンタクト層３が設けられる。ソース層４およびコンタクト層３は基板の第１主面を構成している。なお、コンタクト層３は、ベース層５よりもｐ型不純物の濃度が高い。
また、半導体装置１００は、ドリフト層９の第２主面側に、ドリフト層９よりもｎ型不純物の濃度が高いｎ型のバッファ層１０が設けられる。バッファ層１０は、半導体装置１００がオフ状態のときにベース層５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。バッファ層１０は、例えばリンあるいはプロトンを注入することで形成される。バッファ層１０は、リンおよびプロトンの両方を注入することで形成されても良い。
なお、バッファ層１０が設けられずに、バッファ層１０の領域にもドリフト層９が設けられても良い。バッファ層１０とドリフト層９とを合わせてドリフト層と呼んでも良い。
バッファ層１０の第２主面側に、ｐ型のコレクタ層１１が設けられている。すなわち、ドリフト層９と第２主面との間に、コレクタ層１１が設けられている。
半導体装置１００は、アクティブトレンチゲート４０を備える。アクティブトレンチゲート４０は、基板の上面からコンタクト層３、ソース層４、ベース層５、キャリア蓄積層６を貫通してドリフト層９まで延びる。アクティブトレンチゲート４０は、ゲート電極１５と電気的に接続される。ゲート電極１５は基板の上面に形成されている。アクティブトレンチゲート４０は、基板に形成されたトレンチ７内に、ゲート酸化膜８を介してアクティブ部１４が設けられることで構成されている。アクティブ部１４は、ゲート電極１５に電気的に接続される。
アクティブトレンチゲート４０と後述するダミートレンチゲート４１とが、ストライプ状に設けられても良い。アクティブトレンチゲート４０とダミートレンチゲート４１は交互に並んでいても良い。また、アクティブトレンチゲート４０の組とダミートレンチゲート４１の組が交互に並んでいても良い。１つのアクティブトレンチゲート４０の組に含まれるアクティブトレンチゲート４０の数は１以上であれば良い。また、１つのダミートレンチゲート４１の組に含まれるダミートレンチゲート４１の数は例えば１以上である。例えばアクティブトレンチゲート４０が３つ並んだ組と、ダミートレンチゲート４１が３つ並んだ組が、交互に並んでいても良い。また、１つのアクティブトレンチゲート４０と、ダミートレンチゲート４１が５つ並んだ組が、交互に並んでいても良い。また、ダミートレンチゲート４１の数は０であっても良い。すなわち、半導体装置１００が備えるトレンチゲートの全てがアクティブトレンチゲート４０であっても良い。
また、アクティブトレンチゲート４０に接するベース層５は、コンタクト層３を介してエミッタ電極１に接続される。アクティブトレンチゲート４０とダミートレンチゲート４１間またはダミートレンチゲート４１とダミートレンチゲート４１間では、ベース層５はエミッタ電極１と接しても良いし、接しなくても良い。
ドリフト層９のうちアクティブトレンチゲート４０の下にはｐ型の第１ボトム層３１が設けられる。第１ボトム層３１はトレンチ７の底に接しないように設けられる。第１ボトム層３１は、アクティブトレンチゲート４０と離れている。
図４は、実施の形態１に係る不純物濃度を説明する図である。図４には、トレンチ７の底からの距離と不純物濃度の関係が示されている。第１距離Ｌ１は、第１ボトム層３１のうち厚さ方向で不純物濃度がピークとなる部分と、アクティブトレンチゲート４０との距離である。本実施の形態では、Ｌ１＞１μｍである。
Ｙ１は第１ボトム層３１の厚さである。濃度プロファイルは、条件によってはテールを引くことがある。この場合、テール部分を無視した第１ボトム層３１の厚さをＹ１とする。また、ボトム層が２層以上設けられ、互いに重なることがある。この場合、トレンチ７の底から１つ目の濃度ピークからトレンチ７側への濃度プロファイルを用いて、Ｙ１×１／２を求める。Ｙ１は、Ｙ１×１／２を２倍することで算出できる。
第１ボトム層３１は、ｐ型不純物として例えばボロンまたはアルミを有する。第１ボトム層３１のｐ型不純物の濃度は１０１５／ｃｍ３～１０１８／ｃｍ３である。より好ましくは、５．０×１０１５／ｃｍ３～５．０×１０１７／ｃｍ３である。さらに好ましくは、１０１６／ｃｍ３～５．０×１０１６／ｃｍ３である。
アクティブトレンチゲート４０のアクティブ部１４の上には層間絶縁膜２が設けられる。基板の第１主面の層間絶縁膜２が設けられていない領域の上、および、層間絶縁膜２の上にはエミッタ電極１が設けられる。エミッタ電極１は第１電極に該当する。エミッタ電極１は、ソース層４およびコンタクト層３にオーミック接触し、ソース層４、コンタクト層３およびダミートレンチゲート４１のダミー部１３と電気的に接続されている。
エミッタ電極１は、例えば、Ａｌ－Ｓｉ系合金などのアルミ合金で形成されても良い。エミッタ電極１は、複数層の金属膜からなる電極であっても良い。複数層の金属膜からなる電極では、例えばアルミ合金で形成された電極上に、めっき膜が形成される。めっき膜は、無電解めっき、あるいは電解めっきで形成される。めっき膜は、例えばニッケルめっき膜である。
また、隣接する層間絶縁膜２間等の微細な領域において、エミッタ電極１では良好な埋め込みができない可能性がある。この場合、エミッタ電極１よりも埋込性が良好なタングステンを微細な領域に配置して、タングステンの上にエミッタ電極１を設けても良い。
また、層間絶縁膜２とエミッタ電極１の間にバリアメタルが設けられても良い。バリアメタルは、例えばチタンを含む導電体である。バリアメタルは、例えば窒化チタンまたは、チタンとシリコンを合金化させたＴｉＳｉである。また、ソース層４などのｎ型の半導体層の上のみにバリアメタルを設けても良い。バリアメタルとエミッタ電極１とを合わせてエミッタ電極と呼んで良い。
コレクタ層１１の第２主面側には、コレクタ電極１２が設けられる。コレクタ電極１２は第２電極に該当する。コレクタ電極１２は、エミッタ電極１と同様に、アルミ合金またはアルミ合金とめっき膜とで構成されても良い。また、コレクタ電極１２の構成は、エミッタ電極１の構成と異なっても良い。コレクタ電極１２は、コレクタ層１１にオーミック接触し、コレクタ層１１と電気的に接続されている。半導体装置１００において、ゲート電極１５に電圧を印加すると、第２電極から第１電極に電流が流れる。
次に、実施の形態１に係る半導体装置１００の製造方法の一例について説明する。まず、基板を準備する。基板には、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製された所謂ＦＺウエハ、またはＭＣＺ（Ｍａｇｎｅｔｉｃ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）法で作製された所謂ＭＣＺウエハが用いられる。基板は、ｎ型不純物を含むｎ型ウエハであって良い。基板に含まれるｎ型不純物の濃度は、作製される半導体装置１００の耐圧によって適宜選択される。例えば、耐圧が１２００Ｖの半導体装置１００では、ドリフト層９の比抵抗が４０～１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。
基板を準備する工程では、基板の全体がドリフト層９となっている。このような基板の第１主面側または第２主面側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後熱処理などによって基板内に拡散させることで、ｐ型あるいはｎ型の半導体層が形成される。これにより、半導体装置１００は製造される。
また、図示しないがセル領域の周囲には終端領域が設けられる。以下では、セル領域の製造方法について主として説明する。終端領域については、周知の製造方法により作製されて良い。例えば終端領域には、耐圧保持構造としてｐ型終端ウェル層を有するＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）が形成されても良い。ＦＬＲは、セル領域を加工する前にｐ型不純物イオンを注入して形成されても良い。また、セル領域にｐ型不純物をイオン注入する際に、同時にｐ型不純物イオンを注入してＦＬＲを形成しても良い。
次に、基板の第１主面側からリンなどのｎ型不純物を注入して、キャリア蓄積層６を形成する。また、基板の第１主面側からボロンなどのｐ型不純物を注入して、ベース層５を形成する。キャリア蓄積層６、ベース層５は、基板内に不純物イオンを注入した後に、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物およびｐ型不純物は、基板の第１主面上にマスク処理を施した後にイオン注入される。このため、キャリア蓄積層６、ベース層５は、基板の第１主面側に選択的に形成される。キャリア蓄積層６、ベース層５は、セル領域に形成され、終端領域で終端ウェル層に接続される。
なお、マスク処理では、基板上にレジストを塗布し、写真製版技術を用いてレジストの予め定められた領域に開口を形成する。これにより、開口を介して基板の予め定められた領域にイオン注入を施すこと、またはエッチングを施すことができる。
次に、マスク処理によりベース層５の第１主面側に選択的にｎ型不純物を注入して、ソース層４を形成する。注入するｎ型不純物は、例えば、ヒ素またはリンである。なお、ベース層５を形成する際に用いられたマスクと同じマスクを用いてｎ型不純物を注入して、ソース層４を形成しても良い。これにより、マスク枚数を削減し、製造コストを低減できる。
次に、基板の第１主面側からベース層５を貫通し、ドリフト層９に達するトレンチ７を形成する。トレンチ７の形成工程では、まず基板上にＳｉＯ２などの酸化膜を堆積させる。次に、マスク処理によってトレンチ７を形成する部分の酸化膜に開口を形成する。次に、開口を形成した酸化膜をマスクとして、基板をエッチングする。
次に、酸素を含む雰囲気中で基板を加熱する。これにより、トレンチ７の内部および基板の第１主面に酸化膜８８を形成する。図５は実施の形態１に係る半導体装置１００の製造方法を示す図である。図５では、酸化膜８８が形成された状態が示されている。基板の第１主面に形成された酸化膜８８は後の工程で除去される。
次に、図５の矢印８０で示されるように、基板の第１主面側からトレンチ７の下方にボロンまたはアルミなどのｐ型不純物を注入して、第１ボトム層３１を形成する。基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させる。この熱処理には、後の工程のゲート酸化膜８を形成するための熱処理が用いられても良い。
トレンチ７下方の深い位置に第１ボトム層３１を形成するために、数ＭｅＶの高エネルギーのイオン注入が行われても良い。この際、酸化膜８８を介して注入が実施されるため、半導体層表面への注入ダメージを低減できる。また、トレンチ７を形成する半導体層の側壁への注入を抑制することができる。
次に、酸素を含む雰囲気中で基板を加熱して、トレンチ７の内部および基板の第１主面にゲート酸化膜８を形成する。基板の第１主面に形成されたゲート酸化膜８は後の工程で除去される。
次に、トレンチ７内のゲート酸化膜８の上に、ｎ型またはｐ型の不純物がドープされたポリシリコンを堆積させる。ポリシリコンはＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによって堆積させる。これにより、アクティブ部１４が形成される。
次に、アクティブトレンチゲート４０上に層間絶縁膜２を形成する。層間絶縁膜２は、例えばマスク処理を用いて堆積させる。層間絶縁膜２は、例えばＳｉＯ２である。次に、コンタクト層３を形成する。その後、基板の上面に形成されたゲート酸化膜８を除去する。次に、層間絶縁膜２にコンタクトホールを形成する。コンタクトホールは、ソース層４上およびコンタクト層３上に形成される。
次に、基板の第１主面および層間絶縁膜２上にエミッタ電極１を形成する。エミッタ電極１は、例えばスパッタリング、蒸着などのＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって、Ａｌ－Ｓｉ系合金を堆積させて形成される。エミッタ電極１は、アルミシリコン合金の上に、ニッケル合金がさらに形成されていても良い。ニッケル合金は、例えば無電解めっきまたは電解めっきで形成される。なお、ニッケル合金を形成するためのめっき処理は、基板の第２主面側の加工を行った後に実施されても良い。エミッタ電極１をめっきで形成することで、エミッタ電極１として厚い金属膜を容易に形成することができる。このため、エミッタ電極１の熱容量を増加させて、耐熱性を向上させることができる。
次に、基板の第２主面側を研削し、設計した厚さに基板を薄板化する。研削後の基板の厚さは、例えば８０μｍ～２００μｍである。
次に、基板の第２主面側からｎ型不純物を注入し、バッファ層１０を形成する。さらに、基板の第２主面側からｐ型不純物を注入し、コレクタ層１１を形成する。バッファ層１０は、例えばリンイオンまたはプロトンを注入して形成される。バッファ層１０は、プロトンとリンの両方を注入して形成されても良い。プロトンは比較的低い加速エネルギーで、基板の第２主面から深い位置にまで注入が可能である。また、加速エネルギーを変えることで、プロトンが注入される深さを容易に変更することができる。このため、加速エネルギーを変更しながら複数回プロトンを注入することで、リンで形成するよりも基板の厚さ方向に幅が広いバッファ層１０を形成することができる。
また、リンはプロトンと比較して、ｎ型不純物としての活性化率を高くすることができる。このため、リンでバッファ層１０を形成することにより、薄板化した基板であってもより確実に空乏層のパンチスルーを抑制することができる。基板をより一層薄板化するには、プロトンとリンの両方を注入してバッファ層１０を形成するのが好ましい。この際、プロトンはリンよりも第２主面から深い位置に注入される。
コレクタ層１１は、例えばボロンを注入することで形成される。コレクタ層１１を形成する工程では、基板の第２主面側からイオン注入した後に、第２主面にレーザーを照射してレーザーアニールする。これにより、注入したボロンが活性化する。この際、バッファ層１０のうち基板の第２主面から浅い位置に注入されたリンも、同時に活性化される。一方、プロトンは３５０℃～５００℃といった低いアニール温度で活性化される。このため、プロトンを注入した後はプロトンの活性化のための工程以外で、基板全体が３５０℃～５００℃より高い温度にならないように留意する必要がある。これに対しレーザーアニールでは、基板の第２主面近傍のみを高温にできる。このため、プロトンを注入した後であってもｎ型不純物またはｐ型不純物の活性化にレーザーアニールを使用できる。
次に、基板の第２主面上にコレクタ電極１２を形成する。コレクタ電極１２は、例えばスパッタリングまたは蒸着などのＰＶＤによって、Ａｌ－Ｓｉ系合金またはチタンなどを堆積させて形成される。コレクタ電極１２は、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成されても良い。さらには、ＰＶＤで形成した金属膜上に無電解めっきまたは電解めっきで、さらに金属膜を形成して、コレクタ電極１２を形成しても良い。
以上のような工程により、半導体装置１００は製造される。半導体装置１００は、１枚のウエハにマトリクス状に複数形成される。ウエハをレーザーダイシングまたはブレードダイシングにより個々の半導体装置１００に切り分けることで、半導体装置１００は完成する。
なお、本製造方法では、トレンチ７の底からの注入で第１ボトム層３１を形成した。この製造方法に限らず、マルチエピタキシャル成長法を用いて、深い位置に第１ボトム層３１を形成しても良い。マルチエピタキシャル成長法は、エピタキシャル成長と注入の組み合わせによって実施される。つまり、エピタキシャル成長の途中で注入を行い、注入の後再びエピタキシャル成長を行う。
図６は、第１距離Ｌ１とコレクタ電圧テールの関係を示す図である。図６には、ターンオフ時のコレクタ電圧波形が示されている。ここで、第１ボトム層３１の厚さＹ１は１μｍとした。発明者は、第１ボトム層３１がトレンチ７の下方にあると、ターンオフ時のコレクタ電圧の立ち上がりが急峻ではなくなることを見出した。つまり、コレクタ電圧が緩やかに立ち上がるため、コレクタ電圧テールが発生し、コレクタ電圧の立ち上がり時のコレクタ電圧が高くなる。このため、ターンオフ損失が大きくなるおそれがある。
特に、第１距離Ｌ１が１μｍの時にコレクタ電圧テールが最も大きくなる。また、第１距離Ｌ１を１μｍより大きくするとコレクタ電圧テールは減少していく。なお、Ｌ１＝０μｍのとき、第１ボトム層３１がトレンチ７と重なる。このため、第１ボトム層３１の体積が小さくなり、コレクタ電圧テールは小さくなる。
コレクタ電圧テールは、第１ボトム層３１がゲート－コレクタ容量Ｃｇｃに影響を与えるために発生する。図７は、第１距離Ｌ１とゲート－コレクタ容量Ｃｇｃの関係を示す図である。図７に示されるように、第１ボトム層３１があると、コレクタ電圧の変化に対するゲート－コレクタ容量Ｃｇｃの落ち込みが大きくなる。急激なゲート－コレクタ容量Ｃｇｃの落ち込みは、アクティブトレンチゲート４０から発生した空乏層が第１ボトム層３１の空乏層と接し、空乏層が長くなるために発生する。
図８は、第１距離Ｌ１とゲート電圧Ｖｇｅの関係を示す図である。図８には、ターンオフ時のゲート電圧Ｖｇｅの波形が示される。第１ボトム層３１の影響によりゲート－コレクタ容量Ｃｇｃが小さくなることにより、ゲート電圧の落ち込みが大きくなる。この時、コレクタ電流は通電している。ゲート電圧が下がることで、チャネルからの電子電流の供給が小さくなる。これにより、キャリア濃度が低下し抵抗が高くなる。この分、コレクタ電圧が大きくなりコレクタ電流が保たれる。このコレクタ電圧の増加がコレクタ電圧テールとなる。
コレクタ電圧テールを低減するためには、トレンチ７と第１ボトム層３１の距離を長くし、ゲート－コレクタ容量Ｃｇｃの落ち込みを小さくすることが有効である。実施の形態１に係る半導体装置１００は、上記の発明者の知見に基づき製造されたものである。
本実施の形態では、Ｌ１＞１μｍの関係を満たすように第１ボトム層３１が配置される。図６に示されるように、第１距離Ｌ１が１μｍよりも大きいことで、第１距離Ｌ１が１μｍのときに比べてコレクタ電圧テールを抑制できる。従って、ターンオフ損失を低減することができる。また、トレンチ７と第１ボトム層３１を接しないように離すことによっても、コレクタ電圧テールを抑制する効果を得ることができる。
また、第１距離Ｌ１は３μｍ以上であっても良い。このとき、コレクタ電圧テールをＬ１＝０μｍの構成以下とすることができる。
図９は、第１ボトム層３１の不純物濃度が１０１５／ｃｍ３のときのコレクタ電圧テールを示す図である。図１０は、第１ボトム層３１の不純物濃度が５×１０１５／ｃｍ３のときのコレクタ電圧テールを示す図である。図１１は、第１ボトム層３１の不純物濃度が１０１６／ｃｍ３のときのコレクタ電圧テールを示す図である。図１２は、第１ボトム層３１の不純物濃度が５×１０１６／ｃｍ３のときのコレクタ電圧テールを示す図である。図１３は、第１ボトム層３１の不純物濃度が１０１７／ｃｍ３のときのコレクタ電圧テールを示す図である。図９～１３では、第１ボトム層３１の厚さＹ１毎に、第１距離Ｌ１とコレクタ電圧テールの関係が示される。なお、図９～１３において縦軸のコレクタ電圧テールは規格化されている。図９～１３の縦軸における１．０は、第１ボトム層３１が無い構造のコレクタ電圧テールの値に該当する。
厚さＹ１が大きいほどコレクタ電圧テールは大きくなる。これは、トレンチ７と第１ボトム層３１の上端との距離が短くなり、第１ボトム層３１の空乏層がゲート－コレクタ容量Ｃｇｃに影響を与え易くなるためである。また、第１ボトム層３１の不純物濃度Ｃ１が大きいほど、コレクタ電圧テールは大きくなる。不純物濃度Ｃ１が大きくなることで、第１ボトム層３１から上方に伸びる空乏層が長くなる。従って、第１ボトム層３１の空乏層がゲート－コレクタ容量Ｃｇｃに影響を与え易くなり、コレクタ電圧テールが大きくなる。
ここで、Ｌ１≧３μｍであれば、図９～１３に示される厚さＹ１と不純物濃度Ｃ１の仕様全てで、コレクタ電圧テールをＬ１＝０μｍの場合と同等もしくは小さくすることができる。従って、ターンオフ損失を低減できる。
図１４は、コレクタ電圧テールが、第１ボトム層３１が無い構造と同等となるときの、第１距離Ｌ１と第１ボトム層３１の厚さＹ１の関係を示す図である。例えば不純物濃度が１０１７／ｃｍ３のとき、Ｌ１＝１．９５×Ｙ１＋３．６２の関係を満たすことで、コレクタ電圧テールは第１ボトム層３１が無い構造と同等となる。このことから、第１ボトム層３１の不純物濃度Ｃ１が１０１７／ｃｍ３以下のとき、Ｌ１≧１．９５×Ｙ１＋３．６２の関係を満たすものとしても良い。これにより、コレクタ電圧テールを、第１ボトム層３１が無い構造と同等もしくは小さくすることができる。
同様に、第１ボトム層３１の不純物濃度Ｃ１が５．０×１０１６／ｃｍ３以下のとき、Ｌ１≧１．９０×Ｙ１＋２．９７の関係を満たしても良い。また、第１ボトム層３１の不純物濃度Ｃ１が１０１６／ｃｍ３以下のとき、Ｌ１≧１．６０×Ｙ１＋２．６０の関係を満たしても良い。また、第１ボトム層３１の不純物濃度Ｃ１が５．０×１０１５／ｃｍ３以下のとき、Ｌ１≧１．３０×Ｙ１＋２．３４の関係を満たしても良い。また、第１ボトム層３１の不純物濃度Ｃ１が１０１５／ｃｍ３以下のとき、Ｌ１≧２．３８×Ｙ１＋０．０５の関係を満たしても良い。これらの関係を満たすことで、コレクタ電圧テールを、第１ボトム層３１が無い構造と同等もしくは小さくすることができる。
また、第１ボトム層３１の不純物濃度Ｃ１が１０１７／ｃｍ３以上のとき、Ｌ１＞１．９５×Ｙ１＋３．６２の関係を満たすものとしても良い。この場合も、厚さＹ１に対して第１距離Ｌ１の値を規定することで、コレクタ電圧テールを抑制する効果を得ることができる。
図１５は、実施の形態１の変形例に係る半導体装置１００ａの断面図である。互いに隣接する一対のアクティブトレンチゲート４０の一方の下に設けられた第１ボトム層３１ａと、他方の下に設けられた第１ボトム層３１ａは、繋がっていても良い。これにより、トレンチ７底部の斜め下方においても、電界を低減することができる。
このような第１ボトム層３１ａのパターンは、図１に示される第１ボトム層３１のようにドット状に注入を行った後に、熱拡散で横方向に第１ボトム層３１ａ同士を繋げることで形成されても良い。また、第１ボトム層３１ａは、キャリア蓄積層６のようにベタパターンとして注入を行うことで形成されても良い。
図１６は、図１５をＹ－Ｙ断面で切断することで得られる断面図である。互いに隣接する一対のアクティブトレンチゲート４０が並ぶ方向と平面視で交差する方向で、第１ボトム層３１ａは途切れていても良い。つまり、第１ボトム層３１ａは、トレンチ７の奥行方向において間引かれていても良い。部分的に第１ボトム層３１ａを間引くことで、オン電圧を低減できる。
第１ボトム層３１ａは、トレンチ７に対し注入を行う際に、写真製版処理を用いてパターニングすることで形成できる。また、マルチエピタキシャル成長法を用いる場合には、エピ層表面から写真製版処理を用いてパターニングすることで、第１ボトム層３１ａを形成しても良い。
なお、図１５において、一対のアクティブトレンチゲート４０のうち１つまたは両方が、ダミートレンチゲート４１であっても良い。
本実施の形態では、半導体装置１００において基板にＩＧＢＴが形成される例について説明した。これに限らず、半導体装置１００において基板にはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が形成されていても良い。この場合、第１電極はソース電極、第２電極はドレイン電極となる。また、基板の裏面側のコレクタ層１１は設けられない。
また、本実施の形態および以下の実施の形態において、アクティブトレンチゲート４０の下にボトム層が設けられる例について説明しているが、ダミートレンチゲート４１の下にボトム層が設けられても良い。
また、半導体装置１００において基板はワイドバンドギャップ半導体によって形成されていても良い。ワイドバンドギャップ半導体は、例えば炭化珪素、窒化ガリウム系材料またはダイヤモンドである。半導体材料としてワイドバンドギャップ半導体を用いる場合、トレンチ底部での電界集中およびゲート酸化膜の絶縁破壊が問題となり易い。本実施の形態では、ワイドバンドギャップ半導体によって形成された半導体装置１００に第１ボトム層３１を適用することで、コレクタ電圧テールを抑制しながら電界集中およびゲート酸化膜の絶縁破壊を抑制できる。
これらの変形は、以下の実施の形態に係る半導体装置について適宜応用することができる。なお、以下の実施の形態に係る半導体装置については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図１７は、実施の形態２に係る半導体装置２００ａの断面図である。半導体装置２００ａは、ドリフト層９のうち第１ボトム層３１の下に設けられたｐ型の第２ボトム層３２を備える。また、第１ボトム層３１の下方に２つ以上のボトム層が設けられても良い。基板の厚さ方向に並ぶボトム層の数を増やすことで、電界を緩和する効果を向上できる。図１７に示される例では、第１ボトム層３１と第２ボトム層３２は接している。
ＩＧＢＴでは、ターンオフ時にトレンチ７底部の電界が高まると、ダイナミックアバランシェが起こる可能性がある。このとき、インパクトイオン化により発生したホットキャリアを排出するために、ターンオフ損失が増大する可能性がある。また、トレンチ７底部のゲート酸化膜８がホットキャリアに曝されるため、ゲート特性が劣化するおそれがある。本実施の形態では、ボトム層を２つ以上備えることで、さらに電界を緩和してダイナミックアバランシェを抑制することができる。
図１８は、実施の形態２の第１の変形例に係る半導体装置２００ｂの断面図である。第１ボトム層３１と第２ボトム層３２は離れていても良い。即ち、基板の厚さ方向でボトム層同士が接しないように配置されても良い。この構成によれば、空乏層をドリフト層９のうちボトム層とボトム層の間の部分にも広げることができる。このため、空乏層が長くなり、さらに電界を緩和できる。
さらに、第１ボトム層３１と第２ボトム層３２の間隔は、第１ボトム層３１の厚さＹ１よりも大きくても良い。ボトム層の間隔がさらに広くなるため、空乏層がさらに長くなり、電界をさらに緩和できる。第１ボトム層３１と第２ボトム層３２に限らず、上方のボトム層の下端と下方のボトム層の上端の間隔は、上方のボトム層の厚さよりも大きいものとしても良い。
上述したように、コレクタ電圧テールを低減するためには第１距離Ｌ１を大きくすることが有効である。また、ダイナミックアバランシェを抑制するためには第２距離Ｌ２を大きくすることが有効である。ここで、第２距離Ｌ２は、第２ボトム層３２のうち厚さ方向で不純物濃度がピークとなる部分と、第１ボトム層３１のうち厚さ方向で不純物濃度がピークとなる部分との距離である。しかしながら、図５に示される製造方法では、注入深さに限界がある。このため、限られた深さの中でターンオフ損失が最小値を取るようにボトム層を配置すると良い。
このため、コレクタ電圧テールによるターンオフ損失の増加と、ダイナミックアバランシェによるターンオフ損失の増加の、どちらの割合が大きいかを考慮して、ボトム層の配置を決めると良い。この割合は、例えばターンオフ時のゲート抵抗によって決まる。
図１９は、実施の形態２の第２の変形例に係る半導体装置２００ｃの断面図である。例えば、ターンオフ時のゲート抵抗が大きい場合、コレクタ電圧テールが発生する期間は長くなり易い。このため、コレクタ電圧テールによるターンオフ損失の増加の割合が大きくなり易い。このような場合、コレクタ電圧テールの低減を優先し、図１９に示されるように、第１距離Ｌ１が第２距離Ｌ２よりも大きくなるようにボトム層を配置すると良い。
３つ以上のボトム層が設けられる場合には、Ｌ１＞Ｌ２、Ｌ３・・・Ｌｎとしても良い。ここでＬｎは、第ｎボトム層と第ｎ－１ボトム層の濃度ピーク間の距離である。このような配置にすることで、コレクタ電圧テールを低減して、限られた注入深さの中でターンオフ損失を低減することができる。
また、ゲート抵抗が小さい場合は、コレクタ電圧テールによるターンオフ損失の増加の割合は小さくなり易い。さらに、トレンチ７底部の電界強度が増加し、ダイナミックアバランシェが発生し易い。これは、ゲートが速くオフされるため、電子注入量が減り、トレンチ７底部の空間電荷密度が増加するためである。従って、ゲート抵抗が小さい場合は、ダイナミックアバランシェによるターンオフ損失の増加の割合が大きくなり易い。
図２０は、実施の形態２の第３の変形例に係る半導体装置２００ｄの断面図である。ゲート抵抗が小さい場合は、ダイナミックアバランシェの抑制を優先して、図２０に示されるように、第２距離Ｌ２を第１距離Ｌ１よりも大きくすると良い。３つ以上のボトム層が設けられる場合には、Ｌ１＜Ｌ２、Ｌ３・・・Ｌｎとしても良い。このような配置にすることでダイナミックアバランシェを抑制し、限られた注入深さの中でターンオフ損失を低減することができる。
図２１は、実施の形態２の第４の変形例に係る半導体装置２００ｅの断面図である。以下では、第１ボトム層３１の不純物濃度をＣ１、第２ボトム層３２の不純物濃度をＣ２、第３ボトム層３３の不純物濃度Ｃ３・・・第ｎボトム層の不純物濃度をＣｎとする。第１ボトム層３１の不純物濃度Ｃ１は、第２ボトム層３２の不純物濃度Ｃ２よりも小さくても良い。３つ以上のボトム層が設けられる場合には、Ｃ１＜Ｃ２、Ｃ３・・・の関係を満たすように、Ｃ１を最も低くしても良い。
図９～１３に示されるように、ボトム層が低濃度であるほど、コレクタ電圧テールは小さくなる。また、ボトム層のうち、コレクタ電圧テールに及ぼす影響が最も大きいのは、トレンチ７底部に近い第１ボトム層３１である。このため、第１ボトム層３１の不純物濃度を最も低くすることで、コレクタ電圧テールを低減することができる。
図２２は、実施の形態２の第５の変形例に係る半導体装置２００ｆの断面図である。半導体装置２００ｆは、ドリフト層９のうち第２ボトム層３２の下に設けられたｐ型の第３ボトム層３３を備える。第１ボトム層３１の不純物濃度Ｃ１は第２ボトム層３２の不純物濃度Ｃ２よりも小さく、第２ボトム層３２の不純物濃度は第３ボトム層３３の不純物濃度Ｃ３よりも小さくても良い。つまり、Ｃ１＜Ｃ２＜・・・＜Ｃｎの関係を満たすように、下方のボトム層ほど不純物濃度を高くしても良い。
ボトム層を高濃度化すると、そのボトム層に印加される電界が大きくなる。即ちダイナミックアバランシェが発生し易くなる。下方のボトム層ほど不純物濃度を高くすることで、トレンチ７底部から離れた位置でダイナミックアバランシェを発生させることができる。このため、トレンチ７底部のゲート酸化膜８へのホットキャリアの注入を抑制できる。従って、ダイナミックアバランシェによるゲート特性の劣化を抑制できる。
図２３は、実施の形態２の第６の変形例に係る半導体装置２００ｇの断面図である。第１ボトム層３１の不純物濃度Ｃ１は第３ボトム層３３の不純物濃度Ｃ３よりも小さく、第３ボトム層３３の不純物濃度Ｃ３は第２ボトム層３２の不純物濃度Ｃ２よりも小さくても良い。つまり、Ｃ１＜Ｃ３＜Ｃ２の関係を満たしても良い。
２つ以上のボトム層がある場合、ボトム層に印加される電界は下方ほど高くなり易い。また、下方のボトム層が電界を低減することで、上方のボトム層に印加される電界は低くなる。このように、電界は均等ではない。Ｃ１＜Ｃ３＜Ｃ２の関係を満たすことで、第２ボトム層３２と第３ボトム層３３の不純物濃度が同じ場合よりも、第３ボトム層３３の電界を下げ、第２ボトム層３２の電界を上げることができる。従って、電界の不均一性を改善できる。また、不純物濃度が低い第１ボトム層３１では、ダイナミックアバランシェの発生を抑制できる。従って、ダイナミックアバランシェによるゲート特性の劣化を抑制できる。
図２３では隣接する３つのボトム層について説明した。これに限らず、第１ボトム層３１と第２ボトム層３２の間または、第２ボトム層３２と第３ボトム層３３の間に別のボトム層が設けられても良い。つまり、第１ボトム層３１が最も低濃度であり、最下層のボトム層が中濃度であり、第１ボトム層３１と最下層のボトム層との間にあるボトム層が最も高濃度であれば良い。
図２４は、実施の形態２の第７の変形例に係る半導体装置２００ｈの断面図である。第１ボトム層３１の不純物濃度Ｃ１は第２ボトム層３２の不純物濃度Ｃ２よりも大きく、第２ボトム層３２の不純物濃度Ｃ２は第３ボトム層３３の不純物濃度Ｃ３よりも大きくても良い。つまり、Ｃ１＞Ｃ２＞Ｃ３・・・＞Ｃｎように、ボトム層の不純物濃度は下方ほど低くても良い。
上述したように、ボトム層に印加される電界は下方ほど高くなり易い。また、ボトム層の不純物濃度を低くすることで、そのボトム層に印加される電界を小さくすることができる。このため、ボトム層の不純物濃度を下方ほど低くすることで、複数のボトム層に印加される電界の不均一性を改善し、ダイナミックアバランシェを抑制できる。
図２５は、実施の形態２の第８の変形例に係る半導体装置２００ｉの断面図である。第１ボトム層３１の不純物濃度Ｃ１は第３ボトム層３３の不純物濃度Ｃ３よりも大きく、第３ボトム層３３の不純物濃度Ｃ３は第２ボトム層３２の不純物濃度Ｃ２よりも大きくても良い。つまり、Ｃ１＞Ｃ３＞Ｃ２の関係を満たしても良い。半導体装置２００ｉでは、半導体装置２００ｈに比較して最下層のボトム層の不純物濃度が高い。このため、最下層のボトム層での電界が高くなり、ダイナミックアバランシェを確実に最下層で発生させることができる。従って、ダイナミックアバランシェによるゲート特性劣化を抑制しつつ、電界の不均一性を改善できる。
図２５では隣接する３つのボトム層について説明した。これに限らず、第１ボトム層３１と第２ボトム層３２の間または、第２ボトム層３２と第３ボトム層３３の間に別のボトム層が設けられても良い。つまり、第１ボトム層３１が最も高濃度であり、最下層のボトム層が中濃度であり、第１ボトム層３１と最下層のボトム層との間にあるボトム層が最も低濃度であれば良い。
図２６は、実施の形態２の第９の変形例に係る半導体装置２００ｊの断面図である。第２距離Ｌ２は、第２ボトム層３２のうち厚さ方向で不純物濃度がピークとなる部分と第３ボトム層３３のうち厚さ方向で不純物濃度がピークとなる部分との第３距離Ｌ３よりも大きくても良い。つまり、Ｌ２＞Ｌ３・・・＞Ｌｎの関係を満たすように、ボトム層同士の間隔は下方ほど狭くても良い。
上下方向で隣接するボトム層の間隔が短いほど、下方と上方のボトム層に印加される電界は高くなる。即ち、ダイナミックアバランシェが発生し易くなる。ボトム層同士の間隔が下方ほど狭いことで、トレンチ７底部から離れた位置でダイナミックアバランシェを発生させることができる。このため、トレンチ７底部のゲート酸化膜８へのホットキャリアの注入を低減でき、ダイナミックアバランシェによるゲート特性劣化を抑制することができる。
図２７は、実施の形態２の第１０の変形例に係る半導体装置２００ｋの断面図である。より好ましくは、第２ボトム層３２と第３ボトム層３３は接触していても良い。これにより、さらにボトム層の間隔が狭くなり、電界が高まる。従って、トレンチ７底部から離れた位置でダイナミックアバランシェが発生し易くなる。
図２８は、実施の形態２の第１１の変形例に係る半導体装置２００ｍの断面図である。Ｌ２＞Ｌ３・・・＞Ｌｎの関係を満たしていれば、全てのボトム層同士が接触していても良い。
図２９は、実施の形態２の第１２の変形例に係る半導体装置２００ｎの断面図である。第２距離Ｌ２は第３距離Ｌ３よりも小さくても良い。つまり、Ｌ２＜Ｌ３・・・＜Ｌｎの関係を満たすように、ボトム層同士の間隔は上方ほど狭くても良い。これにより、電界が低くなり易い上方のボトム層において、電界を高くすることができる。従って、複数のボトム層での電界の不均一性を改善でき、ダイナミックアバランシェを抑制することができる。
図３０は、実施の形態２の第１３の変形例に係る半導体装置２００ｐの断面図である。第１ボトム層３１と第２ボトム層３２は接触していても良い。図３１は、実施の形態２の第１４の変形例に係る半導体装置２００ｑの断面図である。Ｌ２＜Ｌ３・・・＜Ｌｎの関係を満たしていれば、第１ボトム層３１と第２ボトム層３２と第３ボトム層３３は接触していても良い。図３０、３１に示されるように、ボトム層同士が接するまで第２距離Ｌ２および第３距離Ｌ３を小さくして、電界の不均一性を改善する効果を高めても良い。
図３２は、実施の形態２の第１５の変形例に係る半導体装置２００ｒの断面図である。第１ボトム層３１の厚さＹ１は、第２ボトム層３２の厚さＹ２よりも小さくても良い。また、Ｙ１＜Ｙ２、Ｙ３・・・Ｙｎの関係を満たすように、複数のボトム層のうち第１ボトム層３１の厚さを最も小さくしても良い。ここでＹｎは、第ｎボトム層の厚さである。
図９～１３に示されるように、ボトム層が薄いほどコレクタ電圧テールは小さくなる。また、ボトム層のうちコレクタ電圧テールに及ぼす影響が最も大きいのは、トレンチ７底部に近い第１ボトム層３１である。従って、複数のボトム層のうち第１ボトム層３１の厚さを最も小さくすることで、コレクタ電圧テールを低減することができる。
高エネルギー注入により深い位置にボトム層を形成するほど、ボトム層の半値幅は広がる。このため、高エネルギー注入により複数のボトム層を形成することで、互いに厚さが異なる複数のボトム層を形成できる。また、厚さが小さい第１ボトム層３１を拡散係数が小さいアルミニウムを用いて形成し、厚さが大きい第２ボトム層３２を拡散係数が大きいボロンを用いて形成しても良い。これにより、厚さの差を形成できる。
また、第１ボトム層３１の厚さＹ１は第２ボトム層３２の厚さＹ２よりも小さく、第２ボトム層３２の厚さＹ２は第３ボトム層３３の厚さＹ３よりも小さくても良い。つまり、Ｙ１＜Ｙ２＜Ｙ３・・・＜Ｙｎの関係を満たすように、ボトム層の厚さは上方ほど小さくても良い。トレンチ７底部に近い第１ボトム層３１の次に、コレクタ電圧テールに及ぼす影響が大きいボトム層は第２ボトム層３２である。従って、ボトム層の厚さを上方ほど小さくすることで、コレクタ電圧テールをさらに低減できる。
図３３は、実施の形態２の第１６の変形例に係る半導体装置２００ｓの断面図である。第１ボトム層３１の幅は、第２ボトム層３２の幅よりも小さくても良い。厚さに限らず、ボトム層の幅が上方ほど小さくても良い。ボトム層の体積が小さいほどコレクタ電圧テールを小さくすることができる。このため、本構成によってもコレクタ電圧テールを低減することができる。
図３４は、実施の形態２の第１７の変形例に係る半導体装置２００ｔの断面図である。第１ボトム層３１の厚さＹ１は第３ボトム層３３の厚さＹ３よりも小さく、第３ボトム層３３の厚さＹ３は第２ボトム層３２の厚さＹ２よりも小さくても良い。つまり、Ｙ１＜Ｙ３＜Ｙ２の関係を満たしても良い。上述したように２つ以上のボトム層がある場合、下方のボトム層の電界が高くなり易い。Ｙ１＜Ｙ３＜Ｙ２の関係を満たすように厚さを設定することで、図３２に示される構成と比較して第３ボトム層３３の電界を低く、第２ボトム層３２の電界を高くすることができる。従って、電界の不均一性が改善できる。
図３４では隣接する３つのボトム層について説明した。これに限らず、第１ボトム層３１と第２ボトム層３２の間または、第２ボトム層３２と第３ボトム層３３の間に別のボトム層が設けられても良い。つまり、第１ボトム層３１が最も薄く、次に最下層のボトム層が薄く、第１ボトム層３１と最下層のボトム層との間にあるボトム層が最も厚ければ良い。
図３５は、実施の形態２の第１８の変形例に係る半導体装置２００ｕの断面図である。第１ボトム層３１の厚さＹ１は第２ボトム層３２の厚さＹ２よりも大きく、第２ボトム層３２の厚さＹ２は第３ボトム層３３の厚さＹ３よりも大きくても良い。つまり、Ｙ１＞Ｙ２＞Ｙ３・・・＞Ｙｎの関係を満たすように、ボトム層の厚さは下方ほどを小さくても良い。
上述したように２つ以上のボトム層がある場合、下方のボトム層の電界が高くなり易い。ここで、ボトム層が薄いほど、基板の厚さ方向で空乏層が短くなる。従って、ボトム層に印加される電界を小さくすることができる。このため、ボトム層の厚さを下方ほど小さくすることで、ボトム層の電界の不均一性を改善できる。従って、ダイナミックアバランシェを抑制することができる。
図３６は、実施の形態２の第１９の変形例に係る半導体装置２００ｖの断面図である。第１ボトム層３１の幅は、第２ボトム層３２の幅よりも大きくても良い。つまり、ボトム層の幅は下方ほど小さくても良い。ボトム層の幅が小さいほど空乏層の幅は小さくなる。このため、ボトム層に印加される電界を小さくすることができる。従って、ボトム層の電界の不均一性を改善し、ダイナミックアバランシェを抑制することができる。
図３７は、実施の形態２の第２０の変形例に係る半導体装置２００ｗの断面図である。第１ボトム層３１の厚さＹ１は第３ボトム層３３の厚さＹ３よりも大きく、第３ボトム層３３の厚さＹ３は第２ボトム層３２の厚さＹ２よりも大きくても良い。つまり、Ｙ１＞Ｙ３＞Ｙ２の関係を満たしても良い。この構成によれば、図３５の構成と比較して最下層のボトム層での電界が高くなる。このため、ダイナミックアバランシェを最下層で発生させることができる。従って、ダイナミックアバランシェによるゲート特性劣化を抑制しつつ、電界の不均一性を改善できる。
図３７では隣接する３つのボトム層について説明した。これに限らず、第１ボトム層３１と第２ボトム層３２の間または、第２ボトム層３２と第３ボトム層３３の間に別のボトム層が設けられても良い。つまり、第１ボトム層３１が最も厚く、次に最下層のボトム層が厚く、第１ボトム層３１と最下層のボトム層との間にあるボトム層が最も薄くても良い。
実施の形態３
図３８は、実施の形態３に係る半導体装置３００ａの断面図である。半導体装置３００ａは、第１ボトム層３１とアクティブトレンチゲート４０との間に設けられた中間層５１を備える。中間層５１は、ｎ型でありドリフト層９よりも高濃度である。中間層５１は第１ボトム層３１の空乏層がトレンチ７側へ伸展することを妨げる。これにより、実施の形態１で述べたゲート－コレクタ容量Ｃｇｃの落ち込みを抑制できる。従って、コレクタ電圧テールを低減することができる。図３８の構成では、一例として中間層５１は第１ボトム層３１と接している。
中間層５１の不純物濃度が大きいほど、ゲート－コレクタ容量Ｃｇｃの落ち込みの抑制効果は高い。中間層５１の不純物濃度は、第１ボトム層３１の不純物濃度よりも大きくても良い。これにより、コレクタ電圧テールをさらに低減することができる。また、電界を低減するために、第１ボトム層３１の不純物濃度を中間層５１の不純物濃度より大きくしても良い。
図３９は、実施の形態３の第１の変形例に係る半導体装置３００ｂの断面図である。中間層５１は第１ボトム層３１と離れていても良い。この構成では、ドリフト層９のうち中間層５１と第１ボトム層３１の間の部分に第１ボトム層３１の空乏層を伸ばすことができる。このため、電界を低減し、ダイナミックアバランシェを抑制することができる。
図４０は、実施の形態３の第２の変形例に係る半導体装置３００ｃの断面図である。中間層５１はトレンチ７底部と接していても良いが、好ましくは図４０に示されるように、中間層５１はアクティブトレンチゲート４０と離れていると良い。トレンチ７底部では形状の影響で特に電界が集中し易い。このため、トレンチ底部にｎ型の層がある場合、電界が高くなるおそれがある。このため、中間層５１をトレンチ７底部から離間させることで、トレンチ７底部の電界をさらに低減させることができる。
図４１は、実施の形態３の第３の変形例に係る半導体装置３００ｄの断面図である。隣接するアクティブトレンチゲート４０のうち、一方のアクティブトレンチゲート４０の下の中間層５１ｄと、他方のアクティブトレンチゲート４０の下の中間層５１ｄは繋がっていても良い。中間層５１ｄ同士が横方向に繋がることで、大きな面積の中間層５１ｄが形成される。これにより、第１ボトム層３１の空乏層がトレンチ７側へ伸展することをさらに抑制できる。従って、ゲート－コレクタ容量Ｃｇｃの落ち込みをさらに抑制でき、コレクタ電圧テールを低減することができる。また、ドリフト層９内に高濃度のｎ型層が配置されるため、低抵抗な電流経路を形成できる。従って、オン電圧を低減することができる。
このような中間層５１ｄのパターンは、図５に示されるようにドット状で注入した後に、中間層５１ｄ同士が繋がるように熱拡散で横方向に拡散して形成しても良い。中間層５１ｄのパターンは、キャリア蓄積層６のようにベタパターンとして注入して形成されても良い。中間層５１ｄは、キャリア蓄積層６と同様のオン電圧を低減させる効果を有する。このため、キャリア蓄積層６は形成されなくても良い。
図４２は、実施の形態３の第４の変形例に係る半導体装置３００ｅの断面図である。中間層５１ｅは第１ボトム層３１の側方に設けられても良い。このような構成では、中間層５１ｅによって、空乏層が第１ボトム層３１の横からトレンチ７側へ伸展することを防ぐことができる。これにより、ゲート－コレクタ容量が落ち込むことを抑制し、コレクタ電圧テールを低減することができる。また、ドリフト層９内に高濃度のｎ型層が配置されるため、低抵抗な電流経路が形成され、オン電圧を低減することができる。
図４３は、実施の形態３の第５の変形例に係る半導体装置３００ｆの断面図である。第１ボトム層３１は、中間層５１ｆに囲まれていても良い。中間層５１ｆが第１ボトム層３１を覆うように形成されることで、第１ボトム層３１からの空乏層がトレンチ７側へ伸展することをさらに防ぐことができる。従って、ゲート－コレクタ容量が落ち込むことをさらに抑制し、コレクタ電圧テールを低減することができる。また、ドリフト層９内に高濃度のｎ型層が配置されるため、低抵抗な電流経路が形成され、オン電圧を低減することができる。
実施の形態４．
図４４は、実施の形態４に係る半導体装置４００の断面図である。半導体装置４００は、ゲート電極１５と電気的に接続されるアクティブトレンチゲート４０を複数備える。複数のアクティブトレンチゲート４０は、第１ボトム層３１、第２ボトム層３２が設けられたアクティブトレンチゲート４０と、ボトム層が設けられていないアクティブトレンチゲート４０を含む。トレンチ７底部にボトム層が無い構造と、トレンチ７底部にボトム層がある構造は、例えば交互に配置される。下方にボトム層が形成されていないトレンチ７では、ゲート－コレクタ容量Ｃｇｃへのボトム層の影響を抑制できる。従って、コレクタ電圧テールを低減することができる。
図４５は、実施の形態４の第１の変形例に係る半導体装置４００ａの断面図である。半導体装置４００ａは、ゲート電極１５と電気的に接続されたアクティブトレンチゲート４０と、エミッタ電極１と電気的に接続されたダミートレンチゲート４１とを備える。第１ボトム層３１、第２ボトム層３２は、ダミートレンチゲート４１の下に設けられ、アクティブトレンチゲート４０の下には設けられない。
ダミートレンチゲート４１は、基板に形成されたトレンチ７内に、ゲート酸化膜８を介してダミー部１３が設けられることで構成されている。ダミー部１３は、エミッタ電極１に電気的に接続される。ダミー部１３はｎ型またはｐ型の不純物がドープされたポリシリコンから形成される。
半導体装置４００ａでは、ゲート容量を有さないダミートレンチゲート４１の下方にボトム層が形成され、ゲート容量を有するアクティブトレンチゲート４０の下方にボトム層は形成されない。これにより、ゲート－コレクタ容量Ｃｇｃへのボトム層の影響を抑制できる。従って、コレクタ電圧テールを低減することができる。
実施の形態５．
図４６は、実施の形態５に係る半導体装置５００の断面図である。アクティブトレンチゲート５４０の外周部はゲート酸化膜５０８から形成される。ゲート酸化膜５０８のうち、アクティブトレンチゲート５４０の底部を形成する部分は、ゲート酸化膜５０８の他の部分よりも厚い。本実施の形態では、ボトム層により電界が緩和され、ダイナミックアバランシェを抑制できる。さらに、厚底のゲート酸化膜５０８によりホットキャリアの注入を低減することができる。このため、ダイナミックアバランシェによるゲート特性の劣化をさらに抑制することができる。
実施の形態６．
図４７は、実施の形態６に係る半導体装置６００の断面図である。半導体装置６００は、ドリフト層９の裏面側に設けられたｐ型の裏面側ボトム層３４、３５を備える。半導体装置６００は、基板の裏面からバッファ層１０に延びる裏面側ダミートレンチゲート６４１を備える。裏面側ボトム層３４、３５は裏面側ダミートレンチゲート６４１の上に設けられる。
裏面側ボトム層３４、３５は、基板の裏面から深い位置に形成される。裏面側ボトム層３４、３５により、基板の裏面側の電界を低減することができる。従って、破壊耐量を向上させることができる。
図４７に示される例では、１つのトレンチ７に対して２つの裏面側ボトム層３４、３５が設けられている。これに限らず、実施の形態１、２のように１つのトレンチ７に対して１つまたは３つ以上の裏面側ボトムが設けられても良い。
図４８は、実施の形態６の変形例に係る半導体装置６００ａの断面図である。半導体装置６００ａは、両面ゲート構造を有する。両面ゲート構造では、基板の裏面側にセル構造が形成される。半導体装置６００ａは、基板の裏面からバッファ層１０に延びる裏面側アクティブトレンチゲート６４０を備える。
半導体装置６００ａでは、裏面側アクティブトレンチゲート６４０を制御し、電子注入することで、コレクタ層１１からのホール注入量を制御できる。例えば、通電時には裏面側アクティブトレンチゲート６４０をオフにして、半導体装置６００ａを通常のＩＧＢＴとしてオン動作させることができる。また、ターンオフ時には、裏面側アクティブトレンチゲート６４０をオンにして電子注入することで、ドリフト層９内のホール密度を低減させることができる。これにより、ターンオフ時のテール電流を大幅に低減させ、ターンオフ損失を抑制できる。
このような、裏面側アクティブトレンチゲート６４０に裏面側ボトム層３４、３５を適用しても良い。両面ゲート構造において裏面側ボトム層３４、３５を適用することで、基板の裏面側の電界を低減することができる。従って、破壊耐量を向上させることができる。
実施の形態７．
図４９は、実施の形態７に係る半導体装置７００の断面図である。半導体装置７００において、基板にはＩＧＢＴ領域とダイオード領域を有するＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）が形成される。図４９において、基板の裏面側にコレクタ層１１が設けられた領域がＩＧＢＴ領域であり、カソード層１１ｂが設けられた領域がダイオード領域である。また、ダイオード領域では、ソース層４が設けられていない。ダイオード領域には、第１ボトム層３１、第２ボトム層３２が設けられない。また、ダイオード領域にはアクティブトレンチゲート４０が設けられない。図４９に示される例では、ダイオード領域にダミートレンチゲート４１が設けられている。
ダイオード領域ではダイナミックアバランシェが発生しない。このため、ボトム層による電界緩和の必要が無い。本実施の形態では、ダイオード領域にボトム層が設けられないため、ホール注入量を低減でき、リカバリー損失を低減することができる。
なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いても良い。
１ エミッタ電極、２ 層間絶縁膜、３ コンタクト層、４ ソース層、５ ベース層、６ キャリア蓄積層、７ トレンチ、８ ゲート酸化膜、９ ドリフト層、１０ バッファ層、１１ コレクタ層、１１ｂ カソード層、１２ コレクタ電極、１３ ダミー部、１４ アクティブ部、１５ ゲート電極、３１、３１ａ 第１ボトム層、３２ 第２ボトム層、３３ 第３ボトム層、３４、３５ 裏面側ボトム層、４０ アクティブトレンチゲート、４１ ダミートレンチゲート、５１、５１ｄ、５１ｅ、５１ｆ 中間層、８８ 酸化膜、１００、１００ａ、２００ａ～２００ｗ、３００ａ～３００ｆ、４００、４００ａ、５００ 半導体装置、５０８ ゲート酸化膜、５４０ アクティブトレンチゲート、６００、６００ａ 半導体装置、６４０ 裏面側アクティブトレンチゲート、６４１ 裏面側ダミートレンチゲート、７００ 半導体装置

Claims (49)

  1. 上面と、前記上面と反対側の裏面を有する基板と、
    前記基板に設けられた第１導電型のドリフト層と、
    前記基板のうち前記ドリフト層の上に設けられ、前記第１導電型と異なる第２導電型のベース層と、
    前記ベース層の上面側に設けられた前記第１導電型のソース層と、
    前記基板の前記上面に設けられ、前記ソース層と電気的に接続される第１電極と、
    前記基板の前記裏面に設けられた第２電極と、
    ゲート電極と、
    前記基板の前記上面から前記ソース層と前記ベース層を貫通し前記ドリフト層まで延び、前記ゲート電極または前記第１電極と電気的に接続されるトレンチゲートと、
    前記ドリフト層のうち前記トレンチゲートの下に設けられた前記第２導電型の第１ボトム層と、
    を備え、
    前記第１ボトム層のうち厚さ方向で不純物濃度がピークとなる部分と、前記トレンチゲートとの第１距離は、１μｍよりも大きいことを特徴とする半導体装置。
  2. 前記第１ボトム層は、前記トレンチゲートと離れていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１距離は３μｍ以上であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１ボトム層の不純物濃度が１０１７／ｃｍ３以下のとき、前記第１距離Ｌ１と前記第１ボトム層の厚さＹ１は、Ｌ１≧１．９５×Ｙ１＋３．６２の関係を満たすことを特徴とする請求項１から３の何れか１項に記載の半導体装置。
  5. 前記第１ボトム層の不純物濃度が５．０×１０１６／ｃｍ３以下のとき、前記第１距離Ｌ１と前記第１ボトム層の厚さＹ１は、Ｌ１≧１．９０×Ｙ１＋２．９７の関係を満たすことを特徴とする請求項１から４の何れか１項に記載の半導体装置。
  6. 前記第１ボトム層の不純物濃度が１０１６／ｃｍ３以下のとき、前記第１距離Ｌ１と前記第１ボトム層の厚さＹ１は、Ｌ１≧１．６０×Ｙ１＋２．６０の関係を満たすことを特徴とする請求項１から５の何れか１項に記載の半導体装置。
  7. 前記第１ボトム層の不純物濃度が５．０×１０１５／ｃｍ３以下のとき、前記第１距離Ｌ１と前記第１ボトム層の厚さＹ１は、Ｌ１≧１．３０×Ｙ１＋２．３４の関係を満たすことを特徴とする請求項１から６の何れか１項に記載の半導体装置。
  8. 前記第１ボトム層の不純物濃度が１０１５／ｃｍ３以下のとき、前記第１距離Ｌ１と前記第１ボトム層の厚さＹ１は、Ｌ１≧２．３８×Ｙ１＋０．０５の関係を満たすことを特徴とする請求項１から７の何れか１項に記載の半導体装置。
  9. 前記第１ボトム層の不純物濃度が１０１７／ｃｍ３以上のとき、前記第１距離Ｌ１と前記第１ボトム層の厚さＹ１は、Ｌ１＞１．９５×Ｙ１＋３．６２の関係を満たすことを特徴とする請求項１から３の何れか１項に記載の半導体装置。
  10. 前記ドリフト層のうち前記第１ボトム層の下に設けられた前記第２導電型の第２ボトム層を備えることを特徴とする請求項１から９の何れか１項に記載の半導体装置。
  11. 前記ドリフト層のうち前記第２ボトム層の下に設けられた前記第２導電型の第３ボトム層を備えることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１ボトム層と前記第２ボトム層は離れていることを特徴とする請求項１０に記載の半導体装置。
  13. 前記第１ボトム層と前記第２ボトム層の間隔は、前記第１ボトム層の厚さよりも大きいことを特徴とする請求項１２に記載の半導体装置。
  14. 前記第１距離は、前記第２ボトム層のうち厚さ方向で不純物濃度がピークとなる部分と前記第１ボトム層のうち厚さ方向で不純物濃度がピークとなる部分との第２距離よりも大きいことを特徴とする請求項１０に記載の半導体装置。
  15. 前記第２ボトム層のうち厚さ方向で不純物濃度がピークとなる部分と前記第１ボトム層のうち厚さ方向で不純物濃度がピークとなる部分との第２距離は、前記第１距離よりも大きいことを特徴とする請求項１０に記載の半導体装置。
  16. 前記第１ボトム層の不純物濃度は前記第２ボトム層の不純物濃度よりも小さいことを特徴とする請求項１０に記載の半導体装置。
  17. 前記第１ボトム層の不純物濃度は前記第２ボトム層の不純物濃度よりも小さく、前記第２ボトム層の不純物濃度は前記第３ボトム層の不純物濃度よりも小さいことを特徴とする請求項１１に記載の半導体装置。
  18. 前記第１ボトム層の不純物濃度は前記第３ボトム層の不純物濃度よりも小さく、前記第３ボトム層の不純物濃度は前記第２ボトム層の不純物濃度よりも小さいことを特徴とする請求項１１に記載の半導体装置。
  19. 前記第１ボトム層の不純物濃度は前記第２ボトム層の不純物濃度よりも大きく、前記第２ボトム層の不純物濃度は前記第３ボトム層の不純物濃度よりも大きいことを特徴とする請求項１１に記載の半導体装置。
  20. 前記第１ボトム層の不純物濃度は前記第３ボトム層の不純物濃度よりも大きく、前記第３ボトム層の不純物濃度は前記第２ボトム層の不純物濃度よりも大きいことを特徴とする請求項１１に記載の半導体装置。
  21. 前記第２ボトム層のうち厚さ方向で不純物濃度がピークとなる部分と前記第１ボトム層のうち厚さ方向で不純物濃度がピークとなる部分との第２距離は、前記第２ボトム層のうち厚さ方向で不純物濃度がピークとなる部分と前記第３ボトム層のうち厚さ方向で不純物濃度がピークとなる部分との第３距離よりも大きいことを特徴とする請求項１１に記載の半導体装置。
  22. 前記第２ボトム層と前記第３ボトム層は接触していることを特徴とする請求項２１に記載の半導体装置。
  23. 前記第２ボトム層のうち厚さ方向で不純物濃度がピークとなる部分と前記第１ボトム層のうち厚さ方向で不純物濃度がピークとなる部分との第２距離は、前記第２ボトム層のうち厚さ方向で不純物濃度がピークとなる部分と前記第３ボトム層のうち厚さ方向で不純物濃度がピークとなる部分との第３距離よりも小さいことを特徴とする請求項１１に記載の半導体装置。
  24. 前記第１ボトム層と前記第２ボトム層は接触していることを特徴とする請求項２３に記載の半導体装置。
  25. 前記第１ボトム層の厚さは、前記第２ボトム層の厚さよりも小さいことを特徴とする請求項１０または１１に記載の半導体装置。
  26. 前記第１ボトム層の厚さは前記第２ボトム層の厚さよりも小さく、前記第２ボトム層の厚さは前記第３ボトム層の厚さよりも小さいことを特徴とする請求項１１に記載の半導体装置。
  27. 前記第１ボトム層の幅は、前記第２ボトム層の幅よりも小さいことを特徴とする請求項２６に記載の半導体装置。
  28. 前記第１ボトム層の厚さは前記第３ボトム層の厚さよりも小さく、前記第３ボトム層の厚さは前記第２ボトム層の厚さよりも小さいことを特徴とする請求項１１に記載の半導体装置。
  29. 前記第１ボトム層の厚さは前記第２ボトム層の厚さよりも大きく、前記第２ボトム層の厚さは前記第３ボトム層の厚さよりも大きいことを特徴とする請求項１１に記載の半導体装置。
  30. 前記第１ボトム層の幅は、前記第２ボトム層の幅よりも大きいことを特徴とする請求項２９に記載の半導体装置。
  31. 前記第１ボトム層の厚さは前記第３ボトム層の厚さよりも大きく、前記第３ボトム層の厚さは前記第２ボトム層の厚さよりも大きいことを特徴とする請求項１１に記載の半導体装置。
  32. 前記第１ボトム層と、前記トレンチゲートと隣接する他のトレンチゲートの下の第１ボトム層は繋がっていることを特徴とする請求項１から３１の何れか１項に記載の半導体装置。
  33. 前記トレンチゲートと前記他のトレンチゲートが並ぶ方向と平面視で交差する方向で、前記第１ボトム層は途切れていることを特徴とする請求項３２に記載の半導体装置。
  34. 前記第１ボトム層と前記トレンチゲートとの間または前記第１ボトム層の側方に設けられ、前記第１導電型であり前記ドリフト層よりも高濃度の中間層を備えることを特徴とする請求項１から３３の何れか１項に記載の半導体装置。
  35. 前記中間層の不純物濃度は、前記第１ボトム層の不純物濃度よりも大きいことを特徴とする請求項３４に記載の半導体装置。
  36. 前記中間層は、前記第１ボトム層と前記トレンチゲートとの間に設けられ、前記第１ボトム層と離れていることを特徴とする請求項３４または３５に記載の半導体装置。
  37. 前記中間層は、前記第１ボトム層と前記トレンチゲートとの間に設けられ、前記トレンチゲートと離れていることを特徴とする請求項３４から３６の何れか１項に記載の半導体装置。
  38. 前記中間層と、前記トレンチゲートと隣接する他のトレンチゲートの下の中間層は繋がっていることを特徴とする請求項３４から３７の何れか１項に記載の半導体装置。
  39. 前記第１ボトム層は、前記中間層に囲まれていることを特徴とする請求項３４または３５に記載の半導体装置。
  40. 前記ゲート電極と電気的に接続される前記トレンチゲートを複数備え、
    前記複数のトレンチゲートは、前記第１ボトム層が設けられたトレンチゲートと、前記第１ボトム層が設けられていないトレンチゲートを含むことを特徴とする請求項１から３９の何れか１項に記載の半導体装置。
  41. 前記トレンチゲートは、前記ゲート電極と電気的に接続されたアクティブトレンチゲートと、前記第１電極と電気的に接続されたダミートレンチゲートと、を含み、
    前記第１ボトム層は、前記ダミートレンチゲートの下に設けられ、前記アクティブトレンチゲートの下には設けられないことを特徴とする請求項１から３９の何れか１項に記載の半導体装置。
  42. 前記トレンチゲートの外周部は酸化膜から形成され、
    前記酸化膜のうち前記トレンチゲートの底部を形成する部分は、前記酸化膜の他の部分よりも厚いことを特徴とする請求項１から４１の何れか１項に記載の半導体装置。
  43. 前記ドリフト層の裏面側に設けられた前記第２導電型の裏面側ボトム層を備えることを特徴とする請求項１から４２の何れか１項に記載の半導体装置。
  44. 前記基板の前記裏面から前記ドリフト層に延びる裏面側トレンチゲートを備え、
    前記裏面側ボトム層は前記裏面側トレンチゲートの上に設けられることを特徴とする請求項４３に記載の半導体装置。
  45. 前記基板にはＩＧＢＴが形成されることを特徴とする請求項１から４４の何れか１項に記載の半導体装置。
  46. 前記基板にはＩＧＢＴ領域とダイオード領域を有するＲＣ－ＩＧＢＴが形成され、
    前記ダイオード領域には、前記第１ボトム層が設けられないことを特徴とする請求項１から４４の何れか１項に記載の半導体装置。
  47. 前記基板にはＭＯＳＦＥＴが形成されることを特徴とする請求項１から４４の何れか１項に記載の半導体装置。
  48. 前記基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１から４７の何れか１項に記載の半導体装置。
  49. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項４８に記載の半導体装置。
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JP6428489B2 (ja) * 2014-09-16 2018-11-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US10157986B2 (en) * 2015-03-30 2018-12-18 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method for manufacturing same
WO2017094339A1 (ja) * 2015-12-03 2017-06-08 三菱電機株式会社 炭化珪素半導体装置
US10468509B2 (en) 2017-06-07 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
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