DE112018002873T5 - Halbleitereinheit und leistungswandler - Google Patents

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Katsutoshi Sugawara
Hideyuki HATTA
Hidenori Koketsu
Rina Tanaka
Yusuke Miyata
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Abstract

Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit mit Graben-Gates. Die Halbleitereinheit weist Folgendes auf: eine erste Halbleiterschicht (3); einen ersten Halbleiterbereich (5), der selektiv in der oberen Schicht der ersten Halbleiterschicht (3) angeordnet ist; einen zweiten Halbleiterbereich (15) in Kontakt mit dem ersten Halbleiterbereich (5), einen dritten Halbleiterbereich(4) an den unteren Oberflächen des ersten und des zweiten Halbleiterbereichs (5, 15); Gate-Gräben (6), die so angeordnet sind, dass sie den ersten und den dritten Halbleiterbereich (5, 4) in der Dickenrichtung des ersten und des dritten Halbleiterbereichs (5, 4) durchdringen und bis ins Innere der ersten Halbleiterschicht reichen (3); einen feldreduzierenden Bereich (13) am Boden jedes Gate-Grabens (6); sowie Verbindungsschichten (12), die in der ersten Halbleiterschicht (3) mit Abständen in einer zweiten Richtung senkrecht zu einer ersten Richtung parallel zu einer Richtung, in der sich die Gate-Gräben (6) erstrecken, so angeordnet sind, dass sie sich in Kontakt mit zumindest der einen der Seitenwände des entsprechenden Gate-Grabens (6) befinden, wobei die Verbindungsschichten (12) jeweils den feldreduzierenden Bereich (13) mit dem dritten Halbleiterbereich (4) elektrisch verbinden. Die Verbindungsschichten (12) sind in der ersten Richtung voneinander beabstandet.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf Halbleitereinheiten und insbesondere auf eine Halbleitereinheit mit Graben-Gates.
  • STAND DER TECHNIK
  • Eine elektronische Leistungsvorrichtung weist Schalteinheiten, wie beispielsweise Silicium-Bipolartransistoren mit isoliertem Gate (IGBTs) und Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), als Einrichtungen zum Umschalten zwischen dem Durchführen und dem Stoppen einer Stromzufuhr zum Treiben einer Last auf (z.B. eines elektrischen Motors).
  • Ein MOSFET mit einer vertikalen Struktur (d.h. ein vertikaler MOSFET) und ein IGBT mit einer vertikalen Struktur (d.h. ein vertikaler IGBT) werden häufig als Schalteinheiten eingesetzt, die als Leistungshalbleitereinheiten Anwendung finden sollen. Derartige vertikale MOSFETs sind gemäß ihren Gate-Strukturen in verschiedene Typen eingeteilt: einen vertikalen MOSFET vom planaren Typ, einen vertikalen MOSFET vom Graben-Typ (vom Typ mit Graben-Gate) und weitere Typen.
  • Ein MOSFET mit Graben-Gate, der Gate-Gräben (d.h. Nuten) aufweist, die in einem aktiven Bereich einer Drift-Schicht mit dem ersten Leitfähigkeitstyp (dem n-Typ) ausgebildet sind, empfängt aufgrund struktureller Ursachen ein hohes elektrisches Feld, das an einer Gate-Isolierschicht an den Bodenflächen der Gate-Gräben anliegt, wenn der MOSFET ausgeschaltet ist. Ein derartiges Anliegen eines Felds kann einen Durchbruch der Gate-Isolierschicht an den Bodenflächen der Gate-Gräben verursachen. Um dieses Problem anzugehen, gibt das Patentdokument 1 eine Technik an, bei der ein feldreduzierender Bereich (d.h. eine schützende Diffusionsschicht) mit dem zweiten Leitfähigkeitstyp (dem p-Typ) über den Bodenflächen der Gate-Gräben gebildet wird, so dass ein elektrisches Feld reduziert wird, das an einer Gate-Isolierschicht an den Bodenflächen der Gate-Gräben anliegt.
  • Das Patentdokument 1 gibt ferner eine Technik an, bei der ein zweiter Basis-Bereich auf der Oberfläche einer Grabenseitenwand mit einem großen Versatzwinkel gebildet wird und die schützende Diffusionsschicht mit einem Massepotential verbunden wird. Eine derartige Struktur ermöglicht es, dass eine Verarmungsschicht, die sich während Schaltvorgängen von der schützenden Diffusionsschicht bis zu der Drift-Schicht erstreckt, gut reagiert, so dass dadurch Schaltverluste reduziert werden.
  • Das Patentdokument 2 offenbart eine Technik, bei der eine Feldkonzentration an Grabenböden reduziert wird, indem eine tiefe Schicht vom p-Typ gebildet wird, die sich in einer Richtung senkrecht zu einer Richtung erstreckt, in der sich eine Mehrzahl von Gate-Gräben erstreckt, und die sich in Kontakt mit den Seitenflächen und den Bodenflächen der Gate-Gräben befindet.
  • DOKUMENTE DES STANDS DER TECHNIK
  • Patentdokumente
    • Patentdokument 1: Internationale Veröffentlichung 2014/122 919
    • Patentdokument 2: Japanische Patentanmeldungs-Offenlegungsschrift JP 2009-302 436 A
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösende Probleme
  • Bei der in dem Patentdokument 1 offenbarten Konfiguration bestehen einige Probleme. Diese Probleme entstehen, da der zweite Basis-Bereich in einer Kristalloberfläche mit einem Versatzwinkel ausgebildet ist, welche die geringste Kanalbeweglichkeit aufweist.
  • Das erste Problem besteht darin, dass dann, wenn der zweite Basis-Bereich auf der gesamten Oberfläche einer Grabenseitenwand mit einer geringen Kanalbeweglichkeit ausgebildet ist, die Kanaldichte in hohem Maße verringert wird, so dass möglicherweise der EIN-Widerstand erhöht wird. Das zweite Problem besteht darin, dass dann, wenn der zweite Basis-Bereich lediglich auf einem Bereich einer Grabenseitenwand-Oberfläche mit einer geringen Kanalbeweglichkeit ausgebildet ist, die Kanalbeweglichkeit von anderen Grabenseitenwand-Oberflächen, auf denen Kanäle ausgebildet sind, nicht zwangsläufig gleichmäßig ist.
  • Dies liegt daran, dass in den anderen Grabenseitenwand-Oberflächen, auf denen die Kanäle ausgebildet sind, teilweise aktive Bereiche in den Grabenseitenwand-Oberflächen, die eine geringe Kanalbeweglichkeit aufweisen, und den Grabenseitenwand-Oberflächen vorhanden sind, welche die geringe Kanalbeweglichkeit nicht aufweisen; infolgedessen ist die Kanalbeweglichkeit nicht gleichmäßig.
  • Im Ergebnis kann sich die Zuverlässigkeit einer Schalteinheit aufgrund einer Stromkonzentration in einer bestimmten Kanaloberfläche verschlechtern. Darüber hinaus können Betriebseigenschaften aufgrund von Schwankungen bei der Schwellenspannung instabil werden.
  • Um eine Durchschlagspannung aufrechtzuerhalten, wenn der MOSFET ausgeschaltet wird, hat die in dem Patentdokument 2 offenbarte Konfiguration keine andere Wahl, als tiefe Schichten vom p-Typ mit geringen Abständen zu bilden, so dass der EIN-Widerstand der Schalteinheit erhöht wird, da die Kanaldichte in hohem Maße verringert wird.
  • Um diese Probleme zu lösen, besteht die Aufgabe der vorliegenden Erfindung darin, eine Halbleitereinheit anzugeben, bei der die Zuverlässigkeit und die Betriebseigenschaften durch eine Reduzierung von elektrischen Feldern an den Bodenflächen der Graben-Gates verbessert werden und bei welcher der EIN-Widerstand niedrig gehalten wird und keine Stromkonzentration in einer bestimmten Kanaloberfläche und keine Schwankungen in der Schwellenspannung verursacht werden.
  • Mittel zum Lösen der Probleme
  • Eine Halbleitereinheit gemäß der vorliegenden Erfindung weist Folgendes auf: eine erste Halbleiterschicht mit einem ersten Leitfähigkeitstyp; einen ersten Halbleiterbereich mit dem ersten Leitfähigkeitstyp, der selektiv in der oberen Schicht der ersten Halbleiterschicht angeordnet ist; einen zweiten Halbleiterbereich mit einem zweiten Leitfähigkeitstyp, der in der oberen Schicht der ersten Halbleiterschicht so angeordnet ist, dass er sich in Kontakt mit dem ersten Halbleiterbereich befindet; einen dritten Halbleiterbereich mit dem zweiten Leitfähigkeitstyp, der an den unteren Oberflächen des ersten und des zweiten Halbleiterbereichs angeordnet ist; eine Mehrzahl von Gate-Gräben, die so angeordnet sind, dass sie den ersten und den dritten Halbleiterbereich in der Dickenrichtung des ersten und des dritten Halbleiterbereichs durchdringen, wobei die Gate-Gräben jeweils eine Bodenfläche aufweisen, die ins Innere der ersten Halbleiterschicht reicht, wobei die Gate-Gräben in der Form von Streifen vorliegen und sich in einer Draufsicht in einer Richtung erstrecken; einen feldreduzierenden Bereich mit dem zweiten Leitfähigkeitstyp, der an der Bodenfläche jedes Gate-Grabens angeordnet ist; eine Zwischenisolierschicht, die Kontaktöffnungen oberhalb des ersten und des zweiten Halbleiterbereichs aufweist; eine Mehrzahl von Verbindungsschichten, die in einer zweiten Richtung senkrecht zu einer ersten Richtung parallel zu einer Richtung, in der sich die Gate-Gräben erstrecken, in der ersten Halbleiterschicht so angeordnet sind, dass sie sich jeweils in Kontakt mit zumindest der einen der Seitenwände eines entsprechenden der Mehrzahl von Gate-Gräben befinden, wobei die Abstände zwischen der Mehrzahl von zueinander benachbarten Verbindungsschichten in der ersten Richtung so vorgegeben sind, dass sie so groß wie oder größer als ein Abstand sind, in dem die Mehrzahl von Gate-Gräben angeordnet ist, wobei die Verbindungsschichten den feldreduzierenden Bereich jeweils mit dem dritten Halbleiterbereich elektrisch verbinden; eine erste Hauptelektrode, die über der Zwischenisolierschicht angeordnet ist und in die Kontaktöffnung eingebracht ist; sowie eine zweite Hauptelektrode, die an einer Hauptoberfläche der ersten Halbleiterschicht angeordnet ist, wobei die Hauptoberfläche jener gegenüberliegt, an der die erste Hauptelektrode angeordnet ist. Die erste Halbleiterschicht weist einen Versatzwinkel von mehr als 0 Grad auf. Die erste Richtung verläuft parallel zu einer Versatzrichtung. Die Verbindungsschichten sind in der ersten Richtung voneinander beabstandet.
  • Effekte der Erfindung
  • Bei der Halbleitereinheit gemäß der vorliegenden Erfindung, die den feldreduzierenden Bereich an der Bodenfläche des Gate-Grabens aufweist, werden elektrische Felder reduziert, die an den Bodenflächen der Gate-Gräben anliegen, wenn sich die Halbleitereinheit im AUS-Zustand befindet. Bei der Halbleitereinheit, welche die Verbindungsschicht aufweist, die den feldreduzierenden Bereich mit dem dritten Halbleiterbereich verbindet, wird außerdem ein Strompfad zum Laden und Entladen an einem pn-Übergang zur Verfügung gestellt, der durch den feldreduzierenden Bereich und die erste Halbleiterschicht gebildet wird, so dass dadurch Schaltverluste reduziert werden.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 eine Draufsicht, welche die Konfiguration der oberen Oberfläche einer gesamten Halbleitereinheit gemäß der vorliegenden Erfindung schematisch zeigt;
    • 2 eine Draufsicht, welche die Konfiguration einer Halbleitereinheit gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 3 eine Querschnittsansicht, welche die Konfiguration der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 4 eine Querschnittsansicht, welche die Konfiguration der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 5 eine Querschnittsansicht, die einen Prozessschritt zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 6 eine Querschnittsansicht, die einen Prozessschritt zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 7 eine Querschnittsansicht, die einen Prozessschritt zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 8 eine Querschnittsansicht, die einen Prozessschritt zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 9 eine Querschnittsansicht, die einen Prozessschritt zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 10 eine Querschnittsansicht, die einen Prozessschritt zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 11 eine Querschnittsansicht, die einen Prozessschritt zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 12 eine Querschnittsansicht, die einen Prozessschritt zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 13 eine Querschnittsansicht, die einen Prozessschritt zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 14 eine Querschnittsansicht, die einen Prozessschritt zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 15 eine Querschnittsansicht, die einen Prozessschritt zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 16 eine Draufsicht, welche die Konfiguration einer Halbleitereinheit gemäß einer Modifikation der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 17 eine Querschnittsansicht, welche die Konfiguration der Halbleitereinheit gemäß der Modifikation der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 18 eine Querschnittsansicht, welche die Konfiguration der Halbleitereinheit gemäß der Modifikation der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 19 eine Querschnittsansicht, die einen Prozessschritt zur Herstellung der Halbleitereinheit gemäß der Modifikation der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 20 eine Draufsicht, welche die Konfiguration einer Halbleitereinheit gemäß einer Modifikation der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 21 eine Draufsicht, welche die Konfiguration einer Halbleitereinheit gemäß einer Modifikation der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 22 eine Draufsicht, welche die Konfiguration der Halbleitereinheit gemäß der Modifikation der ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 23 eine Draufsicht, welche die Konfiguration einer Halbleitereinheit gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
    • 24 eine Querschnittsansicht, welche die Konfiguration der Halbleitereinheit gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
    • 25 eine Querschnittsansicht, welche die Konfiguration der Halbleitereinheit gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
    • 26 eine Draufsicht, welche die Konfiguration einer Halbleitereinheit gemäß einer Modifikation der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
    • 27 eine Querschnittsansicht, welche die Konfiguration einer Halbleitereinheit gemäß einer Modifikation der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
    • 28 eine Querschnittsansicht, welche die Konfiguration einer Halbleitereinheit gemäß einer Modifikation der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
    • 29 eine Draufsicht, welche die Konfiguration einer Halbleitereinheit gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
    • 30 eine Querschnittsansicht, welche die Konfiguration der Halbleitereinheit gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;
    • 31 eine Draufsicht, welche die Konfiguration einer Halbleitereinheit gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt;
    • 32 eine Querschnittsansicht, welche die Konfiguration der Halbleitereinheit gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt;
    • 33 eine Querschnittsansicht, welche die Konfiguration der Halbleitereinheit gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt;
    • 34 eine Querschnittsansicht, welche die Konfiguration einer Halbleitereinheit gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigt;
    • 35 ein Blockschaubild, das die Konfiguration eines Leistungswandlungssystems gemäß einer sechsten Ausführungsform der vorliegenden Erfindung zeigt.
  • BESCHREIBUNG EINER AUSFÜHRUNGSFORM (VON AUSFÜHRUNGSFORMEN)
  • Einleitung
  • Im Folgenden werden Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Die Zeichnungen sind schematisch. Die wechselseitige Beziehung zwischen den Abmessungen und der Position von Darstellungen, die in verschiedenen Zeichnungen gezeigt sind, ist nicht zwangsläufig genau und ist, soweit erforderlich, Änderungen unterworfen. In der folgenden Beschreibung sind gleichartige Komponenten mit den gleichen Bezugszeichen dargestellt und weisen gleichartige Bezeichnungen und Funktionen auf. Die Beschreibung derselben wird in einigen Fällen nicht näher ausgeführt bzw. wiederholt.
  • In einigen Fällen sind in der folgenden Beschreibung Begriffe verwendet, mit denen spezielle Positionen und Richtungen gemeint sind (z.B. „oben“, „nach unten“, „seitlich“, „unten“, „vorn“ und „hinten“). Diese Begriffe werden lediglich zum leichteren Verständnis dessen verwendet, was bei der jeweiligen Ausführungsform offenbart ist, und haben somit nichts mit konkreten Richtungen zu tun.
  • Schon lange wird der Begriff „MOS“ für eine Struktur verwendet, in der ein Metall, ein Oxid und ein Halbleiter miteinander verbunden sind, und er ist eine Abkürzung für „Metall-Oxid-Halbleiter“. Im Hinblick auf Integration, Verbesserung bei Herstellungsprozessen und dergleichen der letzten Jahre weist ein Feldeffekttransistor mit einer MOS-Struktur (auf den im Folgenden einfach als ein „MOS-Transistor“ Bezug genommen wird) insbesondere eine Gate-Isolierschicht und eine Gate-Elektrode auf, die aus einem verbesserten Material hergestellt sind.
  • Ein MOS-Transistor weist zum Beispiel eine Gate-Elektrode aus polykristallinem Silicium anstelle aus Metall auf, um dessen Source und Drain in einer selbstausrichtenden Weise zu bilden. Darüber hinaus besteht die Gate-Isolierschicht zur Verbesserung elektrischer Eigenschaften aus einem Material mit einer hohen Dielektrizitätskonstanten, das nicht zwangsläufig auf ein Oxid beschränkt ist.
  • So wird der Begriff „MOS“ nicht zwangsläufig nur für eine Stapelstruktur aus einem Metall, einem Oxid und einem Halbleiter verwendet. Somit wird dieser Begriff in der Beschreibung nicht basierend auf einer derartigen Beschränkung verwendet. Das heißt, im Hinblick auf einen üblichen technischen Sinn ist der Begriff „MOS“ hier nicht nur eine Abkürzung für seine Etymologie, sondern es ist mit diesem auch häufig eine Stapelstruktur aus einem elektrischen Leiter, einem Isolator und einem Halbleiter gemeint.
  • Es wird auf Leitfähigkeitstypen von Störstellen Bezug genommen. In der folgenden Beschreibung ist im Allgemeinen ein n-Typ als ein „erster Leitfähigkeitstyp“ definiert und ein p-Typ als ein „zweiter Leitfähigkeitstyp“ definiert. Diese Definitionen sind auch umkehrbar.
  • Erste Ausführungsform
  • Konfiguration der Einheit
  • 1 ist eine Draufsicht, welche die Konfiguration der oberen Oberfläche einer gesamten Halbleitereinheit gemäß der vorliegenden Erfindung schematisch darstellt. Wie in 1 gezeigt, weist die Halbleitereinheit gemäß der vorliegenden Erfindung ein viereckiges Erscheinungsbild auf. In der Mitte der Halbleitereinheit ist ein aktiver Bereich 30 angeordnet, in dem eine Mehrzahl von Strukturen mit minimalen Einheiten (MOSFET-Zellen) eines MOSFET angeordnet ist, die als „Einheitszellen“ bezeichnet werden. Der aktive Bereich 30 ist von einem Abschlussbereich 32 umgeben.
  • Der aktive Bereich 30 weist eine Mehrzahl von Gate-Gräben 6 auf, die mit Abständen parallel zueinander angeordnet sind. Die Gate-Gräben 6 sind mit Gate-Drähten verbunden, die in dem aktiven Bereich 30 angeordnet sind. Die Gate-Drähte sind mit einer Gate-Anschlussstelle verbunden. Die Darstellung und Beschreibung der Gate-Drähte und der Gate-Anschlussstelle werden nicht näher ausgeführt.
  • 2 ist eine vergrößerte Draufsicht auf einen in 1 gezeigten Bereich „X“. Im Folgenden sind charakteristische Konfigurationen des Bereichs „X“ als Ausführungsformen der vorliegenden Erfindung und ihre Modifikationen beschrieben. Außerdem wird 1 üblicherweise zur Beschreibung bei den Ausführungsformen und ihren Modifikationen verwendet.
  • 2 ist eine Draufsicht, welche die Konfiguration einer Halbleitereinheit gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Insbesondere ist 2 eine Draufsicht, die einen charakteristischen Bereich eines MOSFET 100 mit Graben-Gate zeigt, der auf einem Siliciumcarbid-Halbleitersubstrat (d.h. einem SiC-Substrat) angeordnet ist. Wie in 2 gezeigt, weist der MOSFET 100 mit Graben-Gate bei der ersten Ausführungsform eine Einheitszelle 31 auf, die aus zwei benachbarten Gate-Gräben 6 und Störstellenbereichen besteht, die zwischen den zwei Gate-Gräben 6 angeordnet sind.
  • Die Gate-Gräben 6 sind in der Form von Streifen so angeordnet, dass sie sich in einer Richtung parallel zu einer Versatzrichtung des Siliciumcarbid-Halbleitersubstrats erstrecken. Die Gate-Gräben 6 unterteilen den aktiven Bereich 30 in MOSFET-Zelleneinheiten. Die Innenwände der Gate-Gräben 6 sind mit Gate-Isolierschichten 7 bedeckt. In die von den Gate-Isolierschichten 7 umgebenen Bereiche sind Gate-Elektroden 8 eingebracht. Der aktive Bereich 30 zwischen den Gate-Gräben 6 ist mit Source-Kontakten 16 versehen, die eine (nicht gezeigte) Zwischenisolierschicht durchdringen. Die unteren Oberflächen der Source-Kontakte 16 sind mit einer Mehrzahl von Muldenkontakten 15 versehen.
  • Die Öffnungsbreiten der Source-Kontakte 16 sind gleichmäßig in dem aktiven Bereich 30 ausgebildet. Mit anderen Worten, diese Öffnungsbreiten sind in einer Richtung (d.h. in der zweiten Richtung, bei der es sich um die laterale Richtung von 3 handelt) senkrecht zu einer Richtung (d.h. der ersten Richtung, bei der es sich um die laterale Richtung von 2 handelt), in der sich die Gate-Gräben 6 erstrecken, wünschenswerterweise gleichmäßig, und insbesondere liegen die Öffnungsbreiten wünschenswerterweise innerhalb eines Bereichs von ±25 %.
  • Wenn die Öffnungsbreiten der Source-Kontakte 16 in dem aktiven Bereich nicht gleichmäßig sind, besteht die Möglichkeit, dass die Source-Elektrode 10 nicht gleichmäßig ins Innere der Source-Kontakte 16 eingebracht wird. Wenn die Möglichkeit besteht, dass die Source-Elektrode 10 nicht gleichmäßig ins Innere der Source-Kontakte 16 eingebracht wird, weist die Halbleitereinheit nicht mehr eine flache Oberfläche auf, so dass sich möglicherweise die Zuverlässigkeit bei Montage und Packung verschlechtert. Wird dafür gesorgt, dass die Öffnungsbreiten der Source-Kontakte 16 in dem aktiven Bereich 30 gleichmäßig sind, entsteht kein derartiges Problem.
  • 3 ist eine Querschnittsansicht entlang einer Linie A-A, die in 2 mit Pfeilen bezeichnet ist. 4 ist eine Querschnittsansicht entlang einer Linie B-B, die in 2 mit Pfeilen bezeichnet ist, und zeigt die periodische Konfiguration der Einheitszelle 31 in ihrem Querschnitt in dem aktiven Bereich 30 an einer Stelle, welche die Gate-Gräben 6 aufweist. Der Einfachheit halber ist in 2 eine Konfiguration oberhalb einer Linie W-W in 3 weggelassen, um das Verständnis dafür zu fördern, wie Seitenwandmulden-Verbindungsschichten 12 in einer Drift-Schicht 3 angeordnet sind.
  • Wie in 3 gezeigt, weist der MOSFET 100 mit Graben-Gate gemäß der ersten Ausführungsform Folgendes auf: die Drift-Schicht 3 vom n-Typ (d.h. die erste Halbleiterschicht), die auf der einen der Hauptoberflächen (d.h. der ersten Hauptoberfläche) eines Siliciumcarbid-Halbleitersubstrats 1 angeordnet ist; eine stark dotierte Schicht 14 vom n-Typ (d.h. eine zweite Halbleiterschicht), die auf der Drift-Schicht 3 angeordnet ist; einen Muldenbereich 4 vom p-Typ (d.h. einen dritten Halbleiterbereich), der auf der stark dotierten Schicht 14 angeordnet ist; einen Source-Bereich 5 vom n-Typ (d.h. einen ersten Halbleiterbereich), der auf dem Muldenbereich 4 angeordnet ist; sowie den Muldenkontaktbereich 15 vom p-Typ (d.h. einen zweiten Halbleiterbereich), der auf dem Muldenbereich 4 angeordnet ist.
  • Die Gate-Gräben 6, die den Source-Bereich 5, den Muldenbereich 4 und die stark dotierte Schicht 14 in ihrer Dickenrichtung von der oberen Oberfläche des Source-Bereichs 5 aus durchdringen und bis ins Innere der Drift-Schicht 3 reichen, weisen Bodenflächen auf, unter denen feldreduzierende Bereiche 13 vom p-Typ an den Grabenbodenflächen (d.h. feldreduzierende Bereiche) angeordnet sind. Jede Seitenwandmulden-Verbindungsschicht 12 vom p-Typ (d.h. jede Verbindungsschicht) ist so angeordnet, dass sie sich in Kontakt mit der einen der seitlichen Oberflächen des entsprechenden feldreduzierenden Bereichs 13 an der Grabenbodenfläche und der einen der Seitenwände des entsprechenden Gate-Grabens 6 befindet.
  • Der MOSFET 100 mit Graben-Gate weist außerdem eine Zwischenisolierschicht 9 auf, die über jedem Gate-Graben 6 und dessen Umgebung angeordnet ist. Bei dem Zwischenraum zwischen den Gate-Gräben 6, der nicht mit der Zwischenisolierschicht 9 bedeckt ist, handelt es sich um den Source-Kontakt 16 (d.h. eine Kontaktöffnung), dessen untere Oberfläche mit einer Silicid-Schicht 17 bedeckt ist. Die Silicid-Schicht 17 ist über den Source-Kontakt 16 mit der Source-Elektrode 10 (d.h. mit der ersten Hauptelektrode) verbunden. Der MOSFET 100 mit Graben-Gate weist außerdem eine Drain-Elektrode 11 (d.h. eine zweite Hauptelektrode) auf, die an der anderen Hauptoberfläche (d.h. einer zweiten Hauptoberfläche) des Siliciumcarbid-Halbleitersubstrats 1 angeordnet ist, die jener gegenüberliegt, an der die Source-Elektrode 10 angeordnet ist.
  • Hierbei weist das Siliciumcarbid-Halbleitersubstrat 1 einen Polytyp-4H auf. Darüber hinaus handelt es sich bei den Hauptoberflächen des Siliciumcarbid-Halbleitersubstrats 1 und einer Hauptoberfläche der Drift-Schicht 3 um (0001)-Ebenen, die jeweils einen Versatzwinkel θ aufweisen, der in der Richtung einer [11-20]-Achse geneigt ist. Der Versatzwinkel θ muss zum Beispiel gleich einem Wert von 10° oder kleiner sein.
  • Der Muldenbereich 4 in der oberen Schicht der Drift-Schicht 3 ist in dem aktiven Bereich 30 angeordnet, in dem die MOSFET-Zellen angeordnet sind. Der Source-Bereich 5 und der Muldenkontaktbereich 15 sind selektiv (teilweise) in dem Muldenbereich 4 angeordnet. Der Muldenkontaktbereich 15 ist in einer Draufsicht von dem Source-Bereich 5 umgeben, wie in 2 gezeigt.
  • In jeden Gate-Graben 6 ist die Gate-Elektrode 8 eingebracht, wobei die Gate-Isolierschicht 7 zwischen dem Gate-Graben 6 und der Gate-Elektrode 8 eingefügt ist. Jede Gate-Elektrode 8 weist eine obere Oberfläche auf, die sich tiefer als die oberste Oberfläche des Source-Bereichs 5 befindet. Mit anderen Worten, die Gate-Elektrode 8 weist eine obere Oberfläche auf, die von dem Öffnungsende des Gate-Grabens 6 aus zurückgesetzt ist. Dies gilt für den in 4 dargestellten Querschnitt entlang der Linie B-B.
  • Die feldreduzierenden Bereiche 13 an den Grabenbodenflächen unter den jeweiligen Bodenflächen der Gate-Gräben 6 sind so angeordnet, dass sie elektrische Felder reduzieren, die an den Bodenflächen und den Seitenflächen der Gate-Gräben 6 anliegen, wenn der MOSFET ausgeschaltet ist. Die feldreduzierenden Bereiche 13 an den Grabenbodenflächen befinden sich wünschenswerterweise in Kontakt mit den jeweiligen Gate-Gräben 6.
  • Jede Seitenwandmulden-Verbindungsschicht 12, die so angeordnet ist, dass sie sich in Kontakt mit einem Bereich der seitlichen Oberfläche des entsprechenden feldreduzierenden Bereichs 13 an der Grabenbodenfläche und einem Bereich der Seitenwand des entsprechenden Gate-Grabens 6 befindet, befindet sich außerdem in Kontakt mit dem Muldenbereich 4 und verbindet den feldreduzierenden Bereich 13 an der Grabenbodenfläche elektrisch mit dem Muldenbereich 4.
  • Die Seitenwandmulden-Verbindungsschicht 12 befindet sich lediglich in Kontakt mit einem Bereich der Seitenwand des Gate-Grabens 6, wie in den 2 und 4 dargestellt. In 2 ist die Seitenwandmulden-Verbindungsschicht 12 nicht zusammenhängend nur auf der einen der Seitenwände des Gate-Grabens 6 angeordnet.
  • Die Seitenwand jedes Gate-Grabens 6 weist beim Anliegen einer Gate-Vorspannung einen invertierenden Kanal auf, der in einem Bereich ohne die Seitenwandmulden-Verbindungsschicht 12 ausgebildet wird. Dieser invertierende Kanal dient als ein Kanalbereich des MOSFET. Dabei sind die Kanaleigenschaften jeder Seitenwand des Gate-Grabens 6 so konfiguriert, dass sie etwa identisch sind, und sind so konfiguriert, dass sie nicht ungleichmäßig sind.
  • Mit anderen Worten, wird die Richtung, in der sich die Gate-Gräben 6 erstrecken (d.h. die erste Richtung), so vorgegeben, dass sie parallel zu einer <11-20>-Richtung ist, bei der es sich um eine Versatzrichtung handelt, bewirkt dies, dass die Grabenseitenwand nahezu eine (1-100)-Ebene und eine (-1100)-Ebene senkrecht zu einer (0001)-Ebene ist. Auch wenn die Drift-Schicht 3 einen Versatzwinkel in der <11-20>-Richtung aufweist, wird die Drift-Schicht 3 folglich nicht durch die Anisotropie elektrischer Eigenschaften beeinflusst, die aus Unterschieden zwischen Kristalloberflächen in jeder Grabenseitenwand resultieren, so dass dadurch identische und gleichmäßige Kanaleigenschaften erzielt werden.
  • Dadurch wird die Notwendigkeit eliminiert, die Seitenwandmulden-Verbindungsschicht 12 auf einer gesamten bestimmten Grabenseitenwand zu bilden, so dass eine Reduktion der Kanaldichte und eine Erhöhung des EIN-Widerstands des MOSFET verhindert werden. Es sind keine Graben-Gates enthalten, die sich voneinander unterscheidende Kanaleigenschaften aufweisen, so dass keine Stromkonzentration in einer bestimmten Kanaloberfläche und keine Instabilität in einer Schwellenspannung verursacht werden.
  • Da der Gate-Graben 6 den Source-Bereich 5 durchdringt, ist der Source-Bereich 5 vom n-Typ in einem Bereich angeordnet, welcher der Kante des Öffnungsendes des Gate-Grabens 6 entspricht. Die Kante des Öffnungsendes des Gate-Grabens 6, die durch einen Bereich „Y“ gekennzeichnet ist, ist jedoch mit der Gate-Isolierschicht 7 und der Zwischenisolierschicht 9 bedeckt. Die obere Oberfläche der Gate-Elektrode 8 reicht somit nicht bis zu der Kante des Öffnungsendes. Das heißt, der Source-Bereich 5 und die Gate-Elektrode 8 liegen einander nicht über die Gate-Isolierschicht 7 an der Kante des Öffnungsendes des Gate-Grabens 6 in dem aktiven Bereich 30 gegenüber.
  • Es ist anzumerken, dass nicht der gesamte aktive Bereich 30 die Draufsicht-Konfiguration und die Querschnittskonfigurationen annehmen muss, die in den 2 bis 4 dargestellt sind. Ein Teil des aktiven Bereichs 30 kann diese Konfigurationen annehmen. Es ist außerdem anzumerken, dass das Verhältnis zwischen der Querschnittskonfiguration gemäß 3 und der Querschnittskonfiguration gemäß 4 nicht beschränkend ist. Das Verhältnis kann frei vorgegeben werden; bei einer Ausführungsform ist das Verhältnis von einer dieser Querschnittskonfigurationen höher als das andere, und eines von ihnen ist geringer als das andere.
  • Verfahren zur Herstellung
  • Wenn die Störstellenkonzentration jeder Störstellenschicht und jedes Störstellenbereichs bei der folgenden Beschreibung ein Konzentrationsprofil aufweist, zeigt die Störstellenkonzentration (cm-3) den Peak-Wert der Störstellenkonzentration jeder Störstellenschicht und jedes Störstellenbereichs an.
  • Störstellen vom n-Typ können zum Beispiel Stickstoff (N) oder Phosphor (P) sein. Störstellen vom p-Typ können zum Beispiel Aluminium (Al) oder Bor (B) sein.
  • Im Folgenden wird ein Verfahren zum Herstellen des MOSFET 100 mit Graben-Gate gemäß der ersten Ausführungsform unter Bezugnahme auf die 5 bis 15 beschrieben, bei denen es sich um Querschnittsansichten handelt, die aufeinander folgende Prozessschritte zeigen.
  • Beim ersten Schritt (vgl. 5) wird die Drift-Schicht 3 aus Siliciumcarbid, die eine relativ geringe Konzentration von Störstellen des n-Typs (n-) enthält und einen relativ hohen Widerstand aufweist, auf die eine der Hauptoberflächen des Siliciumcarbid-Halbleitersubstrats 1 in der Form eines Wafers mit einem Polytyp-4H epitaxial aufgewachsen. Dabei wird die Drift-Schicht 3 so gebildet, dass sie eine Störstellenkonzentration von 1 × 1014 cm-3 oder eine höhere Störstellenkonzentration und von 1 × 1017 cm-3 oder eine geringere Störstellenkonzentration aufweist.
  • Sodann wird die Drift-Schicht 3 durch reaktives Ionenätzen (RIE) einer Photolithographie unter Bezugnahme auf eine Ausrichtungsmarkierung unterzogen, die auf einer Chip-Vereinzelungslinie angeordnet ist. Beim nächsten Schritt (vgl. 6) wird auf der Drift-Schicht 3 eine (nicht gezeigte) Ionenimplantationsmaske gebildet, und über die Ionenimplantationsmaske werden Störstellenionen eingebracht oder injiziert, um in der oberen Schicht der Drift-Schicht 3 die stark dotierte Schicht 14 zu bilden, die eine relativ hohe Konzentration von Störstellen des n-Typs (n+) enthält und einen relativ geringen Widerstand aufweist, gefolgt von einem Bilden des Muldenbereichs 4 vom p-Typ in der oberen Oberfläche der stark dotierten Schicht 14, gefolgt von einem Bilden des Source-Bereichs 5, der eine relativ hohe Konzentration von Störstellen des n-Typs (n+) enthält und einen relativ geringen Widerstand aufweist, in der oberen Schicht des Muldenbereichs 4 vom p-Typ. Bei einem Beispiel für die Ionenimplantationsmaske, die hier verwendet werden kann, handelt es sich um eine Resist-Maske.
  • Der Source-Bereich 5 wird so gebildet, dass er eine Störstellenkonzentration von 5 × 1018 cm-3 oder eine höhere Störstellenkonzentration und von 5 × 1020 cm-3 oder eine geringere Störstellenkonzentration aufweist. Darüber hinaus wird der Muldenbereich 4 so gebildet, dass er eine Störstellenkonzentration mit einem Wert von 1 × 1016 cm-3 oder eine höhere Störstellenkonzentration und von 3 × 1019 cm-3 oder eine geringere Störstellenkonzentration aufweist. Außerdem ist die Konzentration von Störstellen des n-Typs des Source-Bereichs 5 so vorgegeben, dass sie höher als die Konzentration von Störstellen des p-Typs des Muldenbereichs 4 ist, um den Source-Bereich 5 vom n-Typ in der oberen Schicht des Muldenbereichs 4 vom p-Typ zu bilden.
  • Die stark dotierte Schicht 14 wird so gebildet, dass sie eine Störstellenkonzentration von 5 × 1016 cm-3 oder eine höhere Störstellenkonzentration und von 1 × 1018 cm-3 oder eine geringere Störstellenkonzentration aufweist. Die stark dotierte Schicht 14 dient als eine Stromverteilungsschicht, wenn der MOSFET eingeschaltet wird, und ist in der Lage, den EIN-Widerstand zu verringern.
  • Die Konzentration des Muldenbereichs 4 kann in seiner Tiefenrichtung gleichmäßig sein oder nicht. Die Konzentration kann zum Beispiel eine Verteilung derart annehmen, dass die Oberflächenkonzentration des Muldenbereichs 4 verringert wird, oder kann eine Verteilung derart annehmen, dass die Oberflächenkonzentration in der Tiefenrichtung des Muldenbereichs 4 einen Peak aufweist.
  • Beim nächsten Schritt (vgl. 7) werden die Muldenkontaktbereiche 15 vom p-Typ durch Ionenimplantation in dem Source-Bereich 5 gebildet. Dabei werden die Muldenkontaktbereiche 15 so gebildet, dass sie eine Konzentration von Störstellen des p-Typs von 1 × 1019 cm-3 oder eine höhere Störstellenkonzentration und von 1 × 1022 cm-3 oder eine geringere Störstellenkonzentration aufweisen. Die Muldenkontaktbereiche 15 werden außerdem so gebildet, dass sie so dick wie oder dicker als der Source-Bereich 5 sind, so dass die Muldenkontaktbereiche 15 mit Sicherheit mit dem Muldenbereich 4 in Kontakt kommen. Es ist anzumerken, dass diese Störstellenschicht und dieser Störstellenbereich in einer beliebigen Reihenfolge in der Drift-Schicht 3 gebildet werden können.
  • Beim nächsten Schritt (vgl. 8) wird mit einem Resist-Material eine Ätzmaske RM1, die Öffnungen OP1 an Stellen aufweist, die Bereichen zur Bildung der Gate-Gräben 6 entsprechen, auf der Drift-Schicht 3 strukturiert, die nunmehr mit dem Source-Bereich 5 und dem Muldenkontaktbereich 15 versehen ist. Die Ätzmaske RM1 muss unter Bezugnahme auf die vorstehend erwähnte Ausrichtungsmarkierung gebildet werden. Nach der Strukturierung werden die Gate-Gräben 6 durch RIE über die Ätzmaske RM1 so gebildet, dass sie den Source-Bereich 5 und den Muldenbereich 4 in ihrer Dickenrichtung durchdringen und bis ins Innere der Drift-Schicht 3 reichen.
  • Beim nächsten Schritt (vgl. 9) werden die feldreduzierenden Bereiche 13 vom p-Typ an den Grabenbodenflächen unter den Bodenflächen der jeweiligen Gate-Gräben 6 gebildet, indem Störstellenionen vom p-Typ unter Verwendung der Ätzmaske RM1 als einer Ionenimplantationsmaske eingebracht oder injiziert werden. Die feldreduzierenden Bereiche 13 an den Grabenbodenflächen weisen dabei eine Störstellenkonzentration von 1 × 1017 cm-3 oder eine höhere Störstellenkonzentration und von 1 × 1020 cm-3 oder eine geringere Störstellenkonzentration auf.
  • Nach einem Entfernen der Ätzmaske RM1 wird beim nächsten Schritt (siehe 10) unter Verwendung eines Resist-Materials eine Ionenimplantationsmaske RM11 strukturiert. Die Ionenimplantationsmaske RM11 weist eine Struktur auf, bei der Öffnungen OP11 jeweils nur in einem Bereich, der die Seitenwand des entsprechenden Gate-Grabens 6 aufweist, dort angeordnet sind, wo die Seitenwandmulden-Verbindungsschicht 12 anzuordnen ist. Darüber hinaus weist die Ionenimplantationsmaske RM11 in einem Bereich, der die Seitenwand des entsprechenden Gate-Grabens 6 aufweist, dort keine Öffnung auf, wo die Seitenwandmulden-Verbindungsschicht 12 nicht anzuordnen ist.
  • Durch Einbringen oder Injizieren der Störstellenionen vom p-Typ aus einer schrägen Richtung über die Ionenimplantationsmaske RM11 (eine derartige Einbringung oder Injektion wird als eine schräge Ionenimplantation bezeichnet) werden die Seitenwandmulden-Verbindungsschichten 12 gebildet, die sich jeweils in Kontakt mit der einen der Seitenwände des entsprechenden Gate-Grabens 6 und der einen der seitlichen Oberflächen des entsprechenden feldreduzierenden Bereichs 13 an der Grabenbodenfläche befinden.
  • Bei der Einbringung oder Injektion von Ionen zur Bildung der Seitenwandmulden-Verbindungsschichten 12 ist das Siliciumcarbid-Halbleitersubstrat 1 in der Form eines Wafers geneigt. Diese Ionenimplantation wird unter den folgenden Bedingungen durchgeführt: einem Einfallswinkel in einem Bereich von 20 bis 60° in Bezug auf eine Implantation bei 0 Grad, bei der es sich um ein Implantationsverfahren handelt, bei dem Störstellen in einer Richtung senkrecht zu einem Wafer eingebracht oder injiziert werden; einer Störstellenkonzentration von 5 × 1016 cm-3 oder einer höheren Störstellenkonzentration und von 1 × 1020 cm-3 oder einer geringeren Störstellenkonzentration; sowie einer Tiefe (einer Länge in der Dickenrichtung der Drift-Schicht 3) von 0,3 µm oder mehr von einer Oberfläche des Muldenbereichs 4 aus. Dementsprechend werden die Seitenwand des Gate-Grabens 6 und die seitliche Oberfläche des feldreduzierenden Bereichs 13 an der Grabenbodenfläche erfolgreich mit der Seitenwandmulden-Verbindungsschicht 12 bedeckt.
  • Es ist anzumerken, dass, wenngleich im Vorstehenden beispielhaft das Bilden der feldreduzierenden Bereiche 13 an den Grabenbodenflächen gefolgt von dem Bilden der Seitenwandmulden-Verbindungsschichten 12 dargestellt ist, die Seitenwandmulden-Verbindungsschichten 12 gefolgt von den feldreduzierenden Bereichen 13 an den Grabenbodenflächen gebildet werden können.
  • Es ist außerdem anzumerken, dass, wenngleich im Vorstehenden beispielhaft das Bilden der Gate-Gräben 6 gefolgt von dem Bilden der feldreduzierenden Bereiche 13 an den Grabenbodenflächen und der Seitenwandmulden-Verbindungsschichten 12 dargestellt ist, die feldreduzierenden Bereiche 13 an den Grabenbodenflächen und die Seitenwandmulden-Verbindungsschichten 12 einzeln gebildet werden können und danach die Gate-Gräben 6 an Stellen gebildet werden können, an denen die jeweiligen feldreduzierenden Bereiche 13 an den Grabenbodenflächen und die Seitenwandmulden-Verbindungsschichten 12 angeordnet sind.
  • In diesem Fall ermöglicht das Bilden der feldreduzierenden Bereiche 13 an den Grabenbodenflächen in einem späteren Stadium, dass die Ionenimplantationsmaske, die für die Einbringung oder Injektion von Ionen in die feldreduzierenden Bereiche 13 an den Grabenbodenflächen verwendet wird, zur Bildung der Gate-Gräben 6 verwendet werden kann. Die Ionenimplantation kann dabei in einer Richtung senkrecht zu dem Wafer durchgeführt werden.
  • Beim nächsten Schritt erfolgt ein Tempern über 0,5 Minuten hinweg oder länger und über 60 Minuten hinweg oder kürzer bei einer Temperatur von 1500 °C oder einer höheren Temperatur und von 2200 °C oder einer niedrigeren Temperatur, um die eingebrachten oder injizierten Ionen zu aktivieren.
  • Des Weiteren wird das Siliciumcarbid-Halbleitersubstrat 1 einer thermischen Oxidation, einer chemischen Gasphasenabscheidung (CVD) oder anderen Verfahren unterzogen, um eine isolierende Schicht auf diesem zu bilden, gefolgt von einem Nassätzprozess oder einem Trockenätzprozess, um eine (nicht gezeigte) Feldisolierschicht zum Schutz des Abschlussbereichs 32 (vgl. 1) zu bilden.
  • Danach wird die Gate-Isolierschicht 7 durch eine thermische Oxidation, CVD oder andere Verfahren gebildet, um so die Innenwandoberflächen und die Umgebung der Gate-Gräben 6 zu bedecken.
  • Beim nächsten Schritt (vgl. 11) wird durch CVD oder andere Verfahren eine leitfähige Schicht PS (z.B. eine Polysilicium-Schicht), die eine relativ hohe Konzentration an Störstellen enthält, auf der Drift-Schicht 3 gebildet, die nunmehr mit der Gate-Isolierschicht 7 versehen ist. Wenn durch CVD eine Polysilicium-Schicht gebildet wird, wächst das Polysilicium nicht nur in einer vertikalen Richtung von der Bodenfläche jedes Gate-Grabens 6 aus, sondern auch in einer horizontalen Richtung von den seitlichen Oberflächen jedes Gate-Grabens 6 aus. Somit wird das Polysilicium relativ leicht in das Innere des Gate-Grabens 6 eingebracht.
  • Anschließend wird die Polysilicium-Schicht auf der Drift-Schicht 3 durch einen Ätzprozess entfernt. Die Polysilicium-Schicht auf der Oberfläche der Drift-Schicht 3 wird durch den Ätzprozess entfernt, im Inneren jedes Gate-Grabens 6 verbleibt die Polysilicium-Schicht jedoch, da sie dick ist, so dass die Gate-Elektroden 8 gebildet werden.
  • Zum vollständigen Entfernen der Polysilicium-Schicht auf der Oberfläche der Drift-Schicht 3 innerhalb der Waferoberfläche ist ein geringes Überätzen nicht erforderlich. Wenn die Polysilicium-Schicht auf der Oberfläche der Drift-Schicht 3 insgesamt geätzt ist, ist die obere Oberfläche der Gate-Elektrode 8 innerhalb des Gate-Grabens 6 infolgedessen an einer Stelle ausgebildet, die in Bezug auf das Öffnungsende des Gate-Grabens 6 zurückgesetzt ist.
  • Beim nächsten Schritt (vgl. 12) wird die Zwischenisolierschicht 9 so gebildet, dass sie den Abschlussbereich 32 (vgl. 1) und den aktiven Bereich 30 bedeckt, gefolgt von einem Strukturieren einer Ätzmaske RM2 mit Öffnungen OP2 an Stellen, die Bereichen zur Bildung der Source-Kontakte 16 entsprechen, auf der Zwischenisolierschicht 9 unter Verwendung eines Resist-Materials. Die Ätzmaske RM2 muss unter Bezugnahme auf die vorstehend erwähnte Ausrichtungsmarkierung gebildet werden.
  • Sodann wird die Zwischenisolierschicht 9 über die Ätzmaske RM2 einem Trockenätzprozess oder anderen Verfahren unterzogen, um die Source-Kontakte 16 zu bilden, welche die Zwischenisolierschicht 9 durchdringen und bis zu einer Stelle oberhalb der Drift-Schicht 3 reichen, wie in 13 gezeigt. Dabei wird die Gate-Isolierschicht 7, die nicht mehr notwendig ist, zusammen mit der Zwischenisolierschicht 9 entfernt.
  • Es ist anzumerken, dass die Ätzmaske RM2 eine Öffnung zur Bildung eines (nicht gezeigten) Gate-Kontakts aufweisen kann, der in dem Abschlussbereich 32 (vgl. 1) gebildet wird, und dass über diese Öffnung ein Trockenätzprozess oder andere Verfahren durchgeführt werden können, um die Zwischenisolierschicht 9 zu entfernen und zugleich den Gate-Kontakt zu bilden. Selbstverständlich können die Source-Kontakte 16 und der Gate-Kontakt in separaten Prozessschritten gebildet werden.
  • Beim nächsten Schritt (vgl. 14) wird eine Metallschicht ML (z.B. eine Nickel-Schicht) durch Sputtern oder andere Verfahren über den Source-Kontakten 16 und der Zwischenisolierschicht 9 gebildet. Beim nachfolgenden Schritt erfolgt ein Tempern bei einer Temperatur in einem Bereich von 300 °C bis 1200 °C, um eine Metallsilicid-Schicht (d.h. hier eine NiSi2-Schicht) in den oberen Bereichen der Source-Bereiche 5 und der Muldenkontaktbereiche 15 zu bilden, die zu den unteren Oberflächen der Source-Kontakte 16 hin freiliegen, wie in 15 gezeigt. Bei dieser Metallsilicid-Schicht handelt es sich um die Silicid-Schicht 17.
  • Beim nachfolgenden Schritt wird die Source-Elektrode 10 durch Sputtern oder andere Verfahren so gebildet, dass sie in die Source-Kontakte 16 eingebracht wird, und die Source-Elektrode 10 wird mit den Muldenkontaktbereichen 15 und dem Source-Bereich 5 elektrisch verbunden. Dadurch ergeben sich die in den 3 und 4 gezeigten Querschnittskonfigurationen. Die Gate-Anschlussstelle oder die Drähte für eine Verbindung mit der Gate-Anschlussstelle werden vom Inneren bis zu einem oberen Bereich eines nicht gezeigten Gate-Kontakts gebildet.
  • Beim letzten Schritt wird die Drain-Elektrode 11 durch Sputtern oder andere Verfahren an der anderen Hauptoberfläche des Siliciumcarbid-Halbleitersubstrats 1 gebildet. Durch diese Prozessschritte wird der in den 2 und 3 dargestellte MOSFET 100 mit Graben-Gate hergestellt.
  • Merkmale
  • Im Folgenden werden Merkmale des MOSFET 100 mit Graben-Gate beschrieben. Wie in den 3 und 4 dargestellt, sind die feldreduzierenden Bereiche 13 an den Grabenbodenflächen unter den jeweiligen Gate-Gräben 6 angeordnet.
  • Infolgedessen ermöglichen Verarmungsschichten, die sich von den feldreduzierenden Bereichen 13 an den Grabenbodenflächen aus erstrecken, eine beträchtliche Reduktion eines elektrischen Felds, das an der Gate-Isolierschicht 7 anliegt, wenn sich der MOSFET im AUS-Zustand befindet.
  • Wie in 3 gezeigt, befinden sich die Seitenwandmulden-Verbindungsschichten 12 jeweils in Kontakt mit der einen der seitlichen Oberflächen des entsprechenden feldreduzierenden Bereichs 13 an der Grabenbodenfläche ebenso wie mit dem Muldenbereich 4. Der feldreduzierende Bereich 13 an der Grabenbodenfläche ist somit mit dem Muldenbereich 4 elektrisch verbunden. Diese elektrische Verbindung stellt einen Strompfad zum Laden und Entladen an einem pn-Übergang, der durch den feldreduzierenden Bereich 13 an der Grabenbodenfläche und die Drift-Schicht 3 gebildet ist, während der Schaltvorgänge des MOSFET zur Verfügung. Infolgedessen werden Schaltverluste reduziert.
  • Mit anderen Worten, die Seitenwandmulden-Verbindungsschichten 12 stellen jeweils einen Strompfad für einen Verschiebungsstrom zur Verfügung, der einhergehend mit dem Ausdehnen und dem Schrumpfen der an dem pn-Übergang ausgebildeten Verarmungsschicht fließt. Die feldreduzierenden Bereiche 13 an den Grabenbodenflächen bauen jeweils ein floatendes Potential auf, wenn die Seitenwandmulden-Verbindungsschicht 12 nicht angeordnet ist. Dadurch wird ein Nachfolgen des Potentials in dem feldreduzierenden Bereich 13 an der Grabenbodenfläche in Bezug auf die EIN- und AUS-Vorgänge des MOSFET verringert.
  • Die Reaktionsgeschwindigkeit der an dem pn-Übergang ausgebildeten Verarmungsschicht verlangsamt sich infolgedessen, so dass eine Struktur erzeugt wird, bei welcher der MOSFET mit geringerer Wahrscheinlichkeit ein- und ausgeschaltet wird. Infolgedessen nehmen Schaltverluste zu. Eine Anordnung der Seitenwandmulden-Verbindungsschichten 12 verbessert die Reaktionsgeschwindigkeit der an den pn-Übergängen ausgebildeten Verarmungsschichten, so dass dadurch Schaltverluste reduziert werden.
  • Die Seitenwandmulden-Verbindungsschicht 12, die nur in einem Bereich der Grabenseitenwand angeordnet ist, verursacht keine beträchtliche Reduktion der Kanaldichte. Dadurch wird eine Erhöhung des EIN-Widerstands verhindert, was aus der Anordnung der Seitenwandmulden-Verbindungsschicht 12 resultiert. Darüber hinaus erstreckt sich die Grabenseitenwand, an der die Seitenwandmulden-Verbindungsschicht 12 nicht angeordnet ist, in einer Richtung parallel zu einer Versatzrichtung.
  • Dadurch werden gleichmäßige Kanal-Eigenschaften erzielt, so dass eine Stromkonzentration in einer bestimmten Kanaloberfläche verhindert wird und keine Instabilität in einer Schwellenspannung hervorgerufen wird, so dass dadurch ein MOSFET erzielt wird, der in einer in hohem Maße stabilen Weise betrieben wird.
  • Die Seitenwandmulden-Verbindungsschicht 12, die nur auf der einen der Seitenwände jedes Gate-Grabens 6 angeordnet ist, verhindert eine Erhöhung des EIN-Widerstands deutlich, was aus der Anordnung der Seitenwandmulden-Verbindungsschicht 12 resultiert.
  • Die Seitenwandmulden-Verbindungsschichten 12, die in einer Draufsicht in einer Richtung, in der sich die Gate-Gräben 6 erstrecken, benachbart zueinander sind, sind wünschenswerterweise mit Abständen angeordnet, die so groß wie oder größer als ein Abstand sind, mit dem die Gate-Gräben 6 angeordnet sind. Ein Anordnen der Seitenwandmulden-Verbindungsschichten 12 mit derartigen Abständen verhindert ferner eine Verringerung der Kanaldichte und verhindert in hohem Maße eine Erhöhung des EIN-Widerstands, was aus der Anordnung der Seitenwandmulden-Verbindungsschichten 12 resultiert.
  • Die Seitenwandmulden-Verbindungsschichten 12 sind jeweils so angeordnet, dass sie sich von der Seitenwand des entsprechenden Gate-Grabens 6 aus in einer Richtung (d.h. einer zweiten Richtung, bei der es sich um die laterale Richtung in 3 handelt) senkrecht zu einer Richtung erstrecken (d.h. einer ersten Richtung, bei der es sich um die laterale Richtung in 2 handelt), in der sich die Gate-Gräben 6 erstrecken. Die Seitenwandmulden-Verbindungsschicht 12 ist in der zweiten Richtung kürzer als die Länge zwischen den Gate-Gräben, die benachbart zueinander sind.
  • Darüber hinaus blockiert die Seitenwandmulden-Verbindungsschicht 12 den Zwischenraum zwischen den benachbarten Gate-Gräben nicht. Infolgedessen fließt ein Strom durch die Drift-Schicht 3 zwischen den Seitenwandmulden-Verbindungsschichten 12, die in der Richtung zueinander benachbart sind, in der sich die Gate-Gräben 6 erstrecken, und verteilt sich somit in der Drift-Schicht 3. Dieser Stromfluss und diese Stromausbreitung verhindern eine Erhöhung des EIN-Widerstands, was aus der Anordnung der Seitenwandmulden-Verbindungsschichten 12 resultiert.
  • Jede Seitenwandmulden-Verbindungsschicht 12 ist in einer solchen Weise konfiguriert, dass ihre Tiefe (d.h. die Länge in der Dickenrichtung der Drift-Schicht) mit dem Abstand in der zweiten Richtung von der Seitenwand des Gate-Grabens 6 abnimmt. Eine derartige Konfiguration erleichtert eine Stromausbreitung, so dass dadurch eine Erhöhung des EIN-Widerstands weitergehend verhindert wird.
  • Erste Modifikation
  • Im Folgenden wird die Konfiguration eines MOSFET 100A mit Graben-Gate gemäß einer Modifikation der ersten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 16 bis 18 beschrieben. Die 16 bis 18 entsprechen den 2 bis 4. Komponenten, die identisch mit jenen in den 2 bis 4 gezeigten sind, sind mit den gleichen Bezugszeichen bezeichnet und werden nicht näher ausgeführt. 17 ist eine Querschnittsansicht entlang einer Linie C-C, die in 16 mit Pfeilen bezeichnet ist. 18 ist eine Querschnittsansicht entlang einer Linie D-D, die in 16 mit Pfeilen bezeichnet ist.
  • Wie in den 16 bis 18 gezeigt, weist der MOSFET 100A mit Graben-Gate Stromverteilungsbereiche 19 vom n-Typ auf, die jeweils benachbart zu der entsprechenden Seitenwandmulden-Verbindungsschicht 12 und dem entsprechenden feldreduzierenden Bereich 13 an der Grabenbodenfläche sind und die so angeordnet sind, dass sie die entsprechende Seitenwandmulden-Verbindungsschicht 12 und den entsprechenden feldreduzierenden Bereich 13 an der Grabenbodenfläche umgeben.
  • Wie in 18 gezeigt, ist der Stromverteilungsbereich 19 an einer Stelle ohne die Seitenwandmulden-Verbindungsschicht 12 in der Drift-Schicht 3 in einer solchen Weise angeordnet, dass sich die Umfangslinie des Stromverteilungsbereichs 19 über beide seitliche Oberflächen und die untere Oberfläche des feldreduzierenden Bereichs 13 an der Grabenbodenfläche hinaus erstreckt. Wie in 17 gezeigt, ist der Stromverteilungsbereich 19 an einer Stelle, die mit der Seitenwandmulden-Verbindungsschicht 12 versehen ist, in der Drift-Schicht 3 in einer solchen Weise angeordnet, dass sich die Umfangslinie des Stromverteilungsbereichs 19 über die eine von den seitlichen Oberflächen und die untere Oberfläche des feldreduzierenden Bereichs 13 an der Grabenbodenfläche hinaus und über eine seitliche Oberfläche der Seitenwandmulden-Verbindungsschicht 12 und die untere Oberfläche der Seitenwandmulden-Verbindungsschicht 12 hinaus erstreckt.
  • Wie in 16 gezeigt, sind die Stromverteilungsbereiche 19 jeweils entlang des gesamten entsprechenden, sich erstreckenden Gate-Grabens 6 angeordnet. Die Stromverteilungsbereiche 19 können unter Verwendung der Ätzmaske RM1 mit den Öffnungen OP1 an Stellen gebildet werden, die Bereichen zur Bildung der Gate-Gräben 6 entsprechen.
  • Mit anderen Worten, der Stromverteilungsbereich 19 wird durch die folgenden Prozessschritte in der Drift-Schicht 3 so gebildet, dass er eine Umfangslinie aufweist, die sich über beide seitliche Oberflächen und die untere Oberfläche des feldreduzierenden Bereichs 13 an der Grabenbodenfläche hinaus erstreckt: Bilden des feldreduzierenden Bereichs 13 vom p-Typ an der Grabenbodenfläche unter der unteren Oberfläche des Gate-Grabens 6 in dem in 9 gezeigten Prozessschritt, gefolgt von einem Einbringen oder Injizieren von Störstellenionen des n-Typs aus schrägen Richtungen (wobei ein derartiges Einbringen oder Injizieren als eine schräge Ionenimplantation bezeichnet wird) mittels der Verwendung der Ätzmaske RM1 als einer Ionenimplantationsmaske, wie in 19 gezeigt.
  • Bei dem Einbringen oder Injizieren von Ionen zur Bildung des Stromverteilungsbereichs 19 ist das Siliciumcarbid-Halbleitersubstrat 1 in der Form eines Wafers geneigt. Diese Ionenimplantation wird an beiden Seitenwänden des Gate-Grabens 6 unter der folgenden Bedingung durchgeführt: einem Einfallswinkel in einem Bereich von 20° bis 60° in Bezug auf eine Implantation bei 0°, bei der es sich um ein Implantationsverfahren handelt, bei dem Störstellen in einer Richtung senkrecht zu dem Wafer eingebracht oder injiziert werden.
  • Diese Ionenimplantation wird außerdem unter der folgenden Bedingung durchgeführt: einer Störstellenkonzentration von 5 × 1015 cm-3 oder einer höheren Störstellenkonzentration und von 1 × 1018 cm-3 oder einer geringeren Störstellenkonzentration. Wenngleich hier beispielhaft die Ätzmaske RM1 verwendet wird, kann die gesamte Waferoberfläche einer Ionenimplantation unterzogen werden, nachdem die Ätzmaske RM1 entfernt worden ist.
  • Wie vorstehend beschrieben, ist die Störstellenkonzentration der Drift-Schicht 3 gleich 1 × 1014 cm-3 oder höher und gleich 1 × 1017 cm-3 oder geringer. Die Stromverteilungsbereiche 19 werden so gebildet, dass sie innerhalb des vorstehend erwähnten Störstellenkonzentrationsbereichs eine höhere Störstellenkonzentration als die Drift-Schicht 3 aufweisen.
  • Nach der Bildung der Stromverteilungsbereiche 19 werden die Seitenwandmulden-Verbindungsschichten 12 gebildet, die sich jeweils in Kontakt mit der einen der Seitenwände des entsprechenden Gate-Grabens 6 und der einen der seitlichen Oberflächen des entsprechenden feldreduzierenden Bereichs 13 an der Grabenbodenfläche befinden.
  • Wie vorstehend unter Bezugnahme auf 10 beschrieben, werden die Seitenwandmulden-Verbindungsschichten 12 unter Verwendung einer Ionenimplantationsmaske gebildet, die eine Struktur aufweist, die mit den Öffnungen OP11 nur in Bereichen versehen ist, welche die Seitenwände der Gate-Gräben 6 aufweisen, in denen die Seitenwandmulden-Verbindungsschichten 12 zu bilden sind, und die keine Öffnungen in Bereichen aufweist, welche die Seitenwände der Gate-Gräben 6 aufweisen, in denen die Seitenwandmulden-Verbindungsschichten 12 nicht zu bilden sind.
  • Ein Anordnen der Stromverteilungsbereiche 19 mit einer höheren Störstellenkonzentration als jener der Drift-Schicht 3 erzeugt in einem Bereich der Drift-Schicht 3, der nicht mit den Stromverteilungsschichten 19 versehen ist, einen höheren Widerstand als jenen der Stromverteilungsbereiche 19, so dass es ermöglicht wird, dass ein Strom auf einer Prioritätsgrundlage durch die Stromverteilungsbereiche 19 mit einem geringeren Widerstand hindurchfließt, so dass dadurch der EIN-Widerstand des MOSFET reduziert wird. Durch das Anordnen der Stromverteilungsbereiche 19 ist es möglich, die stark dotierte Schicht 14 zu bilden oder nicht zu bilden.
  • Es ist anzumerken, dass, wenngleich die 16 bis 18 beispielhaft darstellen, dass die Umfangslinie des Stromverteilungsbereichs 19 so angeordnet ist, dass sie sich über beide seitliche Oberflächen des feldreduzierenden Bereichs 13 an der Grabenbodenfläche hinaus erstreckt, die Umfangslinie des Stromverteilungsbereichs 19 auch so angeordnet sein kann, dass sie sich nur über die eine der seitlichen Oberflächen des feldreduzierenden Bereichs 13 an der Grabenbodenfläche hinaus erstreckt.
  • Zweite Modifikation
  • Bezugnehmend auf 2, welche die Konfiguration des MOSFET 100 mit Graben-Gate gemäß der ersten Ausführungsform in einer Draufsicht zeigt, ist im Vorstehenden dargestellt, dass die Seitenwandmulden-Verbindungsschichten 12 nur auf der einen der Seitenwände des Gate-Grabens 6 angeordnet sind. Bei einer Ausführungsform können die Seitenwandmulden-Verbindungsschichten 12 alternativ auf beiden Seitenwänden des Gate-Grabens angeordnet sein, wie bei einem in 20 gezeigten MOSFET 100B mit Graben-Gate zu erkennen.
  • Bei einer derartigen Konfiguration sind die Kanaloberflächen auf beiden Seitenwänden des Gate-Grabens 6 in Bezug auf die Fläche gleich. Darüber hinaus wird das Gleichgewicht von Strömen, die durch die Kanäle hindurchfließen, im Vergleich zu einer Konfiguration verbessert, bei der die Seitenwandmulden-Verbindungsschichten 12 nur auf der einen der Seitenwände des Gate-Grabens 6 angeordnet sind.
  • Bei einer weiteren Ausführungsform können die Seitenwandmulden-Verbindungsschichten 12 auf beiden Seitenwänden des Gate-Grabens 6 angeordnet sein, wie bei einem in 21 gezeigten MOSFET 100C mit Graben-Gate zu erkennen. 22 ist eine Querschnittsansicht entlang einer Linie E-E, die in 21 mit Pfeilen bezeichnet ist. Ein Bilden der Seitenwandmulden-Verbindungsschichten 12 auf beiden Seitenwänden des Gate-Grabens 6 in dieser Weise verdoppelt die Anzahl der Seitenwandmulden-Verbindungsschichten 12. Eine derartige Konfiguration sorgt für einen breiteren Strompfad zum Laden und Entladen an einem durch den feldreduzierenden Bereich 13 an der Grabenbodenfläche und die Drift-Schicht 3 gebildeten pn-Übergang, wenn der MOSFET schaltet. Infolgedessen werden Schaltverluste mit höherer Sicherheit reduziert.
  • Die Kanaloberflächen auf beiden Seitenwänden des Gate-Grabens 6 sind in Bezug auf die Fläche gleich. Darüber hinaus wird das Gleichgewicht der Ströme, die durch die Kanäle hindurchfließen, im Vergleich zu einer Konfiguration verbessert, bei der die Seitenwandmulden-Verbindungsschichten 12 nur auf der einen der Seitenwände des Gate-Grabens 6 angeordnet sind. Dabei ist es möglich, dass die Seitenwandmulden-Verbindungsschichten 12 auf beiden Seitenwänden des Gate-Grabens 6 die gleiche Konzentration oder nicht die gleiche Konzentration aufweisen.
  • Es ist anzumerken, dass die Anordnung der Seitenwandmulden-Verbindungsschichten 12 eine beliebige Struktur annehmen kann, es sei denn, sie beeinträchtigt den Betrieb des MOSFET.
  • Dritte Modifikation
  • Bezugnehmend auf 2, welche die Konfiguration des MOSFET 100 mit Graben-Gate gemäß der ersten Ausführungsform in einer Draufsicht zeigt, ist durch das Vorstehende lediglich beispielhaft dargestellt, dass jede Einheitszelle 31 in dem aktiven Bereich 30 in einer Draufsicht in der Form eines durchgehenden Streifens vorliegt. Bei einer Ausführungsform können die Gate-Gräben 6 in einer Draufsicht in der Form eines Gitters oder in der Form einer Leiter oder in der Form eines T vorliegen, bei denen die zueinander benachbarten Gate-Gräben 6 teilweise miteinander gekoppelt sind. Darüber hinaus kann jeder Gate-Graben 6 teilweise eine polygonale oder eine wellige Form aufweisen.
  • Vierte Modifikation
  • Bei der ersten Ausführungsform ist beschrieben, dass die Drift-Schicht 3 eine Hauptoberfläche aufweist, bei der es sich um eine (0001)-Ebene mit einem Versatzwinkel θ handelt, unter dem die (0001)-Ebene in der Richtung einer [11-20]-Achse geneigt ist. Bei der Hauptoberfläche der Drift-Schicht 3 kann es sich um eine (000-1)-Ebene mit einem Versatzwinkel θ handeln, unter dem die (000-1)-Ebene in der Richtung der [11-20]-Achse geneigt ist. Bei einer derartigen Konfiguration wird ebenfalls ein MOSFET mit Graben-Gate erhalten, der eine ähnliche Wirkung erzielt. Es versteht sich, dass es sich bei der Oberfläche der Drift-Schicht 3 auch um eine (1-100)- oder (03-38)-Ebene handeln kann.
  • Fünfte Modifikation
  • Bei der ersten Ausführungsform ist eine Konfiguration beschrieben, bei der die Seitenwandmulden-Verbindungsschicht 12 auf der Seitenwand jedes Gate-Grabens 6 mit einer Streifen-Form angeordnet ist, der sich in einer Richtung parallel zu einer Versatzrichtung erstreckt. Die Seitenwandmulden-Verbindungsschicht 12 kann auch auf der Seitenwand jedes Gate-Grabens 6 mit einer Streifen-Form angeordnet sein, der sich in einer Richtung senkrecht zu der Versatzrichtung erstreckt. Bei einer derartigen Konfiguration wird der EIN-Widerstand ebenfalls reduziert, ohne die Kanaldichte beträchtlich zu verringern.
  • Sechste Modifikation
  • Bei der ersten Ausführungsform ist beispielhaft das Bilden der Seitenwandmulden-Verbindungsschichten 12 durch eine schräge Ionenimplantation beschrieben. Die feldreduzierenden Bereiche 13 an den Grabenbodenflächen können jeweils eine Verteilung der Konzentration einschließlich reflektierter Ionen aufweisen, die hinzugefügt werden, wenn die Grabenseitenwand einer schrägen Ionenimplantation unterzogen wird. Mit anderen Worten, die Grabenseitenwand wird einer schrägen Ionenimplantation unterzogen, so dass dadurch Ionen, die von der Grabenseitenwand reflektiert werden, auch in die Grabenbodenfläche eingebracht oder injiziert werden; infolgedessen werden Störstellen vom p-Typ zu dem feldreduzierenden Bereich 13 an der Grabenbodenfläche hinzugefügt.
  • Die Menge an Ionen, die von der Grabenseitenwand reflektiert werden, liegt in einem Bereich von mehreren Prozent bis 10 Prozent in Bezug auf die Menge an Ionen, die durch eine schräge Ionenimplantation in die Grabenseitenwand eingebracht oder injiziert werden. Darüber hinaus weist der feldreduzierende Bereich 13 an der Grabenbodenfläche dabei eine Störstellenkonzentration auf, die mit Annäherung an die Seitenwandmulden-Verbindungsschicht 12 höher wird.
  • Dies liegt daran, dass die Menge an Ionen, die von der Grabenseitenwand reflektiert werden, mit einer Annäherung an die Grabenseitenwand zunimmt. Ein Teil der Störstellenkonzentration des feldreduzierenden Bereichs 13 an der Grabenbodenfläche ist hoch, so dass dadurch ein ausreichender Strompfad zum Laden und Entladen an einem pn-Übergang mit einem geringeren Widerstand vorliegt. Infolgedessen werden Schaltverluste reduziert.
  • Zweite Ausführungsform
  • Im Folgenden wird ein MOSFET 200 mit Graben-Gate gemäß einer zweiten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 23 bis 25 beschrieben. Die 23 bis 25 entsprechen den 2 bis 4. Komponenten, die identisch mit jenen in den 2 bis 4 gezeigten sind, sind mit den gleichen Bezugszeichen bezeichnet und werden nicht näher ausgeführt.
    24 ist eine Querschnittsansicht entlang einer Linie F-F, die in 23 mit Pfeilen bezeichnet ist. 25 ist eine Querschnittsansicht entlang einer Linie G-G, die in 23 mit Pfeilen bezeichnet ist.
  • Wie in 23 gezeigt, ist der MOSFET 200 mit Graben-Gate gemäß der zweiten Ausführungsform derart konfiguriert, dass jede Seitenwandmulden-Verbindungsschicht 12 so angeordnet ist, dass sie mit ihrem benachbarten Muldenkontaktbereich 15 verbunden ist.
  • Mit anderen Worten, die Seitenwandmulden-Verbindungsschicht 12, die in Kontakt mit einer seitlichen Oberfläche des feldreduzierenden Bereichs 13 an der Grabenbodenfläche und einem Bereich einer Seitenwand des Gate-Grabens 6 angeordnet ist, ist außerdem in Kontakt mit dem Muldenbereich 4 und dem Muldenkontaktbereich 15 angeordnet, wie in 24 gezeigt.
  • Durch die Seitenwandmulden-Verbindungsschicht 12, die sich in Kontakt mit dem Muldenkontaktbereich 15 mit einem geringen Widerstand befindet, wird der Widerstand eines Strompfads, durch den ein Verschiebungsstrom von einem durch den feldreduzierenden Bereich 13 an der Grabenbodenfläche und die Drift-Schicht 3 gebildeten pn-Übergang aus hindurchfließt, wenn der MOSFET schaltet, im Vergleich zu der Seitenwandmulden-Verbindungsschicht 12 reduziert, die sich nur mit dem Muldenbereich 4 in Kontakt befindet. Dadurch wird es ermöglicht, dass der MOSFET schneller schaltet und geringere Schaltverluste erreicht.
  • Bei der ersten Ausführungsform ist beschrieben, dass der Muldenbereich 4 so gebildet wird, dass er eine Störstellenkonzentration von 1 × 1016 cm-3 oder eine höhere Störstellenkonzentration und von 3 × 1019 cm-3 oder eine geringere Störstellenkonzentration aufweist, und dass die Seitenwandmulden-Verbindungsschicht 12 so gebildet wird, dass sie eine Störstellenkonzentration mit einem Wert von 5 × 1016 cm-3 oder eine höhere Störstellenkonzentration und von 1 × 1020 cm-3 oder eine geringere Störstellenkonzentration aufweist.
  • Die Seitenwandmulden-Verbindungsschicht 12 wird so gebildet, dass sie eine Störstellenkonzentration aufweist, die innerhalb des vorstehend erwähnten Bereichs der Störstellenkonzentration, z.B. einem Bereich von 1 × 1017 cm-3 oder höher und von 5 × 1019 cm-3 oder geringer, höher als jene des Muldenbereichs 4 ist. Dementsprechend kann die Seitenwandmulden-Verbindungsschicht 12 als sich in Kontakt mit dem Muldenkontaktbereich 15 befindend angesehen werden.
  • Erste Modifikation
  • Die Seitenwandmulden-Verbindungsschichten 12 müssen jeweils nicht zwangsläufig mit einem einzelnen Muldenkontaktbereich 15 verbunden sein. Die Seitenwandmulden-Verbindungsschichten 12 können jeweils mit einer Mehrzahl von Muldenkontaktbereichen 15 verbunden sein.
  • Mit anderen Worten, jede Seitenwandmulden-Verbindungsschicht 12 kann so angeordnet sein, dass sie sich von einem von zwei Muldenkontaktbereichen 15, die in einer Richtung benachbart zueinander sind, in der sich der Gate-Graben 6 erstreckt, zu dem anderen erstreckt, und kann mit diesen zwei Muldenkontaktbereichen 15 verbunden sein, wie bei einem in 26 gezeigten MOSFET 200A mit Graben-Gate zu erkennen.
  • Eine Vergrößerung der Anzahl der zu verbindenden Muldenkontaktbereiche 15 ist mit einer Vergrößerung des Strompfads für einen Verschiebungsstrom gleichzusetzen, der von einem pn-Übergang aus fließt, der durch den feldreduzierenden Bereich 13 an der Grabenbodenfläche und die Drift-Schicht 3 gebildet wird. Infolgedessen wird der Widerstand des Pfads verringert, so dass Schaltverluste weiter reduziert werden.
  • Zweite Modifikation
  • Die Seitenwandmulden-Verbindungsschichten 12 können jeweils eine Doppelschichtstruktur aufweisen. Mit anderen Worten, jede Seitenwandmulden-Verbindungsschicht 12 weist eine Doppelschichtstruktur auf, die aus einer ersten Seitenwandmulden-Schicht 12a vom p-Typ (d.h. einer ersten Verbindungsschicht) und einer zweiten Seitenwandmulden-Schicht 12b vom p-Typ besteht (d.h. einer zweiten Verbindungsschicht), wie bei einem in 27 gezeigten MOSFET 200B mit Graben-Gate zu erkennen. Die erste Seitenwandmulden-Schicht 12a befindet sich in Kontakt mit dem Gate-Graben 6 und weist eine hohe Störstellenkonzentration auf.
  • Die zweite Seitenwandmulden-Schicht 12b ist außerhalb der ersten Seitenwandmulden-Schicht 12a angeordnet und weist eine geringere Störstellenkonzentration als die erste Seitenwandmulden-Schicht 12a auf. Ein Bereich der ersten Seitenwandmulden-Schicht 12a befindet sich in Kontakt mit dem Source-Bereich 5. Darüber hinaus befindet sich ein Bereich der zweiten Seitenwandmulden-Schicht 12b in Kontakt mit dem Muldenkontaktbereich 15.
  • Wie vorstehend beschrieben, weist die erste Seitenwandmulden-Schicht 12a der Seitenwandmulden-Verbindungsschicht 12 eine hohe Störstellenkonzentration auf. Dadurch wird ein Strompfad zum Laden und Entladen an einem pn-Übergang mit einem geringeren Widerstand zur Verfügung gestellt, so dass dadurch Schaltverluste reduziert werden. Ferner weist die zweite Seitenwandmulden-Schicht 12b eine geringere Störstellenkonzentration auf. Dadurch wird ein elektrisches Feld reduziert, das an einem pn-Übergang zwischen der Seitenwandmulden-Verbindungsschicht 12 und der Drift-Schicht 3 anliegt, wenn der MOSFET ausgeschaltet ist. Infolgedessen wird eine Lawinendurchbruchspannung verbessert.
  • Die Störstellenkonzentrationen der ersten Seitenwandmulden-Schicht 12a und der zweiten Seitenwandmulden-Schicht 12b werden einzeln vorgegeben, um der vorstehend erwähnten Relation in Bezug auf die Störstellenkonzentration zwischen diesen Schichten innerhalb eines Bereichs von 5 × 1016 cm-3 oder höher und von 1 × 1020 cm-3 oder geringer zu genügen, noch wünschenswerter innerhalb eines Bereichs von 1 × 1017 cm-3 oder höher und von 5 × 1019 cm-3 oder geringer.
  • Die erste Seitenwandmulden-Schicht 12a und die zweite Seitenwandmulden-Schicht 12b können durch eine schräge Ionenimplantation gebildet werden, indem die Dosis und die Injektionsenergie der Störstellen vom p-Typ verändert werden. Mit anderen Worten, das Einbringen oder Injizieren der Störstellen vom p-Typ durch eine schräge Ionenimplantation mit einer hohen Injektionsenergie und einer geringen Dosis kann die zweite Seitenwandmulden-Schicht 12b bilden; darüber hinaus kann das Einbringen oder Injizieren der Störstellen vom p-Typ durch eine schräge Ionenimplantation mit einer geringen Injektionsenergie und einer hohen Dosis die erste Seitenwandmulden-Schicht 12a bilden.
  • Dritte Modifikation
  • Die Seitenwandmulden-Verbindungsschicht 12 mit einer Doppelschichtstruktur ist jeweils nicht auf eine Struktur beschränkt, die aus zwei Schichten mit dem gleichen Leitfähigkeitstyp besteht, wie in 27 gezeigt. Die Seitenwandmulden-Verbindungsschicht 12 kann eine Struktur aufweisen, die aus zwei Schichten mit Leitfähigkeitstypen besteht, die sich voneinander unterscheiden. Mit anderen Worten, die Seitenwandmulden-Verbindungsschicht 12 weist eine Doppelschichtstruktur auf, die aus einer ersten Seitenwandmulden-Schicht 12c vom n-Typ (d.h. einer ersten Verbindungsschicht) und einer zweiten Seitenwandmulden-Schicht 12d vom p-Typ besteht (d.h. einer zweiten Verbindungsschicht), wie in 28 gezeigt.
  • Die erste Seitenwandmulden-Schicht 12c befindet sich in Kontakt mit dem Gate-Graben 6 und weist eine hohe Störstellenkonzentration auf. Die zweite Seitenwandmulden-Schicht 12d ist außerhalb der ersten Seitenwandmulden-Schicht 12c angeordnet und weist eine geringere Störstellenkonzentration als die erste Seitenwandmulden-Schicht 12c auf. Ein Bereich der ersten Seitenwandmulden-Schicht 12c befindet sich in Kontakt mit dem Source-Bereich 5. Darüber hinaus befindet sich ein Bereich der zweiten Seitenwandmulden-Schicht 12d in Kontakt mit dem Source-Bereich 5 und dem Muldenkontaktbereich 15.
  • Wie vorstehend beschrieben, weist die erste Seitenwandmulden-Schicht 12c der Seitenwandmulden-Verbindungsschicht 12 eine hohe Störstellenkonzentration auf. Dadurch wird ein Strompfad zum Laden und Entladen an einem pn-Übergang mit einem geringeren Widerstand zur Verfügung gestellt.
  • Die Störstellenkonzentration der ersten Seitenwandmulden-Schicht 12c und der zweiten Seitenwandmulden-Schicht 12d werden einzeln vorgegeben, um der vorstehend erwähnten Relation in Bezug auf die Störstellenkonzentration zwischen diesen Schichten innerhalb eines Bereichs von 5 × 1016 cm-3 oder höher und von 1 × 1020 cm-3 oder geringer zu genügen, noch wünschenswerter innerhalb eines Bereichs von 1 × 1017 cm-3 oder höher und von 5 × 1019 cm-3 oder geringer.
  • Die erste Seitenwandmulden-Schicht 12c und die zweite Seitenwandmulden-Schicht 12d werden in der folgenden Weise gebildet: Einbringen oder Injizieren von Störstellenionen des p-Typs durch eine schräge Ionenimplantation, um die zweite Seitenwandmulden-Schicht 12d in der gesamten Seitenwandmulden-Verbindungsschicht 12 zu bilden, gefolgt von einem Einbringen oder Injizieren von Störstellenionen des n-Typs durch eine schräge Ionenimplantation mit einer höheren Dosis als jener der Störstellenionen vom p-Typ, um die erste Seitenwandmulden-Schicht 12c zu bilden.
  • Die erste Seitenwandmulden-Schicht 12c wird durch eine schräge Ionenimplantation mit einem schrägen Injektionswinkel gebildet, der kleiner als jener bei der Bildung der zweiten Seitenwandmulden-Schicht 12d ist, so dass sie mit einer sehr geringen Tiefe von einer Grabenseitenwand aus gebildet wird.
  • Dementsprechend wird die geneigte erste Seitenwandmulden-Schicht 12c auch in der oberen Schicht des feldreduzierenden Bereichs 13 an der Grabenbodenfläche gebildet.
  • Dritte Ausführungsform
  • Im Folgenden wird ein MOSFET 300 mit Graben-Gate gemäß einer dritten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 29 und 30 beschrieben. Die 29 und 30 entsprechen den 23 und 25. Komponenten, die identisch mit jenen in den 23 und 25 gezeigten sind, sind durch die gleichen Bezugszeichen bezeichnet und werden nicht näher ausgeführt. 30 ist eine Querschnittsansicht entlang einer Linie H-H, die in 29 mit Pfeilen bezeichnet ist.
  • Wie in 29 gezeigt, ist der MOSFET 300 mit Graben-Gate gemäß der dritten Ausführungsform derart konfiguriert, dass die Öffnung jedes Source-Kontakts 16 in einer Draufsicht eine Stielform (d.h. eine rechteckige Form) aufweist, die so angeordnet ist, dass sie in einer Draufsicht zwei Muldenkontaktbereiche 15 aufweist, die in einer Richtung, in der sich die Gate-Gräben 6 erstrecken, benachbart zueinander sind.
  • Wie in 30 gezeigt, weist der MOSFET 300 mit Graben-Gate einen Bereich ohne den Source-Kontakt 16 auf. Das Flächenverhältnis dieses Bereichs in dem aktiven Bereich 30 muss in einem derartigen Maß vorgegeben werden, dass der Bereich den Betrieb des MOSFET nicht beeinträchtigt. Die Öffnungen der Source-Kontakte 16 können in einer Draufsicht eine beliebige Form aufweisen, solange diese Bedingung erfüllt ist. Bei den Öffnungen kann es sich um Kreise mit einem gleichmäßigen Durchmesser, um Vierecke mit einer gleichmäßigen Breite oder um andere Formen handeln.
  • Vierte Ausführungsform
  • Im Folgenden wird ein MOSFET 400 mit Graben-Gate gemäß einer vierten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 31 bis 33 beschrieben. Die 31 bis 33 entsprechen den 23 bis 25. Komponenten, die identisch mit jenen in den 23 bis 25 gezeigten sind, sind mit den gleichen Bezugszeichen bezeichnet und werden nicht näher ausgeführt. 32 ist eine Querschnittsansicht entlang einer Linie I-I, die in 31 mit Pfeilen bezeichnet ist. 33 ist eine Querschnittsansicht entlang einer Linie J-J, die in 31 mit Pfeilen bezeichnet ist.
  • Wie in 32 gezeigt, ist der MOSFET 400 mit Graben-Gate gemäß der vierten Ausführungsform derart konfiguriert, dass einige der Gate-Gräben 6 die Gate-Isolierschicht 7 und die Gate-Elektrode 8 nicht aufweisen und deren Innenwandoberflächen mit Schottky-Elektroden 18 bedeckt sind. Auf einen derartigen Gate-Gräben 6, der die Gate-Isolierschicht 7 und die Gate-Elektrode 8 nicht aufweist und eine mit der Schottky-Elektrode 18 bedeckte Innenwandoberfläche aufweist, wird als ein zweiter Gate-Graben Bezug genommen. Darüber hinaus wird auf den Gate-Graben 6, der die Gate-Isolierschicht 7 und die Gate-Elektrode 8 aufweist, als ein erster Gate-Graben Bezug genommen.
  • Wie in 32 gezeigt, befindet sich die Schottky-Elektrode 18 in Kontakt mit dem feldreduzierenden Bereich 13 an der Grabenbodenfläche am Boden des Gate-Grabens 6. Der feldreduzierende Bereich 13 an der Grabenbodenfläche ist über die Seitenwandmulden-Verbindungsschicht 12 mit dem Source-Kontakt 16 verbunden.
  • Der Gate-Graben 6 (d.h. der zweite Gate-Graben), dessen Innenwandoberfläche mit der Schottky-Elektrode 18 bedeckt ist, ist an der Unterseite des Source-Kontakts 16 angeordnet und weist die Source-Elektrode 10 auf, die in einen von der Schottky-Elektrode 18 umgebenen Bereich eingebracht ist. Die Schottky-Elektrode 18 kann angebracht werden, indem durch Sputtern ein Material ausgebildet wird, wie beispielsweise Ti, Mo oder Ni.
  • Wenn ein hoher Strom (z.B. ein Recovery-Strom, der während eines Recovery-Vorgangs fließt) durch eine pn-Diode hindurchfließt, die durch den Muldenbereich 4 und den feldreduzierenden Bereich 13 an der Grabenbodenfläche und durch die Drift-Schicht 3 gebildet wird, und bewirkt, dass ein Siliciumcarbid-MOSFET als ein Bipolartransistor betrieben wird, dehnen sich Kristalldefekte in der Drift-Schicht 3 aus und verschlechtern möglicherweise die Betriebseigenschaften des Siliciumcarbid-MOSFET.
  • Der MOSFET 400 mit Graben-Gate ermöglicht, dass über die Schottky-Elektrode 18 ein Recovery-Strom als ein unipolarer Strom fließt, ohne eine pn-Diode einzuschalten, die durch den Muldenbereich 4 und den feldreduzierenden Bereich 13 an der Grabenbodenfläche und durch die Drift-Schicht 3 gebildet wird. Mit anderen Worten, ein Rückstrom fließt von der Source-Elektrode 10 in Richtung zu der Drain-Elektrode 11, wenn eine niedrige Spannung an der Drain-Elektrode 11 in Bezug auf die Source-Elektrode 10 anliegt, das heißt, wenn eine elektromotorische Sperrspannung an dem MOSFET anliegt.
  • In diesem Zustand liegt ein elektrisches Feld in Durchlassrichtung (d.h. eine Durchlassspannung) an einem Schottky-Übergang an, der an dem Kontakt zwischen dem feldreduzierenden Bereich 13 an der Grabenbodenfläche und der Schottky-Elektrode 18 ausgebildet ist, so dass es ermöglicht wird, dass ein unipolarer Strom, bei dem es sich um einen elektrischen Strom handelt, als ein Recovery-Strom von der Schottky-Elektrode 18 in Richtung zu dem feldreduzierenden Bereich 13 an der Grabenbodenfläche fließt. Dadurch werden eine Ausdehnung der Kristalldefekte und eine Verschlechterung der Betriebseigenschaften verhindert.
  • Beim Anliegen einer hohen Spannung an der Drain-Elektrode 11 in Bezug auf die Source-Elektrode 10 und beim Anliegen einer positiven Spannung, die nicht geringer als ein Schwellenwert ist, an der Gate-Elektrode 8 befindet sich der MOSFET im EIN-Zustand. Im EIN-Zustand ist ein invertierender Kanal in einem Kanalbereich ausgebildet, und außerdem ist ein Pfad für Elektronen oder Ladungsträger, die fließen sollen, in dem Kanalbereich ausgebildet.
  • Dagegen fließt kein Strom durch den Schottky-Übergang an dem Kontakt zwischen der Schottky-Elektrode 18 und dem feldreduzierenden Bereich 13 an der Grabenbodenfläche, da ein elektrisches Feld in einer Richtung, in der es unwahrscheinlicher ist, dass ein Strom fließt, das heißt, ein elektrisches Feld in einer Sperrrichtung (d.h. eine Sperrspannung) an dem Schottky-Übergang anliegt. Eine derartige Schottky-Barrieren-Diode, die durch die Schottky-Elektrode 18 und den feldreduzierenden Bereich 13 an der Grabenbodenfläche gebildet wird, fungiert als Recovery-Diode (d.h. als Freilaufdiode).
  • Durch den feldreduzierenden Bereich 13 an der Grabenbodenfläche unter der Bodenfläche des Gate-Grabens 6, der mit der Schottky-Elektrode 18 versehen ist, wird ein elektrisches Feld reduziert, das an der Schottky-Elektrode 18 anliegt, wenn der MOSFET ausgeschaltet ist. Darüber hinaus wird durch den feldreduzierenden Bereich 13 an der Grabenbodenfläche, der durch die Seitenwandmulden-Verbindungsschicht 12 mit dem Muldenbereich 4 elektrisch verbunden ist, ein Strompfad zum Laden und Entladen an einem durch den feldreduzierenden Bereich 13 an der Grabenbodenfläche und die Drift-Schicht 3 gebildeten pn-Übergang während Schaltvorgängen zur Verfügung gestellt. Dadurch wird ein schnelles Reagieren einer an dem pn-Übergang ausgebildeten Verarmungsschicht während der Schaltvorgänge ermöglicht, so dass dadurch Schaltverluste reduziert werden.
  • Durch die Seitenwandmulden-Verbindungsschicht 12, die lediglich auf einem Bereich der Grabenseitenwand angeordnet ist, wird es ermöglicht, dass die Schottky-Elektrode, die als eine Schottky-Barrieren-Diode dient, eine ausreichende Dichte aufweist, während die Dichte eines Kanals aufrechterhalten wird, der als ein MOSFET dient. Dadurch wird ein Recovery-Strom reduziert, der auch bei einem Recovery-Vorgang, wie beispielsweise dem Schalten eines hohen Stroms, durch eine einzelne Schottky-Elektrode 18 hindurchfließt. Infolgedessen wird eine Verschlechterung des MOSFET vermieden.
  • Modifikation
  • Bei dieser Ausführungsform können die Stromverteilungsbereiche 19 vom n-Typ angeordnet sein, die jeweils benachbart zu der Seitenwandmulden-Verbindungsschicht 12 und dem feldreduzierenden Bereich 13 an der Grabenbodenfläche sind und so angeordnet sind, dass sie zumindest den feldreduzierenden Bereich 13 an der Grabenbodenfläche bedecken, wie vorstehend unter Bezugnahme auf die 16 bis 18 beschrieben.
  • Ein Anordnen der Stromverteilungsbereiche 19 reduziert ferner den EIN-Widerstand und reduziert außerdem Verluste, die durch Recovery-Ströme verursacht werden, die durch die Schottky-Elektroden 18 hindurchfließen.
  • Fünfte Ausführungsform
  • Im Folgenden wird ein MOSFET 500 mit Graben-Gate gemäß einer fünften Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf 34 beschrieben. 34 entspricht 24. Komponenten, die identisch mit jenen in 24 gezeigten sind, sind mit den gleichen Bezugszeichen bezeichnet und werden nicht weiter ausgeführt. 34 ist eine Querschnittsansicht entlang der Linie F-F, die in 23 mit Pfeilen bezeichnet ist.
  • Wie in 34 gezeigt, weist der MOSFET 500 mit Graben-Gate gemäß der fünften Ausführungsform die Seitenwandmulden-Verbindungsschichten 12 und die feldreduzierenden Bereiche 13 an den Grabenbodenflächen auf, die jeweils tief in der Drift-Schicht 3 angeordnet sind und bis in die Nähe von einer der Hauptoberflächen des Siliciumcarbid-Halbleitersubstrats 1 reichen.
  • Jede Seitenwandmulden-Verbindungsschicht 12 und jeder feldreduzierende Bereich 13 an der Grabenbodenfläche bildet eine Stütze vom p-Typ (d.h. eine Stütze mit dem zweiten Leitfähigkeitstyp), und die Drift-Schicht 3 zwischen den zueinander benachbarten Stützen vom p-Typ bildet eine Stütze vom n-Typ (d.h. eine Stütze mit dem ersten Leitfähigkeitstyp), so dass eine Super-Junction-Struktur gebildet wird.
  • Das Anordnen einer derartigen Stütze vom p-Typ, die tief in die Drift-Schicht 3 hineinreicht und durch die Seitenwandmulden-Verbindungsschicht 12 und den feldreduzierenden Bereich 13 an der Grabenbodenfläche gebildet wird, um eine Super-Junction-Struktur zu bilden, ermöglicht, dass die Drift-Schicht 3 eine hohe Störstellenkonzentration aufweist, und reduziert den EIN-Widerstand.
  • Mit anderen Worten, die Drift-Schicht 3 vom n-Typ sorgt für eine Verarmungsschicht, die sich von der Oberfläche eines pn-Übergangs zwischen der Stütz-Schicht vom p-Typ und der Stütz-Schicht vom n-Typ aus erstreckt, zusätzlich zu einer Verarmungsschicht, die sich von der Oberfläche eines pn-Übergangs oder der Oberfläche eines Metallübergangs aus erstreckt, der sich auf einer Oberfläche des MOSFET 500 mit Graben-Gate befindet. Kurz gesagt, die Drift-Schicht 3 weist eine Verarmungsschicht auf, die so tief wie die Stütz-Schichten ausgebildet ist.
  • Auch wenn die Störstellenkonzentration der Stütz-Schicht vom n-Typ, das heißt, die Störstellenkonzentration der Drift-Schicht 3, hoch vorgegeben wird, wird diese infolgedessen in ein Gleichgewicht mit der Störstellenkonzentration der Stütz-Schicht vom p-Typ gebracht, so dass die Stütz-Schicht vom n-Typ vollständig verarmt wird, um die Durchschlagspannung aufrechtzuerhalten. Infolgedessen wird die Kompromiss-Beziehung zwischen der Durchschlagspannung und dem EIN-Widerstand des MOSFET 500 mit Graben-Gate erheblich verbessert und der Drift-Widerstand reduziert. Dadurch wird der EIN-Widerstand reduziert.
  • Weitere einsetzbare Beispiele
  • Bei der ersten bis fünften Ausführungsform der vorliegenden Erfindung ist beispielhaft beschrieben, dass die vorliegende Erfindung auf einen MOSFET angewendet wird. Die vorliegende Erfindung kann auch auf beliebige andere Bauelemente angewendet werden. Zum Beispiel kann die vorliegende Erfindung auf einen IGBT angewendet werden, der erhalten wird, indem das Siliciumcarbid-Halbleitersubstrat 1 entfernt wird und stattdessen Störstellen vom p-Typ in die rückwärtige Oberfläche der Drift-Schicht 3 eingebracht oder injiziert werden, um eine Störstellenschicht vom p-Typ zu bilden (d.h. eine dritte Halbleiterschicht).
  • Alternativ kann die vorliegende Erfindung auf einen IGBT angewendet werden, der erhalten wird, indem ein Substrat vom p-Typ als das Siliciumcarbid-Halbleitersubstrat 1 verwendet wird. Derartige IGBTs erzielen Effekte ähnlich jenen, die durch einen MOSFET erzielt werden. In diesem Fall entspricht der Source-Bereich 5 einem Emitter-Bereich des IGBT, und die Drain-Elektrode 11 entspricht einer Kollektor-Elektrode des IGBT.
  • Wenngleich bei der ersten bis fünften Ausführungsform eine aus Siliciumcarbid bestehende Halbleitereinheit beschrieben ist, kann auch ein anderes Halbleitermaterial als Siliciumcarbid verwendet werden. Beispiele für ein derartiges Halbleitermaterial umfassen Silicium (Si) und andere Materialien mit großer Bandlücke als Siliciumcarbid.
  • Beispiele für andere Materialien mit großer Bandlücke als Siliciumcarbid sind Ga2O3, Galliumnitrid (GaN) sowie Diamant.
  • Eine Halbleitereinheit, die aus einem Material mit großer Bandlücke besteht, wie beispielsweise Siliciumcarbid, ist als Halbleitereinheit für hohe Temperaturen und hohe Spannungen vielversprechend. Da sich die Zuverlässigkeit einer Isolierschicht bei einer hohen Temperatur verschlechtert, erzielt das Einsetzen der vorstehenden Ausführungsformen eine große Wirkung. Da die Verbesserung der Durchschlagspannung darüber hinaus die Spannung erhöht, die an der Isolierschicht anliegt, erzielt das Einsetzen der vorstehenden Ausführungsformen eine große Wirkung.
  • Es ist bekannt, dass eine Siliciumcarbid-Halbleitereinheit mehr Elektronenfallen, die an einer MOS-Grenzschicht zwischen der Gate-Isolierschicht 7 und der Drift-Schicht 3 (d.h. der Siliciumcarbid-Schicht) erzeugt werden, als eine Silicium-Halbleitereinheit aufweist. Bei einer derartigen Siliciumcarbid-Halbleitereinheit ist die Zuverlässigkeit der MOS-Grenzschicht und der Gate-Isolierschicht 7 geringer als jene bei einer Silicium-Halbleitereinheit. Aus diesem Grund wird durch das Einsetzen der vorstehenden Ausführungsformen, bei denen ein an der Gate-Isolierschicht 7 anliegendes ein elektrisches Feld erfolgreich reduziert wird, eine große Wirkung erzielt.
  • Sechste Ausführungsform
  • Bei einer sechsten Ausführungsform wird ein Leistungswandler beschrieben, der die Halbleitereinheit gemäß einer von der ersten bis fünften Ausführungsform aufweist. Die Halbleitereinheit gemäß einer von der ersten bis fünften Ausführungsform ist nicht nur in einem speziellen Leistungswandler enthalten, sondern auch in einem beliebigen Leistungswandler. Bei der sechsten Ausführungsform wird ein Beispiel beschrieben, bei dem die Halbleitereinheit in einem Dreiphasen-Wechselrichter enthalten ist.
  • 35 ist ein Blockschaubild, das die Konfiguration eines Leistungswandlungssystems zeigt, das den Leistungswandler gemäß der sechsten Ausführungsform der vorliegenden Erfindung aufweist.
  • Das Leistungswandlungssystem in 35 weist eine Stromversorgung 800, einen Leistungswandler 600 sowie eine Last 700 auf. Bei der Stromversorgung 800 handelt es sich um eine Gleichstromversorgung, und sie führt dem Leistungswandler 600 einen Gleichstrom zu. Die Stromversorgung 800 kann aus verschiedenen Komponenten gebildet sein (z.B. einem Gleichstromsystem, einer photovoltaischen Zelle oder einer Speicherbatterie) und kann aus einer Gleichrichterschaltung oder einem Wechselstrom-/Gleichstrom-Wandler gebildet sein, der mit einem Wechselstromsystem verbunden ist. Alternativ kann die Stromversorgung 800 aus einem Gleichstrom-/Gleichstrom-Wandler gebildet sein, der einen von einem Gleichstrom-System abgegebenen Gleichstrom in einen vorgegebenen Strompegel umwandelt.
  • Bei dem Leistungswandler 600 handelt es sich um einen Dreiphasen-Wechselrichter, der zwischen die Stromversorgung 800 und die Last 700 geschaltet ist, und er wandelt einen von der Stromversorgung 800 zugeführten Gleichstrom in einen Wechselstrom um und führt der Last 700 den Wechselstrom zu. Der Leistungswandler 600 weist die folgenden Schaltungen auf: eine Hauptwandlerschaltung 601, die einen Gleichstrom in einen Wechselstrom umwandelt und den Wechselstrom abgibt; eine Treiberschaltung 602, die ein Treibersignal zum Treiben jedes Schaltelements der Hauptwandlerschaltung 601 ausgibt; sowie eine Steuerschaltung 603, die ein Steuersignal zum Steuern der Treiberschaltung 602 an die Treiberschaltung 602 ausgibt.
  • Bei der Last 700 handelt es sich um einen Dreiphasen-Motor, der durch den Wechselstrom angetrieben wird, der von dem Leistungswandler 600 zugeführt wird. Es ist anzumerken, dass die Last 700 nicht auf eine spezielle Verwendung beschränkt ist, die Last 700 ist ein Motor, der an verschiedenen elektrischen Vorrichtungen montiert ist, und wird als ein Motor verwendet, der zur Verwendung zum Beispiel in einem Hybrid-Fahrzeug, einem Elektro-Fahrzeug, einem Schienenfahrzeug, einem Fahrstuhl oder einer Klimaanlage gedacht ist.
  • Im Folgenden wird der Leistungswandler 600 detailliert beschrieben. Die Hauptwandlerschaltung 601 weist Schaltelemente und Freilaufdioden auf (nicht gezeigt). Die Schaltelemente werden geschaltet, um den von der Stromversorgung 800 zugeführten Gleichstrom in einen Wechselstrom umzuwandeln und den Wechselstrom an die Last 700 abzugeben. Wenngleich die spezifische Konfiguration der Hauptwandlerschaltung 601 verschiedene Formen annehmen kann, handelt es sich bei der Hauptwandlerschaltung 601 gemäß der sechsten Ausführungsform um eine zweistufige Dreiphasen-Vollbrückenschaltung, die aus sechs Schaltelementen und sechs Freilaufdioden gebildet sein kann, die mit den jeweiligen Schaltelementen antiparallel geschaltet sind.
  • Die Halbleitereinheit gemäß irgendeiner von der ersten bis fünften Ausführungsform wird für jedes Schaltelement der Hauptwandlerschaltung 601 verwendet. Die sechs Schaltelemente sind derart konfiguriert, dass jedes Paar aus zwei Schaltelementen, die in Reihe geschaltet sind, einen Satz aus einem oberen und einem unteren Zweig bildet und dass die Sätze aus oberen und unteren Zweigen jeweilige Phasen (d.h. U-, V- und W-Phase) der Vollbrückenschaltung bilden. Darüber hinaus sind Ausgangsanschlüsse der einzelnen Sätze von oberen und unteren Zweigen, das heißt, drei Ausgangsanschlüsse der Hauptwandlerschaltung 601, mit der Last 700 verbunden.
  • Die Treiberschaltung 602 erzeugt ein Treibersignal zum Treiben der Schaltelemente der Hauptwandlerschaltung 601 und führt das Treibersignal Steuerelektroden der Schaltelemente der Hauptwandlerschaltung 601 zu. Spezifisch gibt die Treiberschaltung 602 in Reaktion auf ein Steuersignal von der Steuerschaltung 603, die später beschrieben wird, ein Treibersignal zum Einschalten der Schaltelemente und ein Treibersignal zum Ausschalten der Schaltelemente an die Steuerelektroden der einzelnen Schaltelemente aus.
  • Um die Schaltelemente im EIN-Zustand zu halten, ist das Treibersignal ein Spannungssignal, das höher als eine Schwellenspannung oder gleich dieser ist (dieses Treibersignal wird als ein EIN-Signal bezeichnet). Um die Schaltelemente im AUS-Zustand zu halten, ist das Treibersignal ein Spannungssignal, das niedriger als eine Schwellenspannung ist (dieses Treibersignal wird als ein AUS-Signal bezeichnet).
  • Die Steuerschaltung 603 steuert die Schaltelemente der Hauptwandlerschaltung 601 so, dass der Last 700 ein gewünschter Strompegel zugeführt wird. Insbesondere berechnet die Steuerschaltung 603 basierend auf einem der Last 700 zuzuführenden Strompegel eine Zeit, während der sich jedes Schaltelement der Hauptwandlerschaltung 601 im EIN-Zustand befinden sollte. Die Steuerschaltung 603 kann die Hauptwandlerschaltung 601 zum Beispiel durch eine PWM-Steuerung steuern, bei der es sich um ein Verfahren handelt, bei dem die EIN-Zeit der Schaltelemente gemäß einer Spannung moduliert wird, die auszugeben ist.
  • Die Steuerschaltung 603 gibt dann eine Steueranweisung (d.h. ein Steuersignal) so an die Treiberschaltung 602 aus, dass jedes Mal ein EIN-Signal an die einzuschaltenden Schaltelemente ausgegeben wird und dass jedes Mal ein AUS-Signal an die auszuschaltenden Schaltelemente ausgegeben wird. Die Treiberschaltung 602 gibt in Reaktion auf das Steuersignal das EIN-Signal oder das AUS-Signal als ein Treibersignal an die Steuerelektrode jedes Schaltelements aus.
  • Der Leistungswandler gemäß der sechsten Ausführungsform weist die Halbleitereinheit gemäß irgendeiner von der ersten bis fünften Ausführungsform als Schaltelemente der Hauptwandlerschaltung 601 auf. Der Leistungswandler reduziert somit erfolgreich elektrische Felder, die an den Bodenflächen der Gate-Gräben anliegen, wenn sich die Schaltelemente im AUS-Zustand befinden. Darüber hinaus sind der feldreduzierende Bereich 13 an der Grabenbodenfläche und der Muldenbereich 4 durch die Seitenwandmulden-Verbindungsschicht 12 elektrisch miteinander verbunden. Dadurch wird ein Strompfad zum Laden und Entladen an einem pn-Übergang zur Verfügung gestellt, der durch den feldreduzierenden Bereich 13 an der Grabenbodenfläche und die Drift-Schicht 3 gebildet wird. Infolgedessen werden Schaltverluste reduziert.
  • Wenngleich bei der sechsten Ausführungsform beispielhaft ein zweistufiger Dreiphasen-Wechselrichter beschrieben ist, kann die sechste Ausführungsform bei verschiedenen Leistungswandlern eingesetzt werden. Wenngleich bei der sechsten Ausführungsform ein zweistufiger Leistungswandler beschrieben ist, kann die sechste Ausführungsform auch bei einem dreistufigen Leistungswandler oder einem mehrstufigen Leistungswandler eingesetzt werden.
  • Um einer einphasigen Last einen Strom zuzuführen, kann die sechste Ausführungsform alternativ bei einem einphasigen Wechselrichter eingesetzt werden. Um einer Gleichstromlast oder dergleichen einen Strom zuzuführen, kann die sechste Ausführungsform des Weiteren bei einem Gleichstrom-/Gleichstrom-Wandler oder einem Wechselstrom-/Gleichstrom-Wandler eingesetzt werden.
  • Die vorstehend erwähnte Last ist nicht auf einen Motor beschränkt und kann als eine Stromversorgungseinheit für eine Entladungsvorrichtung, eine Laservorrichtung, eine Induktionskochfeld-Vorrichtung oder ein kontaktloses Stromversorgungssystem verwendet werden. Die vorstehend erwähnte Last kann ferner als ein Energie-Aufbereiter für ein Solarstromsystem, ein Speicherbatteriesystem oder andere Systeme verwendet werden.
  • Schiussfolgerung
  • In einigen Fällen werden bei den vorstehend erwähnten Ausführungsformen die Materialqualität, das Material, die Abmessungen und die Form jeder Komponente, die relative Beziehung in Bezug auf eine Anordnung zwischen den Komponenten, Bedingungen für eine Realisierung und dergleichen beschrieben. Diese sind aber nur illustrativ in sämtlichen Aspekten und sind somit nicht auf das beschränkt, was in der Beschreibung exakt beschrieben ist. Dementsprechend können zahlreiche Variationen und Äquivalente, die hier nicht dargestellt sind, innerhalb des Umfangs der Ausführungsformen konzipiert werden. Jegliche Komponente kann zum Beispiel einer Modifikation, einer Hinzufügung oder einem Weglassen unterzogen werden. Des Weiteren kann zumindest eine Komponente aus zumindest einer Ausführungsform entnommen werden und mit einer Komponente in einer anderen Ausführungsform kombiniert werden.
  • Wenn sich kein Widerspruch ergibt, können die Komponenten, die bei den vorstehend erwähnten Ausführungsformen in einer solchen Weise beschrieben sind, dass „eine Komponente“ angeordnet ist, aus „einer oder mehreren“ Komponenten gebildet sein. Des Weiteren sind die einzelnen Komponenten konzeptionelle Einheiten. Somit ist in einigen Fällen eine Komponente aus mehreren Strukturen gebildet. In anderen Fällen entspricht eine Komponente einem Bereich einer bestimmten Struktur, die eine Komponente aufweist.
  • Es gilt kein Zugeständnis, dass es sich bei irgendeiner der hier angegebenen Beschreibungen um den Stand der Technik handelt.
  • Die einzelnen Ausführungsformen können frei miteinander kombiniert werden und können, soweit angemessen, modifiziert und dabei Merkmale weggelassen werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2009302436 A [0006]

Claims (20)

  1. Halbleitereinheit, die Folgendes aufweist: - eine erste Halbleiterschicht mit einem ersten Leitfähigkeitstyp; - einen ersten Halbleiterbereich mit dem ersten Leitfähigkeitstyp, der selektiv in einer oberen Schicht der ersten Halbleiterschicht angeordnet ist; - einen zweiten Halbleiterbereich mit einem zweiten Leitfähigkeitstyp, der in der oberen Schicht der ersten Halbleiterschicht so angeordnet ist, dass er sich in Kontakt mit dem ersten Halbleiterbereich befindet; - einen dritten Halbleiterbereich mit dem zweiten Leitfähigkeitstyp, der auf unteren Oberflächen des ersten und des zweiten Halbleiterbereichs angeordnet ist; - eine Mehrzahl von Gate-Gräben, die so angeordnet sind, dass sie den ersten und den dritten Halbleiterbereich in der Dickenrichtung des ersten und des dritten Halbleiterbereichs durchdringen, wobei die Mehrzahl von Gate-Gräben jeweils eine Bodenfläche aufweist, die bis ins Innere der ersten Halbleiterschicht reicht; - einen feldreduzierenden Bereich mit dem zweiten Leitfähigkeitstyp, der an der Bodenfläche von jedem der Mehrzahl von Gate-Gräben angeordnet ist; - eine Zwischenisolierschicht, die Kontaktöffnungen über dem ersten und dem zweiten Halbleiterbereich aufweist, - eine Mehrzahl von Verbindungsschichten, die in der ersten Halbleiterschicht mit Abständen in einer zweiten Richtung senkrecht zu einer ersten Richtung parallel zu einer Richtung, in der sich die Mehrzahl von Gate-Gräben erstreckt, so angeordnet sind, dass sie sich in Kontakt mit zumindest der einen der Seitenwände eines entsprechenden der Mehrzahl von Gate-Gräben befinden, wobei die Mehrzahl von Verbindungsschichten jeweils den feldreduzierenden Bereich mit dem dritten Halbleiterbereich elektrisch verbindet; - eine erste Hauptelektrode, die über der Zwischenisolierschicht angeordnet ist und in die Kontaktöffnungen eingebracht ist; und - eine zweite Hauptelektrode, die an einer Hauptoberfläche der ersten Halbleiterschicht angeordnet ist, wobei die Hauptoberfläche jener gegenüberliegt, an der die erste Hauptelektrode angeordnet ist, wobei die Mehrzahl von Verbindungsschichten in der ersten Richtung voneinander beabstandet ist.
  2. Halbleitereinheit nach Anspruch 1, - wobei die erste Halbleiterschicht eine Siliciumcarbid-Schicht aufweist, - wobei die erste Halbleiterschicht einen Versatzwinkel von mehr als 0 Grad in einer <11-20>-Richtung aufweist und - wobei die Mehrzahl von Gate-Gräben jeweils eine Seitenwandoberfläche aufweist, die eine (1-100)-Ebene oder eine (-1100)-Ebene aufweist.
  3. Halbleitereinheit nach Anspruch 1 oder 2, - wobei jede der Mehrzahl von Verbindungsschichten so angeordnet ist, dass sie sich in der zweiten Richtung von der Seitenwand des entsprechenden der Mehrzahl von Gate-Gräben aus erstreckt, und - wobei die Mehrzahl von Verbindungsschichten in der zweiten Richtung kürzer als die Länge zwischen der Mehrzahl von zueinander benachbarten Gate-Gräben ist.
  4. Halbleitereinheit nach einem der Ansprüche 1 bis 3, wobei die Mehrzahl von Verbindungsschichten in einer solchen Weise angeordnet ist, dass die Abstände zwischen der Mehrzahl von zueinander benachbarten Verbindungsschichten in der ersten Richtung so vorgegeben sind, dass sie so groß wie oder größer als ein Abstand sind, in dem die Mehrzahl von Gate-Gräben angeordnet ist.
  5. Halbleitereinheit nach einem der Ansprüche 1 bis 4, - wobei die Mehrzahl von Verbindungsschichten jeweils Folgendes aufweist: - eine erste Verbindungsschicht, die so angeordnet ist, dass sie sich in Kontakt mit dem entsprechenden der Mehrzahl von Gate-Gräben befindet, und - eine zweite Verbindungsschicht, die sich weiter entfernt von dem entsprechenden der Mehrzahl von Gate-Gräben befindet als die erste Verbindungsschicht, und - wobei die erste Verbindungsschicht eine Störstellenkonzentration aufweist, die höher als eine Störstellenkonzentration der zweiten Verbindungsschicht ist.
  6. Halbleitereinheit nach einem der Ansprüche 1 bis 5, wobei die Mehrzahl von Verbindungsschichten jeweils eine Störstellenkonzentration von 1 × 1017 cm-3 oder eine höhere Störstellenkonzentration und von 5 × 1019 cm-3 oder eine geringere Störstellenkonzentration aufweist.
  7. Halbleitereinheit nach einem der Ansprüche 1 bis 6, wobei die Mehrzahl von Verbindungsschichten in der Dickenrichtung der ersten Halbleiterschicht jeweils eine Länge von 0,3 µm oder mehr aufweist.
  8. Halbleitereinheit nach einem der Ansprüche 1 bis 7, wobei die Mehrzahl von Verbindungsschichten jeweils die erste und die zweite Verbindungsschicht aufweist, deren Leitfähigkeitstyp der zweite Leitfähigkeitstyp ist.
  9. Halbleitereinheit nach einem der Ansprüche 1 bis 7, wobei die Mehrzahl von Verbindungsschichten jeweils Folgendes aufweist: - die erste Verbindungsschicht, deren Leitfähigkeitstyp der erste Leitfähigkeitstyp ist, und - die zweite Verbindungsschicht, deren Leitfähigkeitstyp der zweite Leitfähigkeitstyp ist.
  10. Halbleitereinheit nach einem der Ansprüche 1 bis 9, wobei jede der Mehrzahl von Verbindungsschichten so angeordnet ist, dass sie eine Länge in der Dickenrichtung der ersten Halbleiterschicht derart aufweist, dass diese mit dem Abstand in der zweiten Richtung von der Seitenwand des entsprechenden der Mehrzahl von Gate-Gräben abnimmt.
  11. Halbleitereinheit nach einem der Ansprüche 1 bis 10, wobei die Mehrzahl von Verbindungsschichten lediglich auf der einen der Seitenwände des entsprechenden der Mehrzahl von Gate-Gräben in der zweiten Richtung angeordnet ist.
  12. Halbleitereinheit nach einem der Ansprüche 1 bis 10, wobei die Mehrzahl von Verbindungsschichten wechselweise auf der einen der Seitenwände und der anderen Seitenwand des entsprechenden der Mehrzahl von Gate-Gräben in der zweiten Richtung angeordnet ist.
  13. Halbleitereinheit nach einem der Ansprüche 1 bis 12, wobei die Mehrzahl von Verbindungsschichten so angeordnet ist, dass diese sich in Kontakt mit dem dritten Halbleiterbereich und dem zweiten Halbleiterbereich befinden.
  14. Halbleitereinheit nach einem der Ansprüche 1 bis 13, die des Weiteren Folgendes aufweist: - einen Stromverteilungsbereich mit dem ersten Leitfähigkeitstyp, der in der ersten Halbleiterschicht angeordnet ist, wobei sich der Stromverteilungsbereich in Kontakt mit jeder der Mehrzahl von Verbindungsschichten und dem feldreduzierenden Bereich befindet, wobei der Stromverteilungsbereich jede der Mehrzahl von Verbindungsschichten und den feldreduzierenden Bereich umgibt, - wobei der Stromverteilungsbereich so angeordnet ist, dass er eine Störstellenkonzentration aufweist, die höher als jene der ersten Halbleiterschicht ist.
  15. Halbleitereinheit nach einem der Ansprüche 1 bis 14, die des Weiteren eine zweite Halbleiterschicht mit dem ersten Leitfähigkeitstyp aufweist, die an einer unteren Oberfläche des dritten Halbleiterbereichs angeordnet ist.
  16. Halbleitereinheit nach einem der Ansprüche 1 bis 15, - wobei die Mehrzahl von Gate-Gräben Folgendes aufweist: - einen ersten Gate-Gräben, der eine Innenwandoberfläche aufweist, die mit einer Gate-Isolierschicht bedeckt ist, wobei eine Gate-Elektrode in den ersten Gate-Graben eingebracht ist, und - einen zweiten Gate-Gräben, der eine Innenwandoberfläche aufweist, die mit einer Schottky-Elektrode bedeckt ist, wobei die erste Hauptelektrode in den zweiten Gate-Graben eingebracht ist, und - wobei der erste Gate-Graben einen oberen Bereich aufweist, der mit der Zwischenisolierschicht bedeckt ist.
  17. Halbleitereinheit nach Anspruch 1, - wobei die Mehrzahl von Verbindungsschichten den ersten Leitfähigkeitstyp aufweist, - wobei jede der Mehrzahl von Verbindungsschichten und der feldreduzierende Bereich eine Stütze mit dem zweiten Leitfähigkeitstyp bilden, - wobei die erste Halbleiterschicht zwischen den zueinander benachbarten Stützen mit dem zweiten Leitfähigkeitstyp eine Stütze mit dem ersten Leitfähigkeitstyp bildet, und - wobei die Stütze mit dem ersten Leitfähigkeitstyp und die Stütze mit dem zweiten Leitfähigkeitstyp eine Super-Junction-Struktur bilden.
  18. Halbleitereinheit nach einem der Ansprüche 1 bis 17, die des Weiteren eine dritte Halbleiterschicht mit dem zweiten Leitfähigkeitstyp aufweist, die zwischen der zweiten Hauptelektrode und der ersten Halbleiterschicht angeordnet ist.
  19. Halbleitereinheit nach einem der Ansprüche 1 bis 18, wobei die Kontaktöffnungen in zumindest der zweiten Richtung eine gleichmäßige Länge in einem aktiven Bereich aufweisen, in dem die Mehrzahl von Gate-Gräben angeordnet ist.
  20. Leistungswandler, der Folgendes aufweist: - eine Hauptwandlerschaltung, welche die Halbleitereinheit gemäß einem der Ansprüche 1 bis 19 aufweist, wobei die Hauptwandlerschaltung so konfiguriert ist, dass sie eine empfangene Leistung umwandelt und dann abgibt; - eine Treiberschaltung, die so konfiguriert ist, dass sie ein Treibersignal zum Treiben der Halbleitereinheit an die Halbleitereinheit ausgibt; und - eine Steuerschaltung, die so konfiguriert ist, dass sie ein Steuersignal zum Steuern der Treiberschaltung an die Treiberschaltung ausgibt.
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