DE102013102289A1 - Ladungskompensations-Halbleitervorrichtung - Google Patents

Ladungskompensations-Halbleitervorrichtung Download PDF

Info

Publication number
DE102013102289A1
DE102013102289A1 DE102013102289A DE102013102289A DE102013102289A1 DE 102013102289 A1 DE102013102289 A1 DE 102013102289A1 DE 102013102289 A DE102013102289 A DE 102013102289A DE 102013102289 A DE102013102289 A DE 102013102289A DE 102013102289 A1 DE102013102289 A1 DE 102013102289A1
Authority
DE
Germany
Prior art keywords
semiconductor
semiconductor layer
conductivity type
region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102013102289A
Other languages
English (en)
Inventor
Stefan Gamerith
Franz Hirler
Hans Weber
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/414,037 external-priority patent/US8901642B2/en
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of DE102013102289A1 publication Critical patent/DE102013102289A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Eine Halbleitervorrichtung weist einen Halbleiterkörper und eine auf der ersten Oberfläche des Körpers angeordnete Source-Metallisierung auf. Der Körper weist auf: eine erste Halbleiterschicht mit einer Kompensationsstruktur, eine zweite Halbleiterschicht, welche an die erste Schicht angrenzt, die aus einem Halbleitermaterial eines ersten Leitfähigkeitstyps besteht und eine Dotierungsladung pro horizontaler Fläche aufweist, die niedriger ist als eine Durchbruchladung pro Fläche des Halbleitermaterials, eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, welche an die zweite Schicht angrenzt und zumindest eine von einer selbstladenden Ladungsfalle, einer schwebenden Feldplatte und einem Halbleiterbereich eines zweiten Leitfähigkeitstyps aufweist, wodurch ein pn-Übergang mit der dritten Schicht gebildet ist, und eine vierte Halbleiterschicht des ersten Leitfähigkeitstyps, welche an die dritte Schicht angrenzt und eine maximale Dotierungskonzentration hat, die höher ist als jene der dritten Schicht. Die erste Halbleiterschicht ist zwischen der ersten Oberfläche und der zweiten Halbleiterschicht angeordnet.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der vorliegenden Erfindung betreffen Halbleitervorrichtungen mit Ladungskompensationsstrukturen, insbesondere Leistungshalbleitertransistoren mit Ladungskompensationsstrukturen und entsprechende Verfahren zum Herstellen solcher Halbleitervorrichtungen.
  • HINTERGRUND
  • Halbleitertransistoren, insbesondere Feldeffekt-gesteuerte Schaltvorrichtungen, wie Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) oder Bipolartransistoren mit isoliertem Gate (IGBTs), werden für verschiedene Anwendungen verwendet, einschließlich, jedoch ohne Einschränkung, für die Verwendung als Schalter in Stromversorgungen und Leistungswandlern, Elektroautos, Klimaanlagen und sogar Stereoanlagen. Insbesondere sind in Bezug auf Leistungsvorrichtungen, die in der Lage sind, große Ströme zu schalten und/oder bei höheren Spannungen zu arbeiten, häufig ein niedriger Durchlasswiderstand Ron und hohe Durchbruchspannungen Ubd erwünscht.
  • Für diesen Zweck wurden Ladungskompensations-Halbleitervorrichtungen entwickelt. Das Kompensationsprinzip beruht auf einer gegenseitigen Kompensation von Ladungen in n- und p-dotierten Zonen im Drift-Bereich eines vertikalen MOSFETs.
  • Typischerweise ist die durch p- und n-Zonen gebildete Ladungskompensationsstruktur unter der eigentlichen MOSFET-Struktur mit einer Source-Elektrode, Bodybereichen und Gate-Bereichen und auch unter den zugeordneten MOS-Kanälen angeordnet, die nebeneinander in dem Halbleitervolumen der Halbleitervorrichtung angeordnet sind oder ineinander verschachtelt sind, so dass ihre Ladungen im Ausschaltzustand gegenseitig ausgeräumt werden können und sich im aktivierten Zustand oder Einschaltzustand ein ununterbrochener Leitungsweg niedriger Impedanz von der Source-Elektrode in der Nähe der Oberfläche zu einer auf der Rückseite angeordneten Drain-Elektrode ergibt.
  • Durch die Kompensation der p- und n-Dotierungen kann die Dotierung des stromführenden Bereichs im Fall von Kompensationskomponenten erheblich erhöht werden, was trotz des Verlusts einer stromführenden Fläche zu einer erheblichen Verringerung des Durchlasswiderstands Ron führt. Die Verringerung des Durchlasswiderstands Ron solcher Halbleiter-Leistungsvorrichtungen ist mit einer Verringerung des Wärmeverlusts verbunden, so dass diese Halbleiter-Leistungsvorrichtungen mit einer Ladungskompensationsstruktur, verglichen mit herkömmlichen Halbleiter-Leistungsvorrichtungen, ”kühl” bleiben.
  • Schaltverluste von Halbleitervorrichtungen sind in letzter Zeit immer wichtiger geworden. Abhängig vom Vorrichtungsbetrieb bestimmen hauptsächlich die Ausgangsladung QOSS bzw. die elektrische Energie EOSS, die im Raumladungsbereich gespeichert ist, der im Ausschaltzustand oder während eines Betriebs in Sperrrichtung gebildet ist, die Schaltverluste. Die gespeicherte Ladung QOSS von Halbleitervorrichtungen mit Ladungskompensationsstrukturen kann vergleichsweise hoch sein. Dies kann zu erheblichen Schaltverlusten EOSS führen. Zusätzlich muss die Ausgangsladung QOSS zum Ermöglichen eines Blockierens in Sperrrichtung (bei einer spezifischen Sperrspannung) vollständig entfernt werden, was zu Schaltverzögerungen führt.
  • Demgemäß besteht ein Bedarf daran, Schaltverluste und Schaltverzögerungen von Halbleitervorrichtungen mit Ladungskompensationsstrukturen zu verringern.
  • ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform einer Halbleitervorrichtung weist die Halbleitervorrichtung einen Halbleiterkörper mit einer eine vertikale Richtung definierenden ersten Oberfläche und einer auf der ersten Oberfläche angeordneten Source-Metallisierung auf. In einem vertikalen Querschnitt weist der Halbleiterkörper ferner auf: einen Drift-Bereich eines ersten Leitfähigkeitstyps, mindestens zwei Kompensationsbereiche eines zweiten Leitfähigkeitstyps, die jeweils einen pn-Übergang mit dem Drift-Bereich bilden und in einer einen niedrigen Widerstand aufweisenden elektrischen Verbindung mit der Source-Metallisierung stehen, einen Drain-Bereich des ersten Leitfähigkeitstyps mit einer maximalen Dotierungskonzentration, die höher ist als eine maximale Dotierungskonzentration des Drift-Bereichs, und eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die zwischen dem Drift-Bereich und dem Drain-Bereich angeordnet ist und mindestens eine von einer schwebenden Feldplatte und einem schwebenden Halbleiterbereich des zweiten Leitfähigkeitstyps aufweist, der ein pn-Übergang mit der dritten Halbleiterschicht gebildet ist.
  • Gemäß einer Ausführungsform einer Halbleitervorrichtung weist die Halbleitervorrichtung einen Halbleiterkörper auf, welcher aufweist: eine erste Oberfläche, die eine vertikale Richtung definiert, eine erste Halbleiterschicht, die sich zur ersten Oberfläche erstreckt und eine pn-Kompensationsstruktur aufweist, eine zweite Halbleiterschicht, die an die erste Halbleiterschicht angrenzt, und die aus einem Halbleitermaterial eines ersten Leitfähigkeitstyps besteht und eine Dotierungsladung pro horizontaler Fläche aufweist, die niedriger ist als eine Durchbruchladung pro Fläche des Halbleitermaterials, und eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, welche an die zweite Halbleiterschicht angrenzt und mindestens eine von einer selbstladenden Ladungsfalle, einer schwebenden Feldplatte und einem Halbleiterbereich eines zweiten Leitfähigkeitstyps aufweist, der einen pn-Übergang mit der dritten Halbleiterschicht bildet.
  • Gemäß einer Ausführungsform einer Halbleitervorrichtung weist die Halbleitervorrichtung einen Halbleiterkörper mit einer eine vertikale Richtung definierenden ersten Oberfläche und einer auf der ersten Oberfläche angeordneten ersten Metallisierung auf. Der Halbleiterkörper weist ferner in einem vertikalen Querschnitt auf: eine erste Halbleiterschicht, die sich bis zur ersten Oberfläche erstreckt und eine mit der ersten Metallisierung verbundene pn-Kompensationsstruktur aufweist, und eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die unter der ersten Halbleiterschicht angeordnet ist und mindestens eine von einer schwebenden Feldplatte und einem Halbleiterbereich eines zweiten Leitfähigkeitstyps aufweist, der einen geschlossenen pn-Übergang innerhalb der dritten Halbleiterschicht gebildet ist.
  • Gemäß einer Ausführungsform weist ein Verfahren zum Herstellen einer Halbleitervorrichtung auf: Bereitstellen eines Halbleiterkörpers eines ersten Leitfähigkeitstyps mit einer oberen Oberfläche, welche eine vertikale Richtung definiert, und einer rückseitigen Oberfläche, die entgegengesetzt zur oberen Oberfläche angeordnet ist, Bilden, in dem Halbleiterkörper von der oberen Oberfläche, mindestens einer von einer Grabenfeldplatte, die durch einen dielektrischen Bereich teilweise von dem Halbleiterkörper getrennt ist, und eines Halbleiterbereichs eines zweiten Leitfähigkeitstyps, wodurch ein pn-Übergang innerhalb des Halbleiterkörpers gebildet ist, epitaxiales Aufbringen mindestens zweier Halbleiterschichten des ersten Leitfähigkeitstyps auf die obere Oberfläche, Bilden, in einer obersten Halbleiterschicht der mindestens zwei Halbleiterschichten, einer pn-Kompensationsstruktur, so dass in einem vertikalen Querschnitt mindestens zwei Kompensationsbereiche des zweiten Leitfähigkeitstyps gebildet werden, die jeweils einen pn-Übergang mit einem restlichen Abschnitt der obersten Halbleiterschicht bilden, und Bilden einer ersten Metallisierung oberhalb der mindestens zwei Halbleiterschichten in niederresistivem Kontakt mit den mindestens zwei Kompensationsbereichen.
  • Gemäß einer Ausführungsform einer Halbleitervorrichtung weist die Halbleitervorrichtung einen Halbleiterkörper mit einer eine vertikale Richtung definierenden ersten Oberfläche und einer auf der ersten Oberfläche angeordneten Source-Metallisierung auf. In einem vertikalen Querschnitt weist der Halbleiterkörper auf: einen Drift-Bereich eines ersten Leitfähigkeitstyps, einen Drain-Bereich des ersten Leitfähigkeitstyps mit einer maximalen Dotierungskonzentration, die höher ist als eine maximale Dotierungskonzentration des Drift-Bereichs, und eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die zwischen dem Drift-Bereich und dem Drain-Bereich angeordnet ist und mindestens eine von einer schwebenden Feldplatte und einem schwebenden Halbleiterbereich des zweiten Leitfähigkeitstyps aufweist, der einen pn-Übergang mit der dritten Halbleiterschicht bildet. Im vertikalen Querschnitt sind mindestens zwei Feldplatten, die in ohmschem Kontakt mit der Source-Metallisierung stehen, im Drift-Bereich angeordnet und vom Drift-Bereich durch eine jeweilige Felddielektrikumschicht getrennt.
  • Gemäß einer Ausführungsform einer Halbleitervorrichtung weist die Halbleitervorrichtung einen Halbleiterkörper mit einer eine vertikale Richtung definierenden ersten Oberfläche und einer auf der ersten Oberfläche angeordneten Source-Metallisierung auf. Der Halbleiterkörper weist ferner auf: eine erste Halbleiterschicht mit einer Kompensationsstruktur, eine zweite Halbleiterschicht, welche an die erste Schicht angrenzt, die aus einem Halbleitermaterial eines ersten Leitfähigkeitstyps besteht und eine Dotierungsladung pro horizontaler Fläche aufweist, die niedriger ist als eine Durchbruchladung pro Fläche des Halbleitermaterials, eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, welche an die zweite Schicht angrenzt und zumindest eine von einer selbstladenden Ladungsfalle, einer schwebenden Feldplatte und einem Halbleiterbereich eines zweiten Leitfähigkeitstyps aufweist, der einen pn-Übergang mit der dritten Schicht bildet, und eine vierte Halbleiterschicht des ersten Leitfähigkeitstyps, welche an die dritte Schicht angrenzt und eine maximale Dotierungskonzentration hat, die höher ist als jene der dritten Schicht. Die erste Halbleiterschicht ist zwischen der ersten Oberfläche und der zweiten Halbleiterschicht angeordnet.
  • Gemäß einer Ausführungsform einer Schaltung zum Betreiben einer Last weist die Schaltung auf: eine vorgesehene Zwischenkreisspannung (Nennzwischenkreisspannung, engl. „designed circuit voltage”) und mindestens einen Halbleiterschalter mit einer Nenndurchbruchspannung, die höher als die vorgesehene Zwischenkreisspannung ist. Der mindestens eine Halbleiterschalter weist auf: einen Halbleiterkörper mit einer ersten Oberfläche, welcher aufweist: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht des ersten Leitfähigkeitstyps angrenzend an die erste Halbleiterschicht, eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps angrenzend an die zweite Halbleiterschicht und einen Bodybereich eines zweiten Leitfähigkeitstyps, der einen pn-Übergang mit der ersten Halbleiterschicht bildet. Der mindestens eine Halbleiterschalter weist ferner auf: eine Source-Metallisierung, die auf der ersten Oberfläche und in ohmschem Kontakt mit dem Bodybereich angeordnet ist, und eine Drain-Metallisierung in ohmschem Kontakt mit der dritten Halbleiterschicht. Die erste Halbleiterschicht weist eine Kompensationsstruktur in ohmschem Kontakt mit der Source-Metallisierung auf, und die dritte Halbleiterschicht weist eine schwebende Kompensationsstruktur auf.
  • Gemäß einer Ausführungsform weist ein Verfahren zum Herstellen einer Halbleitervorrichtung auf: Bereitstellen eines Halbleiterkörpers eines ersten Leitfähigkeitstyps mit einer eine vertikale Richtung definierenden oberen Oberfläche und einer entgegengesetzt zur oberen Oberfläche angeordneten rückseitigen Oberfläche, Bilden, in dem Halbleiterkörper von der oberen Oberfläche, mindestens einer von einer schwebenden Grabenfeldplatte, die von dem Halbleiterkörper teilweise durch einen dielektrischen Bereich getrennt ist, und eines schwebenden Halbleiterbereichs eines zweiten Leitfähigkeitstyps, der einen pn-Übergang innerhalb des Halbleiterkörpers bildet, epitaxiales Aufbringen mindestens zweier Halbleiterschichten des ersten Leitfähigkeitstyps auf die obere Oberfläche, Bilden einer Kompensationsstruktur in einer oberen Halbleiterschicht von den mindestens zwei Halbleiterschichten und Bilden einer ersten Metallisierung oberhalb der mindestens zwei Halbleiterschichten und in ohmschem Kontakt mit der Kompensationsstruktur.
  • Fachleute werden beim Lesen der folgenden detaillierten Beschreibung und beim Betrachten der anliegenden Zeichnung zusätzliche Merkmale und Vorteile erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • Die Komponenten in den Figuren sind nicht notwendigerweise maßstabsgerecht, wobei der Nachdruck vielmehr auf die Erläuterung der Grundgedanken der Erfindung gelegt ist. Überdies bezeichnen in den Figuren gleiche Bezugszahlen entsprechende Teile. Es zeigen:
  • 1 einen vertikalen Querschnitt durch einen Halbleiterkörper einer Halbleitervorrichtung gemäß einer Ausführungsform,
  • 2 einen Abschnitt des vertikalen Querschnitts durch die in 1 dargestellte Halbleitervorrichtung gemäß einer Ausführungsform,
  • 3 vertikale elektrische Feldverteilungen der in 1 dargestellten Halbleitervorrichtung gemäß Ausführungsformen,
  • 4 einen vertikalen Querschnitt durch einen Halbleiterkörper einer Halbleitervorrichtung gemäß einer Ausführungsform,
  • 5 vertikale elektrische Feldverteilungen der in 4 dargestellten Halbleitervorrichtung gemäß Ausführungsformen,
  • 6 einen vertikalen Querschnitt durch einen Halbleiterkörper einer Halbleitervorrichtung gemäß einer Ausführungsform,
  • 7 einen vertikalen Querschnitt durch einen Halbleiterkörper einer Halbleitervorrichtung gemäß einer Ausführungsform,
  • 8 einen vertikalen Querschnitt durch einen Halbleiterkörper einer Halbleitervorrichtung gemäß einer Ausführungsform,
  • die 9 bis 12 vertikale Querschnitte durch einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß weiteren Ausführungsformen,
  • 13 einen vertikalen Querschnitt durch einen Halbleiterkörper einer Halbleitervorrichtung gemäß einer Ausführungsform,
  • 14 vertikale elektrische Feldverteilungen der in 7 dargestellten Halbleitervorrichtung gemäß Ausführungsformen,
  • 15 vertikale elektrische Feldverteilungen der in 7 dargestellten Halbleitervorrichtung gemäß weiteren Ausführungsformen und
  • 16 eine Schaltung gemäß einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird auf die anliegende Zeichnung Bezug genommen, die Teil hiervon ist und in der zur Erläuterung spezifische Ausführungsformen dargestellt sind, in denen die Erfindung verwirklicht werden kann. In dieser Hinsicht werden die Richtung betreffende Begriffe, wie ”oben”, ”unten”, ”vorne”, ”hinten”, ”vorderste”, ”hinterste” usw., mit Bezug auf die Orientierung der beschriebenen Figur bzw. Figuren verwendet. Weil Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, werden die die Richtung betreffenden Begriffe nur zur Erläuterung verwendet und sollten in keiner Weise als einschränkend angesehen werden. Es sei bemerkt, dass auch andere Ausführungsformen verwendet werden können, und dass strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht als einschränkend anzusehen, und der Schutzumfang der vorliegenden Erfindung ist durch die anliegenden Ansprüche definiert.
  • Es wird nun detailliert auf verschiedene Ausführungsformen Bezug genommen, von denen ein oder mehrere Beispiele in den Figuren dargestellt sind. Jedes Beispiel dient der Erklärung und soll die Erfindung nicht einschränken. Beispielsweise können Merkmale, die als Teil einer Ausführungsform erläutert oder beschrieben sind, bei anderen Ausführungsformen oder in Zusammenhang mit anderen Ausführungsformen verwendet werden, um eine weitere Ausführungsform zu erhalten. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Abänderungen enthält. Die Beispiele werden unter Verwendung eines spezifischen Sprachgebrauchs beschrieben, der nicht als den Schutzumfang der anliegenden Ansprüche einschränkend auszulegen ist. Die Zeichnung ist nicht maßstabsgerecht und dient nur der Veranschaulichung. Aus Gründen der Klarheit wurden die gleichen Elemente oder Herstellungsschritte in den verschiedenen Zeichnungsbestandteilen mit den gleichen Bezugszahlen bezeichnet, sofern nichts anderes angegeben ist.
  • Der in dieser Beschreibung verwendete Begriff ”horizontal” soll eine Orientierung beschreiben, die im Wesentlichen zu einer ersten horizontalen Oberfläche oder einer horizontalen Hauptfläche eines Halbleitersubstrats oder -körpers parallel ist. Hierbei kann es sich beispielsweise um die Oberfläche eines Wafers oder eines Einzelchips handeln.
  • Der in dieser Beschreibung verwendete Begriff ”vertikal” soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche, d. h. parallel zur Normalenrichtung der ersten Oberfläche des Halbleitersubstrats oder -körpers angeordnet ist.
  • In dieser Beschreibung wird davon ausgegangen, dass eine zweite Oberfläche eines Halbleitersubstrats oder eines Halbleiterkörpers durch die untere oder rückseitige Oberfläche gebildet ist, während davon ausgegangen wird, dass die erste Oberfläche durch die obere Oberfläche, die vordere Fläche oder die Hauptfläche des Halbleitersubstrats gebildet ist. Die Begriffe ”oberhalb” und ”unterhalb”, die in dieser Beschreibung verwendet werden, beschreiben daher einen relativen Ort eines Strukturmerkmals in Bezug auf ein anderes Strukturmerkmal unter Berücksichtigung dieser Orientierung.
  • In dieser Beschreibung wird n-dotiert als erster Leitfähigkeitstyp (Leitungstyp) bezeichnet, während p-dotiert als zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ können die Halbleitervorrichtungen mit entgegengesetzten Dotierungsbeziehungen gebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Ferner zeigen einige Figuren relative Dotierungskonzentrationen durch Angeben von ”–” oder ”+” neben dem Dotierungstyp. Beispielsweise bedeutet ”n–” eine Dotierungskonzentration, die kleiner ist als die Dotierungskonzentration eines ”n”-Dotierungsbereichs, während ein ”n+”-Dotierungsbereich eine höhere Dotierungskonzentration hat als der ”n”-Dotierungsbereich. Die Angabe der relativen Dotierungskonzentration bedeutet jedoch nicht, dass Dotierungsbereiche mit der gleichen relativen Dotierungskonzentration die gleiche absolute Dotierungskonzentration haben müssen, sofern nichts anderes erwähnt ist. Beispielsweise können zwei verschiedene ”n+”-Dotierungsbereich unterschiedliche absolute Dotierungskonzentration haben. Das Gleiche gilt beispielsweise für einen n+-Dotierungsbereich und einen p+-Dotierungsbereich.
  • Spezifische Ausführungsformen, die in dieser Beschreibung dargelegt sind, betreffen ohne Einschränkung Halbleitervorrichtungen, insbesondere einen Feldeffekt-Halbleitertransistor und Verfahren zu seiner Herstellung. In dieser Beschreibung werden die Begriffe ”Halbleitervorrichtung” und ”Halbleiterbauelement” synonym verwendet. Die gebildete Halbleitervorrichtung ist typischerweise eine vertikale Halbleitervorrichtung in der Art eines vertikalen MOSFETs mit einer auf der ersten Oberfläche angeordneten Source-Metallisierung und einer isolierten Gate-Elektrode und einer auf einer zweiten Oberfläche, die der ersten Oberfläche entgegengesetzt ist, angeordneten Drain-Metallisierung. Typischerweise ist die gebildete Halbleitervorrichtung eine Leistungshalbleitervorrichtung mit einem aktiven Bereich, der mehrere MOSFET-Zellen zum Übertragen und/oder Steuern eines Laststroms aufweist. Ferner hat die Leistungshalbleitervorrichtung typischerweise einen peripheren Bereich mit mindestens einer Randabschlussstruktur, welche den aktiven Bereich bei Betrachtung von oben zumindest teilweise umgibt.
  • Der in der Beschreibung verwendete Begriff ”Leistungshalbleitervorrichtung” soll eine Halbleitervorrichtung auf einem Einzelchip mit Hochspannungs- und/oder Hochstrom-Schaltfähigkeiten beschreiben. Mit anderen Worten sind Leistungshalbleitervorrichtungen für einen hohen Strom, typischerweise im Ampere-Bereich, vorgesehen. In dieser Beschreibung werden die Begriffe ”Leistungshalbleitervorrichtung” und ”Leistungshalbleiterbauelement” synonym verwendet.
  • Der in dieser Beschreibung verwendete Begriff ”Feldeffekt” soll die durch ein elektrisches Feld vermittelte Bildung eines leitenden ”Kanals” eines ersten Leitfähigkeitstyps und/oder Steuerung der Leitfähigkeit und/oder Form des Kanals in einem Halbleiterbereich eines zweiten Leitfähigkeitstyps, typischerweise einem Bodybereich des zweiten Leitfähigkeitstyps, beschreiben. Infolge des Feldeffekts wird ein unipolarer Stromweg durch den Kanalbereich zwischen einem Source-Bereich oder einem Emitter-Bereich des ersten Leitfähigkeitstyps und einem Drift-Bereich des ersten Leitfähigkeitstyps gebildet und/oder gesteuert. Der Drift-Bereich kann in Kontakt mit einem Drain-Bereich oder einem Kollektor-Bereich stehen. Der Drain-Bereich oder der Kollektor-Bereich steht in einem einen niedrigen Widerstand aufweisenden elektrischen Kontakt mit einer Drain- oder Kollektor-Elektrode. Der Source-Bereich oder Emitter-Bereich steht in einem einen niedrigen Widerstand aufweisenden elektrischen Kontakt mit einer Source- oder Emitter-Elektrode. In Zusammenhang mit der vorliegenden Beschreibung soll der Begriff ”in einem einen niedrigen Widerstand aufweisenden elektrischen Kontakt” beschreiben, dass sich ein niederohmiger Stromweg zwischen jeweiligen Elementen oder Abschnitten einer Halbleitervorrichtung befindet, wenn keine Spannungen an und/oder über die Halbleitervorrichtung angelegt sind. In dieser Beschreibung werden die Begriffe ”in einem einen niedrigen Widerstand aufweisenden elektrischen Kontakt”, ”elektrisch gekoppelt”, in einem niederohmigen Kontakt und ”in einer einen niedrigen Widerstand aufweisenden elektrischen Verbindung” synonym verwendet. Ebenso werden in dieser Beschreibung die Begriffe ”in einem resistiven elektrischen Kontakt”, ”in ohmschem Kontakt” und ”in einer resistiven elektrischen Verbindung” synonym verwendet.
  • In Zusammenhang mit der vorliegenden Beschreibung sollte der Begriff ”MOS” (Metall-Oxid-Halbleiter – ”metal-oxide-semiconductor”) als den allgemeineren Begriff ”MIS” (Metall-Isolator-Halbleiter – ”metal-insulator-semiconductor”) einschließend verstanden werden. Beispielsweise sollte der Begriff MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor – ”metal-oxide-semiconductor field-effect transistor”) als FETs einschließend verstanden werden, die einen Gate-Isolator aufweisen, der kein Oxid ist, so dass der Begriff MOSFET in der allgemeineren Bedeutung von IGFET (Feldeffekttransistor mit isoliertem Gate – ”insulated-gate field-effect transistor”) bzw. MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor – ”metal-insulator-semiconductor field-effect transistor”) verwendet wird.
  • In Zusammenhang mit der vorliegenden Beschreibung soll der Begriff ”Gate-Elektrode” eine Elektrode beschreiben, die sich neben dem Bodybereich befindet und davon isoliert ist und dafür ausgelegt ist, einen Kanalbereich durch den Bodybereich zu bilden und/oder zu steuern.
  • In Zusammenhang mit der vorliegenden Beschreibung soll der Begriff ”Feldelektrode” eine Elektrode beschreiben, die neben einem Halbleiterbereich, typischerweise dem Drift-Bereich, angeordnet ist, teilweise von dem Halbleiterbereich isoliert ist und dafür ausgelegt ist, einen verarmten Abschnitt (Raumladungzone) im Halbleiterbereich durch Laden auf eine geeignete Spannung, für einen n-Halbleiterbereich typischerweise eine negative Spannung in Bezug auf den umgebenden Halbleiterbereich, auszudehnen.
  • In Zusammenhang mit der vorliegenden Beschreibung soll der Begriff ”schwebende Feldplatte” (floatende Feldplatte) einen eine Elektrode bildenden leitenden Bereich beschreiben, der in einem Halbleiterbereich, typischerweise dem Drift-Bereich, angeordnet ist, in einem vertikalen Querschnitt auf drei Seiten von dem Halbleiterbereich isoliert ist und dafür ausgelegt ist, Ladungen, für einen n-Halbleiterbereich typischerweise negative Ladungen, während des Sperrmodus der Halbleitervorrichtung einzufangen, so dass ein Abschnitt des Halbleiterbereichs durch die eingefangenen Ladungen verarmt (ausgeräumt) wird. Der leitende Bereich besteht typischerweise aus einem Material mit einer metallischen oder nahezu metallischen elektrischen Leitfähigkeit in der Art eines Metalls, beispielsweise Wolfram, hoch dotiertem Polysilicium, einem Silicid oder dergleichen. Ferner kann die schwebende Feldplatte durch einen schwach dotierten monokristallinen Halbleiterbereich, in dem ein Elektronenkanal gebildet werden kann, gebildet werden.
  • In Zusammenhang mit der vorliegenden Beschreibung soll der Begriff ”selbstladende Ladungsfalle” eine schwebende Feldplatte beschreiben, die dafür ausgelegt ist, elektrische Ladungen während des Sperrmodus der Halbleitervorrichtung und/oder während des Kommutierens der Halbleitervorrichtung zu erzeugen und einzufangen. Der Begriff ”selbstladende Ladungsfalle” soll eine schwebende Feldplatte umfassen, die Ladungserzeugungszentren (Ladungsgenerationszentren) zum Erzeugen von Elektron-Loch-Paaren während des Kommutierens der Halbleitervorrichtung und/oder während des Sperrmodus der Halbleitervorrichtung aufweist. Ferner soll der Begriff ”selbstladende Ladungsfalle” eine schwebende Feldplatte umfassen, die zumindest in einem Öffnungsbereich, der in Kontakt mit dem umgebenden Halbleitermaterial steht, einen mäßig oder stark n-dotierten Feldstoppabschnitt in der Feldplatte und/oder in dem umgebenden Halbleitermaterial aufweist. Während des Kommutierens der Halbleitervorrichtung und/oder während des Sperrmodus der Halbleitervorrichtung können Elektronen im Feldstoppabschnitt freigegeben und in der selbstladenden Ladungsfalle eingefangen werden. Die Dotierungskonzentration des Feldstoppabschnitts wird so gewählt, dass das während des Kommutierens und/oder während des Sperrmodus gebildete elektrische Feld in oder in der Nähe des Feldstoppabschnitts unterbrochen wird.
  • In Zusammenhang mit der vorliegenden Beschreibung soll der Begriff ”Mesa” oder ”Mesa-Bereich” einen Halbleiterbereich zwischen zwei benachbarten Gräben beschreiben, der sich in einem vertikalen Querschnitt in das Halbleitersubstrat oder den Halbleiterkörper erstreckt.
  • Der in dieser Beschreibung verwendete Begriff ”kommutierend” soll das Schalten des Stroms einer Bipolar-Halbleitervorrichtung aus der Durchlassrichtung oder Leitrichtung, in der ein pn-Lastübergang, beispielsweise der pn-Übergang zwischen dem Bodybereich und dem Driftbereich eines MOSFETs in Durchlassrichtung vorgespannt ist, in die entgegengesetzte Richtung oder Sperrrichtung, in der der pn-Lastübergang in Sperrrichtung vorgespannt ist, beschreiben. Der Begriff ”hart kommutierend” soll in dieser Beschreibung ein Kommutieren mit einer Geschwindigkeit von mindestens etwa 1010 V/s, typischerweise mit einer Geschwindigkeit von mindestens etwa 2·1010 V/s, beschreiben.
  • Nachfolgend werden Ausführungsformen, die Halbleitervorrichtungen und Herstellungsverfahren zur Bildung von Halbleitervorrichtungen betreffen, hauptsächlich mit Bezug auf Silicium-(Si)-Halbleitervorrichtungen erklärt. Dementsprechend ist ein einkristalliner Halbleiterbereich oder eine einkristalline Halbleiterschicht typischerweise ein einkristalliner Si-Bereich oder eine einkristalline Si-Schicht. Es ist allerdings zu verstehen, dass der Halbleiterkörper 40 aus einem beliebigen Halbleitermaterial bestehen kann, das für die Herstellung einer Halbleitervorrichtung geeignet ist. Beispiele solcher Materialien umfassen ohne Einschränkung elementare Halbleitermaterialien, wie Silicium (Si) oder Germanium (Ge), Verbindungshalbleitermaterialien der Gruppe IV, wie Siliciumcarbid (SiC) oder Siliciumgermanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien, wie Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaPa), Aluminiumgalliumnitrid (AlGaN), Aluminiumiondiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumindiumnitrid (AlGaInN) oder Indiumgalliumarsenidphosphid (InGaAsP) und binäre oder ternäre II-VI-Halbleitermaterialien, wie Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um einige zu nennen. Die vorstehend erwähnten Halbleitermaterialien werden auch als Homoübergangs-Halbleitermaterialien bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, wird ein Heteroübergangs-Halbleitermaterial gebildet. Beispiele von Heteroübergangs-Halbleitermaterialien umfassen ohne Einschränkung Aluminiumgalliumnitrid(AlGaN)-Aluminiumgalliumindiumnitrid AlGalnN)-, Indiumgalliumnitrid(InGaN)-Aluminiumgalliumindiumnitrid(AlGaInN)-, Indiumgalliumnitrid(InGaN)-Galliumnitrid(GaN)-, Aluminiumgalliumnitrid(AlGaN)-Galliumnitrid(GaN)-, Indiumgalliumnitrid(InGaN)-Aluminiumgalliumnitrid(AlGaN)-, Silicium-Siliciumcarbid(SixC1-x)- und Silicium-SiGe-Heteroübergangs-Halbleitermaterialien. Für Leistungshalbleiteranwendungen werden gegenwärtig hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet. Falls der Halbleiterkörper ein Material mit einer hohen Bandlücke, wie SiC oder GaN, aufweist, das eine hohe Durchbruchspannung bzw. eine hohe kritische Lawinenfeldstärke hat, kann die Dotierung der jeweiligen Halbleiterbereiche höher gewählt werden, wodurch der nachfolgend auch als Durchlasswiderstand Ron bezeichnete Widerstand Ron im Durchschaltzustand verringert wird.
  • Mit Bezug auf 1 wird eine erste Ausführungsform einer Halbleitervorrichtung 100 erklärt. 1 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 der Halbleitervorrichtung 100. Der Halbleiterkörper 40 erstreckt sich zwischen einer ersten Oberfläche 101, die eine vertikale Richtung e definiert, und einer zweiten Oberfläche 102, die entgegengesetzt zur ersten Oberfläche 101 angeordnet ist. Eine erste Metallisierung (in 1 nicht dargestellt), die typischerweise eine Source-Metallisierung bildet, ist auf der ersten Oberfläche 101 angeordnet. Eine zweite Metallisierung 11, die typischerweise eine Drain-Metallisierung bildet, ist auf der zweiten Oberfläche 102 angeordnet. Ferner ist eine dritte Metallisierung (in 1 auch nicht dargestellt), die typischerweise eine Gate-Metallisierung bildet, typischerweise auch auf der ersten Oberfläche 101 angeordnet und von der ersten Metallisierung und dem Halbleiterkörper 40 isoliert. Dementsprechend kann die Halbleitervorrichtung 100 als eine Vorrichtung mit drei Anschlüssen betrieben werden.
  • Der Halbleiterkörper 40 umfasst typischerweise ein monokristallines Grundmaterial 4 und mindestens eine darauf ausgebildete Epitaxialschicht 3, 2, 1. Die Verwendung der Epitaxialschicht bzw. der Epitaxialschichten 3, 2, 1 bietet mehr Freiheit beim Auslegen der Hintergrunddotierung des Materials, weil die Dotierungskonzentration während der Aufbringung der Epitaxialschicht oder -schichten eingestellt werden kann.
  • Gemäß der in 1 dargestellten als Beispiel dienenden Ausführungsform umfasst der Halbleiterkörper 40 eine erste n-Halbleiterschicht 1, die sich zur ersten Oberfläche 101 erstreckt, eine zweite n-Halbleiterschicht 2, die unter der ersten Halbleiterschicht 1 angeordnet ist und an diese angrenzt, eine dritte n-Halbleiterschicht 3, die unter der zweiten Halbleiterschicht 2 angeordnet ist und an diese angrenzt, und eine n+-Halbleiterschicht 4, die unter der dritten Halbleiterschicht 3 angeordnet ist und an diese angrenzt, sich zur zweiten Oberfläche 102 erstreckt und typischerweise eine Drain-Kontaktschicht bildet.
  • Gemäß einer Ausführungsform umfasst die erste Halbleiterschicht 1 mehrere p-Bodybereiche 5 und eine pn-Kompensationsstruktur mit p-Kompensationsbereichen 6, die jeweils an einen jeweiligen Bodybereich 5 angrenzen. Die p-Kompensationsbereiche 6 sind im vertikalen Querschnitt vertikal zwischen restlichen n-Abschnitten 1a der ersten Halbleiterschicht 1, die einen Drift-Bereich 1a bilden, angeordnet.
  • Gemäß der als Beispiel dienenden Ausführungsform sind die p-Kompensationsbereiche 6 als vertikal orientierte Säulen ausgebildet. Alternativ sind die p-Kompensationsbereiche 6 als im Wesentlichen vertikal orientierte streifenartige Parallelepipede ausgebildet.
  • Die Kompensationsbereiche 6 stehen in einer einen niedrigen Widerstand aufweisenden elektrischen Verbindung mit der Source-Metallisierung. Dies wird mit Bezug auf 2 erklärt, worin ein vergrößerter Abschnitt der in 1 dargestellten ersten Halbleiterschicht 1 und der typischerweise auf der ersten Oberfläche 101 ausgebildeten Strukturen dargestellt ist. Der dargestellte Abschnitt aus 2 entspricht typischerweise einer von mehreren Einheitszellen der ersten Halbleiterschicht 1 bzw. einem oberen Teil der Halbleitervorrichtung 100.
  • Gemäß der als Beispiel dienenden Ausführungsform sind ein p+-Körperkontaktbereich 5c und ein n+-Source-Bereich 15 in einem Bodybereich 5 ausgebildet. Ferner erstreckt sich ein p+-Kontaktbereich 6c zwischen dem Körperkontaktbereich 5c und dem Kompensationsbereich 6. Der Körperkontaktbereich 5c, der Source-Bereich 15 und der Kontaktbereich 6c sind aus Gründen der Klarheit in 1 und den folgenden Figuren nicht dargestellt.
  • Ein dielektrischer Bereich 13 ist auf der ersten Oberfläche 101 angeordnet. Ein Abschnitt 13a des dielektrischen Bereichs 13 ist zwischen der ersten Oberfläche 101 und der Gate-Elektrode 12 angeordnet, die sich in horizontaler Richtung vom Drift-Bereich 1a entlang dem Bodybereich 5 zumindest bis zum Source-Bereich 15 erstreckt, so dass ein Inversionskanal, der hier auch als MOS-Kanal bezeichnet wird, durch den Feldeffekt im Bodybereich 5 entlang dem einen Gate-Dielektrikum-Bereich bildenden Abschnitt 13a gebildet werden kann. Dementsprechend kann die Halbleitervorrichtung 100 als ein MOSFET betrieben werden.
  • Der restliche Abschnitt des dielektrischen Bereichs 13 bildet ein Zwischenschichtdielektrikum zwischen der Source-Metallisierung 10 und der Gate-Elektrode 12 bzw. der ersten Oberfläche 101.
  • Gemäß der als Beispiel dienenden Ausführungsform verbindet die Source-Metallisierung 10 den Source-Bereich 15 und den Körperkontaktbereich 5c elektrisch über einen durch das Zwischenschichtdielektrikum 13 hindurch und in den Halbleiterkörper hinein ausgebildeten flachen Grabenkontakt. Gemäß anderen Ausführungsformen verbindet die Source-Metallisierung 10 den Source-Bereich 15 und den Körperkontaktbereich 5c elektrisch an der ersten Oberfläche 101.
  • Gemäß einer Ausführungsform sind die Dotierungskonzentrationen der p-Kompensationsbereiche 6 und der Drift-Bereiche 1a so gewählt, dass ihre Ladungen im Sperrzustand wechselseitig geräumt werden können und im Durchschaltzustand ein ununterbrochener Leitungsweg mit einem niedrigen Widerstand von der Source-Metallisierung 10 zur Drain-Metallisierung 1 gebildet wird.
  • Gemäß einer anderen Ausführungsform können die Gate-Elektrode 12 und das Gate-Dielektrikum 13a in einem Graben gebildet werden, der sich von der ersten Oberfläche 101 in den Halbleiterkörper erstreckt. Gemäß dieser Ausführungsform grenzen der Bodybereich 5 und der Source-Bereich 15 an einen oberen Teil des Grabens an, während die Drift-Zone 1a an einen unteren Teil des Grabens angrenzt. Gemäß dieser Ausführungsform kann sich die Drift-Zone 1a nicht bis zur ersten Oberfläche 101 im aktiven Bereich erstrecken. Weitere Ausführungsformen werden wiederum mit Bezug auf 1 erklärt.
  • MOSFETs sind bei typischen Anwendungen hauptsächlich Spannungen in Sperrrichtung ausgesetzt, die erheblich unterhalb der Nennsperrspannung liegen. Typischerweise werden MOSFETs während des Normalbetriebs in Schaltungen mit einer vorgesehenen Zwischenkreisspannung verwendet, was zu nominellen Spannungen Uc in Sperrrichtung von nur etwa 30% bis etwa 70% der Nennsperrspannung führt, beispielsweise zu etwa 400 V für eine Nennsperrspannung von 650 V. Überdies werden herkömmliche Kompensations-MOSFETs typischerweise so ausgelegt, dass die pn-Kompensationsstruktur in horizontaler Richtung bei verhältnismäßig niedrigen Spannungen in Sperrrichtung, die nur etwa 10% der nominellen Spannungen Uc in Sperrrichtung oder sogar noch weniger entsprechen, bereits im Wesentlichen verarmt bzw. ausgeräumt ist, um die gespeicherte elektrische Energie EOSS zu verringern. Ferner ist die gespeicherte Ladung QOSS hauptsächlich durch die Ladung Qh bestimmt, die der horizontalen Verarmung herkömmlicher Kompensationsstrukturen entspricht. Dementsprechend gibt es typischerweise bei herkömmlichen Kompensations-MOSFETs einen Kompromiss zwischen dem Durchlasswiderstand Ron und der gespeicherten Ladung QOSS. Dies kann als Ron·QOSS = Ron·Qh = const ausgedrückt werden. Demgemäß gibt es bei herkömmlichen Kompensations-MOSFETs typischerweise einen Kompromiss zwischen Durchlassstromverlusten und Schaltverlusten.
  • Selbst wenn typische Spannungsspitzen berücksichtigt werden, ist ein MOSFET typischerweise Spannungen in Sperrrichtung ausgesetzt, die während des Normalbetriebs erheblich unterhalb der Nenndurchbruchspannung Ubd liegen. Höhere Werte können sich aus unerwarteten Schaltereignissen ergeben, die nur selten auftreten. Das verarmbare Halbleitervolumen herkömmlicher Kompensations-MOSFETs entspricht jedoch mindestens 100% der Nennsperrspannung. Demgemäß werden herkömmliche Kompensations-MOSFETs typischerweise in Bezug auf die gespeicherte Ladung QOSS ”überdimensioniert”.
  • Gemäß einer Ausführungsform sind die Kompensationsstruktur 1a, 6 und die zweite Halbleiterschicht 2 der Halbleitervorrichtung 100 so dimensioniert, dass eine nominelle Ausschaltspannung Uoff in Sperrrichtung, die niedriger als die Nenndurchbruchspannung Ubd ist und den Nennspannungen Uc in Sperrrichtung zuzüglich eines Sicherheitsbereichs von etwa 10% bis etwa 25%, beispielsweise von einigen 10 V für eine Leistungshalbleitervorrichtung, wobei erwartete Spannungsspitzen berücksichtigt werden, entspricht, während eines Sperrmodus, in dem die pn-Übergänge zwischen dem Drift-Bereich 1a und den Bodybereichen 5 in Sperrrichtung vorgespannt sind, über die Kompensationsstruktur 1a, 6 und die zweite Halbleiterschicht 2 erheblich abfällt. Demgemäß können die gespeicherte Ladung QOSS und Schaltverluste bei einem gegebenen Durchlasswiderstand Ron und einer Nenndurchbruchspannung Ubd verglichen mit herkömmlichen Kompensations-MOSFETs verringert werden.
  • Als Daumenregel ist die vertikale Ausdehnung der ersten Halbleiterschicht 1, wenn sie aus Silicium besteht, gleich 50 nm·Uoff oder etwas größer als dieser Wert, jedoch kleiner als etwa 50 nm·Ubd. Dementsprechend können die Kompensationsstrukturen 1a, 6 nur Spannungen in Sperrrichtung bis in etwa zur nominellen Ausschaltspannung Uoff in Sperrrichtung blockieren.
  • Die zweite Halbleiterschicht 2 kann die gleiche Dotierungskonzentration aufweisen wie der Drift-Bereich 1a.
  • Das Volumen der zweiten Halbleiterschicht 2, das unterhalb der Kompensationsstrukturen 1a, 6 angeordnet ist, kann bei Spannungen in Sperrrichtung, die in etwa gleich der nominellen Ausschaltspannung Uoff in Sperrrichtung sind, als Feldstopp betrieben werden. Dementsprechend hat die zweite Halbleiterschicht 2 typischerweise eine Dotierungsladung pro horizontaler Fläche Q, die in etwa Qc·Uoff/Ubd ist, beispielsweise etwa zwei Drittel der Durchbruchladung pro Fläche Qc des verwendeten Halbleitermaterials. Beispielsweise beträgt die Durchbruchladung pro Fläche Qc, abhängig von der Dotierungskonzentration, etwa 2·1012 Elementarladungen pro cm2 bis etwa 3·1012 Elementarladungen pro cm2 für Silicium.
  • Gemäß einer Ausführungsform weist die dritte Halbleiterschicht 3 eine weitere Struktur auf, die dafür ausgelegt ist, die dritte Halbleiterschicht 3 zu verarmen, wenn in der zweiten Halbleiterschicht 2 während des Sperrmodus ein Durchschlag auftritt, d. h. wenn sich ein zwischen den Kompensationsbereichen 6 gebildeter Raumladungsbereich durch die zweite Halbleiterschicht 2 erstreckt. Auf diese Weise wird ein Lawinendurchbruch der Halbleitervorrichtung 100 bei Spannungen zwischen einer nominellen Ausschaltspannung Uoff in Sperrrichtung und der Nenndurchbruchspannung verhindert.
  • Gemäß der in 1 dargestellten als Beispiel dienenden Ausführungsform ist eine schwebende Feldplatte 7, die von der dritten Halbleiterschicht 3 teilweise isoliert ist und an diese angrenzt, in der dritten Halbleiterschicht 3 unterhalb jedes Kompensationsbereichs 6 angeordnet. Die schwebenden Feldplatten 7 können im Wesentlichen zentriert in Bezug auf den entsprechenden Kompensationsbereich 6 angeordnet werden. Gemäß anderen Ausführungsformen sind die schwebenden Feldplatten 7 in Bezug auf die Kompensationsbereiche 6 versetzt. Ferner können sich die Teilung und die seitliche Orientierung des Kompensationsbereichs 6 und der schwebenden Feldplatten 7 unterscheiden.
  • Während des Sperrmodus der Halbleitervorrichtung 100 und bei einem Durchschlag der zweiten Halbleiterschicht 2 werden die schwebenden Feldplatten 7 geladen, d. h. für eine dritte n-Halbleiterschicht 3 negativ geladen. Dementsprechend wird die dritte Halbleiterschicht 3 zwischen den Feldplatten 7 horizontal verarmt, so dass ein Lawinendurchbruch der Halbleitervorrichtung 100 bei Spannungen zwischen der nominellen Ausschaltspannung Uoff in Sperrrichtung und der Nenndurchbruchspannung Ubd verhindert wird. Wegen der Verwendung der schwebenden Feldplatten 7 kann die Dotierungskonzentration der dritten Halbleiterschicht 3 verhältnismäßig hoch sein und beispielsweise im Wesentlichen mit der Dotierungskonzentration des Drift-Bereichs 1a übereinstimmen. Demgemäß wird der Durchlasswiderstand Ron der Halbleitervorrichtung 100 typischerweise niedrig gehalten. Ferner werden die schwebenden Feldplatten 7 nur bei ausnehmend hohen Spannungen über der nominellen Ausschaltspannung Uoff in Sperrrichtung geladen. Dementsprechend werden Schaltverluste während des Normalbetriebs der Halbleitervorrichtung 100 niedrig gehalten. Weil Spannungen in Sperrrichtung über der nominellen Ausschaltspannung Uoff in Sperrrichtung selten sind, sind die Gesamtschaltverluste der Halbleitervorrichtung 100 typischerweise niedriger als bei herkömmlichen Kompensations-MOSFETs mit dem gleichen Durchlasswiderstand Ron. Mit anderen Worten wird der Kompromiss zwischen Schaltverlusten und Durchlassstromverlusten verbessert.
  • Gemäß der in 1 dargestellten als Beispiel dienenden Ausführungsform sind die Seitenwände und die untere Wand von jeder der schwebenden Feldplatten 7 in dem dargestellten Querschnitt von der dritten Halbleiterschicht 3 durch jeweilige isolierende Bereiche 8 getrennt, die beispielsweise aus Siliciumoxid bestehen. Demgemäß bilden die schwebenden Feldplatten 7 und der isolierende Bereich 8 selbstladende Ladungsfallen 7, 8 für Elektronen.
  • Gemäß einer Ausführungsform weisen die schwebenden Feldplatten 7 Ladungserzeugungszentren zum Erzeugen von Elektron-Loch-Paaren in einem elektrischen Feld auf. Beispielsweise können die schwebenden Feldplatten 7 aus einem leitenden Material mit einer Fermi-Energie bestehen, die im Leitungsband des Halbleitermaterials der dritten Halbleiterschicht 3 liegt. Beispielsweise können die schwebenden Feldplatten 7 aus einem Metall, wie Wolfram, oder einem Silicid bestehen, die hohe Ladungserzeugungsraten in elektrischen Feldern aufweisen. Wenn ein Metall als ein leitendes Material der schwebenden Feldplatten 7 verwendet wird, kann ein abschließender Kontakt zwischen jeder der schwebenden Feldplatten 7 und der dritten Halbleiterschicht 3 verwendet werden, um einen Gleichrichtungskontakt zu verhindern.
  • Alternativ können die schwebenden Feldplatten 7 aus einem leitenden Halbleitermaterial mit Gitterfehlern, wie hoch dotiertem Polysilicium oder amorphem Silicium, bestehen. Gitterfehler können auch durch Implantation gebildet werden. Ferner können durch Implantation von Au, Cu oder Pt in ein Halbleitermaterial der schwebenden Feldplatten 7 und/oder an der Grenzfläche zwischen den schwebenden Feldplatten 7 und dem jeweiligen isolierenden Bereich 8 gebildete Ladungsfallen als Ladungserzeugungszentren verwendet werden. Überdies können die schwebenden Feldplatten 7 einen oder mehrere Hohlräume aufweisen. Die Grenzfläche zwischen dem Halbleitermaterial und einem Hohlraum kann auch ein Erzeugungszentrum für Elektron-Loch-Paare bilden.
  • Im Fall einer die nominelle Ausschaltspannung Uoff in Sperrrichtung überschreitenden Spannung in Sperrrichtung werden Elektron-Loch-Paare an den Ladungserzeugungszentren der schwebenden Feldplatten 7 erzeugt und im elektrischen Feld getrennt. Während sich die Löcher im elektrischen Feld zur Source-Metallisierung bzw. zur ersten Oberfläche 101 bewegen, bleiben die erzeugten Elektronen infolge der isolierenden Bereiche 8 in den schwebenden Feldplatten 7 gefangen. Die Erzeugung von Elektron-Loch-Paaren endet, wenn die schwebenden Feldplatten 7 genügend geladen und im Wesentlichen feldfrei sind. Die eingefangenen Ladungen bilden die Gegenladungen für die festen Ladungen des verarmten Abschnitts der dritten Halbleiterschicht 3. Die isolierenden Bereiche 8 können die schwebenden Feldplatten 7 teilweise auch oben isolieren.
  • Gemäß der in 1 dargestellten als Beispiel dienenden Ausführungsform bilden die schwebenden Feldplatten 7, die durch jeweilige der isolierenden Bereiche 8 teilweise isoliert sind, selbstladende Elektronenfallen 7, 8. Gemäß anderen Ausführungsformen, bei denen die dritte Halbleiterschicht 3 vom p-Typ ist, werden selbstladende Lochfallen 7, 8 durch die teilweise isolierten schwebenden Feldplatten 7 bereitgestellt.
  • Wenn die Halbleitervorrichtung 100 wieder in Durchlassrichtung geschaltet wird, werden die geladenen schwebenden Feldplatten 7 wieder entladen, um einen niedrigen Durchlasswiderstand Ron aufrechtzuerhalten.
  • Im vertikalen Querschnitt haben die schwebenden Feldplatten 7 bzw. die selbstladenden Ladungsfallen 7, 8 typischerweise eine vertikale Ausdehnung, die größer als die maximale horizontale Ausdehnung ist. Die isolierenden Bereiche 8 können im vertikalen Querschnitt im Wesentlichen U-förmig, jedoch auch im Wesentlichen V-förmig sein.
  • Gemäß einer Ausführungsform erstrecken sich die selbstladenden Ladungsfallen 7, 8 im Wesentlichen bis zu einer Drain-Schicht 4. 3 zeigt elektrische Feldverteilungen der in 1 dargestellten Halbleitervorrichtung 100 während des Sperrmodus entlang einer vertikalen Linie ”s”, die teilweise durch einen der Kompensationsbereiche 6 verläuft. Wenn eine Spannung U in Sperrrichtung bei oder unterhalb der nominellen Ausschaltspannung Uoff in Sperrrichtung (U ≤ Uoff) zwischen die Drain-Metallisierung und die Source-Metallisierung gelegt wird, fällt die Spannung U in Sperrrichtung über die erste Halbleiterschicht 1 und die zweite Halbleiterschicht 2 erheblich ab. Dies kann von der elektrischen Feldverteilung E1 abgeleitet werden. Es sei bemerkt, dass der Spannungsabfall einem Linienintegral des elektrischen Felds entlang dem Weg s entspricht. Bei einer über der nominellen Ausschaltspannung Uoff in Sperrrichtung liegenden Spannung U in Sperrrichtung geschieht ein Durchschlag der zweiten Halbleiterschicht 2, und ein Teil der Spannung U in Sperrrichtung fällt über die dritte Halbleiterschicht 3 ab. Dies ist für eine elektrische Feldverteilung E2 dargestellt, die dem Anlegen der Durchbruchspannung Udb zwischen der Drain-Metallisierung und der Source-Metallisierung entspricht. In diesem Fall wird die kritische Feldstärke Ec im Halbleiterkörper erreicht, und der Spannungsabfall unterhalb der zweiten Halbleiterschicht 2 beträgt etwa Udb – Uoff. Es sei bemerkt, dass die Fläche, die rechts der gestrichelten Linie k, d. h. zwischen der gestrichelten Linie k und der die elektrische Feldverteilung E2 darstellenden Kurve liegt, der nominellen Ausschaltspannung Uoff in Sperrrichtung entspricht.
  • 4 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 einer Halbleitervorrichtung 200. Die in 4 dargestellte Halbleitervorrichtung 200 ähnelt der vorstehend mit Bezug auf die 1 bis 3 erklärten Halbleitervorrichtung 100. Allerdings sind schwebende (floatende) p-Halbleiterbereiche 9 oberhalb und in Kontakt mit einer jeweiligen schwebenden Feldplatte 7 angeordnet. Dementsprechend stehen die schwebenden Feldplatten 7 nicht in direktem Kontakt mit der dritten Halbleiterschicht 3, sondern in elektrischem Kontakt über jeweilige zwischen der dritten Halbleiterschicht 3 und den schwebenden p-Halbleiterbereichen 9 gebildete pn-Übergänge. Gemäß anderen Ausführungsformen sind die schwebenden p-Halbleiterbereiche 9 etwas zu den schwebenden Feldplatten 7 versetzt. Dies erleichtert ein vollständiges Entladen der geladenen schwebenden Feldplatten 7, wenn die Halbleitervorrichtung 200 wieder in Durchlassrichtung geschaltet wird. Alternativ kann ein vollständiges Entladen der geladenen schwebenden Feldplatten 7 durch Anordnen unterbrochener schwebender p-Halbleiterbereiche 9 auf den schwebenden Feldplatten 7 erleichtert werden. Beispielsweise können die schwebenden p-Halbleiterbereiche 9 in einem anderen vertikalen Querschnitt durch die Halbleitervorrichtung 200 nicht vorhanden sein. Infolge der schwebenden p-Halbleiterbereiche 9 ist das elektrische Feld in der dritten Halbleiterschicht 3 während des Sperrmodus und hoher Spannungen in Sperrrichtung gegenüber einer Halbleitervorrichtung ohne die schwebenden p-Halbleiterbereiche 9 erhöht.
  • Dies ist in 5 dargestellt, worin elektrische Feldverteilungen der in 4 dargestellten Halbleitervorrichtung 200 während des Sperrmodus entlang einer vertikalen Linie ”s”, die teilweise durch einen der Kompensationsbereiche 6 verläuft, dargestellt sind. Wenn eine Spannung U in Sperrrichtung bei oder unterhalb der nominellen Ausschaltspannung Uoff in Sperrrichtung (U ≤ Uoff) zwischen die Drain-Metallisierung und die Source-Metallisierung gelegt wird, fällt die Spannung U in Sperrrichtung über die erste Halbleiterschicht 1 und die zweite Halbleiterschicht 2 erheblich ab, wie durch die elektrische Feldverteilung E1 dargestellt ist.
  • Bei einer Spannung U in Sperrrichtung oberhalb der nominellen Ausschaltspannung Uoff in Sperrrichtung tritt ein Durchschlag der zweiten Halbleiterschicht 2 auf und fällt ein Teil der Spannung U in Sperrrichtung über die dritte Halbleiterschicht 3 ab. Dies ist durch die elektrische Feldverteilung E2 dargestellt, die dem Anlegen der Durchbruchspannung Udb zwischen der Drain-Metallisierung und der Source-Metallisierung entspricht. In diesem Fall wird die kritische Feldstärke Ec im Halbleiterkörper 40 erreicht, und der Spannungsabfall unterhalb der zweiten Halbleiterschicht 2 ist etwa Udb – Uoff. Dies ist ähnlich wie vorstehend mit Bezug auf 3 für die Halbleitervorrichtung 100 erklärt. Der Teil der Spannung U in Sperrrichtung, der über die dritte Halbleiterschicht 3 abfällt, ist jedoch für die Halbleitervorrichtung 200 aus 4 erheblich größer. Dementsprechend hat die Halbleitervorrichtung 200 aus 4 bei im Wesentlichen dem gleichen Durchlasswiderstand Ron typischerweise eine höhere Durchbruchspannung Udb als die Halbleitervorrichtung 100 aus 1.
  • 6 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 einer Halbleitervorrichtung 300. Die in 6 dargestellte Halbleitervorrichtung 300 ähnelt der vorstehend mit Bezug auf die 4 und 5 erklärten Halbleitervorrichtung 200. Allerdings ist jede der selbstladenden Ladungsfallen 7, 8, die durch jeweilige schwebende Feldplatten 7 gebildet sind, die jeweils teilweise von der dritten Halbleiterschicht 3 durch dielektrische Bereiche 8 getrennt sind, in vertikaler Richtung in eine untere selbstladende Ladungsfalle 7, 8 und eine obere selbstladende Ladungsfalle 7, 8 unterteilt. Typischerweise sind die schwebenden p-Halbleiterbereiche 9 zumindest auf den oberen selbstladenden Ladungsfallen 7, 8 angeordnet. Wiederum können die schwebenden p-Halbleiterbereiche 9 an die jeweilige schwebende Feldplatte 7 angrenzen oder durch einen jeweiligen Abschnitt der dritten Halbleiterschicht 3 von der jeweiligen schwebenden Feldplatte 7 getrennt sein. Ferner können mehr als zwei Schichten selbstladender Ladungsfallen 7, 8 übereinander angeordnet sein. Überdies kann die Teilung der selbstladenden Ladungsfallen 7, 8 zwischen verschiedenen Schichten der selbstladenden Ladungsfallen 7, 8 abweichen und/oder die verschiedenen Schichten selbstladender Ladungsfallen 7, 8 können in horizontaler Richtung versetzt sein.
  • 7 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 einer Halbleitervorrichtung 400. Die in 7 dargestellte Halbleitervorrichtung 400 ähnelt der vorstehend mit Bezug auf die 1 bis 3 erklärten Halbleitervorrichtung 100. Allerdings sind schwebende p-Halbleiterbereiche 5a, 6a in der dritten Halbleiterschicht 3 der Halbleitervorrichtung 400 an Stelle selbstladender Ladungsfallen angeordnet, die durch schwebende Feldplatten gebildet sind, welche an den seitlichen Flächen und der unteren Fläche durch einen dielektrischen Bereich von der dritten Halbleiterschicht 3 getrennt sind.
  • Gemäß der in 7 dargestellten als Beispiel dienenden Ausführungsform, haben die schwebenden p-Halbleiterbereiche 5a, 6a die gleiche Teilung und sind in Bezug auf die Kompensationsbereiche 6 bzw. die Bodybereiche 5 vertikal zentriert. Der schwebende p-Halbleiterbereich 5a, 6a kann jedoch auch horizontal in Bezug auf die Kompensationsbereiche 6 bzw. die Bodybereiche 5 versetzt sein oder eine andere Teilung aufweisen.
  • Ähnlich erstreckt sich, wie vorstehend mit Bezug auf die 1 bis 3 für die Halbleitervorrichtung 100 erklärt, der während des Sperrmodus in der ersten Halbleiterschicht 1 der Halbleitervorrichtung 400 gebildete Raumladungsbereich bei Spannungen in Sperrrichtung bis zur nominellen Ausschaltspannung Uoff in Sperrrichtung nicht durch die zweite Halbleiterschicht 2. Nur dann, wenn die Spannung in Sperrrichtung die nominelle Ausschaltspannung Uoff in Sperrrichtung übersteigt, tritt ein Durchschlag der zweiten Halbleiterschicht 2 auf. In diesem Fall wird die dritte Halbleiterschicht 3 zuerst zwischen den schwebenden p-Halbleiterbereichen 5a, 6a horizontal verarmt.
  • Die maximale Dotierungskonzentration der schwebenden p-Halbleiterbereiche 5a, 6a kann im Wesentlichen der maximalen Dotierungskonzentration der Kompensationsbereiche 6 bzw. der Bodybereiche 5 entsprechen. Dies kann allerdings vom Verhältnis zwischen der nominellen Ausschaltspannung Uoff in Sperrrichtung und der Durchbruchspannung Ubd abhängen. Die maximalen Dotierungskonzentrationen der oberen schwebenden p-Halbleiterbereiche 5a und der unteren schwebenden p-Halbleiterbereiche 6a können im Wesentlichen übereinstimmen.
  • Wenn die dritte Halbleiterschicht 3 zwischen den schwebenden p-Halbleiterbereichen 5a, 6a horizontal verarmt wird, werden typischerweise Elektronen und Löcher in die Drain-Metallisierung bzw. die Source-Metallisierung entladen. Wenn die Halbleitervorrichtung 400 anschließend in den Durchlassmodus geschaltet wird, können die schwebenden p-Halbleiterbereiche 5a, 6a noch geladen sein. Demgemäß kann der Durchlasswiderstand Ron erhöht sein. Ein Durchschlagen der zweiten Halbleiterschicht 2 geschieht jedoch nur in seltenen Fällen, und die schwebenden p-Halbleiterbereiche 5a, 6a werden in nachfolgenden Schaltzyklen mit thermisch erzeugten Ladungsträgern neu geladen. Dementsprechend ist der zeitlich gemittelte Durchlasswiderstand Ron höchstens etwas erhöht, während die Schaltverluste verglichen mit herkömmlichen Kompensations-MOSFETs erheblich verringert sind.
  • Gemäß der in 7 dargestellten als Beispiel dienenden Ausführungsform sind die schwebenden p-Halbleiterbereiche 5a, 6a im vertikalen Querschnitt als im Wesentlichen vertikal orientierte Säulen ausgebildet. Gemäß anderen Ausführungsformen sind die schwebenden p-Halbleiterbereiche 5a, 6a im vertikalen Querschnitt als im Wesentlichen orientierte streifenförmige Parallelepipede ausgebildet. Anders als bei den Kompensationsbereichen 6 und den Bodybereichen 5 gibt es keinen Stromweg mit einem niedrigen spezifischen Widerstand zwischen den schwebenden p-Halbleiterbereichen 5a, 6a und der Source-Metallisierung oder einem anderen bereitgestellten Anschluss. Die schwebenden p-Halbleiterbereiche 6a können höher dotiert sein als die Kompensationsbereiche 6, weil die schwebenden p-Halbleiterbereiche 6a im Sperrmodus typischerweise nicht verarmt sind.
  • Gemäß einer Ausführungsform sind blasenförmige schwebende p-Halbleiterbereiche 6a an Stelle der säulenförmigen schwebenden p-Halbleiterbereiche 6a in der dritten Halbleiterschicht 3 angeordnet. Dies ist in 8 dargestellt, die einem vertikalen Querschnitt durch einen Halbleiterkörper 40 einer ähnlichen Halbleitervorrichtung 500 entspricht.
  • Zum Verbessern des Entladens der schwebenden p-Halbleiterbereiche 5a, 6a, wie vorstehend mit Bezug auf die 7 und 8 erklärt wurde, können Entladestrukturen bereitgestellt sein. Beispielsweise können n+-Kontaktbereiche in Kontakt mit der dritten Halbleiterschicht 3 an die p-Halbleiterbereiche 6a angrenzen. Ferner können Ladungserzeugungszentren, wie Gitterfehler oder Verunreinigungen, zum Erzeugen von Elektron-Loch-Paaren in einem elektrischen Feld an einem zwischen den p-Halbleiterbereichen 6a und jeweiligen n+-Kontaktbereichen gebildeten pn-Übergang und/oder in der Nähe von diesem bereitgestellt sein. Beispielsweise kann ein Bereich aus Silicid, Polysilicium oder amorphem Silicium zwischen jedem der p-Halbleiterbereiche 6a und einem jeweiligen n+-Kontaktbereich eingebettet sein. Alternativ kann ein n-Unterbereich in einem oberen Abschnitt einiger oder aller schwebender p-Halbleiterbereiche 6a angeordnet sein. Der n-Unterbereich ist typischerweise über einen jeweiligen Metall- oder Silicidbereich mit dem jeweiligen p-Halbleiterbereich 6 verbunden. Ferner können Ladungserzeugungszentren in einigen oder allen schwebenden p-Halbleiterbereichen 6a gebildet sein.
  • Alternativ können schwach p-dotierte Halbleiterbereiche mit einem hohen spezifischen Widerstand die p-Halbleiterbereiche 6a mit jeweiligen Kompensationsbereichen 6 verbinden, um das Entladen während des Sperrmodus zu verbessern. Die Dotierungskonzentration der schwach p-dotierten Halbleiterbereiche wird typischerweise so gewählt, dass sie bei niedrigen Spannungen in Sperrrichtung, die beispielsweise kleiner als etwa 10% der Nennsperrspannung oder sogar kleiner als etwa 3% der Nennsperrspannung sind, vollkommen verarmt werden.
  • Die 9 bis 12 zeigen ein Verfahren zum Bilden einer Halbleitervorrichtung 100 gemäß mehreren Ausführungsformen in vertikalen Querschnitten. Diese Figuren zeigen vertikale Querschnitte durch einen Halbleiterkörper während oder nach speziellen Verfahrensschritten. In einem ersten Prozess wird ein Halbleiterkörper, beispielsweise ein Wafer oder ein Substrat, mit einer oberen Oberfläche 103 und einer zweiten oder rückseitigen Oberfläche 102 entgegengesetzt zur oberen Oberfläche 103 bereitgestellt. Die Normalenrichtung en der oberen Oberfläche 103 ist im Wesentlichen parallel zur vertikalen Richtung. Wie in 9 dargestellt ist, weist der Halbleiterkörper typischerweise eine vierte n+-Halbleiterschicht 4 auf, die sich zur zweiten Oberfläche 102 erstreckt und typischerweise eine Drain-Schicht in der zu erzeugenden Halbleitervorrichtung bildet. Eine n-Halbleiterschicht 31 wird auf der vierten Halbleiterschicht 4 angeordnet und erstreckt sich bis zur oberen Oberfläche 103.
  • Mit Bezug auf 10 sei bemerkt, dass vertikale Gräben 50 von der oberen Oberfläche 103 in die Halbleiterschicht 31 geätzt werden. Ferner werden die Seitenwände und die Bodenwand der vertikalen Gräben 50 durch dielektrische Bereiche 8 isoliert. Dies kann durch Abscheiden und/oder thermische Oxidation und Entfernen der gebildeten dielektrischen Schicht von der oberen Oberfläche 103 erfolgen. Alternativ kann eine dielektrische Schicht oder eine zur Bildung vertikaler Gräben 50 verwendete Hartmaske als Ätzstopp zur Bildung von Feldplatten verwendet werden und danach entfernt werden.
  • Mit Bezug auf 11 sei bemerkt, dass Feldplatten 7 in den vertikalen Gräben 50 gebildet werden. Das Bilden der Feldplatten 7 kann das Aufbringen eines leitenden Materials in der Art eines Metalls, wie Wolfram, eines hoch dotierten polykristallinen Siliciums, eines hoch dotierten amorphen Siliciums oder eines hoch dotierten porösen Siliciums und das Rückätzen des aufgebrachten leitenden Materials aufweisen.
  • Typischerweise werden die Feldplatten 7 so gebildet, dass Ladungserzeugungszentren in sie aufgenommen werden. Beispielsweise können Gitterfehler in dem leitenden Material durch Implantation gebildet werden. Alternativ oder zusätzlich können tiefe Fallen durch Implantieren von Au, Cu oder Pt in ein aufgebrachtes Halbleitermaterial der schwebenden Feldplatten 7 und/oder an der Grenzfläche zwischen den schwebenden Feldplatten 7 und dem jeweiligen isolierenden Bereich 8 gebildet werden.
  • Danach werden typischerweise mehrere Epitaxialschichten auf die obere Oberfläche 103 aufgebracht, und Ionenimplantationsprozesse werden ausgeführt, um eine dritte Halbleiterschicht 3 durch Erhöhen der vertikalen Dicke der Halbleiterschicht 31, eine auf der dritten Halbleiterschicht 3 angeordnete zweite Halbleiterschicht 2 und eine auf der zweiten Halbleiterschicht 2 angeordnete erste Halbleiterschicht 1 zu bilden und Kompensationsbereiche 6 und Bodybereiche 5 in der ersten Halbleiterschicht 1 zu bilden. Die sich ergebende Halbleiterstruktur 100 ist in 12 dargestellt. Typischerweise werden die Kompensationsbereiche 6 als im Wesentlichen vertikal orientierte Säulen oder im Wesentlichen vertikal orientierte streifenförmige Parallelepipede gebildet.
  • Ionenimplantationsprozesse werden typischerweise mit einer integralen Ionendosis ausgeführt, so dass restliche Abschnitte 1a der ersten Halbleiterschicht 1, die Drift-Bereiche bilden, im Wesentlichen verarmt werden, wenn eine Spannung in Sperrrichtung von in etwa der nominellen Ausschaltspannung Uoff in Sperrrichtung, die niedriger ist als eine Nenndurchbruchspannung der Halbleitervorrichtung, in Sperrrichtung an den Halbleiterkörper 40 angelegt wird, was einem Vorspannen der zwischen den Kompensationsbereichen 6 und dem Drift-Bereich 1a gebildeten pn-Übergänge in Sperrrichtung entspricht.
  • Die zweite Halbleiterschicht 2 wird typischerweise mit einer Dotierungsladung pro horizontaler Fläche gebildet, die niedriger ist als eine Durchbruchladung pro Fläche des aufgebrachten Halbleitermaterials.
  • Optional können schwebende p-Halbleiterbereiche in der dritten Halbleiterschicht 3 über den schwebenden Feldplatten 7 gebildet werden.
  • Anschließend können n+-Source-Bereiche, p-Bodybereiche und p+-Körperkontaktbereiche durch Implantationen gebildet werden. Ferner werden typischerweise isolierte Gate-Elektroden auf der ersten Oberfläche 101 gebildet, wohin sich die erste Halbleiterschicht 1 erstreckt. Ein Zwischenschichtdielektrikum wird typischerweise auf der ersten Oberfläche 101 gebildet und oberhalb der Source- und Bodybereiche mit Aussparungen versehen. Die sich ergebende Halbleitervorrichtung 100 ist in den 1, 2 dargestellt.
  • Anschließend wird eine Source-Metallisierung auf der ersten Oberfläche 101 in einem einen niedrigen spezifischen Widerstand aufweisenden Kontakt mit den Source-Bereichen, den Körperkontaktbereichen und demgemäß mit den Bodybereichen und Kompensationsbereichen 6 gebildet. Zur Bildung eines MOSFETs mit drei Anschlüssen wird eine Drain-Metallisierung auf die zweite Oberfläche 102 aufgebracht.
  • Es können ebenso Halbleitervorrichtungen gebildet werden, wie sie in den 7 und 8 dargestellt sind. An Stelle der Bildung von Feldplatten in Gräben, wie vorstehend mit Bezug auf die 10 und 11 erklärt wurde, werden allerdings schwebende p-Halbleiterbereiche gebildet, beispielsweise durch Implantation.
  • Typischerweise wird ein Unterbereich mit Gitterfehlern in mindestens einem der schwebenden p-Halbleiterbereiche gebildet. Ferner kann ein n+-Kontaktbereich angrenzend an den mindestens einen schwebenden p-Halbleiterbereich, seinen Unterbereich und die dritte Halbleiterschicht 3 gebildet werden oder in den mindestens einen schwebenden p-Halbleiterbereich eingebettet werden.
  • Gemäß einer Ausführungsform umfasst die gebildete Halbleitervorrichtung einen Halbleiterkörper mit einer ersten Oberfläche, die eine vertikale Richtung definiert, und einer auf der ersten Oberfläche angeordneten Source-Metallisierung. In einem vertikalen Querschnitt umfasst der Halbleiterkörper ferner: einen Drift-Bereich eines ersten Leitfähigkeitstyps, mindestens zwei Kompensationsbereiche eines zweiten Leitfähigkeitstyps, die jeweils einen pn-Übergang mit dem Drift-Bereich bilden und in einer einen niedrigen Widerstand aufweisenden elektrischen Verbindung mit der ersten Metallisierung stehen, und eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die unterhalb des Drift-Bereichs angeordnet ist und mindestens eine von einer schwebenden Feldplatte, einer selbstladenden Ladungsfalle und einem schwebenden Halbleiterbereich des zweiten Leitfähigkeitstyps, der einen pn-Übergang mit der dritten Halbleiterschicht bildet, aufweist.
  • Typischerweise wird eine zweite Halbleiterschicht aus einem Halbleitermaterial des ersten Leitfähigkeitstyps zwischen dem Drift-Bereich und der dritten Halbleiterschicht und daran angrenzend angeordnet und hat eine Dotierungsladung pro horizontaler Fläche, die niedriger ist als eine Durchbruchspannung per Fläche des Halbleitermaterials.
  • Typischerweise ist die gebildete Halbleitervorrichtung ein vertikaler MOSFET, typischer ein vertikaler Leistungs-MOSFET, wobei die erste Metallisierung eine Source-Metallisierung bildet. Eine Drain-Metallisierung kann entgegengesetzt zur Source-Metallisierung gebildet bzw. angeordnet werden. Alternativ kann die Drain-Metallisierung auf der ersten Oberfläche gebildet bzw. angeordnet werden, um einen so genannten Drain-up-MOSFET zu bilden. In einem Drain-up-MOSFET ist typischerweise eine hoch dotierte vergrabene Schicht des ersten Leitfähigkeitstyps unterhalb der dritten Halbleiterschicht angeordnet und steht über einen hoch dotierten Sinker-Bereich des ersten Leitfähigkeitstyps in einer einen niedrigen Widerstand aufweisenden elektrischen Verbindung mit der Drain-Metallisierung.
  • Gemäß einer anderen Ausführungsform ist die gebildete Halbleitervorrichtung ein lateraler MOSFET, typischerweise ein lateraler Leistungs-MOSFET. Gemäß dieser Ausführungsform sind der Drift-Bereich, die zweite Halbleiterschicht und die dritte Halbleiterschicht im vertikalen Querschnitt Seite an Seite angeordnet. Gemäß dieser Ausführungsform bildet die erste Metallisierung eine Source-Metallisierung, und eine Drain-Metallisierung und eine Gate-Metallisierung sind typischerweise auch auf der ersten Oberfläche angeordnet. Ferner sind die schwebenden Feldplatten bzw. die selbstladenden Ladungsfallen im vertikalen Querschnitt typischerweise um etwa 90° in Bezug auf ihre Orientierung in vertikalen MOSFETs gedreht, wie vorstehend in den 1, 3 bis 6, 11 und 12 erläutert wurde.
  • Gemäß einer Ausführungsform weist die gebildete Halbleitervorrichtung einen Halbleiterkörper auf, welcher aufweist: eine erste Oberfläche, die eine vertikale Richtung definiert, eine erste Halbleiterschicht, die sich zur ersten Oberfläche erstreckt und eine pn-Kompensationsstruktur aufweist, eine zweite Halbleiterschicht, die aus einem Halbleitermaterial eines ersten Leitfähigkeitstyps besteht und unter der ersten Halbleiterschicht angeordnet ist und eine Dotierungsladung pro horizontaler Fläche aufweist, die kleiner ist als eine Durchbruchspannung pro Fläche des Halbleitermaterials, und eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die unter der zweiten Halbleiterschicht angeordnet ist und mindestens eine von einer schwebenden Feldplatte, einer selbstladenden Ladungsfalle und einem Halbleiterbereich eines zweiten Leitfähigkeitstyps, der einen pn-Übergang mit der dritten Halbleiterschicht bildet, aufweist.
  • 13 zeigt einen vertikalen Querschnitt durch einen Halbleiterkörper 40 einer Halbleitervorrichtung 600. Die in 13 dargestellte Halbleitervorrichtung 600 ähnelt der vorstehend mit Bezug auf 7 erklärten Halbleitervorrichtung 400. Allerdings ist an Stelle der Anordnung mehrerer p-Kompensationsbereiche in der ersten Halbleiterschicht 1 zur Bildung einer pn-Kompensationsstruktur eine Graben-Feldplatten-Kompensationsstruktur in der ersten Halbleiterschicht 1 der Halbleitervorrichtung 600 ausgebildet.
  • Gemäß der in 13 dargestellten als Beispiel dienenden Ausführungsform erstrecken sich mehrere vertikale Gräben 51 von der ersten Oberfläche 101 durch eine n-Source-Schicht 15, eine angrenzende p-Körperschicht 5 und teilweise in die angrenzende erste n-Halbleiterschicht 1, wodurch typischerweise der Drift-Bereich 1a der Halbleitervorrichtung 600 gebildet ist. Ferner erstrecken sich flache Gräben 52 zwischen benachbarten vertikalen Gräben 51 von der ersten Oberfläche 101 durch die n-Source-Schicht 15 teilweise in die Körperschicht 5. Dementsprechend sind die Source-Schicht 15 und die Körperschicht 5 durch die Gräben 51, 52 in getrennte Source-Bereiche 15 bzw. Bodybereiche 5 unterteilt. Gemäß der als Beispiel dienenden Ausführungsform grenzt jeder der Bodybereiche 5 an zwei voneinander beabstandete Source-Bereiche 5 an.
  • Jeder vertikale Graben 51 umfasst in einem oberen Abschnitt eine Gate-Elektrode 12, die von dem Halbleiterkörper 40 durch einen Gate-Dielektrikum-Bereich 13a isoliert ist, und in einem unteren Abschnitt eine Feldplatte 17, die sich in einem niederohmigen Kontakt mit der Source-Metallisierung 10 befindet, die auf der ersten Oberfläche 101 angeordnet ist und von dem Drift-Bereich 1a durch eine Felddielektrikumschicht 13b isoliert ist und von der Gate-Elektrode 12 isoliert ist. Gemäß anderen Ausführungsformen sind die Gate-Elektroden 12 und die Gate-Dielektrikum-Bereiche 13a auf der ersten Oberfläche 101 ausgebildet.
  • Abschnitte 13a der dielektrischen Bereiche 13 sind auf der ersten Oberfläche 101 und zwischen der Source-Metallisierung 10 und einer jeweiligen Gate-Elektrode 12 angeordnet, die sich in vertikaler Richtung entlang einem jeweiligen Gate-Dielektrikum-Bereich 13a vom Drift-Bereich 1a zumindest teilweise zu einem jeweiligen Source-Bereich 15 erstreckt, so dass ein Inversionskanal durch den Feldeffekt im angrenzenden Bodybereich 5 gebildet werden kann. Demgemäß kann die Halbleitervorrichtung 600 auch als MOSFET betrieben werden.
  • Typischerweise ist die Halbleitervorrichtung 600 eine Leistungshalbleitervorrichtung mit mehreren Einheitszellen und vertikalen Gräben 51, welche jeweils die Einheitszellen im aktiven Bereich definieren. Es sei bemerkt, dass die vertikalen Gräben 51 beispielsweise im Wesentlichen stabförmig sein können und ein eindimensionales oder zweidimensionales Gitter bilden können, jedoch auch, bei Betrachtung von oben, ringförmig sein können.
  • Die Abschnitte 13c des dielektrischen Bereichs 13 bilden ein Zwischenschichtdielektrikum 13c zwischen der Source-Metallisierung 10 und der Gate-Elektrode 12.
  • Gemäß der als Beispiel dienenden Ausführungsform verbindet die Source-Metallisierung 10 die Source-Bereiche 15 und die Körperkontaktbereiche 5c elektrisch über höher dotierte Körperkontaktbereiche 5c und flache Grabenkontakte, die durch das Zwischenschichtdielektrikum 13 in den Halbleiterkörper 40 ausgebildet sind. Gemäß anderen Ausführungsformen verbindet die Source-Metallisierung 10 die Source-Bereiche 15 und die Körperkontaktbereiche 5c elektrisch an oder im Wesentlichen in der Nähe der ersten Oberfläche 101.
  • Die Feldplatten 17 können über ähnliche Grabenkontakte in einem anderen vertikalen Querschnitt durch den Halbleiterkörper 40 mit der Source-Metallisierung 10 verbunden sein. Ferner können die Gate-Elektroden 12 über jeweilige Kontakte in einem anderen vertikalen Querschnitt durch den Halbleiterkörper 40 mit einer Gate-Metallisierung (in 13 nicht dargestellt) verbunden sein.
  • Infolge der isolierten Grabenfeldplatten 17, die im Drift-Bereich 1a angeordnet sind, und während des Vorrichtungsbetriebs an oder zumindest im Wesentlichen nahe dem Source-Potential können Ladungen in den Feldplatten 17 und in Abschnitten des Drift-Bereichs 1a, die sich zwischen Paaren benachbarter Feldplatten 17 befinden, während einer Vorspannung in Sperrrichtung des pn-Übergangs, der zwischen dem Drift-Bereich 1a und den Bodybereichen in einem Sperrmodus gebildet ist (Ausschaltzustand und während einer Vorspannung in Sperrrichtung) wechselseitig geräumt werden, während im Einschaltzustand ein niederresistiver Leitungsweg von der Source-Metallisierung 10 zu einer Drain-Metallisierung 11, typischerweise in einem niederohmigen Kontakt mit dem Drift-Bereich 1a, gebildet werden kann. Dementsprechend wird in der ersten Halbleiterschicht 1 der Halbleitervorrichtung 600 an Stelle einer pn-Kompensationsstruktur, wie vorstehend mit Bezug auf die 1 bis 8 erklärt wurde, eine Feldplatten-Kompensationsstruktur gebildet.
  • Die Drain-Metallisierung 11 steht typischerweise in niederohmigem Kontakt mit einem Drain-Bereich 4 des ersten Leitfähigkeitstyps, der eine maximale Dotierungskonzentration hat, welche die maximale Dotierungskonzentration des Drift-Bereichs 1a überschreitet, und grenzt an diesen an.
  • Ähnlich wie vorstehend für die Halbleitervorrichtungen 100 bis 500 mit Bezug auf die 1 bis 8 erklärt wurde, weist die Halbleitervorrichtung 600 typischerweise auch eine dritte n-Halbleiterschicht 3 auf, die zwischen dem Drain-Bereich 4 und dem Drift-Bereich 1a bzw. der ersten Halbleiterschicht 1 angeordnet ist.
  • Gemäß einer Ausführungsform ist eine weitere Ladungskompensationsstruktur, typischerweise eine schwebende Kompensationsstruktur, in der dritten Halbleiterschicht 3 ausgebildet.
  • Gemäß der in 13 dargestellten als Beispiel dienenden Ausführungsform weist die dritte Halbleiterschicht 3 mehrere schwebende p-Halbleiterbereiche 5a, 6a auf, die jeweilige pn-Übergänge mit der dritten Halbleiterschicht 3 bilden. Es sei bemerkt, dass es keinen niederohmigen Stromweg zwischen den schwebenden p-Halbleiterbereichen 5a, 6a und der Source-Metallisierung 11 oder einem anderen bereitgestellten Anschluss gibt.
  • Gemäß anderen Ausführungsformen sind selbstladende Ladungsfallen und/oder schwebende Feldplatten ähnlich wie vorstehend mit Bezug auf die 1 bis 6 erklärt, an Stelle der schwebenden p-Halbleiterbereiche 5a, 6a oder zusätzlich zu diesen in der dritten Halbleiterschicht 3 angeordnet.
  • Die schwebenden p-Halbleiterbereiche 5a, 6a können die gleiche Teilung wie die Feldplatten 17 bzw. die vertikalen Gräben 51 oder eine andere Teilung als diese aufweisen.
  • Gemäß der in 13 dargestellten als Beispiel dienenden Ausführungsform sind die schwebenden p-Halbleiterbereiche 5a, 6a horizontal gegen die Feldplatten 17 bzw. die vertikalen Gräben 51 versetzt. Der schwebende p-Halbleiterbereich 5a, 6a kann jedoch auch in Bezug auf die Feldplatten 17 bzw. die vertikalen Gräben 51 zentriert sein.
  • Gemäß der in 13 dargestellten als Beispiel dienenden Ausführungsform sind die schwebenden p-Halbleiterbereiche 5a, 6a im vertikalen Querschnitt als im Wesentlichen vertikal orientierte Säulen ausgebildet. Gemäß anderen Ausführungsformen sind die schwebenden p-Halbleiterbereiche 5a, 6a im vertikalen Querschnitt als im Wesentlichen orientierte streifenförmige Parallelepipede ausgebildet. Ferner können mehrere beabstandete blasenförmige schwebende p-Halbleiterbereiche 6a einer unter dem anderen angeordnet sein, wie vorstehend mit Bezug auf 8 erklärt wurde. Jeder der blasenförmigen schwebenden p-Halbleiterbereiche 6a kann an einen jeweiligen typischerweise höher dotierten oberen schwebenden p-Halbleiterbereich 5a angrenzen.
  • Gemäß einer Ausführungsform ist eine zweite n-Halbleiterschicht 2 zwischen dem Drift-Bereich 1a und der dritten Halbleiterschicht 3 und daran angrenzend angeordnet und hat eine Dotierungsladung pro horizontaler Fläche, die niedriger ist als eine Durchbruchladung pro Fläche des Halbleitermaterials der Halbleiterschicht 2 bzw. des Halbleiterkörpers 40.
  • Ähnlich wie vorstehend mit Bezug auf die 1 bis 8 für die Halbleitervorrichtungen 100 bis 500 erklärt wurde, erstreckt sich ein während des Sperrmodus in der ersten Halbleiterschicht 1 der Halbleitervorrichtung 600 gebildeter Raumladungsbereich bei Spannungen in Sperrrichtung bis zur nominellen Ausschaltspannung Uoff in Sperrrichtung nicht durch die zweite Halbleiterschicht 2. Nur dann, wenn die Spannung in Sperrrichtung die nominelle Ausschaltspannung Uoff in Sperrrichtung übersteigt, tritt ein Durchschlag der zweiten Halbleiterschicht 2 auf. In diesem Fall wird die dritte Halbleiterschicht 3 zuerst zwischen den schwebenden p-Halbleiterbereichen 5a, 6a horizontal verarmt.
  • Wenn die dritte Halbleiterschicht 3 zwischen den schwebenden p-Halbleiterbereichen 5a, 6a horizontal verarmt wird, werden Elektronen und Löcher typischerweise in die Drain-Metallisierung 11 bzw. die Source-Metallisierung 10 entladen. Wenn die Halbleitervorrichtung 600 anschließend in den Durchlassmodus geschaltet wird, können die schwebenden p-Halbleiterbereiche 5a, 6a bei manchen Anwendungen noch geladen werden. Dementsprechend kann der Durchlasswiderstand Ron erhöht werden. Ein Durchschlagen der zweiten Halbleiterschicht 2 kann bei diesen Anwendungen jedoch nur in seltenen Fällen geschehen, und die schwebenden p-Halbleiterbereiche 5a, 6a können in anschließenden Schaltzyklen wieder mit thermisch erzeugten Ladungsträgern geladen (entladen) werden. Dementsprechend ist, verglichen mit herkömmlichen Kompensations-MOSFETs, der zeitlich gemittelte Durchlasswiderstand Ron höchstens etwas erhöht, während die Schaltverluste erheblich verringert sind.
  • Ferner und wie nachstehend mit Bezug auf 16 erklärt wird, gibt es Anwendungen, wie das Betreiben einer induktiven Last, beispielsweise eines Elektromotors, bei denen die MOSFETs regulär in einem in Sperrrichtung leitenden Modus betrieben werden. Weil dies zu einem regulären Wiederaufladen der schwebenden p-Halbleiterbereiche 5a, 6a führt, kann der Durchlasswiderstand Ron selbst dann nicht erheblich erhöht werden, wenn keine zusätzlichen Entladestrukturen, wie sie vorstehend mit Bezug auf die 7 und 8 erklärt wurden, bereitgestellt sind.
  • Die Halbleitervorrichtrung 600 kann ähnlich wie vorstehend mit Bezug auf die 9 bis 12 erklärt hergestellt werden. Bei einem ersten Prozess kann ein Halbleiterkörper eines ersten Leitfähigkeitstyps mit einer eine vertikale Richtung definierenden oberen Oberfläche und einer entgegengesetzt zur oberen Oberfläche angeordneten rückseitigen Oberfläche bereitgestellt werden.
  • Danach werden beabstandete schwebende Halbleiterbereiche eines zweiten Leitfähigkeitstyps, die jeweils einen pn-Übergang innerhalb des Halbleiterkörpers bilden, gebildet.
  • Alternativ können mehrere voneinander beabstandete schwebende Grabenfeldplatten, die teilweise durch einen dielektrischen Bereich vom Halbleiterkörper getrennt sind, aus der oberen Oberfläche des Halbleiterkörpers gebildet werden.
  • Anschließend können zumindest zwei Halbleiterschichten des ersten Leitfähigkeitstyps durch epitaxiales Aufbringen auf der oberen Oberfläche gebildet werden. In einer oberen Halbleiterschicht, beispielsweise einer obersten Halbleiterschicht, von den mindestens zwei Halbleiterschichten wird eine Graben-Feldplatten-Kompensationsstruktur gebildet. Dies kann das Bilden vertikaler Gräben im Halbleiterkörper, das Isolieren der Seitenwände und der Bodenwände der vertikalen Gräben mit einer dielektrischen Schicht, beispielsweise einer Siliciumoxidschicht, das Bilden eines leitenden Bereichs, beispielsweise eines dotierten Polysiliciumbereichs, in einem unteren Abschnitt von jedem der vertikalen Gräben und das Bilden einer weiteren dielektrischen Schicht auf den leitenden Bereichen einschließen. Dementsprechend werden Grabenfeldplatten gebildet, die von dem Halbleiterkörper isoliert sind.
  • Alternativ kann eine pn-Kompensationsstruktur durch Bilden voneinander beabstandeter Kompensationsbereiche des zweiten Leitfähigkeitstyps in der obersten Halbleiterschicht gebildet werden.
  • Anschließend kann eine erste Metallisierung oberhalb der mindestens zwei Halbleiterschichten und in ohmschem Kontakt mit den leitenden Bereichen bzw. den beabstandeten Kompensationsbereichen gebildet werden.
  • Die vorstehend mit Bezug auf die 1 bis 8 und 13 erklärten Halbleitervorrichtungen 100 bis 600 haben gemeinsam, dass ihr Halbleiterkörper 40 aufweist: eine erste Halbleiterschicht 1 mit einer Kompensationsstruktur 6, 17, 13b, eine zweite Halbleiterschicht 2, welche an die erste Halbleiterschicht 1 angrenzt, aus einem Halbleitermaterial eines ersten Leitfähigkeitstyps besteht und eine Dotierungsladung pro horizontaler Fläche hat, die niedriger ist als eine Durchbruchspannung pro Fläche des Halbleitermaterials, eine dritte Halbleiterschicht 3 des ersten Leitfähigkeitstyps, welche an die zweite Halbleiterschicht 2 angrenzt und eine oder mehrere selbstladende Ladungsfallen, eine oder mehrere schwebende Feldplatten 7 und/oder einen oder mehrere typischerweise schwebende Halbleiterbereiche 9, 6a, 5a eines zweiten Leitfähigkeitstyps, welche einen pn-Übergang mit der dritten Halbleiterschicht 3 bilden, aufweist, und eine vierte Halbleiterschicht 4 des ersten Leitfähigkeitstyps, welche an die dritte Halbleiterschicht 3 angrenzt und eine maximale Dotierungskonzentration aufweist, die höher als die maximale Dotierungskonzentration der dritten Halbleiterschicht 3 ist. Die erste Halbleiterschicht 1 ist zwischen der ersten Oberfläche 101 und der zweiten Halbleiterschicht 2 angeordnet.
  • Typischerweise ist die erste Halbleiterschicht 1 vom ersten Leitfähigkeitstyp.
  • Gemäß einer Ausführungsform weist die erste Halbleiterschicht 1 in einem vertikalen Querschnitt mindestens zwei beabstandete Kompensationsbereiche 6 eines zweiten Leitfähigkeitstyps, typischerweise eine Vielzahl von Kompensationsbereichen 6, auf. Jeder der mindestens zwei Kompensationsbereiche 6 bildet einen pn-Übergang mit einem ersten Abschnitt der ersten Halbleiterschicht 1, der zwischen den mindestens zwei Kompensationsbereichen 6 angeordnet ist. Die mindestens zwei Kompensationsbereiche 6 und der erste Abschnitt bzw. die ersten Abschnitte bilden eine pn-Kompensationsstruktur mit im Wesentlichen kompensierten integralen Dotierungskonzentrationen.
  • Gemäß einer anderen Ausführungsform weist die erste Halbleiterschicht 1 in einem vertikalen Querschnitt mindestens zwei Feldplatten 17, typischerweise eine Vielzahl von Feldplatten 17, auf, die jeweils durch eine Felddielektrikumschicht 13b von einem ersten Abschnitt der ersten Halbleiterschicht 1 getrennt sind. Der erste Abschnitt bildet mit den mindestens zwei Feldplatten 17 und den jeweiligen Felddielektrikumschichten 13b eine Feldplattenkompensationsstruktur.
  • Typischerweise ist eine Source-Metallisierung 10 auf einer ersten Oberfläche 101 des Halbleiterkörpers 40 in niederohmigem Kontakt mit einem Bodybereich eines zweiten Leitfähigkeitstyps angeordnet, der einen pn-Übergang mit der ersten Halbleiterschicht 1, den mindestens zwei Kompensationsbereichen 6 bzw. den Feldplatten 17 bildet.
  • Ferner steht eine Drain-Metallisierung 11 typischerweise in niederohmigem Kontakt mit der vierten Halbleiterschicht 4. Die erste Halbleiterschicht 1 ist typischerweise bei einer Spannung in Sperrrichtung zwischen der Source-Metallisierung 10 und der Drain-Metallisierung 11, die niedriger ist als eine Nenndurchbruchspannung der Halbleitervorrichtung, im Wesentlichen verarmbar.
  • Typischerweise sind die selbstladenden Ladungsfallen, die schwebenden Feldplatten 7 und/oder die schwebenden Halbleiterbereiche 9, 6a, 5a in einem oberen Abschnitt der dritten Halbleiterschicht 3 angeordnet, der an die zweite Halbleiterschicht 2 angrenzt. Ein unterer Abschnitt der dritten Halbleiterschicht 3 kann unter dem oberen Abschnitt, den selbstladenden Ladungsfallen, den schwebenden Feldplatten 7 und/oder den schwebenden Halbleiterbereichen 9, 6a, 5a angeordnet sein. Der untere Abschnitt der dritten Halbleiterschicht 3 kann eine niedrigere maximale Dotierungskonzentration als der obere Abschnitt aufweisen, wobei diese Dotierungskonzentration jedoch typischerweise niedriger ist als die maximale Dotierungskonzentration der vierten Halbleiterschicht 4. Der untere Abschnitt der dritten Halbleiterschicht 3 kann bereitgestellt sein, um durch einen dynamischen Lawinenprozess oder ein kosmisches Strahlungsereignis hervorgerufene hohe Spannungsspitzen in Sperrrichtung zu absorbieren. Demgemäß kann die Robustheit der Halbleitervorrichtung verbessert werden. Nachfolgend werden weitere Feldverteilungen mit Bezug auf die 14 und 15 erklärt.
  • 14 zeigt vertikale elektrische Feldverteilungen der in 7 dargestellten Halbleitervorrichtung 400 während des Sperrmodus entlang einer vertikalen Linie ”s”, die teilweise durch einen der Kompensationsbereiche 6 und einen schwebenden Halbleiterbereich 6a, 5a verläuft. Wenn eine Spannung U in Sperrrichtung bei oder unterhalb der nominellen Ausschaltspannung Uoff (U ≤ Uoff) in Sperrrichtung zwischen die Drain-Metallisierung und die Source-Metallisierung gelegt wird, fällt die Spannung U in Sperrrichtung über die erste Halbleiterschicht 1 und die zweite Halbleiterschicht 2 erheblich ab. Dies kann von der elektrischen Feldverteilung E1, entsprechend dem Legen der nominellen Ausschaltspannung Uoff in Sperrrichtung zwischen die Drain-Metallisierung und die Source-Metallisierung, abgeleitet werden. Es sei bemerkt, dass der Spannungsabfall einem Linienintegral des elektrischen Felds entlang dem Weg s entspricht. Bei einer Spannung U in Sperrrichtung, die oberhalb der nominellen Ausschaltspannung Uoff in Sperrrichtung liegt, tritt ein Durchschlag der zweiten Halbleiterschicht 2 auf, und ein Teil der Spannung U in Sperrrichtung fällt über die dritte Halbleiterschicht 3 ab. Dies ist für eine elektrische Feldverteilung E2 dargestellt, die dem Legen der Durchbruchspannung Udb zwischen die Drain-Metallisierung und die Source-Metallisierung entspricht. In diesem Fall wird die kritische Feldstärke Ec in dem Halbleiterkörper oberhalb der zweiten Halbleiterschicht 2 erreicht. Ferner wird der Teil des Spannungsabfalls im Halbleiterkörper oberhalb der dritten Halbleiterschicht 3, der Uoff übersteigt, im Wesentlichen durch Gegenladungen des Bodybereichs 5 bereitgestellt.
  • Der MOSFET 400 kann in Schaltungen mit einer vorgesehenen Zwischenkreisspannung Uc während des Nominalbetriebs verwendet werden, welche zu einer nominellen Ausschaltspannung in Sperrrichtung von nur etwa 30% bis 70% der Nennsperrspannung, beispielsweise etwa 400 V für eine Nennsperrspannung von 650 V, führt.
  • Gemäß einer Ausführungsform wird der MOSFET 400 in Schaltungen verwendet, bei denen die Körperdiode zwischen dem Bodybereich 5 bzw. den Bodybereichen 5 und dem Drift-Bereich 1a regulär in eine Vorspannung in Durchlassrichtung geschaltet wird. Dementsprechend werden jegliche gespeicherte Ladungen in den schwebenden Halbleiterbereichen 5a, 6a, die auf Schaltspannungen oberhalb von Uc zurückzuführen sind (unvorhergesehenes oder seltenes Hochspannungsschaltereignis), während einer Vorspannung der Körperdiode in Durchlassrichtung wieder entladen. Ein Beispiel einer solchen Schaltung wird nachstehend mit Bezug auf 16 erklärt.
  • Für einen Silicium-MOSFET 400 kann die vertikale Ausdehnung der ersten Halbleiterschicht 1 in μm etwa Uoff dividiert durch 20 V sein, um einen speziellen Kompromiss zwischen Durchlassstromverlusten und Schaltverlusten zu erreichen.
  • Ferner arbeitet die zweite Halbleiterschicht 2 typischerweise als eine Feldstoppschicht bei einer angelegten Spannung Uoff in Sperrrichtung. Für diesen Zweck ist eine Dotierungsladung pro horizontaler Fläche qoff der zweiten Halbleiterschicht 2 niedriger als eine Durchbruchladung pro Fläche qc des verwendeten Halbleitermaterials. Infolge der Feldstoppschicht erstreckt sich der Raumladungsbereich bei Uoff nicht in eine vertikale Tiefe, in der die schwebenden Halbleiterbereiche 6a, 5a angeordnet sind. Demgemäß werden in der dritten Halbleiterschicht 3 keine weiteren gespeicherten Ladungen QOSS erzeugt. Es sei bemerkt, dass die maximale Dotierungskonzentration der ersten Halbleiterschicht 1 und der zweiten Halbleiterschicht 2 und/oder die maximale Dotierungskonzentration der zweiten Halbleiterschicht 2 und der dritten Halbleiterschicht 3 im Wesentlichen übereinstimmen können.
  • Gemäß einer Ausführungsform ist eine Dotierungsladung pro horizontaler Fläche eines höher dotierten obersten p-Abschnitts 5a der schwebenden Halbleiterbereiche 6a, 5a etwa gleich der Durchbruchladung pro Fläche qc und liegt beispielsweise in einem Bereich von etwa 90% bis etwa 110% von qc. Dies dient dazu, eine hohe Sperrfähigkeit der unteren Kompensationsstruktur 3, 5a, 6a zu erreichen. Die in 14 dargestellte elektrische Feldverteilung E2 entspricht einer Halbleitervorrichtung 400 mit einer Dotierungsladung pro horizontaler Fläche der obersten Abschnitte 5a, die niedriger als die Durchbruchladung pro Fläche qc ist. Dies führt zu einer weiteren Erhöhung der elektrischen Feldstärke E2 (Spannungsabfall) in der ersten Halbleiterschicht 1 und der zweiten Halbleiterschicht 2 bei über Uoff liegenden erhöhten angelegten Spannungen in Sperrrichtung.
  • Dagegen ist die elektrischen Feldstärke E2 in der ersten Halbleiterschicht 1 und der zweiten Halbleiterschicht 2 für Spannungen in Sperrrichtung zwischen Uoff und Ubd im Wesentlichen unverändert, wenn die Dotierungsladung pro horizontaler Fläche der obersten Abschnitte 5a höher als die Durchbruchladung pro Fläche qc ist. Dies ist in 15 dargestellt. Gemäß dieser Ausführungsform werden mehr Gegenladungen durch die obersten Abschnitte 5a bereitgestellt, und die kritische Feldstärke Ec wird im Halbleiterkörper unter der zweiten Halbleiterschicht 2 erreicht, wenn die Durchbruchspannung Ubd zwischen die Drain- und die Source-Elektrode gelegt wird.
  • 16 zeigt ein Schaltungsdiagramm einer Schaltung 1000 für das Betreiber einer Last R1, die typischerweise eine induktive Last in der Art eines Elektromotors ist, jedoch auch eine resistive Last oder eine kapazitive Last sein kann. Gemäß der als Beispiel dienenden Ausführungsform ist die Schaltung 1000 ein Resonanzkreis und umfasst eine Halbbrücke 1100 und einen Resonanzkreis (engl. resonant tank) 1200, der zwischen die Halbbrücke 1100 und einen Transformator 1300 T geschaltet und damit verbunden ist, wobei der Transformator mit einer Gleichrichterstufe 1400 verbunden ist, mit der die Last R1 verbunden werden kann.
  • Gemäß der als Beispiel dienenden Ausführungsform weist die Gleichrichterstufe 1400 zwei Dioden D1, D2 auf, die mit dem Transformator T und einem Kondensator C verbunden sind.
  • Gemäß der als Beispiel dienenden Ausführungsform ist der Resonanzkreis 1200 als eine LLC-Schaltung mit einem Kondensator Cr und zwei Induktoren Lr und Lm ausgebildet.
  • Gemäß der als Beispiel dienenden Ausführungsform weist die Halbbrücke 1100 eine Leistungsversorgung U0 auf, die mit zwei Halbleiterschaltungen M1, M2 mit drei Anschlüssen verbunden ist, die als MOSFETs ausgebildet sind und durch eine Halbbrücken-Steuereinrichtung 1100 gesteuert werden.
  • Der in dieser Beschreibung verwendete Begriff ”Steuereinrichtung” soll eine Steuerschaltung mit einer Logikschaltung und einer mit der Logikschaltung verbundenen Treiberschaltung umfassen.
  • Während des Betriebs wird an einen ersten Lastanschluss des Schalters M1 typischerweise eine positive Spannung, beispielsweise von einem positiven Anschluss der Gleichspannungsversorgung, angelegt. Dementsprechend bildet der Schalter M1 einen hochseitigen Schalter (High-Side-Schalter) der Halbbrücke 1100. Die positive Spannung kann größer als etwa 10 V, größer als etwa 500 V oder sogar größer als etwa 1000 V in Bezug auf die Masse und den negativen Anschluss der Gleichspannungsversorgung U0 sein. Gemäß der als Beispiel dienenden Ausführungsform ist der Schalter M1 als ein n-Kanal-Leistungs-MOSFET mit einem Drain-Anschluss, der auf die positive Spannung gelegt ist, ausgebildet.
  • Ebenso ist ein zweiter Lastanschluss des Schalters M2 mit einer Source-Elektrode verbunden, die eine Spannung bereitstellt, welche niedriger als die positive Spannung ist, welche beispielsweise auf Masse gelegt ist oder eine negative Spannung ist, und ist ein erster Lastanschluss des Schalters M2 mit einem zweiten Lastanschluss des hochseitigen Schalters M1 verbunden. Gemäß der als Beispiel dienenden Ausführungsform ist der niederseitige Schalter (Low-Side-Schalter) M2 auch als ein n-Kanal-Leistungs-MOSFET ausgebildet, dessen Source-Anschluss seinen zweiten Lastanschluss bildet. Der Drain-Anschluss des niederseitigen Schalters M2 ist mit dem Source-Anschluss des hochseitigen Schalters M1 und dem Kondensator Cr des Resonanztanks 1300 verbunden. Die Halbbrücken-Steuereinrichtung 1100 synchronisiert die Schalter M1 und M2 über ihre Gate-Anschlüsse. Dies soll beispielsweise verhindern, dass der niederseitige Schalter M2 eingeschaltet wird, bevor der hochseitige Schalter M1 ausgeschaltet wird, und umgekehrt.
  • Gemäß einer Ausführungsform sind der niederseitige Schalter M2 und/oder der hochseitige Schalter M1 MOSFETs, wie vorstehend mit Bezug auf die 1 bis 8 und 13 erklärt wurde, beispielsweise Leistungs-MOSFETs, insbesondere MOSFETs mit einer Kompensationsstruktur in einer ersten Halbleiterschicht und in elektrischem Kontakt mit der Source-Metallisierung und einer beabstandeten Kompensationsstruktur, die durch schwebende Halbleiterbereiche 6a, 5a in einer dritten Halbleiterschicht gebildet ist, wie vorstehend mit Bezug auf die 7, 8 und 13 erklärt wurde.
  • Typischerweise werden zwei MOSFETs des gleichen Typs als Schalter M1, M2 verwendet.
  • Typischerweise sind die MOSFETs so ausgelegt, dass die schwebenden Halbleiterbereiche 6a, 5a bzw. die dritte Halbleiterschicht nur während eines Vorspannens in Sperrrichtung mit Spannungen in Sperrrichtung, die oberhalb der vorgesehenen Zwischenkreisspannung liegen, so dass die nominelle Ausschaltspannung Uoff in Sperrrichtung der vorgesehenen Zwischenkreisspannung entsprechen kann, verarmt werden.
  • In einem solchen typischen seltenen Fall können die schwebenden Halbleiterbereiche 6a, 5a geladen werden. Die Steuereinrichtung 1110 schaltet die Körperdiode des jeweiligen MOSFETs M1, M2 jedoch typischerweise in einem folgenden regulären Schaltzyklus in eine Vorspannung in Durchlassrichtung. Dies führt zum Fluten des jeweiligen Halbleiterkörpers mit Elektronen und Löchern. Demgemäß werden die schwebenden Halbleiterbereiche 6a, 5a wieder entladen. Daher bleibt Ron der jeweiligen MOSFETs M1, M2 im Wesentlichen unverändert, und der Kompromiss zwischen Durchlassstromverlusten und Schaltverlusten ist besser als bei einer ähnlichen Schaltung, bei der herkömmliche Kompensations-MOSFETs verwendet werden.
  • Es sei bemerkt, dass die Schaltung 1000 nur ein Beispiel einer so genannten weich schaltenden oder bei einer Spannung von Null schaltenden Anwendung ist, bei der die Körperdioden der MOSFETs regulär in Durchlassrichtung vorgespannt sind.
  • Gemäß der als Beispiel dienenden Ausführungsform wird der oszillierende Zustand des Resonanzkreises 1200 durch die Steuereinrichtung 1110 gesteuert, und die gespeicherte Energie des Resonanzkreisse 1200 wird verwendet, um ein Schalten bei einer Spannung von Null der Schalter (MOSFETs) M1, M2 der Halbbrücke 1100 zu ermöglichen.
  • Im normalen oszillierenden Zustand zum Betreiben der Last R1 werden die Schalter (MOSFETs) M1, M2 durch die Steuereinrichtung 1110 abwechselnd geöffnet. Dazwischen werden beide Schalter M1 und M2 während einer kurzen Totzeit geschlossen, um ein Kurzschließen zu vermeiden. Das Ausschalten geschieht zu jeweiligen Zeiten eines maximalen Stromflusses durch den Induktor Lm. Beginnend mit geöffnetem Schalter M2 und geschlossenem Schalter M1, kann der Schaltprozess folgendermaßen beschrieben werden. Der Resonanzkreis 1200 treibt den Strom durch den offenen Schalter M2, der in einem ersten Schritt ausgeschaltet wird. Nachdem der Kanal von M2 geschlossen wurde, lädt der Strom die Ausgangskapazität von M2. Dies führt zu einer ansteigenden Spannung zwischen den Schaltern M1 und M2 (Punkt P) und zum Entladen der Ausgangskapazität von M1. Wenn die Spannung zwischen den Schaltern M1 und M2 die vorgesehene Zwischenkreisspannung Vc um die Vorwärtsspannung Vf der Körperdiode (etwa 0,7 V für Silicium) übersteigt, wird die Körperdiode des Schalters M1 leitend und hält die Spannung am Punkt P bei Vc + Vf fest. In diesem Zustand kann der Schalter M1 im Wesentlichen verlustfrei eingeschaltet werden (engl. „zero-voltage switching”, Schalten bei einer Spannung von Null). Die Körperdiode von M1 wird durch den Resonanzkreis 1200 aktiv geflutet. Hierbei fließt der Strom in den Eingangskondensator, bis die Stromrichtung umgekehrt wird. Zum Wiederaufladen der Ausgangskapazitäten von M1 und M2 zwischen 0 V und Uc muss der Resonanzkreis das Doppelte der Ausgangsladung Qoss (bei Uc) liefern. Demgemäß bestimmt die Ausgangsladung QOSS die Totzeit für ein vollständiges Wiederaufladen.
  • Das nachfolgende Ausschalten von M1 und Einschalten von M2 ist ähnlich, abgesehen davon, dass die Körperdiode von M2 leitend wird, wenn die Spannung am Punkt P Vf erreicht.
  • Demgemäß umfasst jeder Schaltzyklus für beide Schalter M1, M2 das Ausschalten eines Stroms, das Erhöhen der Drain-Spannung auf die vorgesehene Zwischenkreisspannung Vc, die passive Spannungsänderung mit einer Polaritätsumkehrung auf Vf (die Körperdiode wird leitend) und das Einschalten des Kanals des Schalters (Schalten bei einer Spannung von Null).
  • Dies wird durch die Steuereinrichtung 1110 gesteuert, die demgemäß dafür eingerichtet ist, den hochseitigen Schalter M1 und den niederseitigen Schalter M2 so zu steuern, dass die jeweilige Körperdiode während des Betreibens der Last R1 regulär in Durchlassrichtung vorgespannt und leitend ist.
  • Gemäß der als Beispiel dienenden Ausführungsform weist der Resonanzkreis 1000 zwei Halbleiterschalter M1, M2 auf, die jeweils aufweisen: einen Halbleiterkörper 40 mit einer ersten Oberfläche 101 und einer ersten Halbleiterschicht 1 eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht 2 des ersten Leitfähigkeitstyps angrenzend an die erste Halbleiterschicht 1, eine dritte Halbleiterschicht 3 des ersten Leitfähigkeitstyps angrenzend an die zweite Halbleiterschicht 2 und eine Körperdiode, die durch einen Bodybereich 5 eines zweiten Leitfähigkeitstyps und die angrenzende erste Halbleiterschicht 1 gebildet ist, eine Source-Metallisierung 10, die auf der ersten Oberfläche 101 in niederohmigem Kontakt mit dem Bodybereich 5 angeordnet ist, und eine Drain-Metallisierung 11 in niederohmigem Kontakt mit der dritten Halbleiterschicht. Die erste Halbleiterschicht 1 weist eine Kompensationsstruktur 1, 6, 17, 13b in ohmschem Kontakt mit der Source-Metallisierung 10 auf. Die dritte Halbleiterschicht 3 weist eine schwebende Kompensationsstruktur 9, 5a, 6a auf.
  • Typischerweise wird die schwebende Kompensationsstruktur 9, 5a, 6a nur verarmt, wenn eine zwischen die Drain-Metallisierung 11 und die Source-Metallisierung 10 gelegte Spannung in Sperrrichtung eine vorgesehene Zwischenkreisspannung des Resonanzkreises 1000 übersteigt.
  • Wenngleich verschiedene als Beispiel dienende Ausführungsformen der Erfindung offenbart worden sind, wird es Fachleuten verständlich sein, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, die einige der Vorteile der Erfindung erreichen, ohne vom Gedanken und vom Schutzumfang der Erfindung abzuweichen. Fachleuten wird offensichtlich sein, dass ersatzweise andere Komponenten verwendet werden können, welche die gleichen Funktionen erfüllen. Es sei bemerkt, dass mit Bezug auf eine spezifische Figur erklärte Merkmale mit Merkmalen anderer Figuren kombiniert werden können, selbst in solchen Fällen, in denen dies nicht explizit erwähnt wurde. Es ist beabsichtigt, dass diese Modifikationen des erfindungsgemäßen Konzepts durch die anliegenden Ansprüche abgedeckt werden.
  • Räumlich relative Begriffe, wie ”unter”, ”unterhalb”, ”niedriger”, ”über”, ”oberhalb” und dergleichen, werden zur Erleichterung der Beschreibung verwendet, um die Positionierung eines Elements in Bezug auf ein zweites Element zu erklären. Diese Begriffe sollen verschiedene Orientierungen der Vorrichtung zusätzlich zu anderen Orientierungen als jenen, die in den Figuren dargestellt sind, umfassen. Ferner werden Begriffe, wie ”erster”, ”zweiter” und dergleichen, auch verwendet, um verschiedene Elemente, Bereiche, Abschnitte usw. zu beschreiben, und sie sollten auch nicht als einschränkend angesehen werden. Gleiche Begriffe bezeichnen in der gesamten Beschreibung gleiche Elemente.
  • Hier sind die Begriffe ”aufweisend”, ”enthaltend”, ”einschließend”, ”umfassend” und dergleichen nicht einschränkende Begriffe, welche das Vorhandensein erwähnter Elemente oder Merkmale angeben, zusätzliche Elemente oder Merkmale jedoch nicht ausschließen. Die Artikel ”ein”, ”eine”, ”eines” und ”der/die/das” sollen, sofern der Zusammenhang nichts anderes klar angibt, den Plural sowie den Singular einschließen.
  • Angesichts des vorstehenden Bereichs von Variationen und Anwendungen ist zu verstehen, dass die vorliegende Erfindung nicht durch die vorstehende Beschreibung eingeschränkt ist und auch nicht durch die anliegende Zeichnung eingeschränkt ist. Vielmehr ist die vorliegende Erfindung nur durch die folgenden Ansprüche und ihre gesetzlichen Entsprechungen eingeschränkt.

Claims (50)

  1. Halbleitervorrichtung, welche einen Halbleiterkörper (40) mit einer eine vertikale Richtung definierenden ersten Oberfläche (101) und einer auf der ersten Oberfläche (101) angeordneten Source-Metallisierung (10) aufweist, wobei der Halbleiterkörper (40) in einem vertikalen Querschnitt ferner Folgendes aufweist: – einen Drift-Bereich (1, 1a) eines ersten Leitfähigkeitstyps, – mindestens zwei Kompensationsbereiche (6) eines zweiten Leitfähigkeitstyps, die jeweils einen pn-Übergang mit dem Drift-Bereich bilden und in einer einen niedrigen Widerstand aufweisenden elektrischen Verbindung mit der Source-Metallisierung stehen, – einen Drain-Bereich (4) des ersten Leitfähigkeitstyps mit einer maximalen Dotierungskonzentration, die höher ist als eine maximale Dotierungskonzentration des Drift-Bereichs, und – eine dritte Halbleiterschicht (3) des ersten Leitfähigkeitstyps, die zwischen dem Drift-Bereich und dem Drain-Bereich angeordnet ist und eine schwebende Feldplatte (7) und/oder einen schwebenden Halbleiterbereich (5a, 6a, 9) des zweiten Leitfähigkeitstyps aufweist, der einen pn-Übergang mit der dritten Halbleiterschicht bildet.
  2. Halbleitervorrichtung nach Anspruch 1, welche ferner eine zweite Halbleiterschicht (2) aufweist, die aus einem Halbleitermaterial des ersten Leitfähigkeitstyps besteht, zwischen dem Drift-Bereich und der dritten Halbleiterschicht angeordnet ist und daran angrenzt und eine Dotierungsladung pro horizontaler Fläche aufweist, die niedriger ist als eine Durchbruchladung pro Fläche des Halbleitermaterials.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei ein Bodybereich (5) des zweiten Leitfähigkeitstyps, der an den Drift-Bereich angrenzt, zwischen der ersten Oberfläche und jedem der mindestens zwei Kompensationsbereiche angeordnet ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, welche ferner eine Drain-Metallisierung (11) in einem niederresistiven Kontakt mit dem Drain-Bereich aufweist, wobei der Drift-Bereich bei einer zwischen die Source-Metallisierung und die Drain-Metallisierung gelegten Spannung in Sperrrichtung, die niedriger ist als eine Nenndurchbruchspannung der Halbleitervorrichtung, im Wesentlichen ausräumbar ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei eine Seitenwand der schwebenden Feldplatte (7) und/oder eine Bodenwand der schwebenden Feldplatte (7) durch einen dielektrischen Bereich (8) von der dritten Halbleiterschicht isoliert ist, wodurch eine Ladungsfalle gebildet ist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei der dielektrische Bereich (8) in einem vertikalen Querschnitt im Wesentlichen U-förmig oder V-förmig ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die schwebende Feldplatte (7) mindestens ein Ladungserzeugungszentrum aufweist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei die schwebende Feldplatte (7) einen Hohlraum, ein polykristallines Halbleitermaterial, ein amorphes Halbleitermaterial, ein Gitterfehler aufweisendes Halbleitermaterial, ein Halbleitermaterial mit tiefe Fallen bildenden Verunreinigungen, ein Silicid und/oder ein Metall aufweist.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei die schwebende Feldplatte (7) unter dem schwebenden Halbleiterbereich angeordnet ist.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, wobei die schwebende Feldplatte (7) von dem schwebenden Halbleiterbereich beabstandet ist.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, wobei sich die mindestens zwei Kompensationsbereiche (6) in vertikaler Richtung im Wesentlichen entlang dem Drift-Bereich erstrecken.
  12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, wobei jeder von den mindestens zwei Kompensationsbereichen (6) im vertikalen Querschnitt als eine im Wesentlichen vertikal orientierte Säule oder als ein im Wesentlichen vertikal orientiertes streifenförmiges Parallelepiped ausgebildet ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, wobei der schwebende Halbleiterbereich (5a, 6a) im vertikalen Querschnitt als eine im Wesentlichen vertikal orientierte Säule oder als ein im Wesentlichen vertikal orientiertes streifenförmiges Parallelepiped ausgebildet ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, wobei die dritte Halbleiterschicht (3) unter dem Drift-Bereich angeordnet ist.
  15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, wobei die dritte Halbleiterschicht (3) mindestens zwei voneinander beabstandete schwebende Halbleiterbereiche, die vertikal untereinander angeordnet sind, aufweist.
  16. Halbleitervorrichtung mit einem Halbleiterkörper, welcher Folgendes aufweist: – eine erste Oberfläche (101), die eine vertikale Richtung definiert, – eine erste Halbleiterschicht (1), die sich zur ersten Oberfläche erstreckt und eine pn-Kompensationsstruktur aufweist, – eine zweite Halbleiterschicht (2), die an die erste Halbleiterschicht angrenzt, die aus einem Halbleitermaterial eines ersten Leitfähigkeitstyps besteht und eine Dotierungsladung pro horizontaler Fläche aufweist, die niedriger ist als eine Durchbruchladung pro Fläche des Halbleitermaterials, und – eine dritte Halbleiterschicht (3) des ersten Leitfähigkeitstyps, welche an die zweite Halbleiterschicht angrenzt und eine selbstladende Ladungsfalle, eine schwebende Feldplatte und/oder einen Halbleiterbereich (5a, 6a, 9) eines zweiten Leitfähigkeitstyps aufweist, der ein pn-Übergang mit der dritten Halbleiterschicht bildet.
  17. Halbleitervorrichtung nach Anspruch 16, wobei die erste Halbleiterschicht (1) vom ersten Leitfähigkeitstyp ist und mindestens zwei Kompensationsbereiche (6) eines zweiten Leitfähigkeitstyps aufweist, wobei jeder der mindestens zwei Kompensationsbereiche einen pn-Übergang mit einem ersten Abschnitt der ersten Halbleiterschicht bildet, wobei der erste Abschnitt der ersten Halbleiterschicht zwischen den mindestens zwei Kompensationsbereichen angeordnet ist und die pn-Kompensationsstruktur mit den mindestens zwei Kompensationsbereichen bildet.
  18. Halbleitervorrichtung nach Anspruch 17, welche ferner Folgendes aufweist: eine Source-Metallisierung (10), die auf der ersten Oberfläche in einem niederresistiven Kontakt mit den mindestens zwei Kompensationsbereichen angeordnet ist, einen Drain-Bereich (4) des ersten Leitfähigkeitstyps, der an die dritte Halbleiterschicht (3) angrenzt und eine maximale Dotierungskonzentration aufweist, die höher ist als eine maximale Dotierungskonzentration der dritten Halbleiterschicht, und eine Drain-Metallisierung (11) in niederresistivem Kontakt mit dem Drain-Bereich, wobei der erste Abschnitt der ersten Halbleiterschicht bei einer Spannung in Sperrrichtung zwischen der Source-Metallisierung und der Drain-Metallisierung, die niedriger ist als eine Nenndurchbruchspannung der Halbleitervorrichtung, im Wesentlichen ausräumbar ist.
  19. Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, wobei der Halbleiterbereich (5a, 6a, 9) ein schwebender Halbleiterbereich ist.
  20. Halbleitervorrichtung, die einen Halbleiterkörper mit einer eine vertikale Richtung definierenden ersten Oberfläche und einer auf der ersten Oberfläche angeordneten ersten Metallisierung aufweist, wobei der Halbleiterkörper in einem vertikalen Querschnitt ferner Folgendes aufweist: – eine erste Halbleiterschicht (1), die sich bis zur ersten Oberfläche erstreckt und eine mit der ersten Metallisierung verbundene pn-Kompensationsstruktur aufweist, und – eine dritte Halbleiterschicht (3) des ersten Leitfähigkeitstyps, die unter der ersten Halbleiterschicht angeordnet ist und eine schwebende Feldplatte (7) und/oder einen Halbleiterbereich (5a, 6a) eines zweiten Leitfähigkeitstyps aufweist, der einen geschlossenen pn-Übergang innerhalb der dritten Halbleiterschicht bildet.
  21. Halbleitervorrichtung nach Anspruch 20, wobei die erste Halbleiterschicht (1) vom ersten Leitfähigkeitstyp ist und mindestens zwei Kompensationsbereiche eines zweiten Leitfähigkeitstyps in einer einen niedrigen Widerstand aufweisenden elektrischen Verbindung mit der ersten Metallisierung aufweist, wobei jeder der mindestens zwei Kompensationsbereiche einen pn-Übergang mit einem ersten Abschnitt der ersten Halbleiterschicht bildet, wobei der erste Abschnitt der ersten Halbleiterschicht zwischen den mindestens zwei Kompensationsbereichen angeordnet ist und die pn-Kompensationsstruktur mit den mindestens zwei Kompensationsbereichen bildet.
  22. Verfahren zum Erzeugen einer Halbleitervorrichtung mit folgenden Schritten: – Bereitstellen eines Halbleiterkörpers (4, 31) eines ersten Leitfähigkeitstyps mit einer oberen Oberfläche (103), welche eine vertikale Richtung definiert, und einer rückseitigen Oberfläche (102), die entgegengesetzt zur oberen Oberfläche angeordnet ist, – Bilden, in dem Halbleiterkörper, von der oberen Oberfläche, einer Grabenfeldplatte (7), die durch einen dielektrischen Bereich (8) teilweise von dem Halbleiterkörper getrennt ist, und/oder eines Halbleiterbereichs (5a, 6a, 9) eines zweiten Leitfähigkeitstyps, wodurch ein pn-Übergang innerhalb des Halbleiterkörpers gebildet wird, – epitaxiales Aufbringen mindestens zweier Halbleiterschichten (1, 2) des ersten Leitfähigkeitstyps auf die obere Oberfläche, – Bilden, in einer obersten Halbleiterschicht (1) der mindestens zwei Halbleiterschichten, einer pn-Kompensationsstruktur, so dass in einem vertikalen Querschnitt mindestens zwei Kompensationsbereiche (6) des zweiten Leitfähigkeitstyps gebildet werden, die jeweils einen pn-Übergang mit einem restlichen Abschnitt der obersten Halbleiterschicht bilden, und – Bilden einer ersten Metallisierung (10) oberhalb der mindestens zwei Halbleiterschichten in niederresistivem Kontakt mit den mindestens zwei Kompensationsbereichen.
  23. Verfahren nach Anspruch 22, wobei das Bilden der Grabenfeldplatte Ätzen eines vertikalen Grabens (50) von der oberen Oberfläche, Isolieren einer Seitenwand und einer Bodenwand des vertikalen Grabens und/oder zumindest teilweises Füllen des vertikalen Grabens mit einem leitenden Material aufweist.
  24. Verfahren nach Anspruch 22 oder 23, welches ferner Bilden von Ladungserzeugungszentren in der Grabenfeldplatte und/oder Bilden von Ladungserzeugungszentren im Halbleiterbereich des zweiten Leitfähigkeitstyps aufweist.
  25. Verfahren nach einem der Ansprüche 22 bis 24, wobei eine untere von den mindestens zwei Halbleiterschichten mit einer Dotierungsladung pro horizontaler Fläche gebildet wird, die niedriger ist als eine Durchbruchladung pro Fläche des aufgebrachten Halbleitermaterials.
  26. Halbleitervorrichtung, die einen Halbleiterkörper (40) mit einer eine vertikale Richtung definierenden ersten Oberfläche (101) und einer auf der ersten Oberfläche angeordneten Source-Metallisierung (10), wobei der Halbleiterkörper (40) in einem vertikalen Querschnitt Folgendes aufweist: – einen Drift-Bereich (1, 1a) eines ersten Leitfähigkeitstyps, – mindestens zwei Feldplatten (17), die jeweils in dem Drift-Bereich (1a) angeordnet sind, von dem Drift-Bereich (1a) durch eine Felddielektrikumschicht (13b) getrennt sind und in ohmschem Kontakt mit der Source-Metallisierung (10) stehen, – einen Drain-Bereich (4) des ersten Leitfähigkeitstyps mit einer maximalen Dotierungskonzentration, die höher ist als eine maximale Dotierungskonzentration des Drift-Bereichs (1a), und – eine dritte Halbleiterschicht (3) des ersten Leitfähigkeitstyps, die zwischen dem Drift-Bereich (1) und dem Drain-Bereich (4) angeordnet ist und eine schwebende Feldplatte (7) und/oder einen schwebenden Halbleiterbereich (9, 6a, 5a) des zweiten Leitfähigkeitstyps aufweist, der einen pn-Übergang mit der dritten Halbleiterschicht (3) bildet.
  27. Halbleitervorrichtung nach Anspruch 26, welche ferner eine zweite Halbleiterschicht (2) aufweist, die aus einem Halbleitermaterial eines ersten Leitfähigkeitstyps besteht, zwischen dem Drift-Bereich (1a) und der dritten Halbleiterschicht (3) und daran angrenzend angeordnet ist und eine Dotierungsladung pro horizontaler Fläche aufweist, die niedriger ist als eine Durchbruchladung pro Fläche des Halbleitermaterials.
  28. Halbleitervorrichtung nach Anspruch 26 oder 27, wobei jede von den mindestens zwei Feldplatten (17) in einem unteren Abschnitt eines vertikalen Grabens angeordnet ist, der sich von der ersten Oberfläche teilweise in den Drift-Bereich (1a) erstreckt.
  29. Halbleitervorrichtung nach einem der Ansprüche 26 bis 28, welche ferner einen Bodybereich (5) des zweiten Leitfähigkeitstyps aufweist, der an den Drift-Bereich (1a) angrenzt und zwischen der ersten Oberfläche (101) und dem Drift-Bereich (1a) angeordnet ist, und wobei die mindestens zwei Feldplatten (17) unter dem Bodybereich (5) angeordnet sind.
  30. Halbleitervorrichtung nach einem der Ansprüche 26 bis 29, welche ferner eine Drain-Metallisierung (11) in ohmschem Kontakt mit dem Drain-Bereich (4) aufweist, wobei der Drift-Bereich (1a) bei einer zwischen die Source-Metallisierung (10) und die Drain-Metallisierung (11) gelegten Spannung in Sperrrichtung, die niedriger ist als eine Nenndurchbruchspannung der Halbleitervorrichtung, im Wesentlichen ausräumbar ist.
  31. Halbleitervorrichtung nach einem der Ansprüche 26 bis 30, wobei sich die mindestens zwei Feldplatten (17) in vertikaler Richtung im Wesentlichen entlang dem Drift-Bereich (1a) erstrecken.
  32. Halbleitervorrichtung nach einem der Ansprüche 26 bis 31, wobei der schwebende Halbleiterbereich (6a) im vertikalen Querschnitt eine im Wesentlichen vertikal orientierte Säule oder ein im Wesentlichen vertikal orientiertes streifenförmiges Parallelepiped ist.
  33. Halbleitervorrichtung nach einem der Ansprüche 26 bis 32, wobei die dritte Halbleiterschicht (3) unter dem Drift-Bereich (1a) angeordnet ist.
  34. Halbleitervorrichtung nach einem der Ansprüche 26 bis 33, wobei die dritte Halbleiterschicht (3) mindestens zwei voneinander beabstandete schwebende Halbleiterbereiche (6a), die vertikal untereinander angeordnet sind, aufweist.
  35. Halbleitervorrichtung mit einem Halbleiterkörper (40), welcher Folgendes aufweist: – eine erste Oberfläche (101), die eine vertikale Richtung definiert, – eine erste Halbleiterschicht (1) mit einer Kompensationsstruktur (6, 17, 13b), – eine zweite Halbleiterschicht (2) angrenzend an die erste Halbleiterschicht (1), welche aus einem Halbleitermaterial eines ersten Leitfähigkeitstyps besteht und eine Dotierungsladung pro horizontaler Fläche aufweist, die niedriger ist als eine Durchbruchladung pro Fläche des Halbleitermaterials, wobei die erste Halbleiterschicht (1) zwischen der ersten Oberfläche (101) und der zweiten Halbleiterschicht (2) angeordnet ist, – eine dritte Halbleiterschicht (3) des ersten Leitfähigkeitstyps, welche an die zweite Halbleiterschicht (2) angrenzt und eine selbstladende Ladungsfalle, eine schwebende Feldplatte (7) und/oder einen Halbleiterbereich (9, 6a, 5a) eines zweiten Leitfähigkeitstyps aufweist, er einen pn-Übergang mit der dritten Halbleiterschicht (3) bildet, und – eine vierte Halbleiterschicht (4) des ersten Leitfähigkeitstyps, welche an die dritte Halbleiterschicht (3) angrenzt und eine maximale Dotierungskonzentration aufweist, die höher ist als eine maximale Dotierungskonzentration der dritten Halbleiterschicht (3).
  36. Halbleitervorrichtung nach Anspruch 35, wobei die erste Halbleiterschicht (1) vom ersten Leitfähigkeitstyp ist und in einem vertikalen Querschnitt mindestens zwei Kompensationsbereiche (6) eines zweiten Leitfähigkeitstyps aufweist, wobei jeder der mindestens zwei Kompensationsbereiche (6) einen pn-Übergang mit einem ersten Abschnitt der ersten Halbleiterschicht bildet, wobei der erste Abschnitt der ersten Halbleiterschicht zwischen den mindestens zwei Kompensationsbereichen (6) angeordnet ist und eine pn-Kompensationsstruktur mit den mindestens zwei Kompensationsbereichen (6) bildet.
  37. Halbleitervorrichtung nach Anspruch 35, wobei die erste Halbleiterschicht vom ersten Leitfähigkeitstyp ist und in einem vertikalen Querschnitt mindestens zwei Feldplatten (17) aufweist, die jeweils von einem ersten Abschnitt (1a) der ersten Halbleiterschicht (1) durch eine Felddielektrikumschicht (13b) getrennt sind, wobei der erste Abschnitt der ersten Halbleiterschicht zwischen den mindestens zwei Feldplatten (17) angeordnet ist und eine Feldplatten-Kompensationsstruktur mit den mindestens zwei Feldplatten (17) und den jeweiligen Felddielektrikumschichten (13b) bildet.
  38. Halbleitervorrichtung nach einem der Ansprüche 35 bis 37, welche ferner eine Source-Metallisierung (10), die auf der ersten Oberfläche in ohmschem Kontakt mit den mindestens zwei Kompensationsbereichen angeordnet ist, und eine Drain-Metallisierung in ohmschem Kontakt mit der vierten Halbleiterschicht aufweist, wobei die erste Halbleiterschicht bei einer Spannung in Sperrrichtung zwischen der Source-Metallisierung und der Drain-Metallisierung, die niedriger ist als eine Nenndurchbruchspannung der Halbleitervorrichtung, im Wesentlichen ausräumbar ist.
  39. Halbleitervorrichtung nach einem der Ansprüche 35 bis 38, wobei der Halbleiterbereich (9, 6a, 5a) ein schwebender Halbleiterbereich (9, 6a, 5a) ist.
  40. Halbleitervorrichtung nach einem der Ansprüche 35 bis 39, wobei die dritte Halbleiterschicht (3) einen an die zweite Halbleiterschicht (2) angrenzenden oberen Abschnitt und einen an die vierte Halbleiterschicht (4) angrenzenden und unter der selbstladenden Ladungsfalle, der schwebenden Feldplatte (7) und/oder dem Halbleiterbereich (9, 6a, 5a) eines zweiten Leitfähigkeitstyps angeordneten unteren Abschnitt aufweist.
  41. Schaltung zum Betreiben einer Last (R1), welche Folgendes aufweist: – eine Nennzwischenkreisspannung, und – mindestens einen Halbleiterschalter (M1, M2, 100 bis 600) mit einer Nenndurchbruchspannung, die höher ist als die Nennzwischenkreisspannung, aufweisend: – einen Halbleiterkörper (40) mit einer ersten Oberfläche (101), der Folgendes aufweist: eine erste Halbleiterschicht (1) eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht (2) des ersten Leitfähigkeitstyps angrenzend an die erste Halbleiterschicht (1), eine dritte Halbleiterschicht (3) des ersten Leitfähigkeitstyps angrenzend an die zweite Halbleiterschicht (2) und einen Bodybereich (5) eines zweiten Leitfähigkeitstyps, der einen pn-Übergang mit der ersten Halbleiterschicht (1) bildet, – eine Source-Metallisierung (10), die auf der ersten Oberfäche (101) und in ohmschem Kontakt mit dem Bodybereich (5) angeordnet ist, und – eine Drain-Metallisierung (11) in ohmschem Kontakt mit der dritten Halbleiterschicht (3), wobei die erste Halbleiterschicht (1) eine Kompensationsstruktur (1, 6, 17, 13b) in ohmschem Kontakt mit der Source-Metallisierung (10) aufweist und die dritte Halbleiterschicht (3) eine schwebende Kompensationsstruktur (9, 5a, 6a) aufweist.
  42. Schaltung nach Anspruch 41, wobei die schwebende Kompensationsstruktur nur ausräumt wird, wenn eine Spannung in Sperrrichtung zwischen die Drain-Metallisierung und die Source-Metallisierung gelegt wird, welche die Nennzwischenkreisspannung übersteigt.
  43. Schaltung nach Anspruch 41 oder 42, wobei die erste Halbleiterschicht in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zur ersten Oberfläche (101) ist, mindestens zwei Kompensationsbereiche (6) eines zweiten Leitfähigkeitstyps aufweist, wobei jeder der mindestens zwei Kompensationsbereiche in ohmschem Kontakt mit der Source-Metallisierung steht und einen pn-Übergang mit einem ersten Abschnitt der ersten Halbleiterschicht bildet, wobei der erste Abschnitt der ersten Halbleiterschicht zwischen den mindestens zwei Kompensationsbereichen angeordnet ist und eine pn-Kompensationsstruktur mit den mindestens zwei Kompensationsbereichen bildet.
  44. Schaltung nach einem der Ansprüche 41 bis 43, wobei die zweite Halbleiterschicht (2) aus einem Halbleitermaterial mit einer Dotierungsladung pro horizontaler Fläche besteht, die niedriger ist als eine Durchbruchladung pro Fläche des Halbleitermaterials.
  45. Schaltung nach einem der Ansprüche 41 bis 44, wobei die Schaltung eine Halbbrücke (1100) aufweist und wobei ein hochseitiger Schalter (M1) und/oder ein niederseitiger Schalter der Halbbrücke durch den mindestens einen Halbleiterschalter gebildet ist.
  46. Schaltung nach Anspruch 45, wobei die Halbbrücke (1100) eine Steuereinrichtung (1110) aufweist, die dafür eingerichtet ist, mindestens einen von dem hochseitigen Schalter (M1) und dem niederseitigen Schalter (M2) zu steuern, so dass der jeweilige pn-Übergang zumindest mehrere Male während des Antreibens der Last (R1) in Durchlassrichtung betrieben wird.
  47. Schaltung nach einem der Ansprüche 41 bis 46, wobei die Schaltung einen Resonanzkreis (1200) aufweist, der als ein LLC-Kreis mit einem Kondensator und zwei Induktoren gebildet ist, und wobei eine von der Source-Metallisierung und der Drain-Metallisierung mit dem Kondensator verbunden ist.
  48. Schaltung nach einem der Ansprüche 41 bis 47, wobei der mindestens eine Halbleiterschalter ein Leistungs-MOSFET ist.
  49. Schaltung nach einem der Ansprüche 41 bis 48, wobei der Halbleiterkörper (40) ferner eine vierte Halbleiterschicht (4) des ersten Leitfähigkeitstyps aufweist, die an die dritte Halbleiterschicht (3) angrenzt und eine maximale Dotierungskonzentration aufweist, die höher ist als eine maximale Dotierungskonzentration der dritten Halbleiterschicht (3).
  50. Verfahren zum Erzeugen einer Halbleitervorrichtung mit folgenden Schritten: – Bereitstellen eines Halbleiterkörpers (40) eines ersten Leitfähigkeitstyps mit einer eine vertikale Richtung definierenden oberen Oberfläche (103) und einer entgegengesetzt zur oberen Oberfläche angeordneten rückseitigen Oberfläche (102), – Bilden, in dem Halbleiterkörper von der oberen Oberfläche, einer schwebenden Grabenfeldplatte (7), die von dem Halbleiterkörper teilweise durch einen dielektrischen Bereich (8) getrennt ist, und/oder eines schwebenden Halbleiterbereichs (9, 6a, 5a) eines zweiten Leitfähigkeitstyps, wodurch ein pn-Übergang innerhalb des Halbleiterkörpers gebildet wird, – epitaxiales Aufbringen mindestens zweier Halbleiterschichten (1, 2) des ersten Leitfähigkeitstyps auf die obere Oberfläche (103), – Bilden einer Kompensationsstruktur (6, 17, 13b) in einer oberen Halbleiterschicht (1) von den mindestens zwei Halbleiterschichten (1, 2) und – Bilden einer ersten Metallisierung (10) oberhalb der mindestens zwei Halbleiterschichten (1, 2) und in ohmschem Kontakt mit der Kompensationsstruktur.
DE102013102289A 2012-03-07 2013-03-07 Ladungskompensations-Halbleitervorrichtung Withdrawn DE102013102289A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US13/414,037 US8901642B2 (en) 2012-03-07 2012-03-07 Charge compensation semiconductor device
US13/414,037 2012-03-07
US13/780,753 US8866222B2 (en) 2012-03-07 2013-02-28 Charge compensation semiconductor device
US13/780,753 2013-02-28

Publications (1)

Publication Number Publication Date
DE102013102289A1 true DE102013102289A1 (de) 2013-10-17

Family

ID=49113557

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013102289A Withdrawn DE102013102289A1 (de) 2012-03-07 2013-03-07 Ladungskompensations-Halbleitervorrichtung

Country Status (3)

Country Link
US (2) US8866222B2 (de)
CN (1) CN103311300B (de)
DE (1) DE102013102289A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014115980A1 (de) * 2014-11-03 2016-05-04 Infineon Technologies Ag Gerät zum Analysieren der Ionenkinetik in Dielektrika
DE102015116473A1 (de) 2015-09-29 2017-03-30 Infineon Technologies Austria Ag Halbleiterbauelement und verfahren

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901642B2 (en) * 2012-03-07 2014-12-02 Infineon Technologies Austria Ag Charge compensation semiconductor device
DE102013114259A1 (de) * 2013-12-17 2015-06-18 Eaton Electrical Ip Gmbh & Co. Kg Schaltvorrichtung zum Führen und Trennen von elektrischen Strömen
CN106531810B (zh) * 2016-12-23 2023-11-07 西安锴威半导体有限公司 一种分立的功率mos场效应管及其制造方法
JP2018152426A (ja) * 2017-03-10 2018-09-27 富士電機株式会社 半導体装置
JP6891560B2 (ja) * 2017-03-15 2021-06-18 富士電機株式会社 半導体装置
JP6736531B2 (ja) * 2017-09-14 2020-08-05 株式会社東芝 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3307785B2 (ja) * 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
FR2784801B1 (fr) 1998-10-19 2000-12-22 St Microelectronics Sa Composant de puissance portant des interconnexions
ATE386339T1 (de) 1998-11-18 2008-03-15 Infineon Technologies Ag Halbleiterbauelement mit dielektrischen oder halbisolierenden abschirmstrukturen
JP2001274414A (ja) * 2000-03-24 2001-10-05 Toshiba Corp 電力用半導体素子およびその駆動方法
DE10061528C1 (de) 2000-12-11 2002-07-25 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterbauelement
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE10137676B4 (de) * 2001-08-01 2007-08-23 Infineon Technologies Ag ZVS-Brückenschaltung zum entlasteten Schalten
DE10339455B3 (de) 2003-08-27 2005-05-04 Infineon Technologies Ag Vertikales Halbleiterbauelement mit einer eine Feldelektrode aufweisenden Driftzone und Verfahren zur Herstellung einer solchen Driftzone
DE10340131B4 (de) * 2003-08-28 2005-12-01 Infineon Technologies Ag Halbleiterleistungsbauteil mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung, sowie Verfahren zu dessen Herstellung
CN103199017B (zh) * 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
JP2006261639A (ja) * 2005-02-16 2006-09-28 Renesas Technology Corp 半導体装置、ドライバ回路及び半導体装置の製造方法
DE102005041285B4 (de) 2005-08-31 2009-06-25 Infineon Technologies Ag Grabenstrukturhalbleitereinrichtung und Verfahren zu deren Herstellung
DE102005041358B4 (de) 2005-08-31 2012-01-19 Infineon Technologies Austria Ag Feldplatten-Trenchtransistor sowie Verfahren zu dessen Herstellung
DE102005041257B4 (de) 2005-08-31 2009-06-25 Infineon Technologies Austria Ag Feldelektroden-Trenchtransistorstruktur mit Spannungsteiler
DE102005041322B4 (de) 2005-08-31 2017-03-16 Infineon Technologies Ag Trenchtransistorstruktur mit Feldelektrodenanordnung und Herstellungsverfahren hierfür
DE102005047056B3 (de) 2005-09-30 2007-01-18 Infineon Technologies Ag Leistungshalbleiterbauelement mit einer Feldelektrodenstruktur und Verfahren zur Herstellung einer Feldelektrodenstruktur
DE102007018631B4 (de) 2007-04-19 2009-01-22 Infineon Technologies Austria Ag Halbleiterbauelement mit Kompensationszonen und Entladestrukturen für die Kompensationszonen
DE102007020659B4 (de) 2007-04-30 2012-02-23 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
JP2009164558A (ja) 2007-12-10 2009-07-23 Toyota Central R&D Labs Inc 半導体装置とその製造方法、並びにトレンチゲートの製造方法
JP5359182B2 (ja) * 2008-01-28 2013-12-04 富士電機株式会社 半導体装置
US8076719B2 (en) * 2008-02-14 2011-12-13 Maxpower Semiconductor, Inc. Semiconductor device structures and related processes
US8901642B2 (en) * 2012-03-07 2014-12-02 Infineon Technologies Austria Ag Charge compensation semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014115980A1 (de) * 2014-11-03 2016-05-04 Infineon Technologies Ag Gerät zum Analysieren der Ionenkinetik in Dielektrika
US10393697B2 (en) 2014-11-03 2019-08-27 Infineon Technologies Ag Apparatus for analyzing ion kinetics in dielectrics
DE102014115980B4 (de) 2014-11-03 2022-06-23 Infineon Technologies Ag Gerät zum Analysieren der Ionenkinetik in Dielektrika
DE102015116473A1 (de) 2015-09-29 2017-03-30 Infineon Technologies Austria Ag Halbleiterbauelement und verfahren

Also Published As

Publication number Publication date
US8866222B2 (en) 2014-10-21
US9537003B2 (en) 2017-01-03
CN103311300B (zh) 2016-03-23
CN103311300A (zh) 2013-09-18
US20140346589A1 (en) 2014-11-27
US20130234761A1 (en) 2013-09-12

Similar Documents

Publication Publication Date Title
DE102014119278B4 (de) Halbleiterbauelemente
DE102009047786B4 (de) Halbleiterbauelemente, Leistungshalbleiterbauelemente und Verfahren zum Ausbilden von Halbleiterbauelementen
DE102012100349B4 (de) Halbleiterbauelement und IGBT mit integrierter Freilaufdiode
DE102015121566B4 (de) Halbleiterbauelemente und eine Schaltung zum Steuern eines Feldeffekttransistors eines Halbleiterbauelements
DE102011052731B4 (de) Verfahren zum Bilden einer Feldeffekt-Leistungshalbleitervorrichtung und Feldeffekt-Halbleitervorrichtung mit einer integrierten Polydiode
DE102016112019B4 (de) Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung
DE102013102289A1 (de) Ladungskompensations-Halbleitervorrichtung
DE102012105162B4 (de) Integriertes Leistungshalbleiterbauelement, Herstellungsverfahren dafür und Chopperschaltung mit integriertem Halbleiterbauelement
DE102013112831B4 (de) Ladungskompensations-Halbleiterbauelement
DE102011051670A1 (de) Ein Verfahren zum Schützen eines Halbleiterbauelements gegenüber Degradierung, ein vor heissen Ladungsträgern geschütztes Halbleiterbauelement und ein Herstellungsverfahren dafür
DE102013002988B4 (de) Halbleiterbauelement mit verbesserter Robustheit
CN102623500A (zh) 具有降低的导通电阻的沟槽型功率 mosfet
DE102012107326A1 (de) Ein Halbleiterbauelement und ein Verfahren zum Ausbilden eines Halbleiterbauelements
DE102014109147A1 (de) Feldeffekthalbleiter-Bauelement sowie Verfahren zu dessen Betrieb und Herstellung
DE102015110112A1 (de) Ladungskompensationsstruktur und entsprechende fertigung
DE102014110006A1 (de) Ladungskompensations-Halbleitervorrichtungen
DE102014104975B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102016219020B4 (de) Leistungshalbleitervorrichtung und Verfahren zum Bearbeiten einer Leistungshalbleitervorrichtung
DE102011005194A1 (de) Steuerung der Rekombinationsrate in einem bipolaren Halbleiterbauelement
DE102015105016A1 (de) Halbleiterbauteil mit Kanalstopper und Verfahren zur Herstellung desselben
DE102014114897A1 (de) Verfahren zum Fertigen eines vertikalen Halbleiterbauelements und vertikales Halbleiterbauelement
DE102012101217B4 (de) Normalerweise ausgeschaltete Halbleiterschalter und normalerweise ausgeschaltete JFETs
DE102013107123A1 (de) Ladungskompensations-Halbleitervorrichtung
DE102014119384A1 (de) Ladungkompensationsvorrichtung
DE102013111966B4 (de) Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee