JP2023179286A - 電界効果トランジスタ - Google Patents

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Abstract

【課題】トレンチゲート構造を有する電界効果トランジスタであって、より信頼性の高い電界効果トランジスタを提供する。【解決手段】酸化ガリウム系半導体からなるｎ型の第１の半導体層１０と、第１の半導体層１０上に設けられた、Ｓｉからなる第２の半導体層１１と、第１及び第２のトレンチ１２ａ、１２ｂ内にそれぞれ埋め込まれた第１及び第２のｐ型半導体部１３ａ、１３ｂと、一方の側面と底面の一部とが第１のｐ型半導体部１３ａにより形成されるように設けられた第３のトレンチ１４中に、ゲート絶縁膜１５に覆われて埋め込まれたゲート電極１６と、第２の半導体層１１のトレンチ間領域の表層において、少なくとも第３のトレンチ１４側の一部に設けられたｎ型領域１１１と、前記トレンチ間領域の第１の半導体層１０とｎ型領域１１１の間の領域に設けられたｐ型領域１１２と、を備えた、電界効果トランジスタ１を提供する。【選択図】図１

Description

本発明は、電界効果トランジスタに関する。
従来、トレンチゲート構造を有する電界効果トランジスタであって、β－Ｇａ２Ｏ３とＳｉを半導体層として用いたものが知られている（特許文献１を参照）。特許文献１に記載の電界効果トランジスタにおいては、電界が集中するトレンチの底部が絶縁破壊電界強度の高いβ－Ｇａ２Ｏ３の層に設けられているため、半導体層の絶縁破壊を抑えることができる。
また、従来、トレンチゲート構造を有する電界効果トランジスタであって、ＳｉＣからなる半導体層にゲート酸化膜領域に重なるｐ型領域が設けられたものが知られている（非特許文献１を参照）。非特許文献１に記載の電界効果トランジスタにおいては、ゲート酸化膜領域に重なるｐ型領域によりトレンチの底部への電界の集中を緩和することができる。
特許第６８７３５１６号公報
D. Peters et, al., "CoolSiC Trench MOSFET Combining SiC Performance with Silicon Ruggedness", Issue 3 Power electronics Europe 2017.
特に信頼性に優れる電界効果トランジスタを得るためには、特許文献１に記載の電界効果トランジスタに非特許文献１に記載のゲート酸化膜領域に重なるｐ型領域を適用して、トレンチの底部への電界の集中を緩和することが理想的である。この場合、トレンチの底部周辺の半導体層の絶縁破壊のみならずゲート絶縁膜の絶縁破壊まで抑制し、電界効果トランジスタの信頼性のさらなる向上が期待できる。
しかしながら、良好な導電性を有するｐ型のβ－Ｇａ２Ｏ３は存在しないため、非特許文献１に記載の電界効果トランジスタにおけるＳｉＣ中のｐ型領域のように、特許文献１に記載の電界効果トランジスタにおけるβ－Ｇａ２Ｏ３の一部をｐ型化してｐ型領域を形成することはできない。このため、特許文献１に記載の電界効果トランジスタに非特許文献１に記載のゲート酸化膜領域に重なるｐ型領域を適用することはできない。
本発明の目的は、トレンチゲート構造を有する電界効果トランジスタであって、より信頼性の高い電界効果トランジスタを提供することにある。
本発明の一態様は、上記目的を達成するために、下記［１］～［５］の電界効果トランジスタを提供する。
［１］酸化ガリウム系半導体からなるｎ型の第１の半導体層と、前記第１の半導体層上に設けられた、Ｓｉからなる第２の半導体層と、前記第２の半導体層の上面から前記第１の半導体層まで達する第１及び第２のトレンチ中にそれぞれ埋め込まれた第１及び第２のｐ型半導体部と、一方の側面と底面の一部とが前記第１のｐ型半導体部により形成されるように設けられた、前記第２の半導体層の上面から前記第１の半導体層まで達する第３のトレンチ中に、ゲート絶縁膜に覆われて埋め込まれたゲート電極と、前記第２の半導体層の前記第２のトレンチと前記第３のトレンチの間のトレンチ間領域の表層において、少なくとも前記第３のトレンチ側の一部に設けられたｎ型領域と、前記トレンチ間領域の前記第１の半導体層と前記ｎ型領域の間の領域に、前記第１の半導体層と前記ｎ型領域を隔離するように設けられたｐ型領域と、前記ｎ型領域に接続されたソース電極と、前記第１の半導体層に接続されたドレイン電極と、を備えた、電界効果トランジスタ。
［２］前記トレンチ間領域の前記第１の半導体層と前記ｐ型領域の間の領域に、第２のｎ型領域が設けられた、上記［１］に記載の電界効果トランジスタ。
［３］前記トレンチ間領域の表層の、前記ｎ型領域と前記第２のトレンチとの間の領域に、第２のｐ型領域が設けられた、上記［１］に記載の電界効果トランジスタ。
［４］前記ｐ型半導体部がｐ型の酸化物半導体からなる、上記［１］～［３］のいずれか１項に記載の電界効果トランジスタ。
［５］前記ｐ型の酸化物半導体がｐ型のＮｉＯ、ＣｕＯ、又はＣｕ２Ｏである、上記［４］に記載の電界効果トランジスタ。
本発明によれば、トレンチゲート構造を有する電界効果トランジスタであって、より信頼性の高い電界効果トランジスタを提供することができる。
図１は、本発明の実施の形態に係る電界効果トランジスタの垂直断面図である。 図２（ａ）～（ｃ）は、電界効果トランジスタの製造工程の一例を示す垂直断面図である。 図３（ａ）～（ｃ）は、電界効果トランジスタの製造工程の一例を示す垂直断面図である。 図４（ａ）、（ｂ）、（ｃ）は、それぞれ電界効果トランジスタのオフ耐圧特性、ゲート特性、オン特性を示すグラフである。
（電界効果トランジスタの構成）
図１は、本発明の実施の形態に係る電界効果トランジスタ１の垂直断面図である。電界効果トランジスタ１は、トレンチゲート構造を有する縦型の電界効果トランジスタである。
電界効果トランジスタ１は、酸化ガリウム系半導体からなるｎ型の第１の半導体層１０と、第１の半導体層１０上に設けられた、Ｓｉからなる第２の半導体層１１と、第２の半導体層１１の上面から第１の半導体層１０まで達する第１のトレンチ１２ａ及び第２のトレンチ１２ｂ中にそれぞれ埋め込まれた第１のｐ型半導体部１３ａ及び第２のｐ型半導体部１３ｂと、一方の側面と底面の一部とが第１のｐ型半導体部１３ａにより形成されるように設けられた、第２の半導体層１１の上面から第１の半導体層１０まで達する第３のトレンチ１４中に、ゲート絶縁膜１５に覆われて埋め込まれたゲート電極１６と、第２の半導体層１１の第２のトレンチ１２ｂと第３のトレンチ１４の間の領域（以下、トレンチ間領域と呼ぶ）の表層において、少なくとも第３のトレンチ１４側の一部に設けられたｎ型領域１１１と、上記トレンチ間領域の第１の半導体層１０とｎ型領域１１１の間の領域に、第１の半導体層１０とｎ型領域１１１を隔離するように設けられたｐ型領域１１２と、ｎ型領域１１１に接続されたソース電極１７と、第１の半導体層１０に接続されたドレイン電極１８とを備える。なお、図１に示される左側のゲート電極１６は、電界効果トランジスタ１の左側に隣接する電界効果トランジスタに用いられるものである。
電界効果トランジスタ１は、ノーマリーオフ型でもノーマリーオン型でもよいが、パワーデバイスとして用いられる場合には、安全性の観点から、通常、ノーマリーオフ型に製造される。ゲート回路の断線等によりゲートが制御不能になった時にソース電極１７とドレイン電極１８が導通することを防ぐためである。
ノーマリーオフ型の電界効果トランジスタ１においては、ゲート電極１６とソース電極１７との間にゲート閾値電圧以上の電圧を印加することにより、トレンチ間領域におけるｐ型領域１１２のゲート絶縁膜１５側の領域に縦方向のチャネルが形成され、ソース電極１７とドレイン電極１８との間に電流を流すことができる。
第１の半導体層１０は、β型の結晶構造を有する酸化ガリウム系半導体の単結晶からなる。ここで、酸化ガリウム系半導体とは、Ｇａ２Ｏ３、又は、Ａｌ、Ｉｎなどの元素が添加されたＧａ２Ｏ３をいう。例えば、酸化ガリウム系半導体は、（ＧａｘＡｌｙＩｎ（１－ｘ－ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）で表される組成を有する。Ｇａ２Ｏ３にＡｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。また、ｎ型である第１の半導体層１０は、Ｓｉ、Ｓｎなどのドナー不純物を含む。
また、第１の半導体層１０は、典型的には、図１に示されるように、ドレイン電極１８をオーミック接続するためのドナー濃度の高い層１０１と、その上の層１０２を含む。例えば、層１０１は１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下のドナー濃度を有し、層１０２は１×１０１５ｃｍ－３以上、１×１０１７ｃｍ－３以下のドナー濃度を有する。また、例えば、層１０１の厚さは３０μｍ以上、６００μｍ以下であり、層１０２の厚さは５μｍ以上、５０μｍ以下である。
第１の半導体層１０の層１０１は、典型的には、酸化ガリウム系半導体の基板からなる。この場合の基板は、例えば、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growth）法などの融液成長法により育成した酸化ガリウム系単結晶のバルク結晶をスライスし、表面を研磨することにより形成される。また、第１の半導体層１０の層１０２は、典型的には、層１０１の上面を下地面として成膜されたエピタキシャル膜である。
第２の半導体層１１は、Ｓｉの単結晶からなる層である。第２の半導体層１１中に形成されるｎ型領域１１１やｐ型領域１１２は、例えば、第２の半導体層１１中にドナー不純物やアクセプター不純物を注入することにより形成される。
第２の半導体層１１中に形成されるｎ型領域１１１は、電界効果トランジスタ１のソースである。ｎ型領域１１１は、ヒ素などのドナー不純物を含み、ソース電極１７をオーミック接続するために、例えば、１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下の高いドナー濃度を有する。
第２の半導体層１１中に形成されるｐ型領域１１２は、ホウ素などのアクセプター不純物を含み、例えば、１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下のアクセプター濃度を有する。
第２の半導体層１１は、薄すぎるとｎ型領域１１１やｐ型領域１１２の形成が難しくなり、厚すぎると第１のトレンチ１２ａ、第２のトレンチ１２ｂ、及び第３のトレンチ１４を深く形成しなければならなくなる。このため、第２の半導体層１１の厚さＤ１は、例えば、０．６μｍ以上、１．２μｍ以下であることが好ましい。
第２の半導体層１１の形成方法は特に限定されず、例えば、第１の半導体層１０の上面を下地面としてＳｉ単結晶をエピタキシャル成長させてもよいが、結晶品質の高い第２の半導体層１１を形成するためには、表面活性化接合法などの基板貼り合わせ技術によりＳｉ基板を第１の半導体層１０に貼り合わせ、スマートカット法などの薄膜化技術により薄くしたＳｉ基板を第２の半導体層１１とすることが好ましい。
なお、トレンチゲート構造を有する電界効果トランジスタにおいては、その動作上、ｎ型の半導体層とｐ型の半導体層がｐｎ接合を形成することが必要であるが、電界効果トランジスタ１のように半導体層が酸化ガリウム系半導体からなる層とＳｉからなる層により構成される場合、異種材料であるそれらの間にｐｎ接合を形成することは難しい。例えば、ｎ型の半導体層とｐ型の半導体層の界面にＳｉＧａやＧａメタルなどの層が形成されたり、Ｓｉが酸化ガリウム系半導体中でドナーとして働くため、ｐ型の半導体層からのＳｉの拡散によりｎ型の半導体層の界面近傍にドナー濃度が非常に高い層が形成されたりすることにより、ｐｎ接合が得られない場合がある。
そのため、図１に示されるように、第２の半導体層１１のトレンチ間領域のｎ型の第１の半導体層１０とｐ型領域１１２の間の領域に、第２のｎ型領域１１３が設けられていることが好ましい。この場合、ｐｎ接合は酸化ガリウム系半導体からなる第１の半導体層１０とＳｉからなるｐ型領域１１２の間ではなく、ともにＳｉからなる第２のｎ型領域１１３とｐ型領域１１２の間に形成されるため、単にオーミック接触する界面が形成されればよく、その界面の平坦性や急峻性などを要求されない。すなわち、容易にｐｎ接合を形成することができる。第２のｎ型領域１１３は、リンなどのドナー不純物を含み、例えば、１×１０１５ｃｍ－３以上、１×１０１７ｃｍ－３以下のドナー濃度を有する。
また、図１に示されるように、第２の半導体層１１のトレンチ間領域の表層の、ｎ型領域１１１と第２のトレンチ１２ｂとの間の領域に、第２のｐ型領域１１４が設けられていることが好ましい。これにより、第２のｐ型領域１１４を用いてトレンチ間領域のｐ型領域１１２の電界効果トランジスタ１のバルクをソース電位と共にグラウンド電位に固定できる。第２のｐ型領域１１４は、ホウ素などのアクセプター不純物を含む。第２のｐ型領域１１４のアクセプター濃度は、ｐ型領域１１２のアクセプター濃度よりも高く、例えば、１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下である。
第１のトレンチ１２ａと第２のトレンチ１２ｂは、第２の半導体層１１の上面（第１の半導体層１０の反対側の面）から第１の半導体層１０まで達する。すなわち、第１のトレンチ１２ａと第２のトレンチ１２ｂ及びこれらに埋め込まれる第１のｐ型半導体部１３ａ及び第２のｐ型半導体部１３ｂの底が、第１の半導体層１０の上面（第２の半導体層１１側の面）よりも下側に位置する。
第１のｐ型半導体部１３ａ及び第２のｐ型半導体部１３ｂは、ｐ型の半導体からなり、第１の半導体層１０を構成する酸化ガリウム系半導体と反応し難いＮｉＯ、ＣｕＯ、Ｃｕ２Ｏなどのｐ型の酸化物半導体からなることが好ましい。この第１のｐ型半導体部１３ａ及び第２のｐ型半導体部１３ｂの材料としてＮｉＯを用いる場合、ＮｉＯの有する３．７ｅＶという大きなバンドギャップにより、高い耐圧が得られる。ＣｕＯやＣｕ２Ｏを用いた場合、耐圧はＮｉＯより低くなるものの、ＮｉＯと比較して材料コストを低減することができる。なお、これらの材料はアモルファス、多結晶、単結晶のいずれであってもよく、また、それらのうちの２つ以上の複合体であってもよい。
第１のｐ型半導体部１３ａ及び第２のｐ型半導体部１３ｂを設けることにより、電界効果トランジスタ１のゲート電極１６とソース電極１７との間に逆バイアスを印加するとき（オフ時）に、第１のｐ型半導体部１３ａ及び第２のｐ型半導体部１３ｂの底に電界が集中する。第１のｐ型半導体部１３ａ及び第２のｐ型半導体部１３ｂの底は、絶縁破壊電界強度の高い酸化ガリウム系半導体からなる第１の半導体層１０中に位置するため、電界集中による半導体層の絶縁破壊が抑えられ、電界効果トランジスタ１の耐圧が大きくなる。そして、第１のｐ型半導体部１３ａ及び第２のｐ型半導体部１３ｂを設けて第１の半導体層１０中に電界を集中させることにより、チャネルが形成される第２の半導体層１１の材料に酸化ガリウム系半導体よりも絶縁破壊電界強度が低い一方で電子の移動度が大きいＳｉを用いることができ、それによってチャネル抵抗を低減し、素子のオン抵抗を低減することができる。また、Ｇａ２Ｏ３とＳｉはＳｉＣと比較して安価であり、また、Ｇａ２Ｏ３はＳｉＣを超える低損失性能を有している。
さらに、第３のトレンチ１４の一方の側面と底面の一部は第１のｐ型半導体部１３ａにより形成されており、第３のトレンチ１４中のゲート絶縁膜１５に覆われたゲート電極１６の底面の一部、例えば図１に示される断面の半分程度、が第１のｐ型半導体部１３ａに覆われている。このため、第１のｐ型半導体部１３ａの底に電界を集中させて、第３のトレンチ１４の底部の電界を低減することができる。これにより、第３のトレンチ１４の底部周辺の第１の半導体層１０及びゲート絶縁膜１５の絶縁破壊を抑制し、電界効果トランジスタ１の信頼性を向上させることができる。なお、寄生ＪＦＥＴと呼ばれる現象による抵抗増加が懸念されるため、ゲート絶縁膜１５に覆われたゲート電極１６の底面の全部が第１のｐ型半導体部１３ａに覆われることは好ましくない。
ｎ型の層１０２を狭窄させる事により、電界の空間変調効果を起こすため、第１のｐ型半導体部１３ａと第２のｐ型半導体部１３ｂの間隔、すなわちトレンチ間領域の幅Ｄ１０は、１．２μｍ以上、２．０μｍ以下であることが好ましい。
また、上記空間変調効果によるゲート電極端への電界を遮蔽するため、第１のトレンチ１２ａの第１の半導体層１０と第２の半導体層１１の界面からの深さＤ７は、１．６μｍ以上、３．０μｍ以下であることが好ましい。
また、ｎ型の層１０２の更なる空間変調効果による電界緩和を達成するため、第２のトレンチ１２ｂと第３のトレンチ１４との水平方向の距離Ｄ１４は、０．８μｍ以上、１．２μｍ以下であることが好ましい。
ゲート電極１６は、例えば、高濃度のドナーが添加された多結晶Ｓｉや、タングステン、タングステンとＳｉの化合物であるタングステンシリサイドなどからなる。ゲート電極１６は、その側面及び底面がゲート絶縁膜１５に覆われ、その上面が絶縁膜１９に覆われている。
ゲート絶縁膜１５はゲート電極１６を第１の半導体層１０及び第２の半導体層１１から絶縁し、絶縁膜１９はゲート電極１６をソース電極１７から絶縁する。ゲート絶縁膜１５と絶縁膜１９は、例えばＨｆＯ２やＡｌ２Ｏ３、ＳｉＯ２からなる。ゲート絶縁膜１５の厚さは、例えば３０ｎｍ以上、１００ｎｍ以下である。絶縁膜１９の厚さは、例えば３０ｎｍ以上、１００ｎｍ以下である。
ソース電極１７は、例えば、アルミニウムなどの金属からなり、第２の半導体層１１のｎ型領域１１１にオーミック接続されている。また、ドレイン電極１８は、例えば、チタンやアルミニウムなどの金属からなり、第１の半導体層１０にオーミック接続されている。
第１のｐ型半導体部１３ａ及び第２のｐ型半導体部１３ｂの水平方向のパターン（すなわち第１のトレンチ１２ａ及び第２のトレンチ１２ｂの水平方向のパターン）、ゲート絶縁膜１５及びゲート電極１６の水平方向のパターン（すなわち第３のトレンチ１４の水平方向のパターン）、並びにｎ型領域１１１及び第２のｐ型領域１１４の水平方向のパターンは、特に限定されない。例えば、第１のトレンチ１２ａと第２のトレンチ１２ｂは、図１の垂直断面に表れない部分でつながっていてもよい。
（電界効果トランジスタの製造）
図２（ａ）～（ｃ）、図３（ａ）～（ｃ）は、電界効果トランジスタ１の製造工程の一例を示す垂直断面図である。以下、図２（ａ）～（ｃ）、図３（ａ）～（ｃ）に示される製造工程について説明する。
まず、図２（ａ）に示されるように、酸化ガリウム系半導体からなる基板であるｎ型の第１の半導体層１０と、リンなどのドナー不純物を含むｎ型のＳｉ基板２０を準備し、これらを表面活性化接合法により貼り合わせる。
ここで、Ｓｉ基板２０には、第１の半導体層１０との接合面から所定の深さの位置に、水素イオンのイオン注入により面状のイオン注入領域２１が形成されている。後述するように、イオン注入領域２１を分割面としてＳｉ基板２０を分割し、Ｓｉ基板２０から分離される膜が第２の半導体層１１となるため、Ｓｉ基板２０の接合面からのイオン注入領域２１の深さは、目的とする第２の半導体層１１の厚さに応じて決定される。
イオン注入領域２１の形成のためにイオン注入される水素イオンのドーズ量は、例えば、２×１０１６～８×１０１６／ｃｍ２である。また、イオン注入の注入エネルギーは、イオン注入領域２１の接合面からの深さによって決定され、例えば、接合面から９５０ｎｍ程度の深さにイオン注入領域２１を形成する場合には、およそ１１０ｋｅＶのエネルギーで水素イオンをイオン注入する。
表面活性化接合法では、例えば、５×１０－６Ｐａ程度の圧力下の超高真空中チャンバー内において、ＣＭＰ（chemical mechanical polishing）などの平坦化処理により平坦化された第１の半導体層１０とＳｉ基板２０の接合面の最表面を１．５ｋｅＶのエネルギーで加速したＡｒ原子ビームを照射することにより除去して、露出したそれらの新生面同士を接触させて接合する。
次に、図２（ｂ）に示されるように、貼り合わされた第１の半導体層１０とＳｉ基板２０に熱処理を施し、イオン注入領域２１において水素脆化を生じさせてＳｉ基板２０を分割し（スマートカット）、第１の半導体層１０上に第２の半導体層１１を残す。
スマートカットにおける熱処理は、例えば、Ｎ２又はＡｒ雰囲気下で１～１０分間行われる。なお、熱処理は、減圧下の真空チャンバー内で行われてもよいし、真空チャンバー以外の他の炉内で行われてもよい。スマートカットの後には、再度の熱処理を施すことにより、イオン注入やスマートカットにおいて生じた第２の半導体層１１のダメージを回復する。その後、第２の半導体層１１の表面にＣＭＰなどの平坦化処理を施してもよい。
次に、図２（ｃ）に示されるように、第２の半導体層１１にホウ素などのアクセプター不純物をイオン注入することによりｐ型領域１１２と第２のｐ型領域１１４を形成し、第２の半導体層１１にヒ素などのドナー不純物をイオン注入することによりｎ型領域１１１を形成する。そして、ｎ型の第２の半導体層１１の不純物を注入しない領域を第２のｎ型領域１１３とする。
次に、図３（ａ）に示されるように、第１の半導体層１０と第２の半導体層１１の積層体に第１のトレンチ１２ａ及び第２のトレンチ１２ｂを形成し、第１のトレンチ１２ａ、第２のトレンチ１２ｂ中にそれぞれ第１のｐ型半導体部１３ａ、第２のｐ型半導体部１３ｂを形成する。
第１のトレンチ１２ａ及び第２のトレンチ１２ｂは、例えば、フォトリソグラフィとドライエッチングにより形成される。第１のｐ型半導体部１３ａ及び第２のｐ型半導体部１３ｂは、例えば、ＣＶＤ（Chemical Vapor Deposition）、真空蒸着、スパッタリングなどにより材料を第１のトレンチ１２ａ及び第２のトレンチ１２ｂ中に堆積させて形成する。
次に、図３（ｂ）に示されるように、第１の半導体層１０と第２の半導体層１１の積層体に第３のトレンチ１４を形成する。第３のトレンチ１４は、一部が幅方向に第１のトレンチ１２ａと重なるように形成される。第３のトレンチ１４は、例えば、フォトリソグラフィとドライエッチングにより形成される。
次に、図３（ｃ）に示されるように、第３のトレンチ１４中にゲート絶縁膜１５及びゲート電極１６を形成する。ゲート絶縁膜１５及びゲート電極１６は、例えば、ＣＶＤ、真空蒸着、スパッタリングなどにより材料を第３のトレンチ１４中に堆積させて形成する。
その後、絶縁膜１９、ソース電極１７、及びドレイン電極１８を形成して、電界効果トランジスタ１を得る。絶縁膜１９は、例えば、ＣＶＤ、真空蒸着、スパッタリングなどにより材料をゲート電極１６上に堆積させて形成する。ソース電極１７及びドレイン電極１８は、例えば、スパッタリングなどにより第２の半導体層１１の上面、第１の半導体層１０の下面にそれぞれ材料を堆積させて形成する。
（電界効果トランジスタの特性）
以下に、電界効果トランジスタ１のゲート電極１６に逆バイアスを印加したとき（オフ時）の電界分布、オフ耐圧特性、ゲート特性、及びオン特性のシミュレーション結果について述べる。
次の表１に、本シミュレーションに用いた電界効果トランジスタ１の各部の寸法Ｄ１～Ｄ１８（図１を参照）を示す。
Figure 2023179286000002
また、第１の半導体層１０の材料をＧａ２Ｏ３、第１のｐ型半導体部１３ａ及び第２のｐ型半導体部１３ｂの材料をＮｉＯ、ゲート電極１６の材料を多結晶Ｓｉ、ゲート絶縁膜１５の材料をＳｉＯ２とした。
また、ゲート絶縁膜１５の厚さは５０ｎｍ、第１の半導体層１０の厚さは５μｍ、第１の半導体層１０と第２の半導体層１１の界面捕獲準位密度は２×１０１２ｃｍ－２／ｅＶ、図１の断面に表れている第１のトレンチ１２ａ、第２のトレンチ１２ｂ、及び第３のトレンチ１４の底部の両端のコーナーの曲率半径は０．３μｍ、絶縁膜１９の比誘電率は３．９とした。
次の表２に、本シミュレーションに用いた電界効果トランジスタ１の各部のドナー濃度又はアクセプター濃度を示す。
Figure 2023179286000003
上記の電界効果トランジスタ１のドレイン電極１８に１４００Ｖの電圧を印加したとき（ソース電極１７は接地されている）の、点Ｐ１、Ｐ２、Ｐ３（図１を参照）における電界の強さは、それぞれおよそ６ＭＶ／ｃｍ、４ＭＶ／ｃｍ、０．３ＭＶ／ｃｍであった。ここで、点Ｐ１は、第１のトレンチ１２ａの底部周辺の第１の半導体層１０中の点であり、点Ｐ２は、第３のトレンチ１４の底部周辺のゲート絶縁膜１５中の点であり、点Ｐ３は、ｐ型領域１１２と第２のｎ型領域１１３の界面上の点である。
点Ｐ１における電界は、電界効果トランジスタ１の内部で最も強く、また、点Ｐ２、Ｐ３における電界の強さは上述のように低く抑えられていた。このことから、電界効果トランジスタ１のゲート電極１６に逆バイアスを印加すると、第１のｐ型半導体部１３ａの底部に電界が集中して、第３のトレンチ１４の底部周辺や第１の半導体層１０と第２の半導体層１１の界面周辺の電界が緩和されていることが確認された。このため、通常電界の集中しやすい第３のトレンチ１４の底部周辺の第１の半導体層１０及びゲート絶縁膜１５の絶縁破壊を抑制することができる。
図４（ａ）は、電界効果トランジスタ１のオフ耐圧特性を示すグラフである。図４（ａ）のグラフは、ゲート電極１６に印加するゲート電圧を－５Ｖに固定して、ドレイン電極１８に印加するドレイン電圧を変化させたときのドレイン電流の変化を示している。図４（ａ）は、ドレイン電圧がおよそ１４００Ｖを超えるとアバランシェブレークダウンが生じることを示している。
図４（ｂ）は、電界効果トランジスタ１のゲート特性を示すグラフである。図４（ｂ）のグラフは、ドレイン電極１８に印加するドレイン電圧を１Ｖに固定して、ゲート電極１６に印加するゲート電圧を変化させたときのドレイン電流の変化を示している。図４（ｂ）は、ゲート閾値電圧がおよそ２Ｖであることを示している。
図４（ｃ）は、電界効果トランジスタ１のオン特性を示すグラフである。図４（ｃ）のグラフは、ゲート電極１６に印加するゲート電圧を１５Ｖに固定して、ドレイン電極１８に印加するドレイン電圧を変化させたときのドレイン電流の変化を示している。図４（ｃ）によれば、例えば、ゲート電圧が１５Ｖ、ドレイン電圧が１Ｖであるときのオン抵抗がおよそ３．２ｍΩｃｍ２である。
（実施の形態の効果）
上記本発明の実施の形態によれば、ゲート電極１６が埋め込まれる第３のトレンチ１４の底部を絶縁破壊電界強度の高い酸化ガリウム系半導体からなるｎ型の第１の半導体層１０中に設置し、また、第１のｐ型半導体部１３ａにより第３のトレンチ１４の底部周辺の電界を緩和することにより、第３のトレンチ１４の底部周辺の第１の半導体層１０やゲート絶縁膜１５の絶縁破壊を抑制し、電界効果トランジスタ１の信頼性を高めることができる。
以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。
また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１…電界効果トランジスタ、 １０…第１の半導体層、 １１…第２の半導体層、 １１１…ｎ型領域、 １１２…ｐ型領域、 １１３…第２のｎ型領域、 １１４…第２のｐ型領域、 １２ａ…第１のトレンチ、 １２ｂ…第２のトレンチ、 １３ａ…第１のｐ型半導体部、 １３ｂ…第２のｐ型半導体部、 １４…第３のトレンチ、 １５…ゲート絶縁膜、 １６…ゲート電極、 １７…ソース電極、 １８…ドレイン電極

Claims (5)

  1. 酸化ガリウム系半導体からなるｎ型の第１の半導体層と、
    前記第１の半導体層上に設けられた、Ｓｉからなる第２の半導体層と、
    前記第２の半導体層の上面から前記第１の半導体層まで達する第１及び第２のトレンチ中にそれぞれ埋め込まれた第１及び第２のｐ型半導体部と、
    一方の側面と底面の一部とが前記第１のｐ型半導体部により形成されるように設けられた、前記第２の半導体層の上面から前記第１の半導体層まで達する第３のトレンチ中に、ゲート絶縁膜に覆われて埋め込まれたゲート電極と、
    前記第２の半導体層の前記第２のトレンチと前記第３のトレンチの間のトレンチ間領域の表層において、少なくとも前記第３のトレンチ側の一部に設けられたｎ型領域と、
    前記トレンチ間領域の前記第１の半導体層と前記ｎ型領域の間の領域に、前記第１の半導体層と前記ｎ型領域を隔離するように設けられたｐ型領域と、
    前記ｎ型領域に接続されたソース電極と、
    前記第１の半導体層に接続されたドレイン電極と、
    を備えた、電界効果トランジスタ。
  2. 前記トレンチ間領域の前記第１の半導体層と前記ｐ型領域の間の領域に、第２のｎ型領域が設けられた、
    請求項１に記載の電界効果トランジスタ。
  3. 前記トレンチ間領域の表層の、前記ｎ型領域と前記第２のトレンチとの間の領域に、第２のｐ型領域が設けられた、
    請求項１に記載の電界効果トランジスタ。
  4. 前記ｐ型半導体部がｐ型の酸化物半導体からなる、
    請求項１～３のいずれか１項に記載の電界効果トランジスタ。
  5. 前記ｐ型の酸化物半導体がｐ型のＮｉＯ、ＣｕＯ、又はＣｕ２Ｏである、
    請求項４に記載の電界効果トランジスタ。
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