JP5608840B1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5608840B1
JP5608840B1 JP2014517311A JP2014517311A JP5608840B1 JP 5608840 B1 JP5608840 B1 JP 5608840B1 JP 2014517311 A JP2014517311 A JP 2014517311A JP 2014517311 A JP2014517311 A JP 2014517311A JP 5608840 B1 JP5608840 B1 JP 5608840B1
Authority
JP
Japan
Prior art keywords
silicon carbide
carbide semiconductor
layer
region
carbon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014517311A
Other languages
English (en)
Other versions
JPWO2014103186A1 (ja
Inventor
康太郎 田中
正雄 内田
雅彦 庭山
修 楠本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2014517311A priority Critical patent/JP5608840B1/ja
Application granted granted Critical
Publication of JP5608840B1 publication Critical patent/JP5608840B1/ja
Publication of JPWO2014103186A1 publication Critical patent/JPWO2014103186A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/045—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide passivating silicon carbide surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

炭化珪素半導体装置は、炭化珪素半導体層と、炭化珪素半導体層上に配置され、シリコン酸化膜を含むゲート絶縁層と、ゲート絶縁層上に配置されたゲート電極と、炭化珪素半導体層とシリコン酸化膜との間に位置し、炭化珪素半導体層における炭素原子濃度に対する炭素原子濃度が１０％以上９０％以下である炭素遷移層とを備え、炭素遷移層のうち窒素原子濃度が最大となる位置よりもシリコン酸化膜側にある領域において、炭素原子濃度の積分値に対する窒素原子濃度の積分値の比率が０．１１以上である。

Description

本願は、炭化珪素を用いたワイドバンドギャップ半導体装置に関する。
ワイドバンドギャップ半導体は、シリコン半導体と比べて耐圧が高く、大電流を流すことができるため、パワーデバイス等の半導体材料として注目されている。ワイドバンドギャップ半導体の中でも、炭化珪素（ＳｉＣ）を用いた炭化珪素半導体は、特に高い絶縁破壊電界を有するため、次世代の低損失パワーデバイス用の材料として期待されている。炭化珪素半導体を用いた半導体装置として、ユニポーラのスイッチングデバイスである金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）がある。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。ＳｉＣ−ＭＯＳＦＥＴは高速動作が可能であり、パワーユニットの小型化及び低損失化を実現するための鍵となる半導体装置として注目されている。
ＳｉＣ−ＭＯＳＦＥＴには、チャネル移動度が理論的限界と比べて著しく低いという問題がある。ＳｉＣ−ＭＯＳＦＥＴにおいてチャネル移動度が低い原因は、炭化珪素半導体とシリコン酸化膜（ＳｉＯ2膜）との界面に、界面準位等の多くの欠陥が存在しているためであると考えられている。このため、酸化膜と炭化珪素半導体との界面における欠陥を低減するために、熱酸化又は化学気相堆積（ＣＶＤ）法等により酸化膜を形成した後、窒化処理を行うことが検討されている。酸化膜と炭化珪素半導体との界面に高濃度の窒素をドーピングすることにより、界面準位密度を低減し、チャネル移動度を改善できると期待される。例えば、非特許文献１には、窒素雰囲気中で１１７５℃で２時間の熱処理を行い、シリコン酸化膜と炭化珪素半導体との界面に、面積濃度で例えば２×１０14ｃｍ-2以上の窒素を導入することが開示されている。
一方、例えば特許文献１には、ＳｉＣ−ＭＯＳＦＥＴのオフ時にゲート電極に負バイアスを印加すると、閾値電圧（Ｖｔｈ）が経時的に変動する（負側にシフトする）現象が生じることが開示されている。特許文献１には、上記の現象は、シリコン酸化膜と炭化珪素半導体との界面近傍に高密度でホールトラップが存在し、正の電荷であるホールが徐々にトラッピングされることにより生じ得ると記載されている。また、この変動を抑制するために、炭化珪素半導体とシリコン酸化膜との界面における窒素原子濃度を、非特許文献１よりも小さく（１．６×１０14ｃｍ-2未満）抑えることが提案されている。
なお、シリコン（Ｓｉ）半導体を用いたｐチャネルＭＯＳＦＥＴにおいても、ゲート電極に負バイアスを印加すると、閾値電圧が変動する現象（ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）と呼ばれる。）が生じることが知られている。閾値電圧の変動量は長時間（例えば１０００ｈ）のストレス電圧で０．１Ｖ以下である。この原因は、Ｓｉの未結合手等に起因する界面準位にキャリアが出入りすることと考えられており（例えば特許文献２）、ＳｉＣ−ＭＯＳＦＥＴで生じる上記現象の原因とは全く異なるものである。
特開２０１１−８２４５４号公報 特開２００４−２５３７７７号公報
Ｊ． Ａｐｐｌ． Ｐｈｙｓ．， Ｖｏｌ．９３， Ｎｏ．５， ２００３， ｐ．２７１９
しかしながら、本発明者は、ＳｉＣ−ＭＯＳＦＥＴにおいて、ゲート電極に正バイアスを印加した場合にも閾値電圧の変動が生じ得ることを見出した。正バイアスを印加した場合に生じる閾値電圧の変動量は極めて大きくなる場合がある（例えば数１０ｍＶ〜数Ｖ）。
本発明者がさらに鋭意検討した結果、正バイアスの印加による閾値変動は、上述した負バイアスの印加による閾値変動とは全く異なる要因およびメカニズムによって引き起こされることを突き止めた。本発明者による検討結果については後述する。従って、従来と同様の手段によって、正バイアスの印加による閾値変動を十分に抑制することは困難である。
本発明の一実施形態は、上記事情を鑑みてなされたものであり、ゲート電極に正バイアスを印加することによって生じる閾値変動が抑制された炭化珪素半導体装置を提供する。
本発明による一実施形態の炭化珪素半導体装置は、炭化珪素半導体層と、前記炭化珪素半導体層上に配置され、シリコン酸化膜を含むゲート絶縁層と、前記ゲート絶縁層上に配置されたゲート電極と、前記炭化珪素半導体層と前記シリコン酸化膜との間に位置し、前記炭化珪素半導体層における炭素原子濃度に対する炭素原子濃度が１０％以上９０％以下である炭素遷移層とを備え、前記炭素遷移層のうち窒素原子濃度が最大となる位置よりも前記シリコン酸化膜側にある領域において、炭素原子濃度の積分値に対する窒素原子濃度の積分値の比率が０．１１以上である。
本発明の一実施形態の炭化珪素半導体装置の製造方法は、炭化珪素半導体層を用意する工程（ａ）と、前記炭化珪素半導体層の表面にシリコン酸化膜を含むゲート絶縁層を形成する工程であって、前記炭化珪素半導体層と前記シリコン酸化膜との間には、前記炭化珪素半導体層における炭素原子濃度に対する炭素原子濃度が１０％以上９０％以下である炭素遷移層が形成される工程（ｂ）と、少なくとも前記炭素遷移層に窒素原子を導入する工程であって、これにより、前記炭素遷移層のうち窒素原子のピークとなる位置よりも前記シリコン酸化膜側にある領域において、炭素原子濃度の積分値に対する窒素原子濃度の積分値の比率を０．１１以上とする工程（ｃ）とを包含する。
本発明の一実施形態によれば、炭化珪素半導体装置において、ゲート電極に正バイアスを印加することによって生じる閾値変動を抑制できる。
（ａ）は、本発明の一実施形態に係る炭化珪素半導体装置のＭＯＳ構造を示す部分断面図であり、（ｂ）は、一実施形態に係る炭化珪素半導体装置（縦型ＭＯＳＦＥＴ）を例示する断面図である。 （ａ）および（ｂ）は、ＳｉＯ2／ＳｉＣ界面近傍の炭素遷移層を説明するための模式的な図である。 炭素原子濃度および窒素原子濃度の厚さ方向のプロファイルの測定結果を例示する図である。 ゲート電極への正バイアス印加による閾値の変動量ΔＶｔｈを測定した結果を示すグラフであり、横軸は正バイアスを印加した時間、縦軸は閾値の変動量ΔＶｔｈを表す。 ゲート電極への正バイアス印加による閾値変動の要因を説明するための模式図である。 試料ＢおよびＦの厚さ方向における窒素原子濃度プロファイルの測定結果を示す図である。 試料ＢおよびＦの伝導帯側バンド端近傍における界面準位密度の測定結果を示す図である。 炭素原子濃度に対する窒素原子濃度の積分値の比率Ｒと、３００秒間の正バイアス印加による閾値変動量ΔＶｔｈsとの相関関係を説明するための図である。 本発明の他の実施形態に係る炭化珪素半導体装置（横型ＭＯＳＦＥＴ）を例示する断面図である。
上述したように、本発明者は、ＳｉＣ−ＭＯＳＦＥＴに正バイアスを印加したときに閾値電圧が変動する現象について、そのメカニズムを検討した。なお、本明細書において、「ゲート電極に正バイアスを印加した際の閾値変動」とは、ゲート電極に正バイアスを印加する前の閾値Ｖｔｈ１に対して、ゲート電極に正バイアスを印加した後の閾値Ｖｔｈ２が変動することを意味する。また、これらの閾値電圧の差（Ｖｔｈ２−Ｖｔｈ１）を閾値電圧の変動量ΔＶｔｈ（Ｖ）とする。
本発明者による検討の結果、ゲート電極に正バイアスを印加した際の閾値変動の要因は少なくとも２つあり、そのうち１つがシリコン酸化膜とＳｉＣ半導体層との間に残留する炭素原子に起因することを見出した。これは、ＳｉＣ特有の要因である。
ＳｉＣ−ＭＯＳＦＥＴでは、ＳｉＣ半導体層の表面を熱酸化することによってゲート酸化膜（熱酸化膜）を形成する場合がある。熱酸化では、ＳｉＣ半導体層におけるシリコン原子は酸素と結合してＳｉＯ2となり（Ｓｉ＋Ｏ2→ＳｉＯ2）、炭素原子は酸素と結合し、ＣＯｎとなって昇華する（Ｃ＋ｎＯ→ＣＯn）。しかしながら、一部の炭素原子は昇華せずに、ＳｉＣ半導体層とゲート酸化膜との界面（ＳｉＣ／ＳｉＯ2界面）近傍に残留する。本発明者が調べたところ、残留した炭素原子（残留炭素）は、例えば、ＳｉＣ／ＳｉＯ2界面を含む厚さが数ｎｍの領域に亘って１．０×１０19ｃｍ-3以上存在する。この残留炭素に起因する欠陥準位（あるいはトラップ）がこの領域に存在することによって、閾値電圧が大きく変動すると推察された。さらに、残留炭素に起因する閾値変動は、主に、ゲート電極への正バイアスの印加を開始した直後から短時間経過するまでの間（例えば３００秒以内）に生じることも突き止めた。本明細書では、ゲート電極への累積電圧印加時間が比較的短いときに生じる閾値変動を「初期変動」と略する。また、ＳｉＣ／ＳｉＯ2界面近傍における残留炭素が存在する領域の厚さや残留炭素量などは一定でなく、熱酸化における酸化の速度や熱酸化膜の厚さによって変化することも分かった。
このような知見に基づいて、本発明者は、窒素原子によって残留炭素を置換または終端する効果を利用して、残留炭素に起因する閾値電圧の変動を低減できることを見出し、本願発明に至った。
本発明の一実施形態の概要は以下のとおりである。
本発明の一実施形態の炭化珪素半導体装置は、炭化珪素半導体層と、前記炭化珪素半導体層上に配置され、シリコン酸化膜を含むゲート絶縁層と、前記ゲート絶縁層上に配置されたゲート電極と、前記炭化珪素半導体層と前記シリコン酸化膜との間に位置し、前記炭化珪素半導体層における炭素原子濃度に対する炭素原子濃度が１０％以上９０％以下である炭素遷移層とを備え、前記炭素遷移層のうち窒素原子濃度が最大となる位置よりも前記シリコン酸化膜側にある領域において、炭素原子濃度の積分値に対する窒素原子濃度の積分値の比率が０．１１以上である。
上記の炭化珪素半導体装置は、例えば、前記炭化珪素半導体層を支持する基板と、前記基板の前記炭化珪素半導体層と反対側に設けられたドレイン電極と、前記炭化珪素半導体層の上に設けられたソース電極とをさらに備え、前記炭化珪素半導体層は、第１導電型のドリフト領域と、前記ドリフト領域に隣接して配置された第２導電型のボディ領域と、前記ボディ領域内に配置された第１導電型の不純物領域と、前記ボディ領域と前記ゲート絶縁層との間に、前記ドリフト領域と前記不純物領域とを接続するように設けられたチャネル層とを有し、前記ソース電極は前記不純物領域と電気的に接続されており、前記炭素遷移層は、前記チャネル層と前記シリコン酸化膜との間に位置していてもよい。
上記の炭化珪素半導体装置は、例えば、前記炭化珪素半導体層を支持する基板と、前記炭化珪素半導体層の上に設けられたソース電極およびドレイン電極とをさらに備え、前記炭化珪素半導体層は、第１導電型のドリフト領域と、前記ドリフト領域に隣接して配置された第２導電型のボディ領域と、前記ボディ領域内に互いに間隔を空けて配置された第１導電型の第１不純物領域および第２不純物領域と、前記ボディ領域と前記ゲート絶縁層との間に、前記第１不純物領域と前記第２不純物領域とを接続するように設けられたチャネル層とを有し、前記ソース電極は前記第１不純物領域と電気的に接続され、前記ドレイン電極は前記第２不純物領域と電気的に接続されており、前記炭素遷移層は、前記チャネル層と前記シリコン酸化膜との間に位置していてもよい。
前記窒素原子濃度の深さ方向におけるプロファイルは、例えば、前記炭素遷移層内にピークを有している。
本発明の一実施形態の炭化珪素半導体装置の製造方法は、炭化珪素半導体層を用意する工程（ａ）と、前記炭化珪素半導体層の表面にシリコン酸化膜を含むゲート絶縁層を形成する工程であって、前記炭化珪素半導体層と前記シリコン酸化膜との間には、前記炭化珪素半導体層における炭素原子濃度に対する炭素原子濃度が１０％以上９０％以下である炭素遷移層が形成される、工程（ｂ）と、少なくとも前記炭素遷移層に窒素原子を導入する工程であって、これにより、前記炭素遷移層のうち窒素原子のピークとなる位置よりも前記シリコン酸化膜側にある領域において、炭素原子濃度の積分値に対する窒素原子濃度の積分値の比率を０．１１以上とする工程（ｃ）とを包含する。
前記工程（ｂ）は、前記炭化珪素半導体層の前記表面を熱酸化して前記シリコン酸化膜を形成する工程を含んでもよい。
前記工程（ｃ）は、例えば、前記ゲート絶縁層が形成された前記炭化珪素半導体層に対して、窒素を含む雰囲気中で１２００℃以上の温度で熱処理を行う工程を含む。
上述のように、本発明の一実施形態では、ＳｉＣ／ＳｉＯ2界面近傍における残留炭素が存在する領域に、残留炭素量に応じて適量の窒素を導入する。これにより、残留炭素に起因する初期変動を抑制することが可能になる。ここでいう「ＳｉＣ／ＳｉＯ2界面近傍」とは、炭化珪素層とシリコン酸化膜との間に位置する所定の厚さを有する層を指す。後述するように、炭素原子濃度によって炭化珪素層、シリコン酸化膜およびその間に位置する炭素遷移層を画定する場合には、炭素遷移層に相当する。
なお、例えばシリコン半導体を用いたＭＯＳＦＥＴ（Ｓｉ−ＭＯＳＦＥＴ）では、そもそも残留炭素は存在しないので、残留炭素に起因する閾値電圧の変動は生じ得ない。また、ＳｉＣ−ＭＯＳＦＥＴの閾値変動を低減する従来の方法によって、ゲート電極への正バイアス印加による初期変動を抑制することは困難である。例えば特許文献１や非特許文献１では、窒化処理を行うことが開示されているものの、ゲート電極への正バイアス印加による閾値変動の要因が残留炭素にあることが認識されておらず、炭素遷移層における炭素原子濃度と窒素原子濃度との関係についても全く言及されていない。
以下、図面を参照しながら、本発明の実施の形態をより具体的に説明する。図面中、同様の構成要素には同一の参照符号を付し、冗長な説明を避けるために重複する説明を省略する。また、図面に示される構成要素は模式的に示されており、構成要素の形状も図示する形状に限定されない。
図１（ａ）は、本実施形態の炭化珪素半導体装置を説明するための部分断面図である。本実施形態の炭化珪素半導体装置は、炭化珪素半導体層１０２と、炭化珪素半導体層１０２上に配置され、シリコン酸化膜（ＳｉＯ2膜）１０４ａを含むゲート絶縁層１０４と、ゲート絶縁層１０４上に配置されたゲート電極１０５とを備える。このように、炭化珪素半導体層１０２、ゲート絶縁層１０４およびゲート電極１０５を含む構造体を「ＭＯＳ構造体」とも呼ぶ。
炭化珪素半導体層１０２とシリコン酸化膜１０４ａとの間には、炭化珪素半導体層１０２における炭素原子濃度に対して１０％以上９０％以下の炭素原子濃度を有する層１１０が位置している。本明細書では、このような層１１０を炭素遷移層と称する。炭素遷移層１１０は窒素原子を含んでいる。本実施形態では、炭素遷移層１１０のうち窒素原子濃度が最大となる位置よりもシリコン酸化膜１０４ａ側にある領域（原子濃度積分領域）において、炭素原子濃度の積分値に対する窒素原子濃度の積分値の比率Ｒは０．１１以上である。
図２（ａ）は、本実施形態における炭素遷移層１１０を説明するための図であり、シリコン酸化膜１０４ａの表面からの深さ方向における炭素原子および窒素原子の濃度プロファイルの一例を示すグラフである。
図２（ａ）に示す例では、炭素原子濃度は、炭化珪素半導体層１０２からシリコン酸化膜１０４ａ側に向かって低くなっており、炭化珪素半導体層１０２における炭素原子濃度に対する炭素原子濃度が９０％から１０％まで変化する領域が炭素遷移層１１０となる。例えば、炭化珪素半導体層１０２の表面を熱酸化してシリコン酸化膜１０４ａを形成する場合、炭素遷移層１１０は、熱酸化時に昇華せずに残留した炭素原子（残留炭素）を含んでいる。炭素遷移層１１０の厚さは、シリコン酸化膜１０４ａの形成方法や条件などによって変わるが、例えば０．５ｎｍ以上３ｎｍ以下である。熱酸化によってシリコン酸化膜１０４ａを形成する場合には、ＣＶＤ法などによって形成する場合よりも炭素遷移層１１０が厚くなる傾向があり、その厚さは例えば０．５ｎｍ以上５ｎｍ以下である。
炭素遷移層１１０には窒素原子が導入されている。図示する例では、窒素原子濃度プロファイルは、炭素遷移層１１０内にピークを有している。従って、炭素遷移層１１０のうち窒素原子濃度プロファイルがピークとなる深さからシリコン酸化膜１０４ａ側に位置する領域１０４ｂが、原子濃度積分領域となる。この領域において、炭素原子濃度の積分値に対する窒素原子濃度の積分値の比率Ｒが０．１１以上であればよい。このように、窒素原子濃度プロファイルのピークが炭素遷移層１１０内に位置していると、窒素原子が炭素遷移層１１０により効率的に導入されているので、より顕著な効果が得られる。
なお、窒素原子濃度プロファイルのピークが炭素遷移層１１０内に位置していなくてもよい。その場合、炭素遷移層１１０において窒素原子濃度が最大となる深さからシリコン酸化膜１０４ａ側に位置する領域１０４ｂが原子濃度積分領域となる。従って、窒素原子濃度プロファイルのピークが、シリコン酸化膜１０４ａと炭素遷移層１１０との界面の深さ（炭素原子濃度が１０％となる深さ）よりも深い位置にあれば、原子濃度積分領域を特定することができる。例えば図２（ｂ）に示すように、窒素原子濃度プロファイルのピークが炭化珪素半導体層１０２内に位置していると、炭素遷移層１１０全体が原子濃度積分領域１０４ｂとなる。あるいは、窒素原子濃度プロファイルは鋭いピークを有さず、平坦な領域を有していてもよい。平坦な領域が炭素遷移層１１０における窒素原子濃度の最大値となる場合には、平坦な領域の最もシリコン酸化膜１０４ａ側からシリコン酸化膜１０４ａまでの領域１０４ｂが原子濃度積分領域となる。
本実施形態によると、残留炭素を含む領域である炭素遷移層１１０に、炭素原子量に対して所定の割合以上の窒素原子量が含まれているので、ゲート電極１０５に正バイアスを印加した際の、残留炭素に起因する閾値変動を低減することができる。その理由については、実験結果を参照しながら後述する。
次に、本実施形態の炭化珪素半導体装置の構造を、縦型ＭＯＳＦＥＴを例に、さらに具体的に説明する。
図１（ｂ）は、本実施形態の炭化珪素半導体装置（縦型ＭＯＳＦＥＴ）１００を例示する断面図である。縦型ＭＯＳＦＥＴ１００は、複数のユニットセルを備えており、図１（ｂ）は１個のユニットセルを示している。
炭化珪素半導体装置１００の各ユニットセルは、基板１０１と、基板１０１の主面上に配置された、炭化珪素半導体層１０２、炭素遷移層１１０、ゲート絶縁層１０４およびゲート電極１０５をこの順で含むＭＯＳ構造体と、炭化珪素半導体層１０２上に設けられたソース電極１０６と、基板１０１の裏面（主面と反対側の面）上に設けられたドレイン電極１０７とを備えている。ＭＯＳ構造体は、図１（ａ）を参照しながら前述した構成と同様の構成を有している。
基板１０１は、例えば低抵抗の第１導電型（ここではｎ+型）の炭化珪素基板である。
ゲート絶縁層１０４は、例えばシリコン酸化膜１０４ａである。なお、ゲート絶縁層１０４は、シリコン酸化膜１０４ａを含んでいればよく、シリコン酸化膜１０４ａとゲート電極１０５との間に他の絶縁膜を含んでいても構わない。
炭化珪素半導体層１０２は、第１導電型と異なる第２導電型（ここではｐ型）を有するボディ領域１２２と、炭化珪素半導体層１０２のうちボディ領域１２２が配置されていない部分に位置する第１導電型のドリフト領域１２１と、ボディ領域１２２とゲート絶縁層１０４との間に設けられたチャネル層１２５とを有している。ドリフト領域１２１は、ボディ領域１２２と隣接するように配置されている。ドリフト領域１２１は、例えば、基板１０１よりも低濃度でｎ型不純物を含むｎ-型の炭化珪素半導体領域である。ボディ領域１２２の内部には、高濃度で第１導電型の不純物を含む（ここではｎ+型）不純物領域（ソース領域）１２３が配置されている。不純物領域１２３はソース電極１０６と接している。また、ボディ領域１２２の内部に、ボディ領域１２２よりも高い濃度で第２導電型の不純物を含む（ここではｐ+型）コンタクト領域１２４が配置されていてもよい。コンタクト領域１２４はソース電極１０６と接するように配置される。従って、ボディ領域１２２は、コンタクト領域１２４を介してソース電極１０６と電気的に接続される。
チャネル層１２５は、ボディ領域１２２上に、ドリフト領域１２１と不純物領域１２３とを接続するように配置されている。チャネル層１２５は、例えば第１導電型（ここではｎ型）の炭化珪素層であってもよい。この例では、チャネル層１２５は、ボディ領域１２２およびその内部にあるソース領域１２３上から、隣接するボディ領域１２２およびその内部にあるソース領域１２３上まで、これらのボディ領域１２２の間に位置するドリフト領域１２１を跨ぐように設けられている。チャネル層１２５におけるボディ領域１２２上に位置する部分は、キャリアが移動するチャネルとして機能する。
炭化珪素半導体層１０２は、基板１０１上にエピタキシャル成長によって形成された炭化珪素エピタキシャル層（例えば厚さ：１０μｍ）と、炭化珪素エピタキシャル層上に形成されたチャネル層１２５とを有していてもよい。この場合、炭化珪素エピタキシャル層にボディ領域１２２、ドリフト領域１２１およびコンタクト領域１２４が形成されていてもよい。また、チャネル層１２５も、炭化珪素エピタキシャル層の上にエピタキシャル成長によって形成されていてもよい。
炭化珪素半導体装置１００では、ゲート電極１０５に印加する電圧により、ゲート電極１０５の下にあるチャネル層１２５に電流を流すことができる。そのため、ドレイン電極１０７からの電流（ドレイン電流）は、基板１０１、ドリフト領域１２１、チャネル層１２５およびソース領域１２３を介してソース電極１０６へ流れる（オン状態）。
本実施形態における基板１０１は、例えば、１×１０18ｃｍ-3以上のｎ型不純物を含んでいることが好ましい。基板１０１に含まれるｎ型不純物は、窒素、リン又はヒ素等が好ましい。ドリフト領域１２１は、１×１０14ｃｍ-3〜１×１０16ｃｍ-3程度、不純物領域１２３は、１×１０19ｃｍ-3〜１×１０21ｃｍ-3程度のｎ型不純物がドープされていてもよい。この場合のｎ型不純物は窒素であってもよい。チャネル層１２５は、微量の窒素、リン又はアンチモン等のｎ型不純物を含んでいてもよい。ボディ領域１２２は１×１０16ｃｍ-3〜２×１０19ｃｍ-3程度、コンタクト領域１２４は５×１０19ｃｍ-3程度のｐ型不純物を含んでいてもよい。ボディ領域１２２におけるｐ型不純物濃度は１×１０17ｃｍ-3以上であることが好ましい。
図示していないが、必要に応じてゲート電極１０５及びソース電極１０６を覆う層間絶縁膜を形成し、層間絶縁膜にゲート電極１０５及びソース電極１０６等と接続された配線を形成してもよい。また、この例では、ソース電極１０６はソース領域１２３およびコンタクト領域１２４の両方に接するように設けられているが、ソース電極１０６はコンタクト領域１２４と接していなくてもよい。この場合には、コンタクト領域１２４の上にコンタクト電極を形成し、ソース電極１０６とコンタクト電極とを配線等により接続してもよい。コンタクト領域１２４は、ボディ領域１２２内に配置されていればよく、ソース領域１２３と接していなくてもよい。
炭化珪素半導体装置１００でも、図１（ａ）を参照しながら前述したように、炭化珪素半導体層１０２（ここではチャネル層１２５）とシリコン酸化膜１０４ａとの間に炭素遷移層１１０が位置している。炭素遷移層１１０のうち窒素原子濃度が最大となる位置よりもシリコン酸化膜１０４ａ側にある領域（原子濃度積分領域）において、炭素原子濃度の積分値に対する窒素原子濃度の積分値の比率Ｒは０．１１以上である。窒素原子濃度の比率Ｒを上記範囲に設定することにより、界面準位密度を低減できるだけでなく、ゲート電極１０５に正バイアスを印加した際の閾値変動を低減することができる。
＜窒素原子濃度の比率Ｒの算出方法＞
炭素原子濃度の積分値に対する窒素原子濃度の積分値の比率Ｒは、例えば以下のようにして求めることができる。
まず、二次イオン質量分析（ＳＩＭＳ）を用いて、シリコン酸化膜１０４ａと炭化珪素半導体層１０２との界面近傍における炭素原子濃度および窒素原子濃度を測定する。図３は、ＳＩＭＳによって得られた、炭素原子および窒素原子の深さ方向の濃度プロファイルを例示するグラフである。グラフの横軸はシリコン酸化膜１０４ａの表面からの深さを表している。
次いで、炭素原子濃度が炭化珪素半導体層１０２の炭素原子濃度の１０％以上９０％以下となる深さを求め、炭素遷移層１１０を画定する（図２（ａ）および（ｂ）参照）。さらに、炭素遷移層１１０における窒素原子濃度が最大となる深さを求め、原子濃度積分領域を画定する。
この後、原子濃度積分領域における炭素原子濃度および窒素原子濃度の積分を行う。得られた積分値は、深さ方向のディメンジョンを無視した、面積窒素原子濃度（原子／ｃｍ2）および面積炭素原子濃度（原子／ｃｍ2）として評価され得る。
深さ方向の濃度を積分し、深さ方向のディメンジョンを無視できるようにした面積濃度を濃度の指標として用いることにより、深さ方向の分解能精度の影響を低減することができる。
＜炭化珪素半導体装置１００の製造方法＞
次に、炭化珪素半導体装置１００の製造方法の一例を説明する。
まず、基板１０１上に、エピタキシャル成長によって、ｎ型の炭化珪素エピタキシャル層を形成する。炭化珪素エピタキシャル層の不純物濃度は、エピタキシャル成長中に不純物（例えば窒素）ガスを添加することによって制御できる。
次に、炭化珪素エピタキシャル層にｐ型不純物イオン（ここではＡｌ（アルミニウム）イオン）を注入することにより、炭化珪素エピタキシャル層に複数のボディ領域１２２を形成する。炭化珪素エピタキシャル層のうちボディ領域１２２が形成されなかった領域は、ｎ型のドリフト領域となる。
続いて、ボディ領域１２２内にｎ型不純物イオン（ここではＮ（窒素）イオン）を注入することにより、ソース領域１２３を形成する。また、ボディ領域１２２内にｐ型不純物イオン（Ａｌイオン）を注入することにより、コンタクト領域１２４を形成する。
この後、炭化珪素エピタキシャル層に注入した不純物イオンを活性化させるためのアニール（活性化アニール）を行う。活性化アニールは、例えばＡｒ雰囲気中、１７００℃の温度で３０分間行う。
次に、炭化珪素エピタキシャル層上に、さらに炭化珪素をエピタキシャル成長させてチャネル層１２５を形成する。これにより、炭化珪素半導体層１０２を得る。
チャネル層１２５はｎ型であり、その不純物濃度は、例えば１×１０15ｃｍ-3、厚さは１００ｎｍ程度とする。チャネル層１２５の不純物濃度は、エピタキシャル成長中に不純物（例えば窒素）ガスを添加することによって制御できる。チャネル層１２５の厚さは、後にゲート絶縁層を形成する際に減少する。なお、チャネル層１２５がｎ型不純物として窒素を含む場合でも、その窒素濃度は例えば２×１０19ｃｍ-3程度である。従って、後の工程で熱酸化によりゲート絶縁層が形成される領域に含まれる窒素の量はＳＩＭＳ検出下限以下であり、後述する窒化処理でこの領域にドープされる窒素量に比べて極めて少ない。
次に、チャネル層１２５の表面部分を熱酸化させることにより、チャネル層１２５上にゲート絶縁層１０４として、シリコン酸化膜１０４ａを形成する。熱酸化は、例えば、ドライ酸素雰囲気中で１１００℃〜１２５０℃程度の温度で行うことができる。処理時間は、所望の厚さの熱酸化膜（シリコン酸化膜１０４ａ）が得られるように適宜調整され得る。熱酸化の際に、酸素雰囲気中に、窒素ガス又はアルゴンガス等の希釈ガスを添加してもよい。ここでは、ドライ酸素雰囲気中、１２００℃の温度で、厚さが７０ｎｍのシリコン酸化膜１０４ａを形成する。厚さが例えば７０ｎｍのシリコン酸化膜１０４ａを形成する場合、熱酸化によってチャネル層１２５の表面部分が３０ｎｍ程度消費される。
この工程において、炭化珪素半導体層１０２（ここではチャネル層１２５）におけるシリコン原子が二酸化シリコンになるとともに、炭化珪素半導体層１０２における炭素原子がＣＯｎとなって昇華する。しかしながら、一部の炭素原子は昇華せずに炭化珪素半導体層１０２と熱酸化によって形成されるシリコン酸化膜１０４ａとの間に残り、残留炭素となる。このようにして、残留炭素を含む炭素遷移層１１０が形成される。
なお、シリコン酸化膜１０４ａは、熱酸化以外の方法、例えばパイロジェニック酸化、化学気相堆積（ＣＶＤ）法などによって形成されてもよい。熱酸化以外の方法を用いる場合でも、炭素遷移層１１０が形成される。ただし、熱酸化を用いると、他の方法よりも残留炭素の量が多くなることから、本願発明によって、残留炭素に起因する閾値変動をより効果的に抑制できる。
続いて、シリコン酸化膜１０４ａの上方から、少なくとも炭素遷移層１１０に対し、窒素のドーピングを行う（窒化処理）。窒素のドーピングは、例えば、一酸化窒素（ＮＯ）雰囲気中で、１２００℃以上の温度で行うことができる。窒化処理温度および時間は、所望の量の窒素が炭素遷移層１１０に導入されるように適宜調整される。処理雰囲気は、一酸化窒素雰囲気に限定されず、窒素の含まれる各種ガス雰囲気でもよい。窒素のドーピングを行う際には、一酸化炭素が過剰に分解されないように、窒素で希釈することが好ましい。
次いで、ゲート絶縁層１０４上に、ゲート電極１０５を形成する。ゲート電極１０５は、例えば、ｎ型不純物がドープされたポリシリコン膜を堆積し、これをパターニングすることにより形成されてもよい。ポリシリコン膜を用いてゲート電極１０５を形成する場合には、ゲート電極１０５の上部にシリサイド層を設けてもよい。
この後、ソース電極１０６およびドレイン電極を形成する。ソース電極１０６は、ソース領域１２３およびコンタクト領域１２４と接するようにＮｉ膜を形成し、熱処理によってＳｉＣとＮｉとの合金化反応を行うことによって形成され得る。このようにして得られたソース電極１０６は、ニッケルシリサイドを含み、ソース領域１２３およびコンタクト領域１２４とオーミック接合を形成する。ドレイン電極１０７も、同様に、基板１０１の裏面にＮｉを堆積し、基板１０１中のＳｉＣとＮｉとの合金化反応を行うことにより形成され得る。
（実施例）
以下、窒化処理の条件を異ならせて、複数の評価用試料（ＳｉＣ−ＭＯＳＦＥＴ）Ａ〜Ｆを作製し、それらの閾値電圧の変動量を評価したので、その方法および結果を説明する。
＜試料の作製＞
試料Ａ〜Ｆの作製には、ポリタイプが４Ｈでありオフ角が４°の炭化珪素基板を用いた。また、これらの試料では、炭化珪素半導体層（チャネル層）の表面を熱酸化することにより、シリコン酸化膜（厚さ：７０ｎｍ）を形成した。熱酸化は、ドライ酸素雰囲気中で１２００℃の温度で行った。窒化処理は、一酸化窒素雰囲気中でシリコン酸化膜の上方から窒素を導入することにより行った。具体的には、大気圧にてチャンバー内に一酸化窒素を１ｓｌｍ（但し、ｓｌｍは、Ｌ／ｍｉｎ ａｔ ０℃、１０１．３ｋＰａである。）、窒素を４ｓｌｍの流量で導入して熱処理を行った。窒化処理条件（温度および時間）は試料ごとに異ならせた。試料Ａ〜Ｆにおける窒素導入時の温度および時間を表１に示す。窒化処理条件以外のプロセス条件は全て同じとして、図１（ｂ）に示す縦型ＭＯＳＦＥＴを作成し、試料Ａ〜Ｆを得た。
Figure 0005608840
＜試料の評価＞
次に、上記Ａ〜Ｆの試料の閾値電圧Ｖｔｈの変動量（ΔＶｔｈ）を評価した。ΔＶｔｈは、ゲート電極に所定の電圧を印加した後のＶｔｈ２と、電圧を印加する前の初期状態のＶｔｈ１との差とした（Ｖｔｈ２−Ｖｔｈ１）。
まず、ヒーター温度を１５０℃に設定して、評価しようとする試料（ＭＯＳＦＥＴ）を設置し、ゲート電極に電圧を印加する前に初期状態の閾値電圧Ｖｔｈ１を測定した。ここでは、ドレイン・ソース間電圧（Ｖｄｓ）を１０Ｖとした状態でゲート電極に印加する電圧を次第に高くし、ドレイン電流（Ｉｄ）が１ｍＡとなる際におけるゲート・ソース間電圧（Ｖｇｓ）をＶｔｈ１とした。初期状態のＶｔｈ１を測定した後、ヒーター温度は変えずにＶｄｓを０Ｖとし、ゲート電極に＋２０Ｖの電圧（ストレス電圧）を印加した。所定の時間が経過した後、ゲート電極への電圧の印加を停止し、再び１５０℃でＶｔｈの測定を行い、電圧印加後のＶｔｈ２とした。電圧印加後のＶｔｈ２と初期状態のＶｔｈ１との差を求め、ΔＶｔｈとした。
図４は、各試料の閾値電圧の変動量を評価した結果を示す図である。縦軸は初期状態の閾値Ｖｔｈ１からの変動量ΔＶｔｈ、横軸はゲート電極への累積電圧印加時間を表している。
図４から分かるように、何れの試料でも、ゲート電極への累積電圧印加時間が増えるにつれて、変動量ΔＶｔｈが増加している。また、窒化処理の温度が高いほど変動量ΔＶｔｈが小さくなり、同一温度では窒化処理時間が長いほど変動量ΔＶｔｈが小さくなっている。さらに、各試料の炭素遷移層における面積窒素原子濃度を調べたところ、試料ＡからＦの順に面積窒素原子濃度が高くなっていた。従って、窒素原子濃度が高いほど、ゲート電極への正バイアス印加による閾値電圧の変動量ΔＶｔｈを抑制できることが分かった。
ここで、本発明者が図４に示す評価結果を、各試料の閾値変動量の変化率の傾向に着目して検討したところ、比較的長時間のストレス電圧の印加によって生じる変動量の変化の割合（グラフの傾き）と、比較的短時間のストレス電圧の印加によって生じる変動量の変化の割合とは、異なる傾向を有していることを見出した。これは、ストレス電圧の印加を開始してから比較的長時間が経過した状態で生じる閾値変動のメカニズムと、ストレス電圧の印加を開始してから比較的短時間以内で生じる閾値変動のメカニズムとが異なっていることを意味すると考えられる。すなわち、正バイアスをゲートへ印加することによって閾値変動を生じさせるメカニズムは少なくとも２つある。そこで、本発明者は、閾値変動を引き起こす２つの要因について、検討を行った。
＜閾値変動の要因の検討１：界面準位密度＞
窒素の導入によって閾値変動が低減されるメカニズムを検討するために、まず、各試料の窒素原子濃度分布を測定し、窒素原子濃度と閾値変動量との関係を調べた。
図６は、ΔＶｔｈの大きい試料の一例として試料Ｂ、ΔＶｔｈの小さい試料の一例とし試料ＦにおけるＳｉＯ2／ＳｉＣ界面近傍の窒素原子分布を示すグラフである。一般的に、窒化処理を施したＳｉＯ2／ＳｉＣ界面近傍には高濃度の窒素が分布していることが知られており、これらの試料でも、ＳｉＯ2／ＳｉＣ界面近傍に高濃度の窒素原子が導入されていることが確認された。また、これらの試料では、窒素原子濃度のピークは、炭素遷移層内に位置していた。試料Ｆの炭素遷移層における面積窒素原子濃度を求め、ＳｉＯ2膜中に含まれる窒素の質量％に換算すると約５．９％となった。文献等において報告されているＳｉＯ2膜換算の窒素原子濃度は３％程度であり、試料Ｆにおいては通常よりも高い濃度の窒素が導入されていることが分かった。
図７は、上述の試料Ｂ、Ｆについて伝導帯側バンド端近傍における界面準位密度のエネルギー分布を測定した結果を示している。横軸は伝導帯下端のエネルギー（Ｅｃ）と価電子帯上端のエネルギー（Ｅｖ）との差であり、縦軸は界面準位密度（Ｄｉｔ）である。界面準位密度は、図１に示す縦型のＭＯＳＦＥＴでは測定が困難であるため、各試料と同じ条件で作製した面積０．１ｍｍ2のＭＯＳキャパシタを用いて評価した。ゲートへの印加電圧に対するキャリアトラップの影響を抑制するため、０．１Ｖ／ｓでゲート電極に印加する電圧を１５Ｖから−１５Ｖまで変化させ、１００ｋＨｚの高周波ＣＶ測定とｑｕａｓｉ−Ｓｔａｔｉｃ ＣＶ測定を同時に実施し、その差分から界面準位密度を算出した（Ｈｉｇｈ−Ｌｏｗ法）。
図７に示すように、試料Ｆの界面準位密度は、試料Ｂの界面準位密度よりも小さい。従って、ＳｉＯ2／ＳｉＣ界面近傍における窒素原子濃度を高くすると、界面準位密度を小さくできることが分かった。従って、閾値変動を引き起こす要因の１つが界面準位密度の増加にあることが確認された。
＜閾値変動の要因の検討２：残留炭素＞
前述したように、図４の結果から、閾値変動の要因は少なくとも２つあり、その１つは界面準位密度の増加と考えられる。そこで、本発明者は、界面準位密度と閾値電圧の変動量ΔＶｔｈとが相関関係を有すると仮定し、モデル式からΔＶｔｈ（ｈ）を算出した。なお、ΔＶｔｈ（ｈ）の算出に用いる界面準位密度は、下記式により求めた。
Ｎｉｔ（ｔ）＝Ａ・Ｅm・ｅｘｐ（−φ／ｋＴ）・ｔn
ここで、Ａは定数、Ｅは電界、ｍは電界依存性のべき指数、φは活性化エネルギー、ｋはボルツマン係数、Ｔは絶対温度、ｔは時間、ｎは時間依存性のべき指数である。
次いで、算出したΔＶｔｈ（ｈ）と実際のΔＶｔｈとの挙動を比較することにより、閾値電圧の変動を引き起こす他の要因についての検討を行った。
図５に示すモデル図を用いて説明する。図５に示すグラフａは試料ＡおよびＢ、グラフｃは試料ＣおよびＤ、グラフｅは試料ＥおよびＦの測定結果を模式化したグラフである。各グラフに対応して設けられたグラフａ（ｈ）、ｃ（ｈ）およびｅ（ｈ）は、界面準位密度の増加により閾値電圧が増大すると仮定して算出した閾値電圧の変動量ΔＶｔｈ（ｈ）の挙動を示すグラフである。
図５から分かるように、ストレス電圧の印加を開始してから比較的長時間（例えば３００秒超）経過後に生じるΔＶｔｈの挙動は、ΔＶｔｈ（ｈ）の挙動（グラフａ（ｈ）、ｃ（ｈ）およびｅ（ｈ））と略等しい。従って、長時間経過後に生じる閾値変動は、図６および図７を参照しながら前述したように、炭化珪素半導体層１０２とシリコン酸化膜１０４ａとの界面近傍における界面準位密度の増加に起因するものと推察される。
一方、ストレス電圧印加を開始してから短時間経過後に生じる閾値電圧の変動は、従来知られていなかったメカニズムによって生じると考えられる。例えば、グラフａでは、短時間経過後（ストレス電圧印加直後から３００秒以内）の閾値変動（初期変動）の大きさΔＶｔｈは、グラフａ（ｈ）のΔＶｔｈ（ｈ）に加えて、さらなる変動が生じている。この変動は、界面準位密度以外の要因によって引き起こされることがわかる。一方、グラフｅでは、初期変動の大きさΔＶｔｈは、グラフｅ（ｈ）のΔＶｔｈ（ｈ）を下回っている。このように、試料ＡおよびＢでは、界面準位密度の増加以外の要因による初期変動が比較的大きく、試料ＣおよびＤでは、試料ＡおよびＢよりも初期変動が減少している。試料ＥおよびＦでは、初期変動に寄与する浅い準位が減少し、初期変動がさらに減少している。
本発明者が初期変動の要因およびメカニズムを鋭意検討した結果、残留炭素に起因する変動であると推察された。すなわち、酸化過程で生成された不安定なＭＯＳ界面の数ｎｍの領域にわたって存在する残留炭素に起因する欠陥準位（あるいはトラップ）によって閾値変動が生じたと考えられる。窒化処理条件をより強化し、炭素原子量に対して所定量以上の窒素原子を導入することによって、残留炭素を窒素で置換または終端する効果が大きくなる。この結果、電子にとってより安定な状態を作り出すことができ、閾値電圧の初期変動を抑制する効果が生じたと推測される。
図８は、試料Ａ〜ＦのＳｉＯ2／ＳｉＣ界面近傍に存在する炭素原子濃度に対する窒素原子濃度の比率Ｒと、短時間のストレス電圧印加によるＶｔｈの変動量ΔＶｔｈsとの相関関係を示す図である。横軸に示す窒素原子濃度の比率Ｒは、ＳＩＭＳにより求めた炭素原子濃度および窒素原子濃度をそれぞれ積分し、炭素原子濃度積分値に対する窒素原子濃度積分値の割合（窒素原子濃度積分値／炭素原子濃度積分値）を算出した値である。各原子の積分範囲は、炭素原子濃度が炭化珪素半導体の１０％〜９０％である領域（炭素遷移層）において、窒素原子濃度の最大値よりもシリコン酸化膜側にある原子濃度積分領域（図２参照）とした。縦軸の変動量ΔＶｔｈsは、１５０℃の高温雰囲気中で、ゲート電極に＋２０Ｖのストレス電圧を３００秒間印加したときのＶｔｈの変動量である。
図８に示すように、窒素原子濃度の比率Ｒが大きくなるにつれて、閾値電圧の変動量ΔＶｔｈsをより低減できることが分かる。また、窒化処理温度が１２００度である試料Ｃ〜Ｆの変動量ΔＶｔｈsの変化に着目すると、図中の鎖線に示されるように、窒素原子濃度の比率Ｒの増加（すなわち窒化処理時間の増加）に伴って変動量ΔＶｔｈsが減少し、窒素原子濃度の比率Ｒが０．１１以上になると、変動量ΔＶｔｈsの減少量が飽和することが分かる。
この結果から分かるように、短時間のストレス電圧印加によって生じる閾値電圧の変動量ΔＶｔｈsは、窒素原子濃度だけでなく、ＳｉＯ2／ＳｉＣ界面近傍における炭素原子（残留炭素）の濃度にも依存する。窒素原子濃度の比率Ｒが高いほど、炭素遷移層に存在する残留炭素に起因する欠陥準位（あるいはトラップ）を窒素で置換または終端する効果が大きくなり、変動量ΔＶｔｈsが小さくなる。残留炭素量に対して窒素原子の量が所定量以上（比率Ｒが０．１１以上）になると、変動量ΔＶｔｈsは飽和し、略一定になる。また、窒素原子濃度の比率Ｒが０．１１以上であれば、短時間のストレス電圧印加による変動量ΔＶｔｈsを減少でき、この減少量の分だけ、その後のストレス電圧印加による変動量も低減される。従って、ストレス電圧印加時間にかかわらず、閾値電圧の変動を低減することが可能である。変動量ΔＶｔｈsを抑制するためにＳｉＯ2／ＳｉＣ界面近傍に導入すべき窒素原子量の範囲は、どのように形成されたシリコン酸化膜に対しても一概に決定できるものではなく、炭素遷移層に存在する炭素原子量によって変わる。
なお、比率Ｒを算出する原子濃度積分領域の範囲（深さの範囲）を、窒素原子濃度のピークのシリコン酸化膜側に設定した理由は次のとおりである。
炭素遷移層全体に亘って残留炭素が存在することから、炭素遷移層全体を原子濃度積分領域に設定することも考えられる。しかしながら、炭素遷移層全体を原子濃度積分領域の範囲とすると、炭素原子濃度が窒素原子濃度に比べて極めて高いため、窒素原子濃度の比率を精確に測定することが難しい場合がある。この結果、窒素原子濃度の比率と閾値変動との関係を調べ、閾値変動を抑制することは困難となる。そこで、炭素遷移層における炭素原子濃度の比較的低い領域を原子濃度積分領域として設定し、窒素原子濃度の比率Ｒを求めた。なお、窒素原子濃度がピークとなる位置では、炭素と窒素の相関が最も顕著に現れていると考えられる。窒素原子が局在するということは、欠陥準位（あるいはトラップ）が最も多く存在することを意味するからである。従って、上記の実施例では、炭素遷移層における原子濃度積分領域を窒素原子濃度のピーク位置を基準として設定した。
窒素原子濃度の比率Ｒの上限値は特に限定しないが、例えば０．１８以下である。また、炭素遷移層における面積窒素原子濃度が高すぎると、キャリアの散乱による移動度の劣化の可能性があるので、炭素遷移層における面積窒素原子濃度を１×１０15ｃｍ-2以下に抑えることが好ましい。一方、炭素遷移層における面積窒素原子濃度が例えば６×１０14ｃｍ-2以上であれば、界面準位密度をより低減できるので、長時間のストレス電圧印加による閾値電圧の変動量ΔＶｔｈを低減する効果が大きくなる。従って、短時間および長時間のストレス電圧印加による閾値電圧の変動量ΔＶｔｈをより効果的に低減できるので、より顕著な効果が得られる。
炭素遷移層における面積炭素原子濃度も、炭化珪素半導体層やシリコン酸化膜の形成方法や形成条件、材料によって変わり得るので限定しない。一例として、エピタキシャル成長によって形成された炭化珪素層を熱酸化してシリコン酸化膜を形成する場合、炭素遷移層における面積炭素原子濃度は例えば６×１０15ｃｍ-2以上１×１０16ｃｍ-2以下である。
＜窒素原子濃度プロファイルにおけるピーク値Ｃｍおよび半値幅ΔＭ＞
各試料Ｂ〜Ｆについて、深さ方向における窒素原子濃度プロファイルからピーク値Ｃｍおよび半値幅ΔＭを求めたので、その方法および結果を説明する。半値幅ΔＭは、窒素原子濃度のピーク値Ｃｍの１／２以上の濃度で窒素原子が存在する領域の幅である。
試料Ｆを例に説明する。ＳＩＭＳにより、試料Ｆのシリコン酸化膜と炭化珪素半導体層との界面近傍における深さ方向の窒素原子濃度プロファイルを求める。ここでは、ＳＩＭＳを用いた窒素原子濃度の測定を、一次イオンとして酸素イオンを用いて行った。
次いで、ＳＩＭＳにより得られた窒素原子濃度プロファイル（図６）から、窒素原子濃度のピーク値（ピーク濃度）Ｃｍおよび半値幅ΔＭを求める。図６に示すように、ピーク値Ｃｍの１／２の濃度（Ｃｍ／２）となる２点間の深さの幅ΔＭが半値幅である。
他の試料についても同様にピーク値Ｃｍおよび半値幅ΔＭを求める。得られた結果を表２に示す。
Figure 0005608840
この結果から、ＮＯ処理時間が６時間以下の場合には、ＮＯ処理時間の長い試料ほど半値幅ΔＭが増加することが分かる。閾値電圧の変動量ΔＶｔｈの低い試料（試料Ｅ、Ｆ）では、半値幅ΔＭは、例えば２．３ｎｍ以上である。
半値幅ΔＭが大きいと、次のようなメリットがある。上述したように、従来の半導体装置では、ＭＯＳ界面の数ｎｍの領域にわたって、残留炭素が存在している。この領域を「残留炭素領域」と称する。残留炭素領域では、残留炭素は、例えば１．０×１０19ｃｍ-3以上の濃度で存在している。窒素原子濃度プロファイルの半値幅ΔＭが小さいと、残留炭素領域内に窒素原子が不足する領域が生じ得る。このため、窒素原子によって置換や終端されなかった残留炭素に起因する欠陥準位によって、閾値変動が生じる可能性がある。これに対し、半値幅ΔＭを大きくすると（例えば２．３ｎｍ以上）、残留炭素領域に亘って、残留炭素をより確実に窒素で置換または終端できるので、残留炭素に起因する欠陥準位による閾値変動をより効果的に抑制できる。
本実施形態の炭化珪素半導体装置は、図１（ｂ）に示す縦型ＭＯＳＦＥＴに限定されない。本実施形態のＭＯＳＦＥＴは、チャネル層を有していなくてもよい。その場合、ボディ領域およびドリフト領域の表面と接するようにゲート絶縁層（シリコン酸化膜）が配置されていてもよい。
また、本実施形態は、炭化珪素半導体層上に絶縁膜を介して電極が配置された構造（ＭＯＳ構造）を有する種々の半導体装置に適用され得る。例えば、以下に説明するように、横型のＭＯＳＦＥＴであってもよい。
図９は、横型のＭＯＳＦＥＴを例示する断面図である。図９に示す横型のＭＯＳＦＥＴでは、ソース電極１０６およびドレイン電極１０７は、炭化珪素半導体層１０２の上に設けられている。炭化珪素半導体層１０２の上に、コンタクト電極１０８をさらに備えていてもよい。
炭化珪素半導体層１０２は、第１導電型（ここではｎ-型）のドリフト領域１２１と、ドリフト領域１２１に隣接して配置された第２導電型（ここではｐ型）のボディ領域１２２と、ボディ領域１２２とシリコン酸化膜１０４ａとの間に設けられたチャネル層１２５とを有している。炭素遷移層１１０は、チャネル層１２５とシリコン酸化膜１０４ａとの間に位置している。
ボディ領域１２２には、第１導電型（ここではｎ+型）の第１不純物領域（ソース領域ともいう）１２３と、第１導電型（ここではｎ+型）の第２不純物領域（ドレイン領域ともいう）１２６とが間隔を空けて配置されている。この例では、ソース領域１２３とドレイン領域１２６とは、ゲート電極１０５を挟んで両側に配置されている。チャネル層１２５は、第１不純物領域１２３と第２不純物領域１２６とを接続するように配置されている。ソース電極１０６は第１不純物領域１２３と電気的に接続され、ドレイン電極１０７は第２不純物領域１２６と電気的に接続されている。
なお、図９では、ソース電極１０６及びドレイン電極１０７とコンタクト電極１０８とが独立して配置されているが、図１（ｂ）に示す構造と同様に、ソース電極１０６及びドレイン電極１０７とコンタクト電極１０８とが一体的に構成されていてもよい。
上述した実施形態では、いずれも、第１導電型をｎ型、第２導電型をｐ型としたが、ｎ型の領域とｐ型の領域とを入れ替えることも可能である。また、ゲートトレンチを有するＭＯＳＦＥＴにも適用可能である。さらに、本願発明を、ＭＯＳＦＥＴ以外の炭化珪素半導体装置に適用することも可能である。上記実施形態では、ドリフト領域１２１と同じ導電型の基板１０１を用いてＭＯＳＦＥＴを製造しているが、ドリフト領域１２１と異なる導電型の炭化珪素基板を用いて絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を製造することもできる。
本発明の実施形態によると、チャネル移動度を向上させると共に、ゲート電極に正バイアスを印加した際の閾値変動を抑制して信頼性を大きく向上させることができ、特に、パワーデバイスをはじめとする炭化珪素半導体装置等として有用である。
本発明は、ＭＯＥＦＥＴ、ＩＧＢＴなどのＭＯＳ構造を有する種々の炭化珪素半導体装置に広く適用できる。
１０１ 基板
１０２ 炭化珪素半導体層
１０４ ゲート絶縁層
１０４ａ シリコン酸化膜
１０５ ゲート電極
１０６ ソース電極
１０７ ドレイン電極
１０８ コンタクト電極
１１０ 炭素遷移層
１２１ ドリフト領域
１２２ ボディ領域
１２３ ソース領域
１２４ コンタクト領域
１２５ チャネル層
１２６ ドレイン領域

Claims (7)

  1. 炭化珪素半導体層と、
    前記炭化珪素半導体層上に配置され、シリコン酸化膜を含むゲート絶縁層と、
    前記ゲート絶縁層上に配置されたゲート電極と、
    前記炭化珪素半導体層と前記シリコン酸化膜との間に位置し、前記炭化珪素半導体層における炭素原子濃度に対する炭素原子濃度が１０％以上９０％以下である炭素遷移層と
    を備え、
    前記炭化珪素半導体層は、第１導電型のドリフト領域と、前記ドリフト領域に隣接して配置された第２導電型のボディ領域と、前記ボディ領域と前記ゲート絶縁層との間に設けられたチャネル層とを有し、
    前記炭素遷移層は、前記チャネル層と前記シリコン酸化膜との間に位置し、
    前記炭素遷移層のうち窒素原子濃度が最大となる位置よりも前記シリコン酸化膜側にある領域において、炭素原子濃度の積分値に対する窒素原子濃度の積分値の比率が０．１１以上である炭化珪素半導体装置。
  2. 前記炭化珪素半導体層を支持する基板と、前記基板の前記炭化珪素半導体層と反対側に設けられたドレイン電極と、前記炭化珪素半導体層の上に設けられたソース電極とをさらに備え、
    前記炭化珪素半導体層は、前記ボディ領域内に配置された第１導電型の不純物領域をさらに有し、
    前記チャネル層は、前記ドリフト領域と前記不純物領域とを接続するように設けられており、
    前記ソース電極は前記不純物領域と電気的に接続されている、請求項１に記載の炭化珪素半導体装置。
  3. 前記炭化珪素半導体層を支持する基板と、前記炭化珪素半導体層の上に設けられたソース電極およびドレイン電極とをさらに備え、
    前記炭化珪素半導体層は、前記ボディ領域内に互いに間隔を空けて配置された第１導電型の第１不純物領域および第２不純物領域をさらに有し、
    前記チャネル層は、前記第１不純物領域と前記第２不純物領域とを接続するように設けられており、
    前記ソース電極は前記第１不純物領域と電気的に接続され、前記ドレイン電極は前記第２不純物領域と電気的に接続されている、請求項１に記載の炭化珪素半導体装置。
  4. 前記窒素原子濃度の深さ方向におけるプロファイルは、前記炭素遷移層内にピークを有している請求項１から３のいずれかに記載の炭化珪素半導体装置。
  5. 第１導電型のドリフト領域、および、前記ドリフト領域に隣接して配置された第２導電型のボディ領域を含む第１炭化珪素層と、前記第１炭化珪素層上に配置されたチャネル層とを有する炭化珪素半導体構造を用意する工程（ａ）と、
    前記炭化珪素半導体構造の表面にシリコン酸化膜を含むゲート絶縁層を形成し、これにより、前記炭化珪素半導体構造と前記シリコン酸化膜との間には、前記炭化珪素半導体構造における炭素原子濃度に対する炭素原子濃度が１０％以上９０％以下である炭素遷移層が形成される工程（ｂ）と、
    少なくとも前記炭素遷移層に窒素原子を導入し、これにより、前記炭素遷移層のうち窒素原子のピークとなる位置よりも前記シリコン酸化膜側にある領域において、炭素原子濃度の積分値に対する窒素原子濃度の積分値の比率を０．１１以上とする工程（ｃ）と
    を包含し、
    前記チャネル層は、前記ボディ領域と前記ゲート絶縁層との間に位置し、
    前記炭素遷移層は、前記チャネル層と前記シリコン酸化膜との間に位置する炭化珪素半導体装置の製造方法。
  6. 前記工程（ｂ）は、前記炭化珪素半導体構造の前記表面を熱酸化して前記シリコン酸化膜を形成する工程を含む請求項５に記載の炭化珪素半導体装置の製造方法。
  7. 前記工程（ｃ）は、前記ゲート絶縁層が形成された前記炭化珪素半導体構造に対して、窒素を含む雰囲気中で１２００℃以上の温度で熱処理を行う工程を含む請求項５または６に記載の炭化珪素半導体装置の製造方法。
JP2014517311A 2012-12-27 2013-12-03 炭化珪素半導体装置およびその製造方法 Active JP5608840B1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014517311A JP5608840B1 (ja) 2012-12-27 2013-12-03 炭化珪素半導体装置およびその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012285708 2012-12-27
JP2012285708 2012-12-27
JP2014517311A JP5608840B1 (ja) 2012-12-27 2013-12-03 炭化珪素半導体装置およびその製造方法
PCT/JP2013/007095 WO2014103186A1 (ja) 2012-12-27 2013-12-03 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP5608840B1 true JP5608840B1 (ja) 2014-10-15
JPWO2014103186A1 JPWO2014103186A1 (ja) 2017-01-12

Family

ID=51020310

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014517311A Active JP5608840B1 (ja) 2012-12-27 2013-12-03 炭化珪素半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US9209262B2 (ja)
JP (1) JP5608840B1 (ja)
CN (1) CN104137266B (ja)
WO (1) WO2014103186A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11501971B2 (en) 2018-02-16 2022-11-15 Denso Corporation Manufacturing method of silicon carbide semiconductor device and silicon carbide semiconductor device

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2905806B1 (en) * 2013-10-08 2016-08-24 Shindengen Electric Manufacturing Co., Ltd. Method for manufacturing a silicon carbide semiconductor device.
JP6189261B2 (ja) * 2014-07-07 2017-08-30 株式会社東芝 半導体装置およびその製造方法
JP6158153B2 (ja) * 2014-09-19 2017-07-05 株式会社東芝 半導体装置及びその製造方法
JP6301795B2 (ja) * 2014-09-19 2018-03-28 株式会社東芝 半導体装置
JP2016115860A (ja) * 2014-12-17 2016-06-23 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2016157762A (ja) * 2015-02-24 2016-09-01 株式会社東芝 半導体装置及びその製造方法
US9673315B2 (en) * 2015-03-24 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP6526549B2 (ja) * 2015-03-24 2019-06-05 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2017059562A (ja) * 2015-09-14 2017-03-23 株式会社東芝 半導体装置
JP6584966B2 (ja) * 2016-01-12 2019-10-02 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機
JP6602263B2 (ja) * 2016-05-30 2019-11-06 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6667809B2 (ja) * 2016-05-30 2020-03-18 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6692265B2 (ja) * 2016-09-16 2020-05-13 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11502172B2 (en) 2018-01-17 2022-11-15 Rohm Co., Ltd. Semiconductor device with carbon-density-decreasing region
JP7056232B2 (ja) * 2018-02-28 2022-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6862384B2 (ja) * 2018-03-21 2021-04-21 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
WO2020031971A1 (ja) * 2018-08-07 2020-02-13 ローム株式会社 ＳｉＣ半導体装置
JP7072148B2 (ja) * 2018-09-14 2022-05-20 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7293749B2 (ja) * 2019-03-14 2023-06-20 富士電機株式会社 炭化珪素半導体装置の選別方法
US12027590B2 (en) * 2019-03-18 2024-07-02 Mitsubishi Electric Corporation Silicon carbide semiconductor device, power conversion device, and manufacturing method of silicon carbide semiconductor device
JP2020155698A (ja) * 2019-03-22 2020-09-24 株式会社豊田中央研究所 炭化珪素半導体装置
DE102019120692A1 (de) * 2019-07-31 2021-02-04 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren
US20230187525A1 (en) * 2020-03-17 2023-06-15 Hitachi Energy Switzerland Ag Insulated Gate Structure, Wide Bandgap Material Power Device With the Same and Manufacturing Method Thereof
US11764270B2 (en) * 2020-03-19 2023-09-19 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP2022041725A (ja) * 2020-09-01 2022-03-11 富士電機株式会社 炭化珪素半導体装置
CN112599524B (zh) * 2020-12-18 2022-09-20 浙江大学杭州国际科创中心 一种具有增强可靠性的碳化硅功率mosfet器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147365A (ja) * 2006-12-08 2008-06-26 Tohoku Univ 半導体装置および半導体装置の製造方法
WO2010103820A1 (ja) * 2009-03-11 2010-09-16 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2011082454A (ja) * 2009-10-09 2011-04-21 Panasonic Corp 絶縁膜構造体及びこれを用いた半導体装置
JP2011165941A (ja) * 2010-02-10 2011-08-25 Toshiba Corp 半導体装置および半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004253777A (ja) 2003-01-31 2004-09-09 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US7709403B2 (en) 2003-10-09 2010-05-04 Panasonic Corporation Silicon carbide-oxide layered structure, production method thereof, and semiconductor device
JP4867333B2 (ja) 2005-12-27 2012-02-01 三菱電機株式会社 炭化珪素半導体装置、及び炭化珪素半導体装置の製造方法
US7439594B2 (en) * 2006-03-16 2008-10-21 Micron Technology, Inc. Stacked non-volatile memory with silicon carbide-based amorphous silicon thin film transistors
EP2528098B1 (en) 2010-01-19 2019-01-02 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing same
US8093146B2 (en) 2010-03-17 2012-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate electrode using a hard mask with spacers
JP2012038919A (ja) 2010-08-06 2012-02-23 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP5524103B2 (ja) 2011-02-07 2014-06-18 株式会社東芝 半導体装置
US10367089B2 (en) 2011-03-28 2019-07-30 General Electric Company Semiconductor device and method for reduced bias threshold instability

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147365A (ja) * 2006-12-08 2008-06-26 Tohoku Univ 半導体装置および半導体装置の製造方法
WO2010103820A1 (ja) * 2009-03-11 2010-09-16 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2011082454A (ja) * 2009-10-09 2011-04-21 Panasonic Corp 絶縁膜構造体及びこれを用いた半導体装置
JP2011165941A (ja) * 2010-02-10 2011-08-25 Toshiba Corp 半導体装置および半導体装置の製造方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
JPN6014008065; Ｋｅｉｋｏ　Ｆｕｊｉｈｉｒａ: '"Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　４Ｈ-ＳｉＣ　ＭＯＳ　ｉｎｔｅｒｆａｃｅ　ａｎｎｅａｌｅｄ　ｉｎ　Ｎ２Ｏ"' Ｓｏｌｉｄ-Ｓｔａｔｅ　Ｅｌｅｃｔｒｏｎｉｃｓ Ｖｏｌ．４９, 20050414, ｐｐ．８９６-９０１ *
JPN6014008068; Ｒａｊａｎ　Ａｒｏｒａ: '"Ｃｈａｒｇｅ　Ｔｒａｐｐｉｎｇ　Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　３Ｃ-　ａｎｄ　４Ｈ-ＳｉＣ　ＭＯＳ　Ｃａｐａｃｉｔｏｒｓ　Ｗｉｔｈ　Ｎｉｔｒｉｄｅｄ　Ｇａｔｅ　Ｏｘｉｄｅｓ"' ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　ＮＵＣＬＥＡＲ　ＳＣＩＥＮＣＥ ＶＯＬ．　５６，　ＮＯ．　６, 2009, ｐｐ．３１８５-３１９１, ＩＥＥＥ *
JPN7014000643; Ｊｏｈｎ　Ｒｏｚｅｎ: '"Ｄｅｎｓｉｔｙ　ｏｆ　ｉｎｔｅｒｆａｃｅ　ｓｔａｔｅｓ，　ｅｌｅｃｔｒｏｎ　ｔｒａｐｓ，　ａｎｄ　ｈｏｌｅ　ｔｒａｐｓ　ａｓ　ａ　ｆｕｎｃｔｉｏｎ　ｏｆ　ｔｈｅ　ｎｉｔｒｏｇｅｎ　ｄｅｎｓｉｔｙ　ｉ' ＪＯＵＲＮＡＬ　ＯＦ　ＡＰＰＬＩＥＤ　ＰＨＹＳＩＣＳ Ｖｏｌ．１０５, 20090622, １２４５０６-１-１１, Ａｍｅｒｉｃａｎ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｐｈｙｓｉｃｓ *
JPN7014000643; Ｊｏｈｎ　Ｒｏｚｅｎ: '"Ｄｅｎｓｉｔｙ　ｏｆ　ｉｎｔｅｒｆａｃｅ　ｓｔａｔｅｓ，　ｅｌｅｃｔｒｏｎ　ｔｒａｐｓ，　ａｎｄ　ｈｏｌｅ　ｔｒａｐｓ　ａｓ　ａ　ｆｕｎｃｔｉｏｎｏｆ　ｔｈｅ　ｎｉｔｒｏｇｅｎ　ｄｅｎｓｉｔｙ　ｉｎ' ＪＯＵＲＮＡＬ　ＯＦ　ＡＰＰＬＩＥＤ　ＰＨＹＳＩＣＳ Ｖｏｌ．１０５, 20090622, １２４５０６-１-１１, Ａｍｅｒｉｃａｎ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｐｈｙｓｉｃｓ *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11501971B2 (en) 2018-02-16 2022-11-15 Denso Corporation Manufacturing method of silicon carbide semiconductor device and silicon carbide semiconductor device

Also Published As

Publication number Publication date
CN104137266A (zh) 2014-11-05
JPWO2014103186A1 (ja) 2017-01-12
WO2014103186A1 (ja) 2014-07-03
CN104137266B (zh) 2015-07-15
US9209262B2 (en) 2015-12-08
US20150303271A1 (en) 2015-10-22

Similar Documents

Publication Publication Date Title
JP5608840B1 (ja) 炭化珪素半導体装置およびその製造方法
JP6305294B2 (ja) 半導体装置及びその製造方法
US9812529B2 (en) Semiconductor device and method for manufacturing the same
US9755064B2 (en) Semiconductor device and method for manufacturing the same
US11233124B2 (en) Silicon carbide semiconductor device and manufacturing method for silicon carbide semiconductor device
US9496365B2 (en) Semiconductor device and manufacturing method for the same
US9000448B2 (en) Silicon carbide semiconductor device
JP6095902B2 (ja) ワイドバンドギャップ半導体装置およびその製造方法
KR102324000B1 (ko) 실리콘 탄화물 반도체 디바이스 및 그 제조 방법
JP2011082454A (ja) 絶縁膜構造体及びこれを用いた半導体装置
JP2006210818A (ja) 半導体素子およびその製造方法
US20180308937A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US10002931B2 (en) Silicon carbide semiconductor device
US9978842B2 (en) Semiconductor device and method for manufacturing the same
US20170271456A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
CN107078158B (zh) 碳化硅半导体装置及其制造方法
JP6068042B2 (ja) 炭化珪素半導体装置およびその製造方法
US10892332B2 (en) Gate insulating layer having a plurality of silicon oxide layer with varying thickness
JP2022112246A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2016213414A (ja) 半導体装置および半導体装置の製造方法
Yu Reliability Studies and Development of Improved Design Methodology for Rugged 4H-SiC Power MOSFETs
Zhang Reliability and irradiation effects of 4hydrogen-silicon carbide MOS devices
KR20150078132A (ko) 측면 확산 ｍｏｓ 소자 및 그의 제조 방법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140710

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140819

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140901

R151 Written notification of patent or utility model registration

Ref document number: 5608840

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151