KR20150078132A - 측면 확산 ｍｏｓ 소자 및 그의 제조 방법 - Google Patents
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Abstract
측면 확산 MOS 소자 및 그의 제조 방법이 개시된다. 측면 확산 MOS 소자의 제조 방법은, 제 1 도전형 반도체 기판에 이온 주입(ion implantation)을 수행하여 제 1 도전형 반도체 기판의 상단에 제 2 도전형 소스(source) 영역과 제 2 도전형 드레인(drain) 영역을 각각 형성하고, 제 1 도전형 반도체 기판에 이온 주입을 수행하여 제 2 도전형 드레인 영역의 일측에 제 2 도전형 드리프트 영역을 형성하고, 제 2 도전형 소스 영역과 제 2 도전형 드리프트(drift) 영역 간에 위치한 제 1 도전형 반도체 기판의 상부에 제 1 도전형 도핑(doping)을 수행하고, 제 2 도전형 소스 영역과 제 2 도전형 드리프트 영역 간에 위치한 제 1 도전형 반도체 기판의 상부에 산화막을 형성하고, 제 1 도전형 반도체 기판과 산화막 간의 계면에 어닐링(annealing)을 수행하며, 산화막 상단에 금속의 게이트를 형성한다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 측면 확산 MOSFET(Lateral Diffusion Metal Oxide Semiconductor Field Effect Transistor, LDMODFET) 및 그의 제조 방법에 관한 것이다.
일반적으로 사용되는 전력 모스 전계 효과 트랜지스터(MOS Field Effect Transistor, MOSFET)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력 이득이 크고 게이트 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간 지연이 없는 등의 장점을 가진다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있으며, 대표적인 LDMOS 트랜지스터가 1981년 11월 10일 Sel Colak에게 특허된 미국 특허 NO. 4,300,150에 개시되어 있다.
SiC 측면 확산(lateral diffusion, LD) MOSFET은, 반도체 산업에서 주로 사용되는 물질인 실리콘(Si)보다 더 큰 에너지 대역, 높은 열 전도성, 낮은 온 저항을 가지고 있는 물질인 탄화규소(SiC)를 이용하여 제작한 측면 확산 MOSFET으로, 이론적으로 기존 실리콘 측면 확산 MOSFET 대비 빠른 스위칭 속도, 열악한 환경에서의 안정적인 동작을 보장하는 측면 확산 MOSFET이다.
이러한 SiC 측면 확산 MOSFET의 제작에서 가장 화두가 되는 점은 역 채널(inversion channel)에서의 전자 이동도인데, 탄화규소 기판과 탄화규소 기판 위에 산화막으로 생성되는 SiO2 계면에서의 결함으로 인하여 이론값에 비해 역 채널에서의 캐리어 이동도가 5% 수준으로 낮아지는 현상이 발생한다. 이로 인하여 SiC 측면 확산 MOSFET의 온 저항 증가, 스위칭 속도의 감소 및 전력 소모의 증가와 같은 문제들이 나타난다.
본 발명이 해결하고자 하는 기술적 과제는, 종래의 측면 확산 MOSFET에서 온 저항 증가, 스위칭 속도의 감소 및 전력 소모의 증가의 문제점을 해결하고, 특히 산화막 계면 특성을 향상시킴에 있어서 임계 전압이 감소하고 정상 온(normally on) 특성이 나타나는 부작용을 해소하고자 한다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 측면 확산(lateral diffusion) MOS 소자의 제조 방법은, 제 1 도전형 반도체 기판에 이온 주입(ion implantation)을 수행하여 상기 제 1 도전형 반도체 기판의 상단에 제 2 도전형 소스(source) 영역과 제 2 도전형 드레인(drain) 영역을 각각 형성하는 단계; 상기 제 1 도전형 반도체 기판에 이온 주입을 수행하여 상기 제 2 도전형 드레인 영역의 일측에 제 2 도전형 드리프트 영역을 형성하는 단계; 상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트(drift) 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부에 제 1 도전형 도핑(doping)을 수행하는 단계; 상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부에 산화막을 형성하는 단계; 상기 제 1 도전형 반도체 기판과 상기 산화막 간의 계면에 어닐링(annealing)을 수행하는 단계; 및 상기 산화막 상단에 금속의 게이트를 형성하는 단계;를 포함한다.
일 실시예에 따른 상기 측면 확산 MOS 소자의 제조 방법에서, 상기 제 1 도전형 도핑은, 채널(channel) 영역의 억셉터(acceptor) 농도를 증가시켜 임계 전압(threshold voltage)의 감소를 보상함으로써 정상-오프(normally off) 특성을 유지시킨다.
일 실시예에 따른 상기 측면 확산 MOS 소자의 제조 방법에서, 상기 제 1 도전형 도핑은, 상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부의 소정 깊이만큼만 수행됨으로써, 도핑된 영역이 상기 제 1 도전형 반도체 기판보다 상대적으로 높은 농도를 갖도록 한다. 또한, 상기 소정 깊이는, 상기 산화막 하부에 적어도 매몰 채널(buried channel)이 형성되지 않는 깊이 이상으로 설정될 수 있다.
일 실시예에 따른 상기 측면 확산 MOS 소자의 제조 방법에서, 상기 제 1 도전형 도핑은, 유효 전하(effective charge)에 비례하여 요구되는 도핑 농도를 고려하여 수행될 수 있다.
일 실시예에 따른 상기 측면 확산 MOS 소자의 제조 방법에서, 상기 어닐링을 수행하는 단계는, NO 또는 N2O에 의한 N-패시베이션(passivation)에 의해 N이 상기 제 1 도전형 반도체 기판과 상기 산화막 간의 계면에 침투하여 계면 결함을 제거한다. 또한, 상기 제 1 도전형 도핑은, 상기 N-패시베이션에 의해 발생하는 임계 전압의 변화를 고려하여 도핑 농도를 조절함으로써 수행될 수 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 다른 실시예에 따른 측면 확산 MOS 소자는, 제 1 도전형 반도체 기판; 이온 주입에 의해 상기 제 1 도전형 반도체 기판의 상단에 각각 형성된 제 2 도전형 소스 영역 및 제 2 도전형 드레인 영역; 이온 주입에 의해 상기 제 1 도전형 반도체 기판의 상단 및 상기 제 2 도전형 드레인 영역의 일측에 형성된 제 2 도전형 드리프트 영역; 상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부에 형성된 산화막; 및 상기 산화막 상단에 형성된 금속 게이트;를 포함하되, 상기 산화막의 형성 전에, 상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부에 제 1 도전형 도핑을 수행하고, 상기 금속 게이트의 형성 전에, 상기 제 1 도전형 반도체 기판과 상기 산화막 간의 계면에 어닐링을 수행한다.
다른 실시예에 따른 상기 측면 확산 MOS 소자에서, 상기 제 1 도전형 도핑은, 채널 영역의 억셉터 농도를 증가시켜 임계 전압의 감소를 보상함으로써 정상-오프 특성을 유지시킨다.
다른 실시예에 따른 상기 측면 확산 MOS 소자에서, 상기 제 1 도전형 도핑은, 상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부의 소정 깊이만큼만 수행됨으로써, 도핑된 영역이 상기 제 1 도전형 반도체 기판보다 상대적으로 높은 농도를 갖도록 한다. 또한, 상기 소정 깊이는, 상기 산화막 하부에 적어도 매몰 채널이 형성되지 않는 깊이 이상으로 설정될 수 있다.
다른 실시예에 따른 상기 측면 확산 MOS 소자에서, 상기 제 1 도전형 도핑은, 유효 전하에 비례하여 요구되는 도핑 농도를 고려하여 수행된다.
다른 실시예에 따른 상기 측면 확산 MOS 소자에서, 상기 어닐링은, NO 또는 N2O에 의한 N-패시베이션에 의해 N이 상기 제 1 도전형 반도체 기판과 상기 산화막 간의 계면에 침투하여 계면 결함을 제거한다. 또한, 상기 제 1 도전형 도핑은, 상기 N-패시베이션에 의해 발생하는 임계 전압의 변화를 고려하여 도핑 농도를 조절함으로써 수행될 수 있다.
본 발명의 실시예들은, 낮게 도핑된 기판 위에 산화막을 생성한 후 어닐링을 수행함으로써 산화막의 계면 결함을 감소시키고 캐리어 이동도를 향상시킴과 동시에, 게이트 산화막을 형성하기 이전에 역 채널이 형성되는 산화막과 반도체 기판 사이의 계면에 부분적으로 반도체 기판보다 높은 농도의 도핑층을 형성함으로써 N 패시베이션 이후 감소하는 임계 전압을 보정할 수 있다.
도 1은 SiC LD-MOSFET의 구조와 그 문제점을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 임계 전압이 보상된 측면 확산 MOS 소자의 구조를 도시한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 임계 전압이 보상된 측면 확산 MOS 소자의 제조 방법을 도시한 흐름도이다.
도 4는 유효 전하에 따른 임계 전압의 변화를 설명하기 위한 도면이다.
도 5a 내지 도 5f는 각각 유효 전하를 변화시켜가며 추가적인 도핑에 따른 임계 전압의 변화를 예시한 그래프이다.
도 6은 유효 전하에 따른 계면의 도핑 농도의 변화를 예시한 그래프이다.
도 2는 본 발명의 일 실시예에 따른 임계 전압이 보상된 측면 확산 MOS 소자의 구조를 도시한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 임계 전압이 보상된 측면 확산 MOS 소자의 제조 방법을 도시한 흐름도이다.
도 4는 유효 전하에 따른 임계 전압의 변화를 설명하기 위한 도면이다.
도 5a 내지 도 5f는 각각 유효 전하를 변화시켜가며 추가적인 도핑에 따른 임계 전압의 변화를 예시한 그래프이다.
도 6은 유효 전하에 따른 계면의 도핑 농도의 변화를 예시한 그래프이다.
본 발명의 실시예들을 설명하기에 앞서, SiC 측면 확산 MOSFET의 약점을 극복하기 위해 활용될 수 있는 공정과 이러한 공정 도입에 따른 문제점을 간략히 소개한 후, 이러한 문제점을 해결하기 위해 본 발명의 실시예들이 채택하고 있는 기술적 수단을 순차적으로 제시하도록 한다.
SiC 측면 확산 MOSFET에서 산화막과 기판 사이의 계면 특성을 향상시키기 위한 방안으로는 NO, N2O를 이용하여 어닐링(annealing)하는 N-패시베이션(passivation)이 활용될 수 있으며, Na 환경에서 어닐링하는 방법, 산화막을 Al2O3와 같은 물질로 대체하는 방법 등이 있다.
산화 후 어닐링 방법(post-oxidation annealing, POA)의 경우, SiC 측면 확산 MOSFET에서 산화막(oxide)의 계면 특성을 향상시키기 위한 방법으로서, 낮게 도핑된 기판 위에 산화막을 생성한 뒤, 어닐링을 수행하는 방법이다. 주로 사용하는 방식으로는 높은 열에서 N2O, NO계열의 가스와 함께 산화막이 존재하는 기판을 가열하는 것인데, 이 때 N(질소 원자)이 산화막의 계면으로 침투하여 계면 결함들을 제거(N-passivation)한다. 감소된 결함으로 인하여 역 레이어(inversion layer)에서 캐리어 이동도(carrier mobility)가 향상되고 결함 전하(defect charge)에 의한 임계 전압 불안정성도 감소하게 된다. 하지만 N이 많이 침투할수록 역 레이어의 캐리어 이동도는 증가하나, 산화막으로 침투하는 N이 산화막 내에서 고정 계면 전하(fixed oxide charge)처럼 작용하기 때문에 N-타입 측면 확산 MOSFET의 경우, 임계 전압이 감소하고 정상 온(normally on) 특성을 보이는 현상이 발생한다.
도 1은 SiC 측면 확산 MOSFET의 구조와 그 문제점을 설명하기 위한 도면으로서, 다음의 구성을 포함한다.
P-타입 기판(P-type substrate)(10)은 소자의 내압을 결정하는 부분이다. P-타입 기판(10)의 상단에는 N+ 소스(source)(21)와 N+ 드레인(drain)(22)이 각각 이격되어 형성된다. 또한, 게이트 산화막(30)과 게이트 금속 전극(40)이 순차적으로 적층되어 있다. N-드리프트(drift) 영역(50)은 측면 확산 MOSFET에서 N+ 드레인(22) 접합면에서 발생하는 조기 항복(premature breakdown)을 막아주기 위하여 마련된 영역으로서, 도면에서 붉은색으로 나타낸 부분이 N이 침투해 들어가는 산화막(30)과 기판(10) 사이의 계면이다.
N-패시베이션(passivation)을 이용하여 산화 후 어닐링을 수행한 이후에는 P-타입 기판(10)과 산화막(30) 사이의 계면에 N이 침투해 들어가므로 계면의 산화물(oxide) 부분이 부분적으로 N-타입을 띠고, 낮은 게이트 전압에서도 모두 공핍되어 양 전하(positive charge)를 띠게 된다. 따라서 게이트에 전압을 걸어주지 않아도 역 레이어가 생성되는 정상 온 특성, 즉 공핍형(depletion type) 특성을 보이게 된다.
보다 구체적으로, NO, N2O 환경에서의 어닐링을 통해 SiC/SiO2의 계면 특성이 향상되며, 향상된 전자 이동도에 의해 전류 도통도가 증가하는 장점이 존재함에도 불구하고, NO, N2O 환경에서의 어닐링에 의한 N의 산화막 내부 침투로 인해 음의 트랩 전하(negative trap charge)가 감소하고, 양의 트랩 전하(positive trap charge)가 증가하므로, N-타입 측면 확산 MOSFET의 경우 기판이 P-타입이므로 임계 전압이 감소하는 문제점이 나타나게 된다. 이와 같이, 임계 전압이 감소하게 되면 소자가 '정상 오프'에서 '정상 온'으로 그 특성이 변화하게 되므로, 게이트 제어 능력이 감소하게 되고, 결과적으로 스위치(switch)로서의 응용이 어려워지는 문제로 이어지게 된다.
따라서, 이하에서 제시되는 본 발명의 실시예들은, 측면 확산 MOSFET의 제작 공정에서 게이트 산화막(gate oxide)를 형성하기 전에 역 채널(inversion channel)이 형성될 부분에 부분적으로 기판보다 높은 농도의 도핑층을 형성하여 N-패시베이션 후 감소하는 임계 전압을 보정하는 방법을 제안하고자 한다.
이하에서는 도면을 참조하여 본 발명의 실시예들을 구체적으로 설명하도록 한다. 다만, 하기의 설명 및 첨부된 도면에서 본 발명의 요지를 흐릴 수 있는 공지 기능 또는 구성에 대한 상세한 설명은 생략한다. 또한, 도면 전체에 걸쳐 동일한 구성 요소들은 가능한 한 동일한 도면 부호로 나타내고 있음에 유의하여야 한다.
본 발명의 실시예들에 대한 이해를 돕기 위해, 제 1 도전형은 P형이고, 제 2 도전형은 N형인 것으로 설명하지만, 제 1 도전형이 N형이고 제 2 도전형이 P형인 경우에도 본 발명의 실시예들이 동일하게 적용될 수 있음은 물론이다.
도 2는 본 발명의 일 실시예에 따른 임계 전압이 보상된 측면 확산 MOS 소자의 구조를 도시한 도면으로서, 앞서 도 1을 통해 소개하였던 측면 확산 MOS 소자와 기본 구조는 유사하나, 추가적으로 임계 전압 보상을 위해 마련된 도핑 영역/도핑층(60)을 더 구비한다.
본 실시예에서는 N-타입 SiC 측면 확산 MOSFET에서 산화 후 어닐링에 의하여 발생하는 플랫밴드 전압(flatband voltage)을 보상하여, 정상 오프(normally off) 특성을 유지하고자 한다. 이를 위해, 어닐링을 수행하기 이전에 기판(10)의 농도를 부분적으로 증가시키는 방식을 사용한다. P-타입 기판(10)의 바로 위, 그리고 산화막(oxide)(30)이 형성될 부분의 바로 밑 부분('도핑층'이라고 부르자.)(60)의 P-타입 도핑 농도를 높여, N-패시베이션에 의하여 발생하는 임계 전압의 감소를 보상해 줄 수 있다. 이는 추가적인 공정이 필요하지만 어닐링에 의해서 감소된 임계 전압의 보상을 통해 높은 캐리어 이동도 및 정상 오프 특성을 모두 갖는 SiC MOSFET의 제작을 가능하게 한다.
도 2를 참조하면, N-패시베이션에 의한 정상 온 특성을 방지하기 위하여 추가 공정에 의해 제조된 SiC 측면 확산 MOSFET이 도시되어 있다. 이하에서 각각의 구성을 소개하도록 한다.
도 2에 도시된 측면 확산 MOSFET은, 제 1 도전형 반도체 기판(10), 이온 주입(ion implantation)에 의해 상기 제 1 도전형 반도체 기판(10)의 상단에 각각 형성된 제 2 도전형 소스 영역(21) 및 제 2 도전형 드레인 영역(22), 이온 주입에 의해 상기 제 1 도전형 반도체 기판(10)의 상단 및 상기 제 2 도전형 드레인 영역(22)의 일측에 형성된 제 2 도전형 드리프트 영역(50), 상기 제 2 도전형 소스 영역(21)과 상기 제 2 도전형 드리프트 영역(50) 간에 위치한 상기 제 1 도전형 반도체 기판(10)의 상부에 형성된 산화막(30), 그리고 상기 산화막(30) 상단에 형성된 금속 게이트(40)를 포함한다.
여기서, 제 1 도전형 반도체 기판(10)은 소스(21) 및 드레인(22)과의 접합면에서 높은 전압을 버텨내야 하므로 이론값 계산 및 검증을 통해 결정될 수 있다. 이로 인해 소자의 내압에 따라서 정해진 농도를 사용해야 하는데, P-타입 기판의 전체적인 농도를 높일 경우에는 소자의 내압이 감소하는 문제가 발생할 수 있기 때문에 계면(붉은 선) 근처의 기판(도핑층)(60)만 부분적으로 P-타입 도핑을 추가적으로 해주어 감소하는 임계 전압을 보상해 줄 수 있다.
특히, 본 발명의 일 실시예에 따른 도 2의 측면 확산 MOSFET은, 상기 산화막(30)의 형성 전에, 상기 제 2 도전형 소스 영역(21)과 상기 제 2 도전형 드리프트 영역(50) 간에 위치한 상기 제 1 도전형 반도체 기판(10)의 상부에 제 1 도전형 도핑을 수행하여 도핑층(60)을 형성하고, 상기 금속 게이트(40)의 형성 전에, 상기 제 1 도전형 반도체 기판(10)과 상기 산화막(30) 간의 계면에 어닐링을 수행한다. 이러한, 제 1 도전형 도핑에 따른 도핑층(60)은, 채널(channel) 영역의 억셉터(acceptor)를 증가시켜 임계 전압(threshold voltage)의 감소를 보상함으로써 정상-오프 특성을 유지시키기 위해 제안되었다.
제 1 도전형 도핑은, 상기 제 2 도전형 소스 영역(21)과 상기 제 2 도전형 드리프트 영역(50) 간에 위치한 상기 제 1 도전형 반도체 기판(10)의 상부의 일정 깊이만큼만 수행됨으로써, 도핑된 영역(도핑층)(60)이 상기 제 1 도전형 반도체 기판(10)보다 상대적으로 높은 농도를 갖도록 하는 것이 바람직하다. 여기서, 일정 깊이는, 상기 산화막(30) 하부에 적어도 매몰 채널(buried channel)이 형성되지 않는 깊이 이상으로 설정되어야 할 것이다.
한편, 상기 어닐링을 통해 NO 또는 N2O에 의한 N-패시베이션에 의해 N이 상기 제 1 도전형 반도체 기판(10)과 상기 산화막(30) 간의 계면에 침투하여 계면 결함을 제거하게 되는데, 상기 제 1 도전형 도핑은, 상기 N-패시베이션에 의해 발생하는 임계 전압의 변화를 고려하여 도핑 농도를 조절함으로써 수행되는 것이 바람직하다. 특히, 제 1 도전형 도핑은, 유효 전하에 비례하여 요구되는 도핑 농도를 고려하여 수행되어야 할 것이다. 유효 전하와 도핑 농도 간의 상관 관계는 이후 도 4 내지 도 6을 통해 보다 구체적으로 설명하도록 한다.
도 3은 본 발명의 다른 실시예에 따른 임계 전압이 보상된 측면 확산 MOS 소자의 제조 방법을 도시한 흐름도로서, 앞서 소개한 도 2의 측면 확산 MOS 소자를 얻기 위한 일련의 공정을 제안하고 있다. 따라서, 설명의 중복을 피하기 위해 여기서는 시계열적인 순서를 중심으로 그 개요만을 약술하도록 한다.
S310 단계에서, 제 1 도전형 반도체 기판에 이온 주입(ion implantation)을 수행하여 상기 제 1 도전형 반도체 기판의 상단에 제 2 도전형 소스(source) 영역과 제 2 도전형 드레인(drain) 영역을 각각 형성한다. 4H-SiC LDMOSFET를 예로 들자면, P-타입 기판에 이온 주입을 수행하여 N+ 소스 영역과 N+ 드레인 영역을 형성하게 된다.
S320 단계에서, 상기 제 1 도전형 반도체 기판에 이온 주입을 수행하여 상기 제 2 도전형 드레인 영역의 일측에 제 2 도전형 드리프트 영역을 형성한다. 4H-SiC LDMOSFET를 예로 들자면, S310 단계에 연속하여 이온 주입을 통해 N-드리프트 영역을 형성한다.
S330 단계에서, 상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트(drift) 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부에 제 1 도전형 도핑(doping)을 수행한다. 이러한 과정은, 앞서 도 1의 LDMOSFET에서 나타나는 '정상 온'으로의 특성 변화에 대한 해결 방안으로서 제시된 것으로서, 게이트 산화막의 형성(S340 단계) 이전에 채널 영역의 국소 지역에 추가적인 제 1 도전형 도핑(예를 들어, P-타입 도핑)을 수행하게 된다. 이러한 제 1 도전형 도핑의 수행으로 채널 영역의 억셉터(acceptor) 농도를 증가시켜 임계 전압(threshold voltage)의 감소를 보상함으로써 정상-오프(normally off) 특성을 유지시키게 된다.
또한, 이러한 제 1 도전형 도핑은, 상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부의 일정 깊이만큼만 수행됨으로써, 도핑된 영역이 상기 제 1 도전형 반도체 기판보다 상대적으로 높은 농도를 갖도록 한다. 여기서, 일정 깊이는, 상기 산화막 하부에 적어도 매몰 채널(buried channel)이 형성되지 않는 충분한 깊이 이상으로 설정되어야 할 것이다.
나아가, 제 1 도전형 도핑은, 이후 S350 단계의 NO나 N2O에 의한 N-패시베이션에 의해 발생하는 임계 전압의 변화를 고려하여 도핑 농도를 조절함으로써 수행되어야 할 것이며, 특히 유효 전하(effective charge)에 비례하여 요구되는 도핑 농도를 고려하여 수행되는 것이 바람직하다. 유효 전하와 도핑 농도 간의 상관 관계는 이후 도 4 내지 도 6을 통해 보다 구체적으로 설명하도록 한다.
S340 단계에서, 상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부에 산화막을 형성한다. 4H-SiC LDMOSFET를 예로 들자면, 이온 주입 이후 산화막을 형성함에 있어서 산화(oxidation)이나 적층(deposition)의 방법 등이 모두 활용 가능하다.
S350 단계에서, 상기 제 1 도전형 반도체 기판과 상기 산화막 간의 계면에 어닐링(annealing)을 수행한다. 이러한 어닐링 과정은, NO 또는 N2O에 의한 N-패시베이션(passivation)에 의해 N이 상기 제 1 도전형 반도체 기판과 상기 산화막 간의 계면에 침투하여 계면 결함을 제거하는 역할을 수행한다. 4H-SiC LDMOSFET를 예로 들자면, 산화막의 형성 후, 4H-SiC/SiO2(붉은 색으로 표기된 부분)의 계면 특성을 형성시키기 위하여 NO, N2O 환경에서 어닐링을 수행할 수 있다.
마지막으로 S360 단계에서, 상기 산화막 상단에 금속의 게이트를 형성한다.
상기된 본 발명의 실시예들에 따르면, 낮게 도핑된 기판 위에 산화막을 생성한 후 어닐링을 수행함으로써 산화막의 계면 결함을 감소시키고 캐리어 이동도를 향상시킴과 동시에, 게이트 산화막을 형성하기 이전에 역 채널이 형성되는 산화막과 반도체 기판 사이의 계면에 부분적으로 반도체 기판보다 높은 농도의 도핑층을 형성함으로써 N-패시베이션 이후 감소하는 임계 전압을 보정할 수 있다.
그 결과, 상기된 측면 확산 MOS 소자의 제조 방법에 따라 제조된 소자는 SiC/Oxide 계면 결함이 감소되고, 높은 캐리어 이동도를 보장하며, N-패시베이션 이후에도 정상 온(normally on)으로 작동하는 MOSFET 특성을 가진다.
도 4는 유효 전하에 따른 임계 전압의 변화를 설명하기 위한 도면으로서, 게이트 전압과 정전용량(capacitance)과의 관계를 중심으로 예시된 그래프이다.
P-타입 4H-SiC 농도의 기판의 경우, 높은 전압을 버티기 위해 1~5e16cm-3의 농도를 가지고 있으며, 이에 따라 임계 전압이 1~2V를 보인다. 그러나, MOSFET을 제작할 시에 산화막(Oxide) 내부에서 생성되는 유효 전하(effective charge)와 4H-SiC/SiO2의 계면 전하에 의하여 실제 임계 전압은 4~5V 수준에 이르게 된다. 이 경우, NO혹은 N2O 환경에서 이루어지는 어닐링에 의해 임계 전압의 이동이 4~5V 정도가 되어야 LDMOSFET의 특성이 '정상 온'으로 변화하게 된다. 이를 고려할 때, 산화막 내부에 기생하는 양의 유효 전하(positive effective charge)가 총 1e12~2e12cm-2일 경우 정상 온의 특성을 나타내게 된다.
도 4의 그래프에서 정전용량의 값이 감소하다 일정해지는 구간이 시작되는 게이트 전압이 임계 전압에 해당하며, None 그래프의 경우 정전용량의 값이 일정해지는 구간이 두 번 나타나는데, 처음 일정해지는 구간이 시작되는 지점이 임계 전압을 의미한다.
도 5a 내지 도 5f는 각각 유효 전하를 변화시켜가며 추가적인 도핑에 따른 임계 전압의 변화를 예시한 그래프로서, 각 그래프의 의미를 순차적으로 설명하도록 한다.
도 5a는, 유효 전하가 1e12일 때, 추가적인 도핑에 따른 임계 전압의 변화를 나타내고 있으며, 추가적인 도핑을 시행하여 4H-SiC의 계면(surface)에서 0.5um의 깊이까지 도핑 농도(doping concentration)를 변화시켰을 경우를 나타내는 그래프에 해당한다. 매몰 채널(Buried Channel) LDMOSFET이 되는 것을 방지하기 위하여 이온 주입(Ion Implantation)을 0.5um 깊이까지 수행하였다.
2e16/cm3의 도핑농도를 형성시킬 경우 임계 전압은 약 0V에서 정상 온 특성이 나타나고, 4e16/cm3의 도핑 농도를 형성시킬 경우 임계 전압은 약 1.5V에서 정상 오프 특성이 나타나고 있다. 도 5a에서 임계 전압을 5V까지 회복하기 위해서는 약 1e17/cm3의 도핑 농도를 만들어 주어야 함을 알 수 있다.
도 5b는, 유효 전하가 1.2e12일 때, 추가적인 도핑에 따른 임계 전압의 변화를 나타내고 있으며, 추가적인 도핑을 시행하여 4H-SiC의 계면(surface)에서 0.5um의 깊이까지 도핑 농도(doping concentration)를 변화시켰을 경우를 나타내는 그래프에 해당한다. 매몰 채널(Buried Channel) LDMOSFET이 되는 것을 방지하기 위하여 이온 주입(Ion Implantation)을 0.5um 깊이까지 수행하였다.
2e16/cm3의 도핑농도를 형성시킬 경우 임계 전압은 음의 값에서 정상 온 특성이 나타나고, 4e16/cm3의 도핑 농도를 형성시킬 경우 임계 전압은 약 0.5V에서 정상 오프 특성이 나타나고 있다. 즉, 4e16/cm3 이상의 도핑을 해주어야 정상 온의 특성을 방지할 수 있으며, 도 5b에서 임계 전압을 5V까지 회복하기 위해서는 약 1.4e17/cm3의 도핑 농도를 만들어 주어야 함을 알 수 있다.
도 5c는, 유효 전하가 1.4e12일 때, 추가적인 도핑에 따른 임계 전압의 변화를 나타내고 있으며, 추가적인 도핑을 시행하여 4H-SiC의 계면(surface)에서 0.5um의 깊이까지 도핑 농도(doping concentration)를 변화시켰을 경우를 나타내는 그래프에 해당한다. 매몰 채널(Buried Channel) LDMOSFET이 되는 것을 방지하기 위하여 이온 주입(Ion Implantation)을 0.5um 깊이까지 수행하였다.
4e16/cm3의 도핑농도를 형성시킬 경우 임계 전압은 약 -0.75V에서 정상 온 특성이 나타나고, 6e16/cm3의 도핑 농도를 형성시킬 경우 임계 전압은 약 1.75V에서 정상 오프 특성이 나타나고 있다. 즉, 6e16/cm3 이상의 도핑을 해주어야 정상 온의 특성을 방지할 수 있으며, 도 5c에서 임계 전압을 5V까지 회복하기 위해서는 약 1.4e17/cm3의 도핑 농도를 만들어 주어야 함을 알 수 있다.
도 5d는, 유효 전하가 1.6e12일 때, 추가적인 도핑에 따른 임계 전압의 변화를 나타내고 있으며, 추가적인 도핑을 시행하여 4H-SiC의 계면(surface)에서 0.5um의 깊이까지 도핑 농도(doping concentration)를 변화시켰을 경우를 나타내는 그래프에 해당한다. 매몰 채널(Buried Channel) LDMOSFET이 되는 것을 방지하기 위하여 이온 주입(Ion Implantation)을 0.5um 깊이까지 수행하였다.
4e16/cm3의 도핑농도를 형성시킬 경우 임계 전압은 약 -1V에서 정상 온 특성이 나타나고, 6e16/cm3의 도핑 농도를 형성시킬 경우 임계 전압은 약 0.75V에서 정상 오프 특성이 나타나고 있다. 즉, 6e16/cm3 이상의 도핑을 해주어야 정상 온의 특성을 방지할 수 있으며, 도 5d에서 임계 전압을 5V까지 회복하기 위해서는 약 1.8e17/cm3의 도핑 농도를 만들어 주어야 함을 알 수 있다.
도 5e는, 유효 전하가 1.8e12일 때, 추가적인 도핑에 따른 임계 전압의 변화를 나타내고 있으며, 추가적인 도핑을 시행하여 4H-SiC의 계면(surface)에서 0.5um의 깊이까지 도핑 농도(doping concentration)를 변화시켰을 경우를 나타내는 그래프에 해당한다. 매몰 채널(Buried Channel) LDMOSFET이 되는 것을 방지하기 위하여 이온 주입(Ion Implantation)을 0.5um 깊이까지 수행하였다.
6e16/cm3의 도핑농도를 형성시킬 경우 임계 전압은 약 0V에서 정상 온 특성이 나타나고, 8e16/cm3의 도핑 농도를 형성시킬 경우 임계 전압은 약 0.75V에서 정상 오프 특성이 나타나고 있다. 즉, 8e16/cm3 이상의 도핑을 해주어야 정상 온의 특성을 방지할 수 있으며, 도 5e에서 임계 전압을 5V까지 회복하기 위해서는 약 1.8e17/cm3의 도핑 농도를 만들어 주어야 함을 알 수 있다.
도 5f는, 유효 전하가 2e12일 때, 추가적인 도핑에 따른 임계 전압의 변화를 나타내고 있으며, 추가적인 도핑을 시행하여 4H-SiC의 계면(surface)에서 0.5um의 깊이까지 도핑 농도(doping concentration)를 변화시켰을 경우를 나타내는 그래프에 해당한다. 매몰 채널(Buried Channel) LDMOSFET이 되는 것을 방지하기 위하여 이온 주입(Ion Implantation)을 0.5um 깊이까지 수행하였다.
8e16/cm3의 도핑농도를 형성시킬 경우 임계 전압은 약 -0.5V에서 정상 온 특성이 나타나고, 1e17/cm3의 도핑 농도를 형성시킬 경우 임계 전압은 약 1.5V에서 정상 오프 특성이 나타나고 있다. 즉, 1e17/cm3 이상의 도핑을 해주어야 정상 온의 특성을 방지할 수 있으며, 도 5f에서 임계 전압을 5V까지 회복하기 위해서는 약 1.8e17/cm3의 도핑 농도를 만들어 주어야 함을 알 수 있다.
도 6은 유효 전하에 따른 계면의 도핑 농도의 변화를 시뮬레이션을 통해 예시한 그래프로서, 정상 온 특성을 방지하기 위해 최소한으로 맞춰줘야 하는 계면의 도핑 농도(Surface Doping Concentration)를 도시하고 있다.
본 발명의 실시예들이 제안하고 있는 바에 따르면, 유효 전하(Effective Charge)가 증가할수록 임계 전압을 증가시키기 위하여 계면 도핑을 추가적으로 해주어야 하는데, 그 도핑의 양을 나타내고 있다. 따라서, 도 6을 참조하면, 추가적으로 도핑해 주어야하는 양을 예측하여 소자 제작 시 정상 온 특성을 방지할 수 있다.
이상에서 본 발명에 대하여 그 다양한 실시예들을 중심으로 살펴보았다. 본 발명에 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10 : P-타입 반도체 기판
21 : N+ 소스(source) 22 : N+ 드레인(drain)
30 : 게이트 산화막(oxide)
40 : 게이트 금속(gate metal) 전극
50 : N-드리프트(drift) 영역
60 : P-타입 도핑층
21 : N+ 소스(source) 22 : N+ 드레인(drain)
30 : 게이트 산화막(oxide)
40 : 게이트 금속(gate metal) 전극
50 : N-드리프트(drift) 영역
60 : P-타입 도핑층
Claims (15)
- 제 1 도전형 반도체 기판에 이온 주입(ion implantation)을 수행하여 상기 제 1 도전형 반도체 기판의 상단에 제 2 도전형 소스(source) 영역과 제 2 도전형 드레인(drain) 영역을 각각 형성하는 단계;
상기 제 1 도전형 반도체 기판에 이온 주입을 수행하여 상기 제 2 도전형 드레인 영역의 일측에 제 2 도전형 드리프트 영역을 형성하는 단계;
상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트(drift) 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부에 제 1 도전형 도핑(doping)을 수행하는 단계;
상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부에 산화막을 형성하는 단계;
상기 제 1 도전형 반도체 기판과 상기 산화막 간의 계면에 어닐링(annealing)을 수행하는 단계; 및
상기 산화막 상단에 금속의 게이트를 형성하는 단계;를 포함하는 측면 확산(lateral diffusion) MOS 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 도전형 도핑은,
채널(channel) 영역의 억셉터(acceptor) 농도를 증가시켜 임계 전압(threshold voltage)의 감소를 보상함으로써 정상-오프(normally off) 특성을 유지시키는 것을 특징으로 하는 측면 확산 MOS 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 도전형 도핑은,
상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부의 소정 깊이만큼만 수행됨으로써, 도핑된 영역이 상기 제 1 도전형 반도체 기판보다 상대적으로 높은 농도를 갖도록 하는 것을 특징으로 하는 측면 확산 MOS 소자의 제조 방법. - 제 3 항에 있어서,
상기 소정 깊이는,
상기 산화막 하부에 적어도 매몰 채널(buried channel)이 형성되지 않는 깊이 이상으로 설정되는 것을 특징으로 하는 측면 확산 MOS 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 도전형 도핑은,
유효 전하(effective charge)에 비례하여 요구되는 도핑 농도를 고려하여 수행되는 것을 특징으로 하는 측면 확산 MOS 소자의 제조 방법. - 제 1 항에 있어서,
상기 어닐링을 수행하는 단계는,
NO 또는 N2O에 의한 N-패시베이션(passivation)에 의해 N이 상기 제 1 도전형 반도체 기판과 상기 산화막 간의 계면에 침투하여 계면 결함을 제거하는 것을 특징으로 하는 측면 확산 MOS 소자의 제조 방법. - 제 6 항에 있어서,
상기 제 1 도전형 도핑은,
상기 N-패시베이션에 의해 발생하는 임계 전압의 변화를 고려하여 도핑 농도를 조절함으로써 수행되는 것을 특징으로 하는 측면 확산 MOS 소자의 제조 방법. - 제 1 도전형 반도체 기판;
이온 주입에 의해 상기 제 1 도전형 반도체 기판의 상단에 각각 형성된 제 2 도전형 소스 영역 및 제 2 도전형 드레인 영역;
이온 주입에 의해 상기 제 1 도전형 반도체 기판의 상단 및 상기 제 2 도전형 드레인 영역의 일측에 형성된 제 2 도전형 드리프트 영역;
상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부에 형성된 산화막; 및
상기 산화막 상단에 형성된 금속 게이트;를 포함하되,
상기 산화막의 형성 전에, 상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부에 제 1 도전형 도핑을 수행하고,
상기 금속 게이트의 형성 전에, 상기 제 1 도전형 반도체 기판과 상기 산화막 간의 계면에 어닐링을 수행하는 것을 특징으로 하는 측면 확산 MOS 소자. - 제 8 항에 있어서,
상기 제 1 도전형 도핑은,
채널 영역의 억셉터 농도를 증가시켜 임계 전압의 감소를 보상함으로써 정상-오프 특성을 유지시키는 것을 특징으로 하는 측면 확산 MOS 소자. - 제 8 항에 있어서,
상기 제 1 도전형 도핑은,
상기 제 2 도전형 소스 영역과 상기 제 2 도전형 드리프트 영역 간에 위치한 상기 제 1 도전형 반도체 기판의 상부의 소정 깊이만큼만 수행됨으로써, 도핑된 영역이 상기 제 1 도전형 반도체 기판보다 상대적으로 높은 농도를 갖도록 하는 것을 특징으로 하는 측면 확산 MOS 소자. - 제 10 항에 있어서,
상기 소정 깊이는,
상기 산화막 하부에 적어도 매몰 채널이 형성되지 않는 깊이 이상으로 설정되는 것을 특징으로 하는 측면 확산 MOS 소자. - 제 8 항에 있어서,
상기 제 1 도전형 도핑은,
유효 전하에 비례하여 요구되는 도핑 농도를 고려하여 수행되는 것을 특징으로 하는 측면 확산 MOS 소자. - 제 8 항에 있어서,
상기 어닐링은,
NO 또는 N2O에 의한 N-패시베이션에 의해 N이 상기 제 1 도전형 반도체 기판과 상기 산화막 간의 계면에 침투하여 계면 결함을 제거하는 것을 특징으로 하는 측면 확산 MOS 소자. - 제 13 항에 있어서,
상기 제 1 도전형 도핑은,
상기 N-패시베이션에 의해 발생하는 임계 전압의 변화를 고려하여 도핑 농도를 조절함으로써 수행되는 것을 특징으로 하는 측면 확산 MOS 소자. - 제 8 항에 있어서,
상기 제 1 도전형은 P형이고,
상기 제 2 도전형은 N형이며,
상기 MOS 소자는 SiC 측면 확산 MOSFET인 것을 특징으로 하는 측면 확산 MOS 소자.
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