KR20040001875A - 채널특성을 개선시킨 반도체소자의 제조 방법 - Google Patents
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Abstract
본 발명은 도펀트의 채널영역 방향으로의 확산을 억제하면서 도펀트의 비활성화 정도를 감소시키는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 반도체기판에 채널영역을 형성하는 단계, 상기 반도체기판상에 게이트산화막과 게이트전극을 차례로 형성하는 단계, 상기 게이트전극을 마스크로 상기 반도체기판에 도펀트를 이온주입하여 소스/드레인영역을 형성하는 단계, 및 상기 도펀트를 활성화시키는 열처리를 두번에 걸쳐 수행하되, 제1 승온속도로 열처리를 수행한후 상기 제1 승온속도보다 빠른 제2 승온속도로 열처리를 수행하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 숏채널(short channel) 특성을 개선시킨 반도체소자의 제조 방법에 관한 것이다.
반도체 소자가 집적화되면서 채널길이도 점점 작아지게 되었다. 소자가 작아짐에도 불구하고 소스와 드레인의 농도는 여전히 높은 상태인데 그 이유는 속도 향상을 위해서이다.
짧은 채널 길이는 소스/드레인의 거리가 가까워짐으로 문턱전압이 급격히 떨어지게 된다. 문턱전압의 하강은 대기상태에서의 누설전류를 증가시키고 소스와 드레인의 펀치(punch)가 발생하여 소자 특성을 저하시키게 된다.
상기 숏채널에서의 문제점을 해결하기 위해서는 n형 소스/드레인 영역과 p형 채널영역에서의 도펀트 제어가 매우 중요하다. 특히 채널영역에서의 도펀트의 농도, 위치 그리고 세그리게이션(segregation)의 제어가 매우 중요하다.
도 1a는 종래기술에 따른 nMOS 트랜지스터를 도시한 도면이다.
도 1a를 참조하면, 반도체기판(11)상의 선택된 영역상에 게이트산화막(12)과 게이트전극(13)이 형성되며, 게이트산화막(12) 아래의 반도체기판(11)에 p형 채널영역(14)이 형성된다. 그리고, 게이트전극(13)의 양측 에지에 정렬되면서 p형 채널영역(14)에 접하여 소스/드레인영역(15)이 형성된다.
도 1에 도시된 종래기술에서는, p형 채널영역(14)은 보론(Boron; B) 또는 이불화보론(BF2)을 이온주입하여 형성하고, 소스/드레인영역(15)은 아세닉(As)을 이온주입하여 형성한다.
그리고, 이들 도펀트들의 이온주입시 필연적으로 발생하는 결함을 제거하고 도펀트들의 활성화를 위해 열처리 공정을 수행한다. 이때, 열처리 공정시 낮은 승온속도로 최고 공정 온도까지 한번에 상승시킨다.
상술한 열처리 공정 수행을 통해 도펀트의 전기적 활성화는 가능하였으나, 이때 p형 채널영역(14)내 도펀트가 n형으로 세그리게이션되는 문제가 발생된다. 이러한 세그리게이션은 채널크기가 큰 소자에서는 크게 문제가 되지 않는다.
한편, 소스/드레인영역의 도펀트인 아세닉은 전기적 활성도가 매우 낮고 후속 열공정에 의해 다시 전기적으로 비활성화되는 비율이 높다.
도 1b는 종래기술의 문제점을 도시한 도면이다.
도 1b를 참조하면, 아세닉의 비활성화시 아세닉이 공공(vacancy)과 결합하여 클러스터 형태의 침입형 결함(x)이 되고, 침입형 결함(x)은 게이트전극(13) 하단부의 에지부분과 벌크상태인 반도체기판(11)으로 확산하게 된다. 이 침입형 결함에 p형 채널영역(14)의 도펀트인 보론이 세그리게이션되고 따라서 p형 채널영역(14)에서의 보론의 비균일성이 발생된다.
따라서, n형 도펀트와 만나는 지점[카운터 도핑 접합(counter doping junction)이라고 부름]에서의 공핍으로 인해 숏채널 특성(문턱전압 하강, 대기상태에서의 누설전류, 소스/드레인간 펀치 전압 하강)을 나쁘게 한다.
따라서 낮은 열이력(low thermal budget) 공정을 통해 도펀트의 채널영역 방향으로의 확산 억제 및 충분한 고온 열공정을 통해 손상된 결함층의 회복 그리고 도펀트의 전기적 활성화를 위한 열처리 방법이 필요하다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 도펀트의 채널영역 방향으로의 확산을 억제하면서 도펀트의 비활성화 정도를 감소시키는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a는 종래기술에 따른 nMOS 트랜지스터를 도시한 도면,
도 1b는 종래기술의 문제점을 도시한 도면,
도 2는 본 발명의 실시예에 따른 nMOS 트랜지스터의 제조 방법을 설명하기 위한 공정 흐름도,
도 3a 내지 도 3c는 본 발명의 실시예에 따른 nMOS 트랜지스터의 제조 방법을 도시한 공정 단면도
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : p형 채널영역
23 : 게이트산화막 24 : 게이트전극
25 : n형 소스/드레인 영역
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판에 채널영역을 형성하는 단계, 상기 반도체기판상에 게이트산화막과 게이트전극을 차례로 형성하는 단계, 상기 게이트전극을 마스크로 상기 반도체기판에 도펀트를 이온주입하여 소스/드레인영역을 형성하는 단계, 및 상기 도펀트를 활성화시키는 열처리를 두번에 걸쳐 수행하되, 제1 승온속도로 열처리를 수행한후 상기 제1 승온속도보다 빠른 제2 승온속도로 열처리를 수행하는 단계를 포함함을 특징으로 하고, 상기 제1 승온속도로 열처리시 500℃부터 650℃까지 20℃/초∼50℃/초의 승온속도로 이루어지고, 상기 제2 승온속도로 열처리시 650℃부터 900℃∼1050℃까지 100℃/초∼200℃/초의 승온속도로 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예에서는 nMOS 트랜지스터의 소스/드레인영역의 n형도펀트의 움직임을 적절히 제어하는 열공정 방법을 제안하고자 하며, 우선 소스/드레인영역에서의 비활성화를 줄이는 것이 매우 중요하다. 이는 고승온 열공정 방법을 통해 소스/드레인영역의 도펀트의 전기적 활성화를 높임으로써 비활성화되는 양을 줄여 채널영역과 벌크 반도체기판쪽으로의 침입형 결함의 주입을 억제하여 채널영역의 농도의 균일성을 통해 숏채널 특성을 개선하고자 한다.
도 2는 본 발명의 실시예에 따른 nMOS 트랜지스터의 제조 방법을 도시한 공정 흐름도이다.
도 2를 참조하면, 반도체기판에 보론 또는 이불화보론을 이온주입하여 p형 채널영역을 형성한 후(S1), 반도체기판상에 게이트산화막과 게이트전극을 형성한다(S2). 다음으로, 반도체기판에 아세닉을 이온주입하여 n형 소스/드레인영역을 형성한다(S3).
다음에, 아세닉을 활성화시키기 위한 열처리 공정을 수행하되, 먼저 저온에서 느린 승온속도로 열처리하고(S4), 연속해서 고온까지 빠른 승온속도로 열처리한다(S5).
이때, 저온/느린 승온속도 열처리(S4)를 통해 아세닉의 이온주입에 의해 발생한 비정질층을 표면쪽으로 서서히 결정화시키고, 고온/빠른 승온속도 열처리(S5)를 통해 아세닉의 활성화를 증가시킨다. 즉, 고온/빠른 승온속도 열처리를 통해 아세닉의 비활성화 정도를 감소시킨다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 nMOS 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)내에 보론(Boron; B)이나 이불화보론(BF2)을 주입하여 p형 채널영역(22)을 형성한다. 이때, 보론은 1×1012∼1×1013ions/cm2의 도즈와 10keV∼30keV의 에너지로 주입하고, 이불화보론은 1×1012∼1×1013ions/cm2의 도즈와 25keV∼50keV의 에너지로 주입한다.
도 3b에 도시된 바와 같이, p형 채널영역(22)이 형성된 반도체기판(21)상에 게이트산화막(23), 게이트전극(24)을 차례로 형성한다.
다음으로, 게이트전극(24)을 마스크로 이용하여 고농도의 아세닉(As)을 이온주입하여 n형 소스/드레인영역(25)을 형성한다.
이때, n형 소스/드레인영역(25)을 형성하기 위한 아세닉(As) 이온주입은, 2×1015∼4×1015ions/cm2의 도즈와 20keV∼30keV의 에너지로 이루어진다.
도 3c에 도시된 바와 같이, 아세닉의 전기적 활성화 및 아세닉 이온주입시 손상된 실리콘결함층의 회복을 위하여 열처리 공정을 수행한다. 이때, 열처리 공정은 종래 낮은 승온속도로 최고 공정온도까지 상승시키는 방법과 달리 2단계(제1 열처리공정, 제2 열처리공정)로 온도를 상승시킨다.
예컨대, 먼저 500℃부터 650℃까지 20℃/초∼50℃/초의 느린 승온속도로 진행하는 제1 열처리공정을 수행한다. 이는 550℃∼600℃ 부근에서 일어나는 고상 다결정 성장이 일어나도록 하기 위함이며, 이렇게 하므로써 이온주입에 의해 발생한 비정질층을 표면쪽으로 서서히 결정화시킨다.
제1 열처리공정시 소량의 산소를 첨가해 주는데, 산소를 공급하는 이유는 아세닉이 표면으로 외측 확산(out-diffusion)하는 것을 줄여주기 위함이다. 즉, n형 소스/드레인영역(25)내에 잔류하는 아세닉의 양을 높히고자 함이다.
다음으로, 650℃부터 최고 공정온도, 즉 900℃∼1050℃까지 100℃/초∼200℃/초의 빠른승온속도로 진행하되, 온도 유지시간을 1초 이내로 하는 제2 열처리공정을 수행한다. 여기서, 빠른 승온속도는 n형 도펀트인 아세닉의 확산, 특히 측면 방향으로의 확산을 줄여주며, 동시에 고체 고용도(solid solubility) 이상의 아세닉을 잔류시켜 전기적 활성화를 증가시켜 준다.
이와 같이 최고 공정온도까지 빠르게 승온시키면, p형 채널영역(22)에서의 보론의 이동을 억제하며, 동시에 n형 소스/드레인영역(25)에서의 아세닉의 전기적 활성화를 높혀 비활성화 정도를 줄인다.
따라서 아세닉의 비활성화 정도를 줄임으로써 아세닉과 공공이 결합되는 정도가 감소하게 되고, 침입형 결함들이 게이트전극 하단의 끝부분이나 벌크로 주입되는 정도를 줄여 p형 채널영역(22)내 보론이 n형 소스드레인영역(25)으로 세그리게이션되는 것을 방지한다.
한편, 제1 열처리공정과 제2 열처리공정은 웨이퍼 전체의 균일한 분포를 위해 질소분위기에서 웨이퍼를 회전시키면서 이루어진다.
상술한 실시예에서는 n형 소스/드레인영역을 형성하기 위한 도펀트로 아세닉을 예로 들었으나, 인(P), 안티몬(Sb)을 포함한 n형 도펀트의 이온주입시에도 적용 가능하며, 실리콘이나 게르마늄(Ge)으로 선비정질화(pre-amorphorization)를 시키고 아세닉을 이온주입하는 경우에도 적용가능다. 즉, 한번의 열처리 공정을 통해 n형 도펀트를 활성화시키는 것이 아니라 두번에 걸쳐 열처리 공정을 실시하므로써 n형 도펀트의 확산을 억제하면서 활성화 정도를 증가시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 채널영역에서 도펀트의 세그리게이션을 억제하여 채널크기가 작은 소자의 숏채널 특성을 개선시킬 수 있는 효과가 있다.
또한, 도펀트의 활성화를 위한 열처리를 두번에 걸쳐 수행하므로써 소스/드레인영역의 확산을 최소화하면서 도펀트의 전기적 활성화를 높힐 수 있는 효과가 있다.
Claims (6)
- 반도체기판에 채널영역을 형성하는 단계;상기 반도체기판상에 게이트산화막과 게이트전극을 차례로 형성하는 단계;상기 게이트전극을 마스크로 상기 반도체기판에 도펀트를 이온주입하여 소스/드레인영역을 형성하는 단계; 및상기 도펀트를 활성화시키는 열처리를 두 번에 걸쳐 수행하되, 제1 승온속도로 제1 열처리를 수행한후 상기 제1 승온속도보다 빠른 제2 승온속도로 제2 열처리를 수행하는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제1 항에 있어서,상기 제1 승온속도로 열처리시, 500℃부터 650℃까지 20℃/초∼50℃/초의 승온속도로 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제1 항에 있어서,상기 제2 승온속도로 열처리시, 650℃부터 900℃∼1050℃까지 100℃/초∼200℃/초의 승온속도로 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제1 항에 있어서,상기 제1 승온속도로 열처리시 산소를 첨가하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1 항에 있어서,상기 열처리는 질소분위기에서 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제1 항에 있어서,상기 소스/드레인영역을 형성하는 단계는,아세닉, 인 및 안티몬중에서 선택된 n형 불순물을 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
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